TWI566384B - 用於三維垂直通道記憶體的字元線修補 - Google Patents

用於三維垂直通道記憶體的字元線修補 Download PDF

Info

Publication number
TWI566384B
TWI566384B TW103137681A TW103137681A TWI566384B TW I566384 B TWI566384 B TW I566384B TW 103137681 A TW103137681 A TW 103137681A TW 103137681 A TW103137681 A TW 103137681A TW I566384 B TWI566384 B TW I566384B
Authority
TW
Taiwan
Prior art keywords
plane
memory
conductive
conductive strips
additional intermediate
Prior art date
Application number
TW103137681A
Other languages
English (en)
Other versions
TW201611244A (zh
Inventor
陳士弘
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201611244A publication Critical patent/TW201611244A/zh
Application granted granted Critical
Publication of TWI566384B publication Critical patent/TWI566384B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

用於三維垂直通道記憶體的字元線修補
本發明係有關於一種高密度記憶體元件，且更特別是有關於一種多個記憶胞平面被配置以提供三維(3D)陣列的記憶體元件。
三維記憶體元件已在各種結構中發展，包括垂直通道結構。在垂直通道結構中，記憶胞包括電荷儲存結構，電荷儲存結構係被配置於導電條的水平平面以及垂直主動條之間的界面區域(interface region)。導電條的水平平面係被配置為字元線、串列選擇線、及接地選擇線。垂直主動條包括關於記憶胞的通道。
記憶體元件可包括多個記憶胞區塊(block)。各個區塊可包括導電條的多個水平平面堆疊，水平平面堆疊係被配置為字元線、串列選擇線、及接地選擇線。一區塊中一字元線的缺陷(defect)可能導致該區塊失效。當一區塊失效時，此區塊可被標記為一「不良」區塊，且被定址(address)至一良好區塊，因此記憶體元件可以使用此良好區塊而不是「不良」區塊。此方法的一個問題是，區塊具有相對大的面積，因此成本相對為高。
目前需要提供一種使用垂直通道構的三維積體電路記憶體的結構，以能夠在較低的成本下提供字元線的修補系統。
一種記憶體元件包括複數個導電條堆疊，導電條堆疊的導電條係在一積體電路基板上與絕緣條交錯。導電條堆疊包括導電條的至少一底部平面(接地選擇線)、導電條的複數個中間平面(字元線)、導電條的一頂部平面(串列選擇線)、及導電條的一附加的中間平面。複數個垂直結構係被正交地配置於複數個導電條堆疊。記憶體單元係被配置於交叉點的界面區域中，交叉點係位於複數個導電條堆疊的側表面及複數個垂直結構之間。記憶體元件包括一鏈接元件堆疊，鏈接元件堆疊的鏈接元件係藉由絕緣層分開，鏈接元件係連接於複數個中間平面(字元線)中各自的中間平面中的導電條，且鏈接元件係連接於附加的中間平面。在一實施方式中，複數個垂直結構可以是複數個垂直通道結構。在一操作中，當電壓係經由字元線施加至記憶體單元的閘極結構，一通道區域係被開啟。此通道區域係位於垂直通道結構的一記憶胞中，此垂直通道結構係對應於閘極結構之下的記憶體單元。
解碼電路係耦接於複數個中間平面及附加的中間平面，且解碼電路係被配置為用此附加的中間平面來取代被指出為有缺陷的中間平面。解碼電路可包括一記憶體及一邏輯電路，記憶體係用於儲存資料，此資料指出是否有特定的中間平面係有缺陷，此邏輯電路係回應於此資料，以選擇此附加的中間平面。
記憶體元件可包括複數個附加的中間平面及附加的 鏈接元件。附加的鏈接元件係位於鏈接元件堆疊中，鏈接元件係藉由絕緣層分開。鏈接元件係連接於複數個附加的中間平面中的各自的附加的中間平面中的導電條。解碼電路可耦接於複數個附加的中間平面，且解碼電路係被配置為用複數個附加的中間平面中的一附加的中間平面，來取代被指出為有缺陷的中間平面。複數個附加的中間平面可配置於導電條的頂部平面及複數個中間平面之間。複數個附加的中間平面可被配置於複數個中間平面及導電條的底部平面之間。
記憶體元件可包括複數對層間連接件，這些對層間連接件係由一連接表面延伸，其中各對層間連接件包括冗餘的第一層間連接件及第二層間連接件，第一層間連接件及第二層間連接件係連接於一單獨的鏈接元件，單獨的鏈接元件係位於鏈接元件堆疊中。記憶體元件可包括圖案化導線，圖案化導線係位於連接表面的頂部上，圖案化導線係連接於各自對層間連接件，且圖案化導線係耦接於解碼電路。
記憶體元件可包括一對層間連接件及一圖案化導線，此對層間連接件係由一第二連接表面延伸至一鏈接元件，此鏈接元件係連接於底部平面中的導電條。此圖案化導線係位於第二連接表面的頂部上，此圖案化導線係連接於此對層間連接件，且此圖案化導線係耦接於第二解碼電路，此第二解碼電路係耦接於底部平面。
實質上如同本文中所述，本文亦提供用於製造記憶體元件的方法。
本發明之其他方面及優點，將可參閱下列的圖式、 實施方式、及申請專利範圍。
100‧‧‧記憶體元件
101‧‧‧底部閘極
110‧‧‧堆疊
120‧‧‧堆疊間垂直通道結構
130‧‧‧鏈接元件
141、142、143‧‧‧鏈接元件
151、152、153‧‧‧層間連接件
160‧‧‧參考導體
170‧‧‧參考選擇開關
180‧‧‧交叉點
190‧‧‧串列選擇開關
210a‧‧‧底部平面
210b、220b、221b、222b、223b‧‧‧鏈接元件
220a-223a‧‧‧中間平面
230a、231a‧‧‧附加的中間平面
230b-231b‧‧‧附加的鏈接元件
240‧‧‧頂部平面
250、251、252、253‧‧‧垂直通道結構
260、261、262、263‧‧‧記憶體單元
370‧‧‧連接表面
380、381、382、383、384、385、386‧‧‧圖案化導線
390、391、392、393、394、395、396、490、491、492、493、471‧‧‧第二連接表面
494、495、496、591、592‧‧‧層間連接件
480、481、482、483、484、485、486‧‧‧圖案化導線
710、720、730、740、750、760、770‧‧‧步驟
800‧‧‧積體電路
805‧‧‧資料輸入線
810‧‧‧控制器
820、880‧‧‧方塊
830、855、875‧‧‧匯流排
840、850、870‧‧‧解碼器
845‧‧‧平面
860‧‧‧三維記憶體陣列
885‧‧‧資料輸出線
890‧‧‧輸出電路
A、A’、B、B’、C、C’、D、D’、E、E’‧‧‧剖面線端點
BL、865‧‧‧位元線
CS‧‧‧導電條
GSL‧‧‧接地選擇線
WL‧‧‧字元線
SSL‧‧‧串列選擇線
第1圖繪示使用具有一附加的中間字元線平面的垂直通道結構的三維(3D)記憶體元件之示意圖。
第2A及2B圖繪示實施一使用垂直通道結構的三維記憶體元件的剖面圖及上視圖。
第3A及3B圖繪示如第2A及2B圖所示之三維記憶體元件中的層間連接件的剖面圖及上視圖。
第4A及4B圖繪示如第2A及2B圖所示之三維記憶體元件中的層間連接件的剖面圖及上視圖。
第5A及5B圖繪示當開路型失效(open type failure)發生時如第4A及4B圖所示之改善的層間連接件的剖面圖及上視圖。
第6A及6B圖繪示當短路型失效(short type failure)發生時如第4A及4B圖所示之改善的層間連接件的剖面圖及上視圖。
第7圖繪示根據一實施例之製造三維記憶體元件的方法的流程圖。
第8圖繪示根據一實施例之積體電路記憶體的簡化的晶片方塊圖。
本發明提供不同實施例的詳細描述以參閱圖式。應了解的是，本發明並非被限制於特定的揭露的結構實施例與方 法，本發明可使用其他特徵、元件、方法與實施例加以實行。本發明雖然係透過較佳的實施例來說明，但該些實施例不可用來限定本發明之範圍，本發明之範圍應視申請專利範圍而定。本領域具有通常知識者於參考本發明揭露內容後，應可了解其他可能的均等實施方式。不同實施例中相同的元件通常以相同的元件符號表示。
第1圖繪示使用垂直通道結構的三維記憶體元件，垂直通道結構具有一附加的中間字元線平面的示意圖。記憶體元件100包括記憶胞之反及閘(NAND)串列的陣列，且可以是一雙閘極垂直通道記憶體陣列(double-gate vertical channel memory array,DGVC)。記憶體元件100包括一積體電路、及複數個導電條堆疊。導電條係藉由絕緣材料分開。複數個導電條堆疊包括導電條的至少一底部平面(接地選擇線，GSL)、導電條的複數個中間平面(字元線，WL)、導電條的一頂部平面(串列選擇線，SSL)、及一附加的中間平面。在第1圖所示的範例中，一堆疊110包括導電條的一底部平面(接地選擇線)、導電條的複數個中間平面(字元線)、導電條的一頂部平面(串列選擇線)、及一附加的中間平面(附加的字元線，additional WL)。導電條的中間平面(字元線)係由字元線0(WL0)分布至字元線N-1(WLN-1)，其中N可以是8、16、32、64等等。
複數個垂直通道結構係正交地配置於複數個堆疊之上，且垂直通道結構具有共形(conformal)於複數個堆疊的表面。 複數個堆疊包括堆疊間垂直通道結構120，及鏈接元件(linking element)130。堆疊間垂直通道結構120係位於堆疊之間。鏈接元件130係位於堆疊之上，以連接堆疊間垂直通道結構120。本範例中的鏈接元件130包括一半導體，半導體例如是多晶矽。本範例中的鏈接元件130具有一相對高的摻雜濃度，因此鏈接元件130相較於堆疊間垂直通道結構120具有更高的導電性。堆疊間垂直通道結構120係被配置以提供堆疊中的記憶胞的通道區域。在如第1圖所示的範例中，垂直通道結構的鏈接元件130可包括N+摻雜的半導體材料。堆疊間垂直通道結構120可包括輕度摻雜的半導體材料。記憶體元件包括一覆蓋在上面的圖案化導電層(未顯示)，此覆蓋在上面的圖案化導電層係連接於複數個垂直通道結構。覆蓋在上面的圖案化導電層包括耦接於感測電路的複數個整體位元線(global bit line)。
記憶體元件包括電荷儲存結構，電荷儲存結構係位於交叉點180的界面區域中，交叉點180係在堆疊中的複數個中間平面(字元線)之導電條的側表面以及堆疊間垂直通道結構120之間。在所繪示的範例中，交叉點180中的記憶胞係被配置為垂直的雙閘極反及閘串列，其中單一的堆疊間垂直通道結構的2側上的導電條係作為雙閘極，且記憶胞可共同地被操作，用於讀取、抹除與程式化操作。在其他的實施例中，所有結構周圍的所謂的閘極皆可被使用，其中垂直通道結構穿越通過水平條，水平條係在垂直通道結構的對應椎台(frustum)圍繞記憶體層。參考導 體160係被配置於導電條底部平面(接地選擇線)以及積體電路基板(未顯示)之間。
記憶體元件包括串列選擇開關190及參考選擇開關170。串列選擇開關190係位於與導電條的頂部平面的界面區域。參考選擇開關170係位於與導電條的底部平面(接地選擇線)的界面區域。在一些範例中，電荷儲存結構的介電層可作為開關170、190的閘極介電層。
在一實施例中，為了降低參考導體160的電阻，記憶體元件可以包括一底部閘極101，底部閘極101係鄰近於參考導體160。在讀取操作期間，底部閘極101可藉由合適的導通電壓被開啟，導通電壓係被施加於下方的摻雜的井(well)或基板中的井、或其他下方的被圖案化的導體結構，以增加參考導體160的導電性。
記憶體元件100包括鏈接元件，鏈接元件包括關於水平字元線及接地選擇線結構之導電條中的著陸區，此鏈接元件對於覆蓋在上面的解碼電路係被配置為階梯式(staircase)接觸。在導電條之頂部平面中的串列選擇線係獨立地耦接於串列選擇線解碼電路，且導電條之頂部平面中的串列選擇線係獨立地被串列選擇線解碼電路所控制。
在複數個中間平面(字元線)及附加的中間平面中的導電條、以及在底部平面(接地選擇線)中的導電條係彼此連接，以降低解碼器區域，並因此降低記憶體元件的整體尺寸。頂部平 面(串列選擇線)中的導電條係分別地被解碼，以允許正確的位元線解碼。
記憶體元件可包括鏈接元件，例如是鏈接元件141及142，鏈接元件提供著陸區，著陸區係連接多組的中間平面(字元線)與附加的中間平面中的字元線、以及層間連接件，例如是層間連接件151及152。層間連接件151及152係耦接於鏈接元件141及142中的著陸區，其中鏈接元件包括開孔，層間連接件係通過此開孔延伸。層間連接件係耦接於下方中間平面中的著陸區。著陸區係位於層間連接件之底部平面及鏈接元件之頂部平面之間的界面區域。
如第1圖所繪示，鏈接元件141提供一著陸區，此著陸區連接一組在附加的中間平面中的字元線，且鏈接元件142代表連接於多組字元線的著陸區，多組字元線係在複數個中間平面中，由WL0分布至WLN-1。
如第1圖中所繪示，多組字元線的層間連接件係被配置為階梯結構，多組字元線係位於複數個中間平面及附加的中間平面的多個層。例如，層間連接件151係於附加的中間平面之一水平面(level)連接於著陸區。層間連接件152代表於複數個中間平面中不同的層連接於著陸區的其中一個層間連接件。複數個中間平面係由WL0分布至WLN-1。階梯結構可被形成於一字元線解碼器區域中，字元線解碼器區域係鄰近於一記憶胞反及閘串列陣列區域及一周邊電路區域的邊界。
在第1圖所示的範例中，記憶體元件包括鏈接元件(例如是鏈接元件143)及層間連接件(例如是層間連接件153)。鏈接元件係連接於導電條的底部平面(接地選擇線)中的多組接地選擇線。層間連接件係耦接於底部平面中的鏈接元件中的著陸區，其中層間連接件係延伸通過中間平面(字元線)中的鏈接元件中的開孔。著陸區係位於層間連接件(例如是層間連接件153)之底部表面以及鏈接元件(例如是鏈接元件143)之頂部表面的界面區域。
垂直通道三維反及閘記憶體結構之範例係描述於共同擁有且同在審查中的美國專利申請號14/284,306的申請案中，其發明名稱是「三維獨立雙閘極記憶體(3D Independent Double Gate Flash Memory)」，申請日是2014年5月21日，發明人為Lue，此申請係如同完全列舉於本文中來一併作為參考。亦請參照美國專利號8,013,383，其發明名稱為「包括複數個記憶體串列的非揮發半導體儲存元件(Nonvolatile Semiconductor Storage Device Including a Plurality of Memory Strings)」，授權日為2011年9月6日；美國專利申請公開號2102/0299086，其發明名稱為「半導體記憶體元件(Semiconductor Memory Devices)」，公開日為2012年11月29日；以及美國專利號8,363,476，其發明名稱為「記憶體元件與製造方法及其操作方法(Memory Device,Manufacturing Method and Operating Method of the Same)」，授權日為2013年1月20日，上述文獻皆如同完全列舉於本文中來一併作為參考。如同上述所引用的代表性文獻所示，在垂直通道記憶體結構中， 字元線平面的各種結構已有所發展，上述文獻皆可被使用於本技術的實施例中。
第2A與第2B圖繪示使用垂直通道結構之實施三維記憶體元件的剖面圖及上視圖。記憶體元件包括複數個導電條堆疊，導電條係在一積體電路基板上與絕緣條交錯。堆疊包括導電條的至少一底部平面、導電條的複數個中間平面、導電條的頂部平面、及導電條的附加的中間平面。導電條的底部平面係被使用為一接地選擇線(GSL)。導電條的中間平面係被使用為字元線(WL)。導電條的頂部平面係被使用為串列選擇線(SSL)。附加的導電條的中間平面係被使用為附加的字元線。
第2A圖係由第2B圖之A-A’剖面線的記憶體元件的剖面圖，顯示一底部平面210a(接地選擇線)、複數個中間平面220a-223a(字元線)、附加的中間平面230a與231a、及頂部平面240(串列選擇線)。雖然顯示附加的中間平面係被配置於頂部平面與複數個中間平面之間，然附加的中間平面可以被配置於複數個中間平面與底部平面之間。雖然複數個中間平面僅顯示為4個平面，複數個中間平面可以包括更多的中間平面，例如是8、16、32、64、128個中間平面。
複數個垂直通道結構(例如是250-253)係被配置為正交於複數個堆疊，且複數個垂直通道結構係通過堆疊中的導電條。記憶體單元(例如是260-263)係被配置於交叉點的界面區域中，交叉點係位於複數個堆疊之側表面及複數個垂直通道結構之 間。
記憶體元件包括一鏈接元件堆疊，鏈接元件係藉由絕緣層分開，且鏈接元件係連接於複數個堆疊中之各自的平面中的導電條。如第2A圖的範例中所繪示，鏈接元件210b係連接於底部平面210a(接地選擇線)中的導電條，鏈接元件220b-223b係連接於中間平面220a-223a(字元線)中的導電條，附加的鏈接元件230b-231b係連接於附加的中間平面230a-231a中的導電條。當導電條在各自的平面被圖案化時，鏈接元件可同時地被圖案化。
第2B圖係記憶體元件的上視圖，顯示頂部平面240(串列選擇線)包括導電條SSL1、SSL2、及SSL3，附加的鏈接元件230b-231b係連接於附加的中間平面中的導電條，鏈接元件220b-223b係連接於複數個中間平面(字元線)中的導電條，且鏈接元件210b係連接於底部平面(接地選擇線)中的導電條。垂直通道結構(例如是250-253)與記憶體單元(例如是260-263)係被顯示為通過頂部平面中的導電條SSL1、SSL2、及SSL3。
解碼電路(例如是第8圖的840)係耦接於複數個中間平面(例如是220a-223a)及附加的中間平面(例如是230a、231a)，且解碼電路係被配置為使用附加的中間平面來取代被指出為有缺陷的中間平面。解碼電路包括一記憶體及邏輯電路。記憶體係用於儲存資料，此資料指出是否有特定的中間平面係有缺陷。邏輯電路係用於回應此資料，以選擇附加的中間平面。記憶 體可包括單次可程式化記憶體單元(one-time programmable memory element)或熔絲(fuse)，例如可在元件測試期間寫入有缺陷的中間平面的指示。
記憶體元件可包括導電條堆疊的區塊，其中各個區塊包括導電條的至少一底部平面(接地選擇線)、導電條的複數個中間平面(字元線)、導電條的一頂部平面(串列選擇線)、及導電條的一附加的中間平面。解碼電路可被配置為使用在特定區塊中的附加的中間平面，來取代在特定區塊中被指出有缺陷的中間平面，而非取代於另一區塊中未被指出有缺陷之對應的中間平面。如本文所述，更複雜的解碼電路因而能夠改善字元線修補系統的效力。
垂直通道結構(例如是250-253)可包括半導體材料，半導體材料係適用於作為記憶體單元之通道，此種材料例如是矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、碳化矽(SiC)、石墨烯(Graphene)。記憶體元件中的記憶體單元可包括電荷儲存結構，例如是多層介電電荷捕捉結構，多層介電電荷捕捉結構由快閃記憶體技術中已知為氧-氮-氧(oxide-nitride-oxide,ONO)、氧-氮-氧-氮-氧(oxide-nitride-oxide-nitride-oxide,ONONO)、矽-氧-氮-氧-矽(silicon-oxide-nitride-oxide-silicon,SONOS)、能帶間隙工程-矽-氧-氮-氧-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon,BE-SONOS)、氮化鉭-氧化鋁-氮化矽-氧化矽-矽(tantalum nitride,aluminum,oxide,silicon nitride,silicon oxide,silicon,TANOS)及金屬-高-k能帶間隙工程-矽-氧-氮-氧-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon,MA BE-SONOS)。
第3A及第3B圖繪示使用如第2A及2B圖中所示之使用垂直通道結構的三維記憶體元件中之層間連接件的剖面圖及上視圖。記憶體元件可包括複數個層間連接件(例如是391-396)，層間連接件係由一連接表面(例如是370)延伸，其中一層間連接件係連接於鏈接元件堆疊中的各自的鏈接元件。記憶體元件可包括圖案化導線(例如381-386)，圖案化導線係位於連接表面的頂部上。圖案化導線係連接於各自的層間連接件，且圖案化導線係耦接於字元線解碼電路(例如是第8圖的840)。
第3A圖係由第3B圖之B-B’剖面線的記憶體元件的剖面圖，顯示層間連接件391係由連接表面370朝向各自的鏈接元件223b延伸，但由於製造上的問題，層間連接件391未能連接於各自的鏈接元件223b。換言之，此處產生一「開路(open)」型的失效。因此，於交叉點的界面區域中的記憶體單元(例如是250a-253a)並沒有閘極偏壓。交叉點係位於中間平面223a中的導電條以及複數個垂直通道結構(例如是250-253)之間，其中中間平面223a係連接於各自的鏈接元件223b。由於通道係連續的通過各個垂直通道結構，使用如關於第2A-2B圖所述的附加的中間平面(例如是230a、231a)，可能不會產生「開路」型的失效。「開路」的中間平面之字元線上的不定電壓(indeterminate voltage)可能干 擾反及閘串列的操作。
如第3A及第3B圖的範例中所繪示，記憶體元件亦可包括一層間連接件(例如是390)及一圖案化導線(例如是380)。層間連接件(例如是390)係由一第二連接表面延伸至鏈接元件(例如是210b)，鏈接元件(例如是210b)係連接於底部平面(例如是210a)中的導電條。圖案化導線(例如是380)係位於第二連接表面的頂部上，圖案化導線(例如是380)係連接於層間連接件(例如是390)並耦接於第二解碼電路，第二解碼電路係耦接於底部平面(未顯示)。
第4A及第4B圖繪示使用如第2A及第2B圖所示之使用垂直通道結構的三維記憶體元件中的改善的層間連接件之剖面圖及上視圖。記憶體元件可包括複數對的層間連接件(例如是491-496)，複數對的層間連接件(例如是491-496)係由連接表面(例如是470)延伸，其中各對層間連接件係連接於鏈接元件堆疊中之各自的鏈接元件。記憶體元件可包括圖案化導線(例如是481-486)，圖案化導線係位於連接表面的頂部上，圖案化導線係連接於各自對的層間連接件並耦接於字元線解碼電路(例如是第8圖840)。
第4A圖繪示由第4B圖B-B’剖面線的記憶體元件之剖面圖，顯示一對層間連接件491由連接表面470延伸，其中此對層間連接件491係連接於鏈接元件堆疊中的各自的鏈接元件(例如是223b)。圖案化導線(例如是481)係連接於各自對的層間連 接件(例如是491)並耦接於字元線解碼電路(例如是第8圖840)，圖案化導線(例如是481)係位於連接表面(例如示470)的頂部上，此對層間連接件491包括冗餘的(redundant)第一層間連接件與第二層間連接件。
如第4A及第4B圖的範例所繪示，記憶體元件亦可包括一對層間連接件(例如是490)及一圖案化導線(例如是480)。此對層間連接件(例如是490)係由第二連接表面(例如是471)延伸至一鏈接元件(例如是210b)，鏈接元件(例如是210b)係連接於底部平面(例如是210a)中的導電條。圖案化導線(例如是480)係位於第二連接表面的頂部上，圖案化導線係連接於此對層間連接件並耦接於第二解碼電路，第二解碼電路戲偶接於底部平面(未顯示)。
若使一層間連接件失效的開路型失效率係10-3，則使成對的2個層間連接件失效的開路型失效率係10-3 x 10-3=10-6。若將使一層間連接件失效的開路型失效率由p作為代表(其中p<1)，則使連接於鏈接件之n個層間連接件失效的開路型失效率係pn，其中pn係遠小於p(pn<<p)。因此，藉由使用本技術所提供的冗餘性(redundancy)，能夠顯著地降低開路型失效率。
第5A及第5B圖繪示當開路型失效發生時，如第4A及第4B圖中之改善的層間連接件的剖面圖及上視圖。第5A圖係沿第5B圖之B-B’剖面線的記憶體元件的剖面圖，顯示一對層間連接件591由連接表面470延伸，其中此對層間連接件中的一個層間連接件係連接於鏈接元件堆疊中之各自的鏈接元件(例 如是223b)，而開路型失效是發生於此對層間連接件中的其他層間連接件。
第6A及第6B圖繪示當一短路型失效(short type failure)發生時，如第4A及4B圖中所示的改善的層間連接件的剖面圖及上視圖。第6A圖繪示由第6B圖之D-D’剖面線的記憶體元件的剖面圖，顯示一對層間連接件591由連接表面470延伸，且此對層間連接件591係連接於鏈接元件堆疊中的各自的鏈接元件(例如是223b)。圖案化導線(例如是481)係連接於此對層間連接件591並耦接於字元線解碼電路(例如是第8圖的840)，圖案化導線係位在連接表面(例如是470)的頂部上。
第6A圖亦繪示第6B圖之E-E’剖面線的記憶體元件的剖面圖，顯示一對層間連接件592由連接表面470延伸，且此對層間連接件592係連接於鏈接元件堆疊中的各自的鏈接元件(例如是222b)。然而，此對層間連接件592中的一個層間連接件係短路於另一鏈接元件223b，造成一短路型失效。
當使用一對層間連接件以將圖案化導線連接於各自的鏈接元件，而不是使用單一個層間連接件連接於各自的鏈接元件時，短路型失效率係倍增。然而，當短路型失效發生時，此失效可藉由字元線解碼電路來被定址(address)，字元線解碼電路係耦接於複數個中間平面及複數個附加的中間平面。特別是，字元線解碼電路可用一對附加的中間平面(例如是230a、231a)來取代一對中間平面(例如是222a、223a)，此對中間平面(例如是222a、 223a)係連接於具有至少一短路型失效的一對層間連接件(例如是592)。短路的平面仍可被加偏壓來操作為未選定的平面，支援區塊中的反及閘串列的操作。在短路的平面支援多餘性的實施例中，解碼電路可被配置以確認取代字元線平面及失效平面2者，並在程式化及讀取操作期間，施加偏壓於短路平面，短路平面係作為「未選定」，而在施加偏壓於取代平面時，係根據讀取或程式化操作的定址來決定取代平面係作為「選定」或「未選定」。
第7圖係根據一實施例之用於製造三維記憶體元件的方法的流程圖。於基板上形成複數個導電層，導電層係與絕緣層交錯(步驟710)。形成一垂直通道結構陣列，垂直通道結構陣列係延伸通過複數個導電層(步驟720)。複數個導電層係被蝕刻，以定義複數個導電條堆疊，導電條係與絕緣條交錯，導電條堆疊包括導電條的至少一底部平面(接地選擇線)、導電條的複數個中間平面(字元線)、導電條的一頂部平面(串列選擇線)、及導電條的一附加的中間平面(步驟730)。
附加的導電條中間平面可被配置於導電條頂部平面及複數個中間平面之間。導電條的附加的中間平面可被配置於複數個中間平面及導電條底部平面之間。導電條的一個以上的附加的中間平面、或複數個附加的中間平面可以在步驟730被定義。
記憶體單元係形成於交叉點的界面區域中，交叉點係位於複數個堆疊的側表面及垂直通道結構陣列之間(步驟740)。一鏈接元件堆疊係被定義，鏈接元件堆疊係藉由絕緣層分 開，鏈接元件堆疊係連接於複數個中間平面(字元線)中之各自的中間平面中的導電條，且鏈接元件堆疊係連接於附加的中間平面(步驟750)。可在進行步驟730時同時進行步驟750。
複數個導電條堆疊可被配置為導電條堆疊區塊，其中在各自區塊中的導電條係由複數個中間平面被蝕刻，複數個中間平面係連接於各自區塊的鏈接元件。在各自區塊中的導電條係由附加的中間平面被蝕刻，附加的中間平面係連接於各自區塊的鏈接元件。
位元線(BL)與結構可被形成，以將垂直通道結構連接於位元線(步驟760)。提供解碼電路，且解碼電路係耦接於複數個中間平面(字元線)及附加的中間平面。解碼電路係被配置為用附加的中間平面來取代被指出為有缺陷的中間平面(步驟770)。解碼電路可包括記憶體及邏輯電路。記憶體係用於儲存資料，此資料指出是否有特定的中間平面係有缺陷。在操作使用定址來確認失效平面，或施加偏壓配置於失效平面時，邏輯電路係用於回應此資料，以選擇附加的中間平面。
可形成複數對層間連接件(例如是第4A圖的491)，複數對層間連接件係由連接表面延伸，其中各對層間連接件包括冗餘的第一層間連接件及第二層間連接件，第一層間連接件及第二層間連接件係連接於鏈接元件堆疊中的單一個鏈接元件。圖案化導線可被形成於連接表面的頂部上，圖案化導線係連接於各對層間連接件，且圖案化導線係耦接於解碼電路。
可形成一對層間連接件(例如是第4A圖的490)，層間連接件係由第二連接表面延伸至鏈接元件，鏈接元件係連接於底部平面(接地選擇線)中的導電條。圖案化導線可被形成於第二連接表面的頂部上，圖案化導線係連接於此對層間連接件，且圖案化導線係耦接於第二解碼電路，第二解碼電路係耦接於底部平面。
第8圖係根據一實施例之積體電路記憶體元件的簡化方塊圖。積體電路800包括一三維記憶體陣列860，三維記憶體陣列860係位於積體電路積板上。記憶體陣列860包括實質上如本文所述之字元線修補系統。
一字元線平面及串列解碼器840係耦接於複數個字元線平面、及記憶體陣列860中的串列選擇與接地選擇平面845。一位元線解碼器870係耦接於記憶體陣列860中的複數個位元線865，用於從記憶體陣列860的記憶胞讀取及程式化資料。區塊解碼器(block decoder)850係在匯流排855上耦接於複數個記憶體陣列860中的區塊。位址(Address)係於匯流排830上供應至解碼器870、解碼器840、與解碼器850。方塊880中的感測放大器與資料輸入結構係(本範例中例如是經由資料匯流排875)耦接於位元線解碼器870。來自感測放大器的感測資料係經由資料輸出線(output data line)885供應至輸出電路890。輸出電路890驅動感測資料至積體電路800外部的目的。輸入資料係經由資料輸入線(data-in line)805從積體電路上800上的輸入/輸出埠、或從其他 積體電路800內部與外部的資料來源(例如是提供一般用途處理器(general purpose processor)或是特定用途應用電路(special purpose application circuit)，或是提供系統晶片(system-on-a-chip)功能且受到三維記憶體陣列860所支援的整合模組)供應至方塊880中的資料輸入結構。
在第8圖所示的範例中，控制器810是使用偏壓配置狀態機(bia arrangement state machine)，經由方塊820中的電壓供應或供應器來控制偏壓配置供應電壓的產生或提供，例如是讀取與程式化電壓。控制器810可包括用於多階記憶單元(multi-level cell,MLC)程式化及讀取的模式。控制器810可使用本領域習知的特定用途邏輯電路(special-purpose logic circuitry)。在替代的實施例中，控制器包括一般用途處理器(general-purpose processor)，一般用途處理器可在同一積體電路中實施，且可執行電腦程式以控制元件操作。在又一實施例之中，控制器可以使用特定用途邏輯電路和一般用途的處理器之整合。
積體電路800可在短路的平面支援冗餘性(redundancy)。記憶體陣列860可包括取代字元線平面，取代字元線平面係用於取代失效的字元線平面。字元線平面及串列解碼器840可包括一記憶體及邏輯電路。記憶體係用於儲存資料，此資料可指出特定的字元線平面是否有缺陷。邏輯電路係回應於此資料來選擇一取代字元線平面。字元線平面及串列解碼器840可被 配置以確認取代字元線平面及失效平面2者，並在程式化及讀取操作期間，施加偏壓於短路平面，短路平面係作為「未選定」，而在施加偏壓於取代平面時，係根據讀取或程式化操作的位址來決定取代平面係作為「選定」或「未選定」。可替換地，控制器810可被配置為包括一記憶體及邏輯電路。記憶體係用於儲存資料，此資料可指出特定的字元線平面是否有缺陷。邏輯電路係回應於此資料來選擇一取代字元線平面。
雖然本發明已以較佳實施例與範例揭露如上，然應理解的是，這些範例係用以描述本發明而非用以限定本發明。本發明所屬技術領域中具有通常知識者可清楚了解，可在不脫離本發明之精神和後附之申請專利範圍內，對本發明進行各種之潤飾與結合。
100‧‧‧記憶體元件
101‧‧‧底部閘極
110‧‧‧堆疊
120‧‧‧堆疊間垂直通道結構
130‧‧‧鏈接元件
141、142、143‧‧‧鏈接元件
151、152、153‧‧‧層間連接件
160‧‧‧參考導體
170‧‧‧參考選擇開關
180‧‧‧交叉點
190‧‧‧串列選擇開關
BL‧‧‧位元線
CS‧‧‧導電條
GSL‧‧‧接地選擇線
WL‧‧‧字元線
SSL‧‧‧串列選擇線

Claims (20)

  1. 一種記憶體元件，包括：複數個導電條堆疊，該些導電條堆疊的複數個導電條係與複數個絕緣條交錯，該些導電條堆疊包括導電條的至少一底部平面、導電條的複數個中間平面、導電條的一頂部平面、及導電條的一附加的中間平面；複數個垂直結構，該些垂直結構係被正交地配置於該些導電條堆疊；複數個記憶體單元，該些記憶體單元係位於複數個交叉點的界面區域中，該些交叉點係位於該些導電條堆疊的側表面及該些垂直結構之間；一鏈接元件堆疊，該鏈接元件堆疊的複數個鏈接元件係藉由複數個絕緣層分開，該些鏈接元件係連接於該些中間平面中各自的中間平面中的導電條，且該些鏈接元件係連接於該附加的中間平面；以及一解碼電路，該解碼電路係耦接於該些中間平面及該附加的中間平面，且該解碼電路係被配置為用該附加的中間平面來取代被指出為有缺陷的中間平面。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該解碼電路包括一記憶體及一邏輯電路，該記憶體係用於儲存複數個資料，該些資料指出是否有特定的中間平面係有缺陷，該邏輯電路係回應於該些資料，以選擇該附加的中間平面。
  3. 如申請專利範圍第1項所述之記憶體元件，包括複數個該附加的中間平面。
  4. 如申請專利範圍第3項所述之記憶體元件，其中該些附加的中間平面係配置於導電條的該頂部平面及該些中間平面之間。
  5. 如申請專利範圍第3項所述之記憶體元件，其中該些附加的中間平面係配置於該些中間平面及導電條的該至少一底部平面之間。
  6. 如申請專利範圍第1項所述之記憶體元件，包括複數對層間連接件，該些對層間連接件係由一連接表面延伸，其中各個開些對層間連接件包括冗餘的一第一層間連接件及一第二層間連接件，該第一層間連接件及該第二層間連接件係連接於一單獨的鏈接元件，該單獨的鏈接元件係位於該鏈接元件堆疊中。
  7. 如申請專利範圍第6項所述之記憶體元件，包括複數個圖案化導線，該些圖案化導線係位於該連接表面的頂部上，該些圖案化導線係連接於各自對層間連接件，且該些圖案化導線係耦接於該解碼電路。
  8. 如申請專利範圍第1項所述之記憶體元件，包括：一對層間連接件，該對層間連接件係由一第二連接表面延伸至一鏈接元件，該鏈接元件係連接於該至少一底部平面中的導電條。
  9. 如申請專利範圍第8項所述之記憶體元件，包括：一圖案化導線，該圖案化導線係位於該第二連接表面的頂部上，該圖案化導線係連接於該對層間連接件，且該圖案化導線係耦接於一第二解碼電路，該第二解碼電路係耦接於該底部平面。
  10. 如申請專利範圍第1項所述之記憶體元件，包括導電條堆疊的複數個區塊，各個該些區塊包括導電條的至少一底部平 面、導電條的複數個中間平面、導電條的一頂部平面、及導電條的一附加的中間平面，其中該解碼電路係被配置為用一特定區塊中的該附加的中間平面來取代該特定區塊中的被指出為有缺陷的中間平面。
  11. 一種製造記憶體元件的方法，包括：形成複數個導電層，該些導電層係在一基板上與複數個絕緣層交錯；形成一垂直結構陣列，該垂直結構陣列係延伸通過該些導電層；蝕刻該些導電層，以定義複數個導電條堆疊，該些導電條堆疊的複數個導電條係與複數個絕緣條交錯，該些導電條堆疊包括導電條的至少一底部平面、導電條的複數個中間平面、導電條的一頂部平面、及導電條的一附加的中間平面；形成複數個記憶體單元，該些記憶體單元係位於複數個交叉點的界面區域中，該些交叉點係位於該些導電條堆疊的側表面及該垂直結構陣列之間；定義一鏈接元件堆疊，該鏈接元件堆疊中的複數個鏈接元件係藉由複數個絕緣層分開，該些鏈接元件係連接於該些中間平面中的各自的中間平面中的導電條，且該鏈接元件係連接於該附加的中間平面；形成複數個位元線及複數個結構，以將該垂直結構陣列連接於該些位元線；以及提供一解碼電路，該解碼電路係耦接於該些中間平面及該附加的中間平面，該解碼電路係被配置為用該附加的中間平面來取 代被指出為有缺陷的中間平面。
  12. 如申請專利範圍第11項所述之製造記憶體元件的方法，其中該解碼電路包括一記憶體及一邏輯電路，該記憶體係用於儲存複數個資料，該些資料指出是否有特定的中間平面係有缺陷，該邏輯電路係回應於該些資料，以選擇該附加的中間平面。
  13. 如申請專利範圍第11項所述之製造記憶體元件的方法，該些導電條堆疊包括複數個該附加的中間平面。
  14. 如申請專利範圍第13項所述之製造記憶體元件的方法，其中該些附加的中間平面係配置於導電條的該頂部平面及該些中間平面之間。
  15. 如申請專利範圍第13項所述之製造記憶體元件的方法，其中該些附加的中間平面係配置於該些中間平面及導電條的該至少一底部平面之間。
  16. 如申請專利範圍第11項所述之製造記憶體元件的方法，包括形成複數對層間連接件，該些對層間連接件係由一連接表面延伸，其中各對層間連接件包括冗餘的一第一層間連接件及一第二層間連接件，該第一層間連接件及該第二層間連接件係連接於一單獨的鏈接元件，該單獨的鏈接元件係位於該鏈接元件堆疊中。
  17. 如申請專利範圍第16項所述之製造記憶體元件的方法，包括形成複數個圖案化導線，該些圖案化導線係位於該連接表面的頂部上，該些圖案化導線係連接於各自對層間連接件，且該些圖案化導線係耦接於該解碼電路。
  18. 如申請專利範圍第11項所述之製造記憶體元件的方 法，包括形成一對層間連接件，該對層間連接件係由一第二連接表面延伸至一鏈接元件，該鏈接元件係連接於該至少一底部平面中的導電條。
  19. 如申請專利範圍第18項所述之製造記憶體元件的方法，包括形成一圖案化導線，該圖案化導線係位於該第二連接表面的頂部上，該圖案化導線係連接於該對層間連接件，且該圖案化導線係耦接於第二解碼電路，該第二解碼電路係耦接於該至少一底部平面。
  20. 如申請專利範圍第11項所述之製造記憶體元件的方法，其中該記憶體元件包括導電條堆疊的複數個區塊，各個該些區塊包括導電條的至少一底部平面、導電條的複數個中間平面、導電條的一頂部平面、及導電條的一附加的中間平面，且該解碼電路係被配置為用一特定區塊中的該附加的中間平面來取代該特定區塊中的被指出為有缺陷的中間平面。
TW103137681A 2014-09-15 2014-10-30 用於三維垂直通道記憶體的字元線修補 TWI566384B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/486,988 US9224473B1 (en) 2014-09-15 2014-09-15 Word line repair for 3D vertical channel memory

Publications (2)

Publication Number Publication Date
TW201611244A TW201611244A (zh) 2016-03-16
TWI566384B true TWI566384B (zh) 2017-01-11

Family

ID=54932466

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103137681A TWI566384B (zh) 2014-09-15 2014-10-30 用於三維垂直通道記憶體的字元線修補

Country Status (5)

Country Link
US (2) US9224473B1 (zh)
JP (1) JP6888883B2 (zh)
KR (1) KR102284390B1 (zh)
CN (1) CN105789210B (zh)
TW (1) TWI566384B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
US10186519B2 (en) 2015-03-31 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor memory devices
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US9793283B1 (en) 2016-09-28 2017-10-17 Sandisk Technologies Llc High conductivity channel for 3D memory
JP6306233B1 (ja) 2017-02-28 2018-04-04 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2019057623A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 積層配線構造体及び積層配線構造体の製造方法
US10700004B2 (en) * 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
CN109686741A (zh) * 2018-11-30 2019-04-26 长江存储科技有限责任公司 存储器件的制造方法及存储器件
KR20220094990A (ko) 2020-12-29 2022-07-06 삼성전자주식회사 불량 워드라인의 리페어를 위한 메모리 장치, 메모리 컨트롤러 및 이를 포함하는 스토리지 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073635A1 (en) * 2006-09-21 2008-03-27 Masahiro Kiyotoshi Semiconductor Memory and Method of Manufacturing the Same
US20090212350A1 (en) * 2008-02-25 2009-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same
TW201411798A (zh) * 2012-06-29 2014-03-16 Intel Corp 交叉點陣列之小型插座連接
US20140177311A1 (en) * 2012-12-20 2014-06-26 Macronix International Co., Ltd. Memory device structure with decoders in a device level separate from the array level
US20140197516A1 (en) * 2013-01-11 2014-07-17 Hang-Ting Lue Integration of 3d stacked ic device with peripheral circuits

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP4892027B2 (ja) * 2009-03-23 2012-03-07 株式会社東芝 半導体記憶装置
US8373439B2 (en) * 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US7936622B2 (en) * 2009-07-13 2011-05-03 Seagate Technology Llc Defective bit scheme for multi-layer integrated memory device
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012069605A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101212709B1 (ko) * 2010-12-29 2012-12-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8598032B2 (en) * 2011-01-19 2013-12-03 Macronix International Co., Ltd Reduced number of masks for IC device with stacked contact levels
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
JP5751552B2 (ja) * 2011-03-04 2015-07-22 マクロニクス インターナショナル カンパニー リミテッド 積層した接続レベルを有する集積回路装置用マスク数の低減法
KR101826221B1 (ko) 2011-05-24 2018-02-06 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
WO2015081413A1 (en) * 2013-12-05 2015-06-11 Conversant Intellectual Property Management Inc. A three dimensional non-volatile memory with charge storage node isolation
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073635A1 (en) * 2006-09-21 2008-03-27 Masahiro Kiyotoshi Semiconductor Memory and Method of Manufacturing the Same
US20090212350A1 (en) * 2008-02-25 2009-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same
TW201411798A (zh) * 2012-06-29 2014-03-16 Intel Corp 交叉點陣列之小型插座連接
US20140177311A1 (en) * 2012-12-20 2014-06-26 Macronix International Co., Ltd. Memory device structure with decoders in a device level separate from the array level
US20140197516A1 (en) * 2013-01-11 2014-07-17 Hang-Ting Lue Integration of 3d stacked ic device with peripheral circuits

Also Published As

Publication number Publication date
JP2016063209A (ja) 2016-04-25
KR20160031935A (ko) 2016-03-23
US20160078944A1 (en) 2016-03-17
CN105789210A (zh) 2016-07-20
US9472286B2 (en) 2016-10-18
JP6888883B2 (ja) 2021-06-16
CN105789210B (zh) 2018-10-12
KR102284390B1 (ko) 2021-08-03
TW201611244A (zh) 2016-03-16
US9224473B1 (en) 2015-12-29

Similar Documents

Publication Publication Date Title
TWI566384B (zh) 用於三維垂直通道記憶體的字元線修補
TWI784613B (zh) 記憶體
US8982622B2 (en) 3D memory array with read bit line shielding
US9343152B2 (en) Cell array with a manufacturable select gate for a nonvolatile semiconductor memory device
TWI696248B (zh) 具有複數個下選擇閘極的三維記憶體元件
US9418743B1 (en) 3D NAND memory with decoder and local word line drivers
CN105074923A (zh) 三维存储器的互连
US9343322B2 (en) Three dimensional stacking memory film structure
US9142538B1 (en) Three-dimensional semiconductor device
US20230317655A1 (en) Memory device including memory chip and peripheral memory chip and method of manufacturing the memory device
US9536611B2 (en) 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line
TWI575665B (zh) 快閃記憶體之環狀閘極電晶體設計
TWI549129B (zh) 具有解碼器及局部字元線驅動器之三維反及閘記憶體
KR102710630B1 (ko) 페이지 버퍼를 구비하는 반도체 메모리 장치
US20150117101A1 (en) Split page 3d memory array
CN106158021B (zh) 具有译码器及局部字符线驱动器的三维与非门存储器
JP2009212149A (ja) Ｎａｎｄ混載型半導体時限スイッチ
KR102063530B1 (ko) 적층형 3차원 메모리