CN105789210B - 一种存储器元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储器元件及其制造方法，该存储器元件包括多个导电条叠层，导电条叠层的导电条是与绝缘条交错。导电条叠层包括导电条的至少一底部平面、导电条的多个中间平面、导电条的一顶部平面、及一附加的中间平面。多个垂直结构是被正交地配置于多个导电条叠层。存储器单元是被配置于交叉点的界面区域中，交叉点是位于多个导电条叠层的侧表面及多个垂直结构之间。一链接元件叠层的链接元件是连接于各自的中间平面中的导电条，且链接元件是连接于附加的中间平面。译码电路被耦接于多个中间平面及附加的中间平面，且译码电路是被配置为用此附加的中间平面来取代被指出为有缺陷的中间平面。

Description

一种存储器元件及其制造方法
技术领域
本发明是有关于一种高密度存储器元件，且更特别是有关于一种多个存储单元平面被配置以提供三维(3D)阵列的存储器元件及其制造方法，适用于三维垂直通道存储器的字线修补。
背景技术
三维存储器元件已在各种结构中发展，包括垂直通道结构。在垂直通道结构中，存储单元包括电荷储存结构，电荷储存结构是被配置于导电条的水平平面以及垂直有源条之间的界面区域(interface region)。导电条的水平平面是被配置为字线、串行选择线、及接地选择线。垂直有源条包括关于存储单元的通道。
存储器元件可包括多个存储单元区块(block)。各个区块可包括导电条的多个水平平面叠层，水平平面叠层是被配置为字线、串行选择线、及接地选择线。一区块中一字线的缺陷(defect)可能导致该区块失效。当一区块失效时，此区块可被标记为一「不良」区块，且被寻址(address)至一良好区块，因此存储器元件可以使用此良好区块而不是「不良」区块。此方法的一个问题是，区块具有相对大的面积，因此成本相对为高。
目前需要提供一种使用垂直通道构的三维集成电路存储器的结构，以能够在较低的成本下提供字线的修补系统。
发明内容
一种存储器元件，包括多个导电条叠层，导电条叠层的导电条是在一集成电路基板上与绝缘条交错。导电条叠层包括导电条的至少一底部平面(接地选择线)、导电条的多个中间平面(字线)、导电条的一顶部平面(串行选择线)、及导电条的一附加的中间平面。多个垂直结构是被正交地配置于多个导电条叠层。存储器单元是被配置于交叉点的界面区域中，交叉点是位于多个导电条叠层的侧表面及多个垂直结构之间。存储器元件包括一链接元件叠层，链接元件叠层的链接元件是通过绝缘层分开，链接元件是连接于多个中间平面(字线)中各自的中间平面中的导电条，且链接元件是连接于附加的中间平面。在一实施方式中，多个垂直结构可以是多个垂直通道结构。在一操作中，当电压是经由字线施加至存储器单元的栅极结构，一通道区域是被开启。此通道区域是位于垂直通道结构的一存储单元中，此垂直通道结构是对应于栅极结构之下的存储器单元。
译码电路被耦接于多个中间平面及附加的中间平面，且译码电路是被配置为用此附加的中间平面来取代被指出为有缺陷的中间平面。译码电路可包括一存储器及一逻辑电路，存储器是用于储存数据，此数据指出是否有特定的中间平面是有缺陷，此逻辑电路是响应于此数据，以选择此附加的中间平面。
存储器元件可包括多个附加的中间平面及附加的链接元件。附加的链接元件是位于链接元件叠层中，链接元件是通过绝缘层分开。链接元件是连接于多个附加的中间平面中的各自的附加的中间平面中的导电条。译码电路可耦接于多个附加的中间平面，且译码电路是被配置为用多个附加的中间平面中的一附加的中间平面，来取代被指出为有缺陷的中间平面。多个附加的中间平面可配置于导电条的顶部平面及多个中间平面之间。多个附加的中间平面可被配置于多个中间平面及导电条的底部平面之间。
存储器元件可包括多对层间连接件，这些对层间连接件是由一连接表面延伸，其中各对层间连接件包括冗余的第一层间连接件及第二层间连接件，第一层间连接件及第二层间连接件是连接于一单独的链接元件，单独的链接元件是位于链接元件叠层中。存储器元件可包括图案化导线，图案化导线是位于连接表面的顶部上，图案化导线是连接于各自对层间连接件，且图案化导线被耦接于译码电路。
存储器元件可包括一对层间连接件及一图案化导线，此对层间连接件是由一第二连接表面延伸至一链接元件，此链接元件是连接于底部平面中的导电条。此图案化导线是位于第二连接表面的顶部上，此图案化导线是连接于此对层间连接件，且此图案化导线被耦接于第二译码电路，此第二译码电路被耦接于底部平面。
实质上如同本文中所述，本文亦提供用于制造存储器元件的方法。
本发明的其他方面及优点，将可参阅下列的图式、实施方式、及权利要求范围。
附图说明
图1绘示使用具有一附加的中间字线平面的垂直通道结构的三维(3D)存储器元件的示意图。
图2A及图2B绘示实施一使用垂直通道结构的三维存储器元件的剖面图及上视图。
图3A及图3B绘示如图2A及图2B所示的三维存储器元件中的层间连接件的剖面图及上视图。
图4A及图4B绘示如图2A及图2B所示的三维存储器元件中的层间连接件的剖面图及上视图。
图5A及图5B绘示当开路型失效(open type failure)发生时如图4A及图4B所示的改善的层间连接件的剖面图及上视图。
图6A及图6B绘示当短路型失效(short type failure)发生时如图4A及图4B所示的改善的层间连接件的剖面图及上视图。
图7绘示根据一实施例的制造三维存储器元件的方法的流程图。
图8绘示根据一实施例的集成电路存储器的简化的芯片方块图。
【符号说明】
100：存储器元件
101：底部栅极
110：叠层
120：叠层间垂直通道结构
130：链接元件
141、142、143：链接元件
151、152、153：层间连接件
160：参考导体
170：参考选择开关
180：交叉点
190：串行选择开关
210a：底部平面
210b、220b、221b、222b、223b：链接元件
220a-223a：中间平面
230a、231a：附加的中间平面
230b-231b：附加的链接元件
240：顶部平面
250、251、252、253：垂直通道结构
260、261、262、263：存储器单元
370：连接表面
380、381、382、383、384、385、386：图案化导线
390、391、392、393、394、395、396、490、491、492、493、471：第二连接表面
494、495、496、591、592：层间连接件
480、481、482、483、484、485、486：图案化导线
710、720、730、740、750、760、770：步骤
800：集成电路
805：数据输入线
810：控制器
820、880：方块
830、855、875：总线
840、850、870：译码器
845：平面
860：三维存储器阵列
885：数据输出线
890：输出电路
A、A’、B、B’、C、C’、D、D’、E、E’：剖面线端点
BL、865：位线
CS：导电条
GSL：接地选择线WL：字线
SSL：串行选择线
具体实施方式
本发明提供不同实施例的详细描述以参阅图式。应了解的是，本发明并非被限制于特定的揭露的结构实施例与方法，本发明可使用其他特征、元件、方法与实施例加以实行。本发明虽然是透过较佳的实施例来说明，但这些实施例不可用来限定本发明的范围，本发明的范围应视权利要求范围而定。本领域具有通常知识者于参考本发明揭露内容后，应可了解其他可能的均等实施方式。不同实施例中相同的元件通常以相同的元件符号表示。
图1绘示使用垂直通道结构的三维存储器元件，垂直通道结构具有一附加的中间字线平面的示意图。存储器元件100包括存储单元的与非门(NAND)串行的阵列，且可以是一双栅极垂直通道存储器阵列(double-gate vertical channel memory array，DGVC)。存储器元件100包括一集成电路、及多个导电条叠层。导电条是通过绝缘材料分开。多个导电条叠层包括导电条的至少一底部平面(接地选择线，GSL)、导电条的多个中间平面(字线，WL)、导电条的一顶部平面(串行选择线，SSL)、及一附加的中间平面。在图1所示的范例中，一叠层110包括导电条的一底部平面(接地选择线)、导电条的多个中间平面(字线)、导电条的一顶部平面(串行选择线)、及一附加的中间平面(附加的字线，additional WL)。导电条的中间平面(字线)是由字线0(WL0)分布至字线N-1(WLN-1)，其中N可以是8、16、32、64等等。
多个垂直通道结构是正交地配置于多个叠层之上，且垂直通道结构具有共形(conformal)于多个叠层的表面。多个叠层包括叠层间垂直通道结构120，及链接元件(linking element)130。叠层间垂直通道结构120是位于叠层之间。链接元件130是位于叠层之上，以连接叠层间垂直通道结构120。本范例中的链接元件130包括一半导体，半导体例如是多晶硅。本范例中的链接元件130具有一相对高的掺杂浓度，因此链接元件130相较于叠层间垂直通道结构120具有更高的导电性。叠层间垂直通道结构120是被配置以提供叠层中的存储单元的通道区域。在如图1所示的范例中，垂直通道结构的链接元件130可包括N+掺杂的半导体材料。叠层间垂直通道结构120可包括轻度掺杂的半导体材料。存储器元件包括一覆盖在上面的图案化导电层(未显示)，此覆盖在上面的图案化导电层是连接于多个垂直通道结构。覆盖在上面的图案化导电层包括耦接于感测电路的多个整体位线(globalbit line)。
存储器元件包括电荷储存结构，电荷储存结构是位于交叉点180的界面区域中，交叉点180是在叠层中的多个中间平面(字线)的导电条的侧表面以及叠层间垂直通道结构120之间。在所绘示的范例中，交叉点180中的存储单元是被配置为垂直的双栅极与非门串行，其中单一的叠层间垂直通道结构的2侧上的导电条是作为双栅极，且存储单元可共同地被操作，用于读取、擦除与编程操作。在其他的实施例中，所有结构周围的所谓的栅极皆可被使用，其中垂直通道结构穿越通过水平条，水平条是在垂直通道结构的对应锥台(frustum)围绕存储器层。参考导体160是被配置于导电条底部平面(接地选择线)以及集成电路基板(未显示)之间。
存储器元件包括串行选择开关190及参考选择开关170。串行选择开关190是位于与导电条的顶部平面的界面区域。参考选择开关170是位于与导电条的底部平面(接地选择线)的界面区域。在一些范例中，电荷储存结构的介电层可作为开关170、190的栅极介电层。
在一实施例中，为了降低参考导体160的电阻，存储器元件可以包括一底部栅极101，底部栅极101是邻近于参考导体160。在读取操作期间，底部栅极101可通过合适的导通电压被开启，导通电压是被施加于下方的掺杂的阱(well)或基板中的阱、或其他下方的被图案化的导体结构，以增加参考导体160的导电性。
存储器元件100包括链接元件，链接元件包括关于水平字线及接地选择线结构的导电条中的着陆区，此链接元件对于覆盖在上面的译码电路是被配置为阶梯式(staircase)接触。在导电条的顶部平面中的串行选择线是独立地耦接于串行选择线译码电路，且导电条的顶部平面中的串行选择线是独立地被串行选择线译码电路所控制。
在多个中间平面(字线)及附加的中间平面中的导电条、以及在底部平面(接地选择线)中的导电条是彼此连接，以降低译码器区域，并因此降低存储器元件的整体尺寸。顶部平面(串行选择线)中的导电条是分别地被译码，以允许正确的位线译码。
存储器元件可包括链接元件，例如是链接元件141及142，链接元件提供着陆区，着陆区是连接多组的中间平面(字线)与附加的中间平面中的字线、以及层间连接件，例如是层间连接件151及152。层间连接件151及152被耦接于链接元件141及142中的着陆区，其中链接元件包括开孔，层间连接件是通过此开孔延伸。层间连接件被耦接于下方中间平面中的着陆区。着陆区是位于层间连接件的底部平面及链接元件的顶部平面之间的界面区域。
如图1所绘示，链接元件141提供一着陆区，此着陆区连接一组在附加的中间平面中的字线，且链接元件142代表连接于多组字线的着陆区，多组字线是在多个中间平面中，由WL0分布至WLN-1。
如图1中所绘示，多组字线的层间连接件是被配置为阶梯结构，多组字线是位于多个中间平面及附加的中间平面的多个层。例如，层间连接件151是于附加的中间平面的一水平面(level)连接于着陆区。层间连接件152代表于多个中间平面中不同的层连接于着陆区的其中一个层间连接件。多个中间平面是由WL0分布至WLN-1。阶梯结构可被形成于一字线译码器区域中，字线译码器区域是邻近于一存储单元与非门串行阵列区域及一周边电路区域的边界。
在图1所示的范例中，存储器元件包括链接元件(例如是链接元件143)及层间连接件(例如是层间连接件153)。链接元件是连接于导电条的底部平面(接地选择线)中的多组接地选择线。层间连接件被耦接于底部平面中的链接元件中的着陆区，其中层间连接件是延伸通过中间平面(字线)中的链接元件中的开孔。着陆区是位于层间连接件(例如是层间连接件153)的底部表面以及链接元件(例如是链接元件143)的顶部表面的界面区域。
垂直通道三维与非门存储器结构的范例是描述于共同拥有且同在审查中的美国专利申请号14/284,306的申请案中，其发明名称是「三维独立双栅极存储器(3DIndependent Double Gate Flash Memory)」，申请日是2014年5月21日，发明人为Lue，此申请是如同完全列举于本文中来一并作为参考。亦请参照美国专利号8,013,383，其发明名称为「包括多个存储器串行的非挥发半导体储存元件(Nonvolatile Semiconductor StorageDevice Including a Plurality of Memory Strings)」，授权日为2011年9月6日；美国专利申请公开号2102/0299086，其发明名称为「半导体存储器元件(Semiconductor MemoryDevices)」，公开日为2012年11月29日；以及美国专利号8,363,476，其发明名称为「存储器元件与制造方法及其操作方法(Memory Device，Manufacturing Method and OperatingMethod of the Same)」，授权日为2013年1月20日，上述文献皆如同完全列举于本文中来一并作为参考。如同上述所引用的代表性文献所示，在垂直通道存储器结构中，字线平面的各种结构已有所发展，上述文献皆可被使用于本技术的实施例中。
图2A与图2B绘示使用垂直通道结构的实施三维存储器元件的剖面图及上视图。存储器元件包括多个导电条叠层，导电条是在一集成电路基板上与绝缘条交错。叠层包括导电条的至少一底部平面、导电条的多个中间平面、导电条的顶部平面、及导电条的附加的中间平面。导电条的底部平面是被使用为一接地选择线(GSL)。导电条的中间平面是被使用为字线(WL)。导电条的顶部平面是被使用为串行选择线(SSL)。附加的导电条的中间平面是被使用为附加的字线。
图2A是由图2B的A-A’剖面线的存储器元件的剖面图，显示一底部平面210a(接地选择线)、多个中间平面220a-223a(字线)、附加的中间平面230a与231a、及顶部平面240(串行选择线)。虽然显示附加的中间平面是被配置于顶部平面与多个中间平面之间，然附加的中间平面可以被配置于多个中间平面与底部平面之间。虽然多个中间平面仅显示为4个平面，多个中间平面可以包括更多的中间平面，例如是8、16、32、64、128个中间平面。
多个垂直通道结构(例如是250-253)是被配置为正交于多个叠层，且多个垂直通道结构是通过叠层中的导电条。存储器单元(例如是260-263)是被配置于交叉点的界面区域中，交叉点是位于多个叠层的侧表面及多个垂直通道结构之间。
存储器元件包括一链接元件叠层，链接元件是通过绝缘层分开，且链接元件是连接于多个叠层中的各自的平面中的导电条。如图2A的范例中所绘示，链接元件210b是连接于底部平面210a(接地选择线)中的导电条，链接元件220b-223b是连接于中间平面220a-223a(字线)中的导电条，附加的链接元件230b-231b是连接于附加的中间平面230a-231a中的导电条。当导电条在各自的平面被图案化时，链接元件可同时地被图案化。
图2B是存储器元件的上视图，显示顶部平面240(串行选择线)包括导电条SSL1、SSL2、及SSL3，附加的链接元件230b-231b是连接于附加的中间平面中的导电条，链接元件220b-223b是连接于多个中间平面(字线)中的导电条，且链接元件210b是连接于底部平面(接地选择线)中的导电条。垂直通道结构(例如是250-253)与存储器单元(例如是260-263)是被显示为通过顶部平面中的导电条SSL1、SSL2、及SSL3。
译码电路(例如是图8的840)被耦接于多个中间平面(例如是220a-223a)及附加的中间平面(例如是230a、231a)，且译码电路是被配置为使用附加的中间平面来取代被指出为有缺陷的中间平面。译码电路包括一存储器及逻辑电路。存储器是用于储存数据，此数据指出是否有特定的中间平面是有缺陷。逻辑电路是用于响应此数据，以选择附加的中间平面。存储器可包括单次可编程存储器单元(one-time programmable memory element)或熔丝(fuse)，例如可在元件测试期间写入有缺陷的中间平面的指示。
存储器元件可包括导电条叠层的区块，其中各个区块包括导电条的至少一底部平面(接地选择线)、导电条的多个中间平面(字线)、导电条的一顶部平面(串行选择线)、及导电条的一附加的中间平面。译码电路可被配置为使用在特定区块中的附加的中间平面，来取代在特定区块中被指出有缺陷的中间平面，而非取代于另一区块中未被指出有缺陷的对应的中间平面。如本文所述，更复杂的译码电路因而能够改善字线修补系统的效力。
垂直通道结构(例如是250-253)可包括半导体材料，半导体材料是适用于作为存储器单元的通道，此种材料例如是硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、碳化硅(SiC)、石墨烯(Graphene)。存储器元件中的存储器单元可包括电荷储存结构，例如是多层介电电荷捕捉结构，多层介电电荷捕捉结构由闪存技术中已知为氧-氮-氧(oxide-nitride-oxide，ONO)、氧-氮-氧-氮-氧(oxide-nitride-oxide-nitride-oxide，ONONO)、硅-氧-氮-氧-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、能带间隙工程-硅-氧-氮-氧-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化钽-氧化铝-氮化硅-氧化硅-硅(tantalum nitride，aluminum，oxide，silicon nitride，silicon oxide，silicon，TANOS)及金属-高-k能带间隙工程-硅-氧-氮-氧-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)
图3A及图3B绘示使用如图2A及图2B中所示的使用垂直通道结构的三维存储器元件中的层间连接件的剖面图及上视图。存储器元件可包括多个层间连接件(例如是391-396)，层间连接件是由一连接表面(例如是370)延伸，其中一层间连接件是连接于链接元件叠层中的各自的链接元件。存储器元件可包括图案化导线(例如381-386)，图案化导线是位于连接表面的顶部上。图案化导线是连接于各自的层间连接件，且图案化导线被耦接于字线译码电路(例如是图8的840)。
图3A是由图3B的B-B’剖面线的存储器元件的剖面图，显示层间连接件391是由连接表面370朝向各自的链接元件223b延伸，但由于制造上的问题，层间连接件391未能连接于各自的链接元件223b。换言之，此处产生一「开路(open)」型的失效。因此，于交叉点的界面区域中的存储器单元(例如是250a-253a)并没有栅极偏压。交叉点是位于中间平面223a中的导电条以及多个垂直通道结构(例如是250-253)之间，其中中间平面223a是连接于各自的链接元件223b。由于通道是连续的通过各个垂直通道结构，使用如关于图2A-图2B所述的附加的中间平面(例如是230a、231a)，可能不会产生「开路」型的失效。「开路」的中间平面的字线上的不定电压(indeterminate voltage)可能干扰与非门串行的操作。
如图3A及图3B的范例中所绘示，存储器元件亦可包括一层间连接件(例如是390)及一图案化导线(例如是380)。层间连接件(例如是390)是由一第二连接表面延伸至链接元件(例如是210b)，链接元件(例如是210b)是连接于底部平面(例如是210a)中的导电条。图案化导线(例如是380)是位于第二连接表面的顶部上，图案化导线(例如是380)是连接于层间连接件(例如是390)并耦接于第二译码电路，第二译码电路被耦接于底部平面(未显示)。
图4A及图4B绘示使用如图2A及图2B所示的使用垂直通道结构的三维存储器元件中的改善的层间连接件的剖面图及上视图。存储器元件可包括多对的层间连接件(例如是491-496)，多对的层间连接件(例如是491-496)是由连接表面(例如是470)延伸，其中各对层间连接件是连接于链接元件叠层中的各自的链接元件。存储器元件可包括图案化导线(例如是481-486)，图案化导线是位于连接表面的顶部上，图案化导线是连接于各自对的层间连接件并耦接于字线译码电路(例如是图8840)。
图4A绘示由图4BB-B’剖面线的存储器元件的剖面图，显示一对层间连接件491由连接表面470延伸，其中此对层间连接件491是连接于链接元件叠层中的各自的链接元件(例如是223b)。图案化导线(例如是481)是连接于各自对的层间连接件(例如是491)并耦接于字线译码电路(例如是图8840)，图案化导线(例如是481)是位于连接表面(例如示470)的顶部上，此对层间连接件491包括冗余的(redundant)第一层间连接件与第二层间连接件。
如图4A及图4B的范例所绘示，存储器元件亦可包括一对层间连接件(例如是490)及一图案化导线(例如是480)。此对层间连接件(例如是490)是由第二连接表面(例如是471)延伸至一链接元件(例如是210b)，链接元件(例如是210b)是连接于底部平面(例如是210a)中的导电条。图案化导线(例如是480)是位于第二连接表面的顶部上，图案化导线是连接于此对层间连接件并耦接于第二译码电路，第二译码电路戏偶接于底部平面(未显示)。
若使一层间连接件失效的开路型失效率是10-3，则使成对的2个层间连接件失效的开路型失效率是10-3×10-3＝10-6。若将使一层间连接件失效的开路型失效率由p作为代表(其中p＜1)，则使连接于链接件的n个层间连接件失效的开路型失效率是pn，其中pn是远小于p(pn＜＜p)。因此，通过使用本技术所提供的冗余性(redundancy)，能够显着地降低开路型失效率。
图5A及图5B绘示当开路型失效发生时，如图4A及图4B中的改善的层间连接件的剖面图及上视图。图5A是沿图5B的B-B’剖面线的存储器元件的剖面图，显示一对层间连接件591由连接表面470延伸，其中此对层间连接件中的一个层间连接件是连接于链接元件叠层中的各自的链接元件(例如是223b)，而开路型失效是发生于此对层间连接件中的其他层间连接件。
图6A及图6B绘示当一短路型失效(short type failure)发生时，如图4A及图4B中所示的改善的层间连接件的剖面图及上视图。图6A绘示由图6B的D-D’剖面线的存储器元件的剖面图，显示一对层间连接件591由连接表面470延伸，且此对层间连接件591是连接于链接元件叠层中的各自的链接元件(例如是223b)。图案化导线(例如是481)是连接于此对层间连接件591并耦接于字线译码电路(例如是图8的840)，图案化导线是位在连接表面(例如是470)的顶部上
图6A亦绘示图6B的E-E’剖面线的存储器元件的剖面图，显示一对层间连接件592由连接表面470延伸，且此对层间连接件592是连接于链接元件叠层中的各自的链接元件(例如是222b)。然而，此对层间连接件592中的一个层间连接件是短路于另一链接元件223b，造成一短路型失效。
当使用一对层间连接件以将图案化导线连接于各自的链接元件，而不是使用单一个层间连接件连接于各自的链接元件时，短路型失效率是倍增。然而，当短路型失效发生时，此失效可通过字线译码电路来被寻址(address)，字线译码电路被耦接于多个中间平面及多个附加的中间平面。特别是，字线译码电路可用一对附加的中间平面(例如是230a、231a)来取代一对中间平面(例如是222a、223a)，此对中间平面(例如是222a、223a)是连接于具有至少一短路型失效的一对层间连接件(例如是592)。短路的平面仍可被加偏压来操作为未选定的平面，支持区块中的与非门串行的操作。在短路的平面支持多余性的实施例中，译码电路可被配置以确认取代字线平面及失效平面2者，并在编程及读取操作期间，施加偏压于短路平面，短路平面是作为「未选定」，而在施加偏压于取代平面时，是根据读取或编程操作的寻址来决定取代平面是作为「选定」或「未选定」。
图7是根据一实施例的用于制造三维存储器元件的方法的流程图。于基板上形成多个导电层，导电层是与绝缘层交错(步骤710)。形成一垂直通道结构阵列，垂直通道结构阵列是延伸通过多个导电层(步骤720)。多个导电层是被刻蚀，以定义多个导电条叠层，导电条是与绝缘条交错，导电条叠层包括导电条的至少一底部平面(接地选择线)、导电条的多个中间平面(字线)、导电条的一顶部平面(串行选择线)、及导电条的一附加的中间平面(步骤730)。
附加的导电条中间平面可被配置于导电条顶部平面及多个中间平面之间。导电条的附加的中间平面可被配置于多个中间平面及导电条底部平面之间。导电条的一个以上的附加的中间平面、或多个附加的中间平面可以在步骤730被定义。
存储器单元是形成于交叉点的界面区域中，交叉点是位于多个叠层的侧表面及垂直通道结构阵列之间(步骤740)。一链接元件叠层是被定义，链接元件叠层是通过绝缘层分开，链接元件叠层是连接于多个中间平面(字线)中的各自的中间平面中的导电条，且链接元件叠层是连接于附加的中间平面(步骤750)。可在进行步骤730时同时进行步骤750。
多个导电条叠层可被配置为导电条叠层区块，其中在各自区块中的导电条是由多个中间平面被刻蚀，多个中间平面是连接于各自区块的链接元件。在各自区块中的导电条是由附加的中间平面被刻蚀，附加的中间平面是连接于各自区块的链接元件。
位线(BL)与结构可被形成，以将垂直通道结构连接于位线(步骤760)。提供译码电路，且译码电路被耦接于多个中间平面(字线)及附加的中间平面。译码电路是被配置为用附加的中间平面来取代被指出为有缺陷的中间平面(步骤770)。译码电路可包括存储器及逻辑电路。存储器是用于储存数据，此数据指出是否有特定的中间平面是有缺陷。在操作使用寻址来确认失效平面，或施加偏压配置于失效平面时，逻辑电路是用于响应此数据，以选择附加的中间平面。
可形成多对层间连接件(例如是图4A的491)，多对层间连接件是由连接表面延伸，其中各对层间连接件包括冗余的第一层间连接件及第二层间连接件，第一层间连接件及第二层间连接件是连接于链接元件叠层中的单一个链接元件。图案化导线可被形成于连接表面的顶部上，图案化导线是连接于各对层间连接件，且图案化导线被耦接于译码电路。
可形成一对层间连接件(例如是图4A的490)，层间连接件是由第二连接表面延伸至链接元件，链接元件是连接于底部平面(接地选择线)中的导电条。图案化导线可被形成于第二连接表面的顶部上，图案化导线是连接于此对层间连接件，且图案化导线被耦接于第二译码电路，第二译码电路被耦接于底部平面。
图8是根据一实施例的集成电路存储器元件的简化方块图。集成电路800包括一三维存储器阵列860，三维存储器阵列860是位于集成电路积板上。存储器阵列860包括实质上如本文所述的字线修补系统。
一字线平面及串行译码器840被耦接于多个字线平面、及存储器阵列860中的串行选择与接地选择平面845。一位线译码器870被耦接于存储器阵列860中的多个位线865，用于从存储器阵列860的存储单元读取及编程数据。区块译码器(block decoder)850是在总线855上耦接于多个存储器阵列860中的区块。地址(Address)是于总线830上供应至译码器870、译码器840、与译码器850。方块880中的感测放大器与数据输入结构被(本范例中例如是经由数据总线875)耦接于位线译码器870。来自感测放大器的感测数据是经由数据输出线(output data line)885供应至输出电路890。输出电路890驱动感测数据至集成电路800外部的目的。输入数据是经由数据输入线(data-in line)805从集成电路上800上的输入/输出端、或从其他集成电路800内部与外部的数据源(例如是提供一般用途处理器(generalpurpose processor)或是特定用途应用电路(special purpose application circuit)，或是提供系统芯片(system-on-a-chip)功能且受到三维存储器阵列860所支持的整合模块)供应至方块880中的数据输入结构。
在图8所示的范例中，控制器810是使用偏压配置状态机(bia arrangement statemachine)，经由方块820中的电压供应或供应器来控制偏压配置供应电压的产生或提供，例如是读取与编程电压。控制器810可包括用于多阶记忆单元(multi-level cell，MLC)编程及读取的模式。控制器810可使用本领域已知的特定用途逻辑电路(special-purposelogic circuitry)。在替代的实施例中，控制器包括一般用途处理器(general-purposeprocessor)，一般用途处理器可在同一集成电路中实施，且可执行计算机程序以控制元件操作。在又一实施例的中，控制器可以使用特定用途逻辑电路和一般用途的处理器的整合。
集成电路800可在短路的平面支持冗余性(redundancy)。存储器阵列860可包括取代字线平面，取代字线平面是用于取代失效的字线平面。字线平面及串行译码器840可包括一存储器及逻辑电路。存储器是用于储存数据，此数据可指出特定的字线平面是否有缺陷。逻辑电路是响应于此数据来选择一取代字线平面。字线平面及串行译码器840可被配置以确认取代字线平面及失效平面2者，并在编程及读取操作期间，施加偏压于短路平面，短路平面是作为「未选定」，而在施加偏压于取代平面时，是根据读取或编程操作的地址来决定取代平面是作为「选定」或「未选定」。可替换地，控制器810可被配置为包括一存储器及逻辑电路。存储器是用于储存数据，此数据可指出特定的字线平面是否有缺陷。逻辑电路是响应于此数据来选择一取代字线平面。
虽然本发明已以较佳实施例与范例揭露如上，然应理解的是，这些范例是用以描述本发明而非用以限定本发明。本发明所属技术领域中具有通常知识者可清楚了解，可在不脱离本发明的精神和随附的权利要求范围内，对本发明进行各种的润饰与结合。

Claims (20)

1.一种存储器元件，包括：
多个导电条叠层，这些导电条叠层的多个导电条是与多个绝缘条交错，这些导电条叠层包括导电条的至少一底部平面、导电条的多个中间平面、导电条的一顶部平面、及导电条的一附加的中间平面；
多个垂直结构，这些垂直结构是被正交地配置于这些导电条叠层；
多个存储器单元，这些存储器单元是位于多个交叉点的界面区域中，这些交叉点是位于这些导电条叠层的侧表面及这些垂直结构之间；
一链接元件叠层，该链接元件叠层的多个链接元件是通过多个绝缘层分开，这些链接元件是连接于这些中间平面中各自的中间平面中的导电条，且这些链接元件是连接于该附加的中间平面；以及
一译码电路，该译码电路被耦接于这些中间平面及该附加的中间平面，且该译码电路是被配置为用该附加的中间平面来取代被指出为有缺陷的中间平面。
2.根据权利要求1所述的存储器元件，其中该译码电路包括一存储器及一逻辑电路，该存储器是用于储存多个数据，这些数据指出是否有特定的中间平面是有缺陷，该逻辑电路是响应于这些数据，以选择该附加的中间平面。
3.根据权利要求1所述的存储器元件，包括多个该附加的中间平面。
4.根据权利要求3所述的存储器元件，其中这些附加的中间平面被配置于导电条的该顶部平面及这些中间平面之间。
5.根据权利要求3所述的存储器元件，其中这些附加的中间平面被配置于这些中间平面及导电条的该至少一底部平面之间。
6.根据权利要求1所述的存储器元件，包括多对层间连接件，这些对层间连接件是由一连接表面延伸，其中各个开些对层间连接件包括冗余的一第一层间连接件及一第二层间连接件，该第一层间连接件及该第二层间连接件是连接于一单独的链接元件，该单独的链接元件是位于该链接元件叠层中。
7.根据权利要求6所述的存储器元件，包括多个图案化导线，这些图案化导线是位于该连接表面的顶部上，这些图案化导线是连接于各自对层间连接件，且这些图案化导线被耦接于该译码电路。
8.根据权利要求1所述的存储器元件，包括：
一对层间连接件，该对层间连接件是由一第二连接表面延伸至一链接元件，该链接元件是连接于该至少一底部平面中的导电条。
9.根据权利要求8所述的存储器元件，包括：
一图案化导线，该图案化导线是位于该第二连接表面的顶部上，该图案化导线是连接于该对层间连接件，且该图案化导线被耦接于一第二译码电路，该第二译码电路被耦接于该底部平面。
10.根据权利要求1所述的存储器元件，包括导电条叠层的多个区块，各个这些区块包括导电条的至少一底部平面、导电条的多个中间平面、导电条的一顶部平面、及导电条的一附加的中间平面，
其中该译码电路是被配置为用一特定区块中的该附加的中间平面来取代该特定区块中的被指出为有缺陷的中间平面。
11.一种制造存储器元件的方法，包括：
形成多个导电层，这些导电层是在一基板上与多个绝缘层交错；
形成一垂直结构阵列，该垂直结构阵列是延伸通过这些导电层；
刻蚀这些导电层，以定义多个导电条叠层，这些导电条叠层的多个导电条是与多个绝缘条交错，这些导电条叠层包括导电条的至少一底部平面、导电条的多个中间平面、导电条的一顶部平面、及导电条的一附加的中间平面；
形成多个存储器单元，这些存储器单元是位于多个交叉点的界面区域中，这些交叉点是位于这些导电条叠层的侧表面及该垂直结构阵列之间；
定义一链接元件叠层，该链接元件叠层中的多个链接元件是通过多个绝缘层分开，这些链接元件是连接于这些中间平面中的各自的中间平面中的导电条，且该链接元件是连接于该附加的中间平面；
形成多个位线及多个结构，以将该垂直结构阵列连接于这些位线；以及
提供一译码电路，该译码电路被耦接于这些中间平面及该附加的中间平面，该译码电路是被配置为用该附加的中间平面来取代被指出为有缺陷的中间平面。
12.根据权利要求11所述的制造存储器元件的方法，其中该译码电路包括一存储器及一逻辑电路，该存储器是用于储存多个数据，这些数据指出是否有特定的中间平面是有缺陷，该逻辑电路是响应于这些数据，以选择该附加的中间平面。
13.根据权利要求11所述的制造存储器元件的方法，这些导电条叠层包括多个该附加的中间平面。
14.根据权利要求13所述的制造存储器元件的方法，其中这些附加的中间平面被配置于导电条的该顶部平面及这些中间平面之间。
15.根据权利要求13所述的制造存储器元件的方法，其中这些附加的中间平面被配置于这些中间平面及导电条的该至少一底部平面之间。
16.根据权利要求11所述的制造存储器元件的方法，包括形成多对层间连接件，这些对层间连接件是由一连接表面延伸，其中各对层间连接件包括冗余的一第一层间连接件及一第二层间连接件，该第一层间连接件及该第二层间连接件是连接于一单独的链接元件，该单独的链接元件是位于该链接元件叠层中。
17.根据权利要求16所述的制造存储器元件的方法，包括形成多个图案化导线，这些图案化导线是位于该连接表面的顶部上，这些图案化导线是连接于各自对层间连接件，且这些图案化导线被耦接于该译码电路。
18.根据权利要求11所述的制造存储器元件的方法，包括形成一对层间连接件，该对层间连接件是由一第二连接表面延伸至一链接元件，该链接元件是连接于该至少一底部平面中的导电条。
19.根据权利要求18所述的制造存储器元件的方法，包括形成一图案化导线，该图案化导线是位于该第二连接表面的顶部上，该图案化导线是连接于该对层间连接件，且该图案化导线被耦接于第二译码电路，该第二译码电路被耦接于该至少一底部平面。
20.根据权利要求11所述的制造存储器元件的方法，其中该存储器元件包括导电条叠层的多个区块，各个这些区块包括导电条的至少一底部平面、导电条的多个中间平面、导电条的一顶部平面、及导电条的一附加的中间平面，且该译码电路是被配置为用一特定区块中的该附加的中间平面来取代该特定区块中的被指出为有缺陷的中间平面。
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