JP2016063209A - ３次元垂直チャネルメモリのためのワード線補修 - Google Patents

３次元垂直チャネルメモリのためのワード線補修 Download PDF

Info

Publication number
JP2016063209A
JP2016063209A JP2015000767A JP2015000767A JP2016063209A JP 2016063209 A JP2016063209 A JP 2016063209A JP 2015000767 A JP2015000767 A JP 2015000767A JP 2015000767 A JP2015000767 A JP 2015000767A JP 2016063209 A JP2016063209 A JP 2016063209A
Authority
JP
Japan
Prior art keywords
conductive strip
conductive
memory device
auxiliary
auxiliary intermediate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015000767A
Other languages
English (en)
Other versions
JP6888883B2 (ja
Inventor
チェン シー−フン
Shih-Hung Chen
チェン シー−フン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micronics Int Co Ltd
Macronix International Co Ltd
Original Assignee
Micronics Int Co Ltd
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micronics Int Co Ltd, Macronix International Co Ltd filed Critical Micronics Int Co Ltd
Publication of JP2016063209A publication Critical patent/JP2016063209A/ja
Application granted granted Critical
Publication of JP6888883B2 publication Critical patent/JP6888883B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】低コストでメモリ用ワード線補修システムを実現できる垂直チャネル構造体を用いた垂直３次元集積回路メモリ構造を提供する。
【解決手段】メモリ装置は、導電ストリップ２１０ａからなる底部面と、導電ストリップ２２０ａ〜２２３ａからなる複数の中間面と、導電ストリップ２４０からなる上部面と、導電ストリップ２３０ａ，２３１ａからなる補助中間面とを含み、絶縁ストリップと交互に積み重なった導電ストリップからなる複数の積層体を備える。複数の垂直構造体は、複数の積層体に直交するように配置される。メモリ素子は、複数の積層体の側面と複数の垂直構造体との交差点の界面領域に配置される。連結部２１０ｂ〜２３０ｂからなる積層体は、各中間面における導電ストリップと補助中間面とに接続されている。デコード回路は、複数の中間面および補助中間面に結合され、欠陥の兆候を示した中間面を補助中間面に切り替えるように構成される。
【選択図】図２Ａ

Description

本発明は、高密度メモリ装置に関し、特に、メモリセルの複数の面が３次元アレイを実現するよう配列されたメモリ装置に関する。
垂直チャネル構造体（vertical channel structures）を含む様々な構成の３次元メモリ装置が開発されている。垂直チャネル構造体では、ワード線、ストリング選択線、および接地選択線として配置された導電ストリップ（conductive strips）の水平面と、メモリセル用チャネルを含む垂直能動ストリップ（vertical active strips）と、の界面領域に電荷蓄積構造（charge storage structures）を含むメモリセルが配置される。
メモリ装置は複数ブロックのメモリセルを含むことができる。各ブロックは、ワード線、ストリング選択線、および接地選択線として、導電ストリップからなる水平面の積層体（stacks）を複数含むことができる。ブロック内のワード線に欠陥が生じると、そのブロックが故障することがある。あるブロックが故障した場合、そのブロックには「不良」ブロックのしるしが付され正常なブロックにアドレス指定されるため、メモリ装置は「不良」ブロックの代わりに正常なブロックを使うことができる。ただしこの方式には、１ブロックが比較的大きな面積を有するため相対的に高コストになるという問題がある。
そこで、より低コストでメモリ用ワード線補修システム（word line repair system）を実現できる垂直チャネル構造体を用いた垂直３次元集積回路メモリのための構造を提供することが望ましい。
メモリ装置は、集積回路基板上に導電ストリップと絶縁ストリップが交互に積み重なった複数の積層体を備える。積層体は、導電ストリップからなる底部面（ＧＳＬ）と、導電ストリップからなる複数の中間面（ＷＬｓ）と、導電ストリップ（ＳＳＬｓ）からなる上部面と、導電ストリップからなる補助中間面（additional intermediate plane）と、を少なくとも含む。複数の垂直構造体は、複数の積層体に直交するように配置されている。メモリ素子は、複数の積層体の側面と複数の垂直構造体との交差点における界面領域に配置されている。メモリ装置は、複数の中間面（ＷＬｓ）の各中間面における導電ストリップと補助中間面とに接続される、絶縁層で分離された連結部（linking elements）からなる積層体を備える。一実施形態では、複数の垂直構造体は複数の垂直チャネル構造体であってもよい。動作中、ワード線（ＷＬ）を介してメモリ素子のゲート構造に電圧が印加されると、そのゲート構造の真下のメモリ素子に対応する垂直チャネル構造体内のメモリセルにおけるチャネル領域がオンにされる。
デコード回路は、複数の中間面および補助中間面に結合され、欠陥の兆候を示した中間面を補助中間面に切り替えるように構成される。デコード回路は、特定の中間面に欠陥があるか否かを示すデータを格納するメモリと、格納されるデータに応じて補助中間面を選択する論理回路と、を備えてもよい。
メモリ装置は、複数の補助中間面と、複数の補助中間面における各補助中間面における導電ストリップに接続される、絶縁層で分離された連結部からなる積層体における補助連結部と、を備えてもよい。デコード回路は、複数の補助中間面に結合され、欠陥の兆候を示した中間面を複数の補助中間面のうちの１つに切り替えるように構成してもよい。複数の補助中間面は、導電ストリップからなる上部面と複数の中間面との間に配置してもよい。複数の補助中間面は、複数の中間面と導電ストリップからなる底部面との間に配置してもよい。
メモリ装置は、コネクタ表面から延びる複数対の層間コネクタを備えてもよい。ここで、層間コネクタの各対は、複数の連結部からなる積層体における１つの連結部に接続された冗長な第１および第２の層間コネクタを含む。メモリ装置は、層間コネクタの各対に接続されるとともにデコード回路に結合されたコネクタ表面の上部に、パターニングされた導電線を備えてもよい。
メモリ装置は、第２コネクタ表面から底部面における導電ストリップに接続された連結部まで延びる１対の層間コネクタと、１対の層間コネクタに接続されるとともに底部面に結合された第２デコード回路に結合された第２コネクタ表面の上部に、パターニングされた導電線と、を備えてもよい。
本明細書で十分説明するようなメモリ装置の製造方法も提供される。
本技術の他の態様および利点は、以下の図面、詳細な説明、および特許請求の範囲を検討すれば理解することができる。
補助中間ワード線面（additional intermediate word line plane）を有する垂直チャネル構造体を用いた３次元（３Ｄ）メモリ装置の概略図である。 垂直チャネル構造体を用いた３次元メモリ装置の一実装例の断面図と上面図である。 垂直チャネル構造体を用いた３次元メモリ装置の一実装例の断面図と上面図である。 図２Ａ，２Ｂに示すような３次元メモリ装置内の層間コネクタの断面図と上面図である。 図２Ａ，２Ｂに示すような３次元メモリ装置内の層間コネクタの断面図と上面図である。 図２Ａ，２Ｂに示すような３次元メモリ装置内の改良された層間コネクタの断面図と上面図である。 図２Ａ，２Ｂに示すような３次元メモリ装置内の改良された層間コネクタの断面図と上面図である。 開放故障（open type failure）が生じた場合における、図４Ａ，４Ｂに示すような改良された層間コネクタの断面図と上面図である。 開放故障が生じた場合における、図４Ａ，４Ｂに示すような改良された層間コネクタの断面図と上面図である。 短絡故障（short type failure）が生じた場合における、図４Ａ，４Ｂに示すような改良された層間コネクタの断面図と上面図である。 短絡故障が生じた場合における、図４Ａ，４Ｂに示すような改良された層間コネクタの断面図と上面図である。 一実施形態に係る３次元メモリ装置の製造方法を示すフローチャートである。 一実施形態に係る集積回路メモリの概略チップブロック図である。
本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、具体的に開示した構造的形態や方法に限定されるものではなく、他の特徴、要素、方法、実施形態を用いて実施してよいことは言うまでもない。好適な実施形態の説明は、本発明を例示するためのものであってその範囲を制限するためのものではなく、本発明の範囲は、特許請求の範囲によって定義される。当業者であれば、以下の説明に基づく種々の等価な変形を認識するはずである。各種実施形態における類似の要素は、類似の参照符号を用いて共通に参照するものとする。
図１は、補助中間ワード線面を有する垂直チャネル構造体を用いた３次元（３Ｄ）メモリ装置１００の概略図である。メモリ装置１００は、複数のメモリセルからなるＮＡＮＤストリングアレイを備え、ダブルゲート垂直チャネル（double-gate vertical channel：ＤＧＶＣ）メモリアレイとすることができる。メモリ装置１００は、集積回路基板と、絶縁材料で分離された導電ストリップからなる複数の積層体と、を備える。この積層体は、導電ストリップ（ＧＳＬ）からなる底部面と、導電ストリップ（ＷＬｓ）からなる複数の中間面と、導電ストリップ（ＳＳＬｓ）からなる上部面と、補助中間面と、を少なくとも含む。図１に示す例では、積層体１１０が、導電ストリップ（ＧＳＬ）からなる底部面と、ＷＬ０からＷＬＮ−１までの導電ストリップ（ＷＬｓ）からなる複数の中間面と、導電ストリップ（ＳＳＬｓ）からなる上部面と、補助中間面（補助ＷＬ）と、を含んでいる。ここで、Ｎは８，１６，３２，６４等でもよい。
複数の垂直チャネル構造体は、複数の積層体を直交に覆うよう配置され、その積層体に一致した表面形状を有する。また、複数の垂直チャネル構造体は、積層体の間に挟まれた積層体間垂直チャネル構造体１２０と、積層体間垂直チャネル構造体１２０に接続する積層体の上方に配置された連結部（linking elements）１３０と、を含む。この例における連結部１３０は、積層体間垂直チャネル構造体１２０より導電率が高くなるようポリシリコン等の比較的高いドーピング濃度を有する半導体からなり、積層体内のセルにチャネル領域を提供するように構成されている。図１に示す例において、垂直チャネル構造体の連結部１３０は、Ｎ＋ドープ半導体材料を含んでもよい。積層体間垂直チャネル構造体１２０は、低ドープ半導体材料を含んでもよい。メモリ装置は、複数の垂直チャネル構造体に接続される、上に重なるパターニングされた導電層（図示せず）を備える。この導電層は、検知回路に接続された複数のグローバルビット線を含む。
メモリ装置は、複数の中間面（ＷＬｓ）における導電ストリップの側面と、積層体間垂直チャネル構造体１２０と、の交差点１８０における界面領域に電荷蓄積構造を備える。図示した例では、交差点１８０に形成されるメモリセルが垂直デュアルゲートＮＡＮＤストリングの構成を有する。１つの積層体間垂直チャネル構造体の両側にある導電ストリップはデュアルゲートとして機能し、読み出し、消去、プログラムのために協調動作させることができる。他の実施形態では、いわゆる全周ゲート（gate all around）構造を用いてもよい。この場合、垂直チャネル構造体は、その垂直チャネル構造体に対応する錐台（frustums）に形成されたメモリ層を取り囲む水平ストリップを貫通する。基準導体１６０は、導電ストリップからなる底部面（ＧＳＬ）と集積回路基板（図示せず）との間に配置されている。
メモリ装置は、導電ストリップからなる上部面との界面領域にストリング選択スイッチ１９０を備え、導電ストリップからなる底部面（ＧＳＬ）との界面領域に基準選択スイッチ１７０を備える。電荷蓄積構造を有する誘電体層は、いくつかの例では、スイッチ１７０，１９０用のゲート誘電体層として機能しうる。
一実施形態において、メモリ装置は、基準導体１６０の抵抗値を下げるために基準導体１６０の近くに底部ゲート１０１を備えてもよい。読み出しの間、基板内の１もしくは複数の下に横たわるドープウェルまたは別の下に横たわるパターニングされた導体構造に印加される好適なパス電圧によって底部ゲート１０１をオンにし、基準導体１６０の導電率を増加させることができる。
メモリ装置１００は、水平ワード線構造およびＧＳＬ線構造用の導電ストリップ内に、上に横たわるデコード回路への階段状接点（staircase contacts）のために形成されたランディング領域（landing areas）を含む連結部を備える。導電ストリップからなる上部面内のストリング選択線は、ストリング選択線デコード回路に別々に接続され、ストリング選択線デコード回路によって制御される。
複数の中間面（ＷＬｓ）および補助中間面における導電ストリップならびに底部面（ＧＳＬ）における導電ストリップは互いに接続されており、デコーダの面積ひいてはメモリデバイスの全体サイズを低減している。上部面（ＳＳＬ）における導電ストリップは、正常なビット線デコードを可能にするため別々にデコードされる。
メモリ装置は、中間面（ＷＬ）および補助中間面におけるワード線群を接続するランディング領域を提供する連結部１４１，１４２等の連結部と、連結部１４１，１４２内のランディング領域に結合される層間コネクタ１５１，１５２等の層間コネクタと、を備えてもよい。これらの連結部は、下方の中間面内のランディング領域に結合される層間コネクタが貫通する開口を含む。ランディング領域は、層間コネクタの底面と連結部の上面との界面領域にある。
図１に示すように、連結部１４１は、補助中間面におけるワード線群を接続するランディング領域を提供し、連結部１４２は、ＷＬ０からＷＬＮ−１までの複数の中間面におけるワード線群を接続するランディング領域の代表例である。
図１に示すように、複数の中間面および補助中間面内の複数層におけるワード線群用の層間コネクタは、階段構造に配列されている。例えば、層間コネクタ１５１は、補助中間面の階層にあるランディング領域に接続されている。層間コネクタ１５２は、ＷＬ０からＷＬＮ−１までの複数の中間面内の異なる層にあるランディング領域に接続された層間コネクタの代表例である。階段構造は、メモリセルからなるＮＡＮＤストリングアレイ用の領域と周辺回路用の領域との境界付近にあるワード線デコーダ領域内に形成してもよい。
図１に示す例において、メモリ装置は、導電ストリップからなる底部面（ＧＳＬ）内の接地選択線群を接続する連結部１４３等の連結部と、底部面における連結部内のランディング領域に結合された層間コネクタ１５３等の層間コネクタと、を備える。これらの層間コネクタは、中間面（ＷＬｓ）における連結部内の開口を貫通している。ランディング領域は、層間コネクタ１５３等の層間コネクタの底面と連結部１４３等の連結部の上面との界面領域にある。
３次元ＮＡＮＤメモリ構造の例は、Ｌｕｅにより２０１４年５月２１日に出願された本願と同一出願人による同時係属中の米国特許出願第１４／２８４３０６号（発明の名称「3D Independent Double Gate Flash Memory」）に開示されている。当該出願は、すべて本明細書に記載したものとして、参照により本願に組み込まれる。また、２０１１年９月６日に発行された「Nonvolatile Semiconductor Storage Device Including a Plurality of Memory Strings」という名称の米国特許第８０１３３８３号明細書、２０１２年１１月２９日に公開された「Semiconductor Memory Devices」という名称の米国特許出願公開第２０１２／０２９９０８６号明細書、および２０１３年１月２０日に発行された「Memory Device, Manufacturing Method and Operating Method of the Same」という名称の米国特許第号８３６３４７６号明細書も参照されたい。これらの文献は、すべて本明細書に記載したものとして、参照により本願に組み込まれる。ここに挙げた代表的な参考文献から分かるように、垂直チャネルメモリ構造におけるワード線面については様々な構成が開発されているが、これらはすべて本技術の実施形態で用いることができる。
図２Ａ，２Ｂは、垂直チャネル構造体を用いた３次元メモリ装置の一実装例の断面図と上面図である。メモリ装置は、集積回路基板上に導電ストリップと絶縁ストリップが交互に積み重なった複数の積層体を備える。積層体は、接地選択線（ＧＳＬ）として用いる導電ストリップからなる底部面と、ワード線（ＷＬｓ）として用いる導電ストリップからなる複数の中間面と、ストリング選択線（ＳＳＬｓ）として用いる導電ストリップからなる上部面と、補助ワード線として用いる導電ストリップからなる補助中間面と、を備える。
図２Ａは、図２ＢのＡ−Ａ’線におけるメモリ装置の断面図であり、底部面２１０ａ（ＧＳＬ）、複数の中間面２２０ａ〜２２３ａ（ＷＬｓ）、補助中間面２３０ａ，２３１ａ、および上部面２４０（ＳＳＬ）を示している。ここには上部面と複数の中間面との間に補助中間面を配置する例が示されているが、複数の中間面と底部面との間に補助中間面を配置してもよい。また、複数の中間面として４つの面のみを示しているが、８，１６，３２，６４，１２８等より多くの中間面を備えてもよい。
複数の垂直チャネル構造体（例えば２５０〜２５３）は、複数の積層体に直交し、かつ積層体内の導電ストリップを貫通するように配置されている。メモリ素子（例えば２６０〜２６３）は、複数の積層体の側面と複数の垂直チャネル構造体との交差点における界面領域に配置されている。
メモリ装置は、絶縁層で分離され、複数の積層体の各面における導電ストリップに接続された連結部を備える。図２Ａの例に示すように、連結部２１０ｂは底部面２１０ａ（ＧＳＬ）における導電ストリップに接続され、連結部２２０ｂ〜２２３ｂは中間面２２０ａ〜２２３ａ（ＷＬｓ）における導電ストリップに接続され、補助連結部２３０ｂ〜２３１ｂは補助中間面２３０ａ〜２３１ａにおける導電ストリップに接続されている。連結部は、各面における導電ストリップがパターニングされるのと同時にパターニングされてもよい。
図２Ｂは、メモリ装置の上面図であり、導電ストリップＳＳＬ１，ＳＳＬ２，ＳＳＬ３を含む上部面２４０（ＳＳＬ）、補助中間面における導電ストリップに接続された補助連結部２３０ｂ〜２３１ｂ、複数の中間面（ＷＬｓ）における導電ストリップに接続された連結部２２０ｂ〜２２３ｂ、および底部面（ＧＳＬ）における導電ストリップに接続された連結部２１０ｂを示している。垂直チャネル構造体（例えば２５０〜２５３）およびメモリ素子（例えば２６０〜２６３）は、上部面における導電ストリップＳＳＬ１，ＳＳＬ２，ＳＳＬ３の中に示されている。
デコード回路（例えば８４０、図８）は、複数の中間面（例えば２２０ａ〜２２３ａ）および補助中間面（例えば２３０ａ，２３１ａ）に結合され、欠陥の兆候を示した中間面を補助中間面に切り替えるように構成されている。デコード回路は、特定の中間面に欠陥があるか否かを示すデータを格納するメモリと、格納されるデータに応じて補助中間面を選択する論理回路と、を備える。このメモリは、ワンタイムプログラマブル（one-time programmable）メモリ素子またはヒューズで構成されてもよく、例えば、欠陥のある中間面を示すしるしを装置検査中に書き込んでもよい。
メモリ装置は、導電ストリップからなる積層体のブロックを複数備えてもよい。ここで、各ブロックは、導電ストリップからなる底部面（ＧＳＬ）と、導電ストリップからなる複数の中間面（ＷＬｓ）と、導電ストリップ（ＳＳＬｓ）からなる上部面と、導電ストリップからなる補助中間面と、を少なくとも含む。デコード回路は、特定のブロック内で欠陥の兆候を示した中間面をその特定のブロック内の補助中間面に切り替えるように構成してもよい。こうすれば、欠陥の兆候を示していない別ブロック内の対応する中間面を切り替えることはない。より複雑なデコード回路を用いれば、本明細書で説明しているようなワード線補修システムの強度を相応に向上させることができる。
垂直チャネル構造体（例えば２５０〜２５３）は、メモリ素子用のチャネルとして機能するよう適合されたＳｉ、Ｇｅ、ＳｉＧＥ、ＧａＡｓ、ＳｉＣ等の半導体材料を含んでもよい。メモリ装置内のメモリ素子は、フラッシュメモリ技術において、ＯＮＯ（oxide-nitride-oxide）、ＯＮＯＮＯ（oxide-nitride-oxide-nitride-oxide）、ＳＯＮＯＳ（silicon-oxide-nitride-oxide-silicon）、ＢＥ−ＳＯＮＯＳ（bandgap engineered silicon-oxide-nitride-oxide-silicon）、ＴＡＮＯＳ（tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon）、およびＭＡ ＢＥ−ＳＯＮＯＳ（metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon）として知られる多層誘電体電荷トラップ構造（multilayer dielectric charge trapping structures）等の電荷蓄積構造を備えてもよい。
図３Ａ，３Ｂは、図２Ａ，２Ｂに示すような垂直チャネル構造体を用いた３次元メモリ装置内の層間コネクタの断面図と上面図である。メモリ装置は、コネクタ表面（例えば３７０）から延びる複数の層間コネクタ（例えば３９１〜３９６）を備えてもよい。ここで、複数の連結部からなる積層体における各連結部にはそれぞれ１つの層間コネクタが接続されている。メモリ装置は、各層間コネクタに接続されるとともにワード線デコード回路（例えば８４０、図８）に結合されたコネクタ表面の上部に、パターニングされた導電線（例えば３８１〜３８６）を備えてもよい。
図３Ａは、図３ＢのＢ−Ｂ’線におけるメモリ装置の断面図であり、コネクタ表面３７０から各連結部２２３ｂに向かって延びるものの製造上の問題により各連結部２２３ｂに接続していない層間コネクタ３９１を示している。すなわち、「開放」故障が生じた状態を示している。したがって、各連結部２２３ｂに接続された中間面２２３ａにおける導電ストリップと複数の垂直チャネル構造体（例えば２５０〜２５３）との交差点における界面領域に形成されたメモリ素子（例えば２５０ａ〜２５３ａ）にはゲートバイアスがかからない。各垂直チャネル構造体を介してチャネルが直列に接続されているため、図２Ａ，２Ｂと絡めて説明したような補助中間面（例えば２３０ｂ、２３１ｂ）を用いても、「開放」故障に対処することはできない。「開放」中間面のワード線上の不定電圧（indeterminate voltage）は、ＮＡＮＤストリングの動作を妨げることがある。
図３Ａ，３Ｂの例に示すように、メモリ装置はまた、第２コネクタ表面から底部面（例えば２１０ａ）における導電ストリップに接続された連結部（例えば２１０ｂ）まで延びる層間コネクタ（例えば３９０）と、層間コネクタ（例えば３９０）に接続されるとともに底部面（図示せず）に結合された第２デコード回路に結合された第２コネクタ表面の上部に、パターニングされた導電線（例えば３８０）と、を備えてもよい。
図４Ａ，４Ｂは、図２Ａ，２Ｂに示すような垂直チャネル構造体を用いた３次元メモリ装置内の改良された層間コネクタの断面図と上面図である。メモリ装置は、コネクタ表面（例えば４７０）から延びる複数対の層間コネクタ（例えば４９１〜４９６）を備えてもよい。ここで、複数の連結部からなる積層体における各連結部にはそれぞれ１対の層間コネクタが接続されている。メモリ装置は、各層間コネクタに接続されるとともにワード線デコード回路（例えば８４０、図８）に結合されたコネクタ表面の上部に、パターニングされた導電線（例えば４８１〜４８６）を備えてもよい。
図４Ａは、図４ＢのＢ−Ｂ’線におけるメモリ装置の断面図であり、コネクタ表面４７０から延びる１対の層間コネクタ４９１を示している。ここで、複数の連結部（例えば２２３ｂ）からなる積層体における各連結部にはそれぞれ１対の層間コネクタが接続されている。コネクタ表面（例えば４７０）上部のパターニングされた導電線（例えば４８１）は、冗長な第１および第２の層間コネクタを含む１対の層間コネクタ（例えば４９１）のそれぞれに接続されるとともに、ワード線デコード回路（例えば８４０、図８）に結合されている。
図４Ａ，４Ｂの例に示すように、メモリ装置はまた、第２コネクタ表面（例えば４７１）から底部面（例えば２１０ａ）における導電ストリップに接続された連結部（例えば２１０ｂ）まで延びる１対の層間コネクタ（例えば４９０）と、１対の層間コネクタに接続されるとともに底部面（図示せず）に結合された第２デコード回路に結合された第２コネクタ表面の上部に、パターニングされた導電線（例えば４８０）と、を備えてもよい。
もし１つの層間コネクタが故障する開放故障率が１０−３であれば、対をなす層間コネクタの双方が故障する開放故障率は１０−３×１０−３＝１０−６となる。もし１つの層間コネクタが故障する開放故障率がｐ（ｐ＜１）で表されるとすれば、１つの連結部に接続されたｎの層間コネクタが故障する開放故障率はｐよりずっと低いｐｎとなる（ｐｎ≪ｐ）。このため、本技術を用いれば冗長化により開放故障率が著しく低減する。
図５Ａ，５Ｂは、開放故障が生じた場合における、図４Ａ，４Ｂに示すような改良された層間コネクタの断面図と上面図である。図５Ａは、図５ＢのＢ−Ｂ’線におけるメモリ装置の断面図であり、コネクタ表面４７０から延びる１対の層間コネクタ５９１を示している。ここで、複数の連結部（例えば２２３ｂ）からなる積層体における各連結部には対をなす層間コネクタの１つが接続されているが、対をなす別の層間コネクタには開放故障が生じている。
図６Ａ，６Ｂは、短絡故障が生じた場合における、図４Ａ，４Ｂに示すような改良された層間コネクタの断面図と上面図である。図６Ａは、図６ＢのＤ−Ｄ’線におけるメモリ装置の断面図であり、コネクタ表面４７０から延びて複数の連結部（例えば２２３ｂ）からなる積層体における各連結部に接続された１対の層間コネクタ５９１を示している。コネクタ表面（例えば４７０）上部のパターニングされた導電線（例えば４８１）は、１対の層間コネクタ５９１に接続されるとともに、ワード線デコード回路（例えば８４０、図８）に結合されている。
図６Ａは、図６ＢのＥ−Ｅ’線におけるメモリ装置の断面図でもあり、コネクタ表面４７０から延びて複数の連結部（例えば２２２ｂ）からなる積層体における各連結部に接続された１対の層間コネクタ５９２を示している。しかしながら、対をなす層間コネクタ５９２の１つが別の連結部２２３ｂに短絡し、短絡故障が生じている。
パターニングされた導電線を各連結部に接続するために、１つの層間コネクタの代わりに１対の層間コネクタを用いると、短絡故障率は２倍になる。しかしながら、短絡故障が発生しても、複数の中間面および複数の補助中間面に結合されたワード線デコード回路によってその故障に対処することができる。具体的には、ワード線デコード回路は、少なくとも１箇所に短絡故障（例えば５９２）が生じた１対の層間コネクタに接続された１対の中間面（例えば２２２ｂ、２２３ｂ）を１対の補助中間面（例えば２３０ｂ、２３１ｂ）に切り替えることができる。短絡された面には非選択面として動作させるために引き続きバイアスをかけてもよい。こうすれば、ブロック内のＮＡＮＤの動作を補助することができる。短絡される面に備えた冗長化をサポートする実施形態では、切替用のワード線面および故障した面の双方を特定するとともに、切替用の面に読み出しまたはプログラムのアドレスに応じて「選択」または「非選択」となるようバイアスをかけつつ、短絡された面にはプログラムおよび読み出しの間「非選択」となるバイアスをかけるようにデコーダ回路を構成してもよい。
図７は、一実施形態に係る３次元メモリ装置の製造方法を示すフローチャートである。絶縁層と交互に積み重なった複数の導電層を基板上に形成する（ステップ７１０）。複数の導電層を貫通して延びるように、垂直チャネル構造体アレイを形成する（ステップ７２０）導電ストリップからなる底部面（ＧＳＬ）と、導電ストリップからなる複数の中間面（ＷＬｓ）と、導電ストリップ（ＳＳＬｓ）からなる上部面と、導電ストリップからなる補助中間面と、を少なくとも含む、絶縁ストリップと交互に積み重なった導電ストリップからなる複数の積層体が形成されるように、複数の導電層をエッチングする（ステップ７３０）。
導電ストリップからなる補助中間面は、導電ストリップからなる上部面と複数の中間面との間に配置してもよい。導電ストリップからなる補助中間面は、複数の中間面と導電ストリップからなる底部面との間に配置してもよい。導電ストリップからなる１以上の補助中間面または複数の補助中間面は、ステップ７３０で形成してもよい。
複数の積層体の側面と垂直チャネル構造体アレイとの交差点における界面領域にメモリ素子を形成する（ステップ７４０）。複数の中間面（ＷＬｓ）の各中間面における導電ストリップと補助中間面とに接続される、絶縁層で分離された連結部からなる積層体を形成する（ステップ７５０）。ステップ７５０は、ステップ７３０と同時に行ってもよい。
導電ストリップからなる複数の積層体を、導電ストリップからなる積層体のブロックとして構成してもよい。ここで、複数の中間面からエッチングされたブロックそれぞれにおける導電ストリップは、各ブロック用の連結部に接続される。補助中間面からエッチングされたブロックそれぞれにおける導電ストリップは、各ブロック用の連結部に接続される。
ビット線および構造体を形成して、垂直チャネル構造体アレイをそのビット線に接続してもよい（ステップ７６０）。次に、デコード回路を用意し、複数の中間面（ＷＬｓ）および補助中間面に接続する。デコード回路は、欠陥の兆候を示した中間面を補助中間面に切り替えるように構成される（ステップ７７０）。デコード回路は、特定の中間面に欠陥があるか否かを示すデータを格納するメモリと、欠陥のある面を示すアドレスを使用する動作の間または欠陥のある面にバイアス調整（bias arrangements）をかける動作の間、格納されるデータに応じて補助中間面を選択する論理回路と、を備えてもよい。
コネクタ表面から延びる複数対の層間コネクタを形成してもよい（例えば４９１、図４Ａ）。ここで、層間コネクタの各対は、複数の連結部からなる積層体における１つの連結部に接続された冗長な第１および第２の層間コネクタを含む。層間コネクタの各対に接続されるとともにデコード回路に結合されたコネクタ表面の上部に、パターニングされた導電線を形成してもよい。
第２コネクタ表面から底部面（ＧＳＬ）における導電ストリップに接続された連結部まで延びる１対の層間コネクタを形成してもよい（例えば４９０、図４Ａ）。１対の層間コネクタに接続されるとともに底部面に結合された第２デコード回路に結合されたコネクタ表面の上部に、パターニングされた導電線を形成してもよい。
図８は、一実施形態に係る集積回路メモリ装置の概略ブロック図である。集積回路８００は、集積回路基板上に３次元メモリアレイ８６０を備える。メモリアレイ８６０は、本明細書で十分説明したようなワード線補修システムを備える。
ワード線面・ストリングデコーダ８４０は、複数のワード線面と、メモリアレイ８６０内のストリング選択・接地選択面８４５と、に結合されている。ビット線デコーダ８７０は、メモリアレイ８６０内のメモリセルからのデータ読み出しおよびプログラムのため、メモリアレイ８６０内の複数のビット線８６５に結合されている。ブロックデコーダ８５０は、メモリアレイ８６０内の複数のブロックにバス８５５を介して結合されている。アドレスは、バス８３０を介してデコーダ８７０，８４０，８５０に供給される。ブロック８８０内のセンスアンプ・データ入力構成部は、本例ではデータバス８７５を介して、ビット線デコーダ８７０に結合されている。センスアンプから読み出されたデータは、出力データ線８８５を介して出力回路８９０に供給される。出力回路８９０は、読み出されたデータを集積回路８００の外部にある出力先に送る。入力データは、データ入力線８０５を介して、集積回路８００上の入出力ポートから、または集積回路８００の内部もしくは外部にある汎用プロセッサや特殊用途向け回路等の他のデータ源から、または３次元メモリアレイ８６０にサポートされてシステムオンチップ機能を実現するモジュールの組み合わせから、ブロック８８０内のデータ入力構成部に供給される。
図８に示す例では、バイアス調整状態機械（bias arrangement state machine）を用いるコントローラ８１０が、読み出し電圧やプログラム電圧等の、ブロック８２０内の１もしくは複数の電圧供給源により生成または提供されるバイアス調整供給電圧の印加を制御する。コントローラ８１０は、マルチレベルセル（ＭＬＣ）方式のプログラムおよび読み出し用モードを備えてもよい。従来の専用論理回路を用いてコントローラ８１０を実装してもよい。他の実施形態では、コントローラが汎用プロセッサを備える。この汎用プロセッサは、同じ集積回路上に実装してもよく、コンピュータプログラムを実行して装置の動作を制御する。さらに他の実施形態では、専用論理回路および汎用プロセッサの組み合わせを用いてコントローラを実装してもよい。
集積回路８００は、短絡される面に備えた冗長化をサポートしてもよい。メモリアレイ８６０は、故障したワード線面を切り替えるための切替用のワード線面を備えてもよい。ワード線面・ストリングデコーダ８４０は、特定のワード線面に欠陥があるか否かを示すデータを格納するメモリと、そのデータに応じて切替用のワード線面を選択する論理回路と、を備えてもよい。切替用のワード線面および故障した面の双方を特定するとともに、切替用の面に読み出しまたはプログラムのアドレスに応じて「選択」または「非選択」となるようバイアスをかけつつ、短絡された面にはプログラムおよび読み出しの間「非選択」となるバイアスをかけるようにワード線面・ストリングデコーダ８４０を構成してもよい。あるいは、特定のワード線面に欠陥があるか否かを示すデータを格納するメモリと、そのデータに応じて切替用のワード線面を選択する論理回路と、を備えるようコントローラ８１０を構成してもよい。
上記好ましい実施形態および例に基づいて本発明を開示したが、これらの例が本発明を限定するものではなく例示するものであることは言うまでもない。当業者であれば変更および組み合わせを容易に思いつくはずであるが、それらの変更および組み合わせは本発明の精神および以下の特許請求の範囲に属するものと考えられる。
１００ メモリ装置、１０１ 底部ゲート、１１０ 積層体、１２０ 積層体間垂直チャネル構造体、１３０，１４１，１４２，１４３，２１０ｂ，２２０ｂ〜２２３ｂ 連結部、１５１，１５２，１５３，３９０〜３９６，４９０〜４９６，５９１，５９２ 層間コネクタ、１６０ 基準導体、１７０ 基準選択スイッチ、１８０ 交差点、１９０ ストリング選択スイッチ、２１０ａ 底部面、２２０ａ〜２２３ａ 中間面、２３０ａ，２３１ａ 補助中間面、２３０ｂ，２３１ｂ 補助連結部、２４０ 上部面、２５０〜２５３ 垂直チャネル構造体、２６０〜２６３ メモリ素子、３７０，４７０，４７１ コネクタ表面、３８０〜３８６，４８０〜４８６ 導電線、８００ 集積回路、８０５ データ入力線、８１０ コントローラ、８２０ バイアス調整供給電圧、８３０，８５５ バス、８４０ ワード線面・ストリングデコーダ、８４５ 接地選択面、８５０ ブロックデコーダ、８６０ ３次元メモリアレイ、８６５ ビット線、８７０ ビット線デコーダ、８７５ データバス、８８０ センスアンプ・データ入力構成部、８８５ 出力データ線、８９０ 出力回路。

Claims (18)

  1. 導電ストリップからなる底部面と、導電ストリップからなる複数の中間面と、導電ストリップからなる上部面と、導電ストリップからなる補助中間面と、を少なくとも含む、絶縁ストリップと交互に積み重なった導電ストリップからなる複数の積層体と、
    前記複数の積層体に直交するように配置された複数の垂直構造体と、
    前記複数の積層体の側面と前記複数の垂直構造体との交差点における界面領域に形成されたメモリ素子と、
    前記複数の中間面の各中間面における導電ストリップと前記補助中間面とに接続される、絶縁層で分離された連結部からなる積層体と、
    前記複数の中間面および前記補助中間面に結合され、欠陥の兆候を示した中間面を前記補助中間面に切り替えるように構成されたデコード回路と、
    を含むメモリ装置。
  2. 前記デコード回路は、特定の中間面に欠陥があるか否かを示すデータを格納するメモリと、前記データに応じて前記補助中間面を選択する論理回路と、を含む、
    請求項１に記載のメモリ装置。
  3. 複数の補助中間面を含む、請求項１に記載のメモリ装置。
  4. 前記複数の補助中間面は、導電ストリップからなる前記上部面と前記複数の中間面との間、または前記複数の中間面と導電ストリップからなる前記底部面との間に配置される、
    請求項３に記載のメモリ装置。
  5. コネクタ表面から延びる複数対の層間コネクタを含み、
    前記層間コネクタの各対は、複数の連結部からなる積層体における１つの連結部に接続された冗長な第１および第２の層間コネクタを含む、
    請求項１に記載のメモリ装置。
  6. 前記層間コネクタの各対に接続されるとともに前記デコード回路に結合された前記コネクタ表面の上部に、パターニングされた導電線を含む、
    請求項５に記載のメモリ装置。
  7. 第２コネクタ表面から前記底部面における導電ストリップに接続された連結部まで延びる１対の層間コネクタを含む、
    請求項１に記載のメモリ装置。
  8. 前記１対の層間コネクタに接続されるとともに前記底部面に結合された第２デコード回路に結合された前記第２コネクタ表面の上部に、パターニングされた導電線を含む、
    請求項７に記載のメモリ装置。
  9. 導電ストリップからなる積層体のブロックを複数含み、
    各ブロックは、導電ストリップからなる底部面と、導電ストリップからなる複数の中間面と、導電ストリップからなる上部面と、導電ストリップからなる補助中間面と、を少なくとも含み、
    前記デコード回路は、特定のブロックにおいて欠陥の兆候を示した中間面を該特定のブロックにおける前記補助中間面に切り替えるように構成される、
    請求項１に記載のメモリ装置。
  10. 絶縁層と交互に積み重なった複数の導電層を基板上に形成し、
    前記複数の導電層を貫通して延びる垂直構造体アレイを形成し、
    導電ストリップからなる底部面と、導電ストリップからなる複数の中間面と、導電ストリップからなる上部面と、導電ストリップからなる補助中間面と、を少なくとも含む、絶縁ストリップと交互に積み重なった導電ストリップからなる複数の積層体が形成されるように、前記複数の導電層をエッチングし、
    前記複数の積層体の側面と前記複数の垂直構造体との交差点における界面領域にメモリ素子を形成し、
    前記複数の中間面の各中間面における導電ストリップと前記補助中間面とに接続される、絶縁層で分離された連結部からなる積層体を形成し、
    ビット線および構造体を形成して、前記垂直構造体アレイを該ビット線に接続し、
    前記複数の中間面および前記補助中間面に結合され、欠陥の兆候を示した中間面を前記補助中間面に切り替えるように構成されたデコード回路を設ける、
    メモリ装置の製造方法。
  11. 前記デコード回路は、特定の中間面に欠陥があるか否かを示すデータを格納するメモリと、前記データに応じて前記補助中間面を選択する論理回路と、を含む、
    請求項１０に記載の製造方法。
  12. 導電ストリップからなる前記複数の積層体は、複数の補助中間面を含む、
    請求項１０に記載の製造方法。
  13. 前記複数の補助中間面は、導電ストリップからなる前記上部面と前記複数の中間面との間、または前記複数の中間面と導電ストリップからなる前記底部面との間に配置される、
    請求項１２に記載の製造方法。
  14. コネクタ表面から延びる複数対の層間コネクタを形成し、
    前記層間コネクタの各対は、複数の連結部からなる積層体における１つの連結部に接続された冗長な第１および第２の層間コネクタを含む、
    請求項１０に記載の製造方法。
  15. 前記層間コネクタの各対に接続されるとともに前記デコード回路に結合された前記コネクタ表面の上部に、パターニングされた導電線を形成する、
    請求項１４に記載の製造方法。
  16. 第２コネクタ表面から前記底部面における導電ストリップに接続された連結部まで延びる１対の層間コネクタを形成する、
    請求項１０に記載の製造方法。
  17. 前記１対の層間コネクタに接続されるとともに前記底部面に結合された第２デコード回路に結合された前記第２コネクタ表面の上部に、パターニングされた導電線を形成する、
    請求項１６に記載の製造方法。
  18. 導電ストリップからなる積層体のブロックを複数含み、
    各ブロックは、導電ストリップからなる底部面と、導電ストリップからなる複数の中間面と、導電ストリップからなる上部面と、導電ストリップからなる補助中間面と、を少なくとも含み、
    前記デコード回路は、特定のブロックにおいて欠陥の兆候を示した中間面を該特定のブロックにおける前記補助中間面に切り替えるように構成される、
    請求項１０に記載の製造方法。
JP2015000767A 2014-09-15 2015-01-06 ３次元垂直チャネルメモリのためのワード線補修 Active JP6888883B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/486,988 US9224473B1 (en) 2014-09-15 2014-09-15 Word line repair for 3D vertical channel memory
US14/486,988 2014-09-15

Publications (2)

Publication Number Publication Date
JP2016063209A true JP2016063209A (ja) 2016-04-25
JP6888883B2 JP6888883B2 (ja) 2021-06-16

Family

ID=54932466

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015000767A Active JP6888883B2 (ja) 2014-09-15 2015-01-06 ３次元垂直チャネルメモリのためのワード線補修

Country Status (5)

Country Link
US (2) US9224473B1 (ja)
JP (1) JP6888883B2 (ja)
KR (1) KR102284390B1 (ja)
CN (1) CN105789210B (ja)
TW (1) TWI566384B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
US10186519B2 (en) * 2015-03-31 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor memory devices
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US9793283B1 (en) 2016-09-28 2017-10-17 Sandisk Technologies Llc High conductivity channel for 3D memory
JP6306233B1 (ja) 2017-02-28 2018-04-04 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2019057623A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 積層配線構造体及び積層配線構造体の製造方法
US10700004B2 (en) * 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
CN109686741A (zh) * 2018-11-30 2019-04-26 长江存储科技有限责任公司 存储器件的制造方法及存储器件
KR20220094990A (ko) 2020-12-29 2022-07-06 삼성전자주식회사 불량 워드라인의 리페어를 위한 메모리 장치, 메모리 컨트롤러 및 이를 포함하는 스토리지 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010225807A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
JP2012069605A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012109571A (ja) * 2010-11-17 2012-06-07 Samsung Electronics Co Ltd ３次元半導体素子及びその製造方法
JP2012186302A (ja) * 2011-03-04 2012-09-27 Micronics Internatl Co Ltd 積層した接続レベルを有する集積回路装置用マスク数の低減法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009200443A (ja) 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8373439B2 (en) * 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US7936622B2 (en) * 2009-07-13 2011-05-03 Seagate Technology Llc Defective bit scheme for multi-layer integrated memory device
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101212709B1 (ko) * 2010-12-29 2012-12-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치
US8598032B2 (en) * 2011-01-19 2013-12-03 Macronix International Co., Ltd Reduced number of masks for IC device with stacked contact levels
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
KR101826221B1 (ko) 2011-05-24 2018-02-06 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
US8885382B2 (en) * 2012-06-29 2014-11-11 Intel Corporation Compact socket connection to cross-point array
US9111597B2 (en) * 2012-12-20 2015-08-18 Macronix International Co., Ltd. Memory device structure with decoders in a device level separate from the array level
US8759899B1 (en) * 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
TW201539454A (zh) * 2013-12-05 2015-10-16 Conversant Intellectual Property Man Inc 具有電荷儲存節點隔離之三維非揮發性記憶體
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010225807A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
JP2012069605A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012109571A (ja) * 2010-11-17 2012-06-07 Samsung Electronics Co Ltd ３次元半導体素子及びその製造方法
JP2012186302A (ja) * 2011-03-04 2012-09-27 Micronics Internatl Co Ltd 積層した接続レベルを有する集積回路装置用マスク数の低減法

Also Published As

Publication number Publication date
CN105789210A (zh) 2016-07-20
TWI566384B (zh) 2017-01-11
CN105789210B (zh) 2018-10-12
KR102284390B1 (ko) 2021-08-03
JP6888883B2 (ja) 2021-06-16
US9224473B1 (en) 2015-12-29
TW201611244A (zh) 2016-03-16
US9472286B2 (en) 2016-10-18
KR20160031935A (ko) 2016-03-23
US20160078944A1 (en) 2016-03-17

Similar Documents

Publication Publication Date Title
JP6888883B2 (ja) ３次元垂直チャネルメモリのためのワード線補修
TWI784613B (zh) 記憶體
TWI696248B (zh) 具有複數個下選擇閘極的三維記憶體元件
US20160247570A1 (en) And-type sgvc architecture for 3d nand flash
JP5558336B2 (ja) 半導体装置
KR20210105718A (ko) 메모리 장치 및 이를 갖는 메모리 시스템
US9418743B1 (en) 3D NAND memory with decoder and local word line drivers
US9478259B1 (en) 3D voltage switching transistors for 3D vertical gate memory array
TWI706410B (zh) 具有垂直閘極結構之記憶裝置
US20220157754A1 (en) Memory device including memory chip and peripheral memory chip and method of manufacturing the memory device
US9536611B2 (en) 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line
CN106257675B (zh) 非易失性存储元件及其制造方法
JP2019212691A (ja) 半導体メモリ
TWI575665B (zh) 快閃記憶體之環狀閘極電晶體設計
JP5596467B2 (ja) 半導体装置及びメモリ装置への書込方法
KR20210021676A (ko) 페이지 버퍼를 구비하는 반도체 메모리 장치
TWI437686B (zh) 具有晶片外控制器的記憶體
TWI689021B (zh) 半導體裝置
US9111597B2 (en) Memory device structure with decoders in a device level separate from the array level
WO2022130554A1 (ja) 半導体記憶装置
CN106158021B (zh) 具有译码器及局部字符线驱动器的三维与非门存储器
JP2022142225A (ja) 半導体記憶装置及びその製造方法
KR102063530B1 (ko) 적층형 3차원 메모리

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170719

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180718

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190319

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190618

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20191105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200305

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200305

C11 Written invitation by the commissioner to file amendments

Free format text: JAPANESE INTERMEDIATE CODE: C11

Effective date: 20200414

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200608

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200608

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200616

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20200731

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20200804

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200901

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20201013

C19 Decision taken to dismiss amendment

Free format text: JAPANESE INTERMEDIATE CODE: C19

Effective date: 20201027

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20201027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210113

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210216

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20210406

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210511

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210511

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210519

R150 Certificate of patent or registration of utility model

Ref document number: 6888883

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250