TWI437686B - 具有晶片外控制器的記憶體 - Google Patents

Description

具有晶片外控制器的記憶體

本發明是有關於一種積體電路記憶體裝置(integrated circuit memory devices)。

高密度記憶體裝置在製造時，積體電路上每單位面積的資料儲存量將是關鍵指標。因此，當記憶體裝置臨界尺寸技術已達到瓶頸時，為了要達到每位元更大的儲存密度並降低每位元的生產成本，一般建議的方式係將多層次的記憶胞堆疊。此外，新的記憶體技術展開，包括相變記憶體(phase change memory)、鐵磁記憶體(ferromagnetic memory)、金屬氧化物型記憶體(metal oxide based memory)等。

記憶體技術需要一系列不同的製程步驟，接著是對於次要的週邊電路的製造，週邊電路例如是位址解碼器(address decoders)、狀態機(state machines)，以及指令解碼器(command decoder)。由於記憶體陣列以及週邊電路都需要製造步驟的支援，所以用以執行記憶體裝置的生產線可能比較昂貴，或者以製造週邊電路之電路作為妥協。如此將導致使用更高階的技術來製造記憶體裝置之積體電路，造成製程成本更加提高。

當積體電路中的記憶體性能提升，使得製造成本越來越高，必須提出一個低製造成本的積體電路記憶體結構。

一種積體電路記憶體裝置，包括一記憶體電路以及一週邊電路，可以使用低成本製造此積體電路記憶體裝置。用於積體電路記憶體裝置之記憶體電路以及週邊電路，在堆疊結構中係實現於不同層。記憶體電路層以及週邊電路層包括互連表面，藉由互連表面的匹配可以建立記憶體電路以及週邊電路之間的電性連接。記憶體電路層以及週邊電路層可以在不同的生產線中，利用不同的製程分別地形成於不同的基板上。因此，可以使用獨立的製程技術，一種製程技術係用來製造記憶體陣列，而另一種製程技術係用以製造週邊電路。分開的電路可以接著被堆疊或封裝在一起。

於此所說明之製造記憶體裝置的方法，包括形成一記憶體電路，記憶體電路包括複數個記憶胞。記憶體電路具有一第一互連表面，第一互連表面包括第一組互連位置。第一組互連位置中的互連位置電性耦接至數個記憶胞中相對應的記憶胞。此方法亦包括形成一週邊電路，週邊電路提供一操作記憶體電路之控制訊號。週邊電路具有一第二互連表面，第二互連表面具有第二組互連位置。此方法更包括連接記憶體電路之第一互連表面至週邊電路之第二互連表面，使得互連位置中的第一組互連位置電性連接至相對應之第二組互連位置之互連位置。

於此所述之記憶體裝置包括一記憶體電路，記憶體電路包括複數個記憶胞。記憶體電路具有一第一互連表面，第一互連表面包括第一組互連位置。第一組互連位置中的互連位置電性耦接至複數個記憶胞中相對應之記憶胞。記憶體裝置亦包括一週邊電路，週邊電路提供控制訊號以操作記憶體電路。週邊電路具有一第二互連表面，第二互連表面具有第二組互連位置。週邊電路之第二互連表面係連接至記憶體電路之第一互連表面於一互連接口，使得第一組互連位置中的互連位置電性耦接至相對應之第二組互連位置中的互連位置。

本技術之其他方面以及優點將可配合後敘之圖式、詳細說明的內容以及申請專利範圍來瞭解。

本發明之實施例將配合圖示第1-10圖作詳細的於下。

第1圖繪示一簡化的積體電路記憶體裝置100之方塊圖，積體電路記憶體裝置100包括一記憶體電路100以及一週邊電路175，於此所述之記憶體電路與週邊電路係物理性地分開設置於裝置100的不同層上，且透過一互連接口181連接彼此。於此所使用之詞彙「被連接(joined)」或「連接(joining)」，係表示記憶體電路110的設置係以貼附、固定，或以其他物理性的方式連接至週邊電路175。此詞彙涵蓋了記憶體電路110係直接地貼附至週邊電路175，例如是透過接合(bonding)。此詞彙更涵蓋了記憶體電路110係配置以透過介於記憶體電路110與週邊電路175之間的中介層單元或元件，間接地連接至週邊電路175。

記憶體電路110包括一記憶體陣列160。字線(未繪示出)係沿著記憶體陣列160的列(columns)作排列。位元線(未繪示出)係沿著記憶體陣列160的行(rows)作排列，用以讀取以及編程記憶體陣列160之記憶胞(未繪示出)。於此所使用的詞彙「存取線路(access line)」通常係表示位元線、源極線，以及/或字線。記憶體電路110亦可以包括其他電路，例如是高電壓電晶體或驅動器，當這些電路與記憶體陣列設置在相同之晶片上時，可以提供更好的性能。

記憶體電路110包括一互連表面182，互連表面具有一組互連位置132。互連位置132係以記憶體電路110縱向之電性互連接口的形式作定義。第1圖繪示一較小區域的互連表面182，互連表面182可以包括成千上萬的互連位置132。互連位置132係透過導體130耦接至記憶體陣列160中相對應的存取線路，因而，記憶體陣列160之特定的行或列的選擇係說明於下。

記憶體陣列160可以使用各種不同的2D或3D記憶體結構來實現，包括前述的方式。記憶體陣列160亦可以利用存取技術例如是浮動閘極、電荷陷阱、程式化電阻以及相轉變等等，以不同種類的記憶胞來實現，不同種類的記憶胞包括不同的隨機存取記憶體，唯讀式記憶體，以及其他的非揮發性記憶體。在某些實施例中，記憶體陣列160係利用堆疊式薄膜電晶體結構來實現，堆疊式薄膜電晶體結構例如是如美國專利號第7,473,589號以及美國專利號第7,709,334號所述，這兩篇專利所揭露的內容，將以引用的方式併入於此。

週邊電路175亦包括一互連表面180，互連表面180具有一組互連位置134。互連位置134係以週邊電路175縱向之電性互連接口的形式作定義。

互連接口181設置於互連表面182以及互連表面180之間，以電性連接特定之互連位置134至相對應之互連位置132。互連接口181也可以電性絕緣剩餘之互連位置132及互連位置134。如此一來，互連接口181縱向地連接週邊電路175至記憶體陣列160之個別的存取線路。

週邊電路175提供控制訊號以操作記憶體電路110，控制訊號例如是偏壓訊號、時序訊號、切換控制訊號等。週邊電路175包括導體162，導體162透過互補之互連表面182及180，以及互連接口181，耦接至記憶體陣列160之字線。導體162延伸至一列解碼器161。導體164透過互連表面182及180、互連接口181以及導體130，耦接一行解碼器163至記憶體陣列160中之位元線。提供匯流排165之位置(addresses)至列解碼器161以及行解碼器163。於此實施例中，感測放大器以及資料輸入結構(data-in structures)166透過資料匯流排167耦接至行解碼器163。行解碼器163以及方塊166中之感測放大器可以排列於頁面緩衝器(page buffer structure)之中，以允許廣泛且平行地讀取和寫入之操作。利用在積體電路記憶體裝置上之輸入/輸出埠，可以透過資料輸入線路171提供資料至方塊166之資料輸入結構。於所述之實施例中，其他電路174係包括於週邊電路175，其他電路例如是一般功能的處理器或特定功能之應用電路，或一種組合模組，模組可藉由記憶體陣列160來提供單晶片系統(system-on-a-chip)的功能。透過資料輸出線172，可以提供方塊166之感測放大電路的資料至週邊電路175上的輸入/輸出埠，或者至積體電路175之內部或外部之其他終端。

此實施例中之控制器的實現，係使用偏壓設置狀態機(bias arrangement state machine)169來控制偏壓設置提供電壓的應用，偏壓設置提供電壓(Bias Arrangement Supply Voltages)係透過電壓供應器或方塊168中的供應器提供或產生，偏壓設置提供電壓例如是讀取及編程電壓。接著，透過互連表面182、互連表面180以及互連接口181，提供偏壓設置提供電壓以及其他控制訊號至記憶體電路110。可以使用習知的特殊用途之邏輯電路來實現控制器。在另一實施例中，控制器包括通用的處理器，通用的處理器可以實現於週邊電路175之中，週邊電路175可以執行電腦程式以控制裝置100的操作。在另一實施例中，可以結合特殊用途的邏輯電路以及通用處理器結合來實現控制器。

可以使用各種不同的技術來堆疊週邊電路175以及記憶體電路110，以透過互連接口180建立週邊電路175以及記憶體電路110之電性互連。舉例來說，可以應用圖案化的導體材料至互連表面182及互連表面180兩者之一，或應用至互連表面182及互連表面180兩者。使用的導體材料可以為導電黏著劑或焊料。可以接著堆疊週邊電路175以及記憶體電路110，使得互連表面182、互連表面180直接地匹配。在某些實施例中，可以使用穿透式矽通道(Through-Silicon-Via,TSV)技術來執行堆疊以及接合步驟，穿透式矽通道例如是如作者為馬先生等人之美國專利案第7,683,459號所述，於此將以引用的方式併入本文之中。

在一些實施例中，互連接口181包括一介於互連表面182及互連表面180之間的中介層。中介層可以包括一具有金屬層之半導體基板，金屬層係設置以導通介於互連表面之間的訊號，且中介層包括例如是TSV技術的結構，用以耦接中介層之一側的接觸點與另一中介層。中介層包括相對之兩側，分別具有互連位置。導電元件由兩相對側之間的導電路徑開始延伸於互連位置之間。在一些實施例中，中介層可以包括外加的電路，例如放大器、中繼器(repeater)、電導(inductors)、電容以及二極體，以支持層狀記憶體與週邊電路之間的訊號聯繫以及阻抗匹配。

記憶體電路110以及週邊電路175之物理性的分離，使得製程技術上得以將兩者分開地製造，一製程用以製造記憶體電路110，另一製程用以製造週邊電路175(可以選擇是否尚需要有一製程用以製造中介層)。舉例來說，可以在不同的生產線使用不同製程分開地製造記憶體電路110以及週邊電路175於不同的基板上。因此，可以使用單純邏輯製程(logic only processes)來製造週邊電路175。單純邏輯製程例如是用來形成靜態隨機存取記憶體(Static Random Access Memory,SRAM)的製程，不必像相對較複雜之傳統的記憶體製程需要結合邏輯/記憶體製程。本實施例可以用較低廉的成本來設計一個高效能週邊電路175。同樣地，可以使用記憶體製程技術來製造記憶體電路110，而不需考慮週邊電路175的製程技術。

即便加上使用接合製程所需要花費的成本，將記憶體電路110以及週邊電路175分開地製造，可以可觀地降低每一記憶胞之成本淨額。舉例來說，假設記憶體電路110以及週邊電路175佔去相同的晶圓面積(die area)，且記憶體電路110以及週邊電路175各別的製程技術並沒有涵蓋到共同的步驟。亦假設記憶體電路110以及週邊電路175兩者各需要形成20層的材料，每一層材料所需要的成本為$50元。在這樣的假設下，將記憶體電路110以及週邊電路175一起製造時，每個晶圓的成本接近(20*$50+20*$50)/1000，也就是$2元。相對地，分開地形成記憶體電路110以及週邊電路175，每個晶圓的成本接近(20*$50/2000)+(20*$50/2000)+堆疊及接合的成本，也就是$1元再加上接合製程所需花費的成本。因此，當接合電路所需成本小於$1元時，分開地製造記憶體電路110以及週邊電路175，會比製造記憶體電路110及週邊電路175於單一晶片的成本更低。

記憶體電路110與週邊電路175之物理分離亦可以使其各別模組化，模組化例如是可以提供不同的操作模式，例如相同的記憶體裝置100上之不同的記憶胞用以進行不同的讀取或寫入操作。不同的操作模式使得不同的記憶胞可以提供不同的記憶體特性。

第2圖繪示一簡化之記憶體電路110的方塊圖，記憶體電路110包括一第一組記憶胞160-1與一第二組記憶胞160-2。如第2圖所示，第一組記憶胞160-1可以透過導體130-1耦接至一互連表面182-1，互連表面182-1具有一組互連位置132-1。第二組記憶胞160-2可以透過導體130-2耦接至互連表面182-2，互連表面182-2具有一組互連位置132-2。介於互連表面182-1、互連表面182-2及互連表面180之互連接口181電性連接特定的互連位置134至相對應之互連位置132-1及互連位置132-2。

週邊電路175產生用以操作第一組記憶胞160-1及第二組記憶胞160-2的操作訊號。操作訊號係由週邊電路175之控制邏輯所產生以執行操作模式，操作模式例如是對於第一組記憶胞160-1及第二組記憶胞160-2的讀取或寫入操作。在此實施例中，週邊電路175對第一組記憶胞160-1及第二組記憶胞160-2產生不同的操作訊號。舉例來說，週邊電路175對第一組記憶胞160-1產生進行讀取操作之操作訊號可能會不同於週邊電路175對第一組記憶胞160-2產生進行讀取操作之操作訊號。舉例來說，操作訊號之間的差異可能包括一個或一個以上的邏輯序列(logic sequences)差異、指令組(command sets)的差異，以及時序訊號(timing signals)的差異。

可以利用第一組記憶胞160-1及第二組記憶胞160-2之間不同的操作模式，以提供不同的記憶體特性。舉例來說，第一組記憶胞160-1及第二組記憶胞160-2可以具有不同種類的記憶胞、不同陣列的設置方式、不同陣列的尺寸，以及/或者包括具有不同特性的材料。

舉例來說，第一組記憶胞160-1可以提供隨機存取且以相對較短長度之位元線以及字線來設置。如此的設置方式可以提供高編程/抹除速度，例如可以應用於隨機存取記憶體(RAM memory)。第二組記憶胞160-2可以設置於反及(NAND)或反或(NOR)結構中，且具有相對較長的位元線及字線。如此的設置方式可以提供良好的陣列效率，例如可以應用於快閃記憶體中。

透過獨立之互連表面182-1及互連表面182-2的模組的使用，亦可以使各組記憶胞彼此獨立地操作。舉例來說，可以執行讀取操作於一組記憶胞，同時執行一編程操作於另一組記憶胞。記憶胞組進行之獨立操作亦可以降低電力的消耗。舉例來說，可以只將電力提供給所欲進行操作之記憶體特性的記憶胞。

在一些實施例中，記憶胞組161-1及161-2通常會共用週邊電路175。或者，相似的模組可以用於週邊電路175中之部分或所有的電路。舉例來說，週邊電路175包括感測放大器組，感測放大器組具有不同的操作特性，例如是具有不同的感測速度。在操作時，可以接著將一組給定的感測放大器連接或分離於不同組的記憶胞，因而提供許多不同的操作模式。

第3圖繪示一典型之堆疊式積體電路記憶體裝置100之一部分的示意圖，記憶體裝置100具有所述之互連接口181。在第3圖中，記憶體陣列160中的記憶胞200為矽氧氮氧化矽型(SONOS-type)電荷陷阱記憶胞。或者，也可以使用其他形式的記憶胞及/或其他形式記憶體陣列來設置。

記憶體陣列160包括複數條字線210，字線210係延伸於與第一方向平行之方向。如第3圖所示，記憶胞200之閘極係連接至相對應的字線210。各個字線210係透過相對應的導體130耦接至相對應的字線互連位置132a，互連位置132a位於互連表面182上。字線互連位置132a透過互連接口181耦接至相對應的字線互連位置134a，互連位置134a位於互連表面180上。字線互連位置134a接著透過導體162耦接至列解碼器161(row decoder)。透過此結構，列解碼器161響應於一位址，此位址為施加電壓至選擇的字線210的位址。所施加之電壓的程度以及持續時間與所執行的操作有關，執行的操作例如是讀取操作或是一編程操作。

記憶體陣列160亦可以包括複數條位元線220，位元線220延伸於與第二方向平行之方向。如第3圖所示，記憶胞220之源極和汲極區域係連接至相對應的位元線220。各個位元線220透過相對應的導體130耦接至相對應的位元線互連位置132b，位元線互連位置132b位於互連表面182上。位元線互連位置132b係透過互連接口181耦接至相對應的位元線互連位置134b，位元線互連位置134b位於互連表面180上。位元線互連位置134b透過導體164耦接至行解碼器(column decoder)163。透過此結構，行解碼器163響應於一位址，此位址為施加電壓至選擇的位元線220的位址。

第4圖繪示記憶體電路130之一實施例的佈局圖，其中，互連接表面182上的互連接位置132連接至記憶體陣列160。第5圖繪示記憶體電路130之一實施例中，沿字線210之X-X’軸的剖面圖。

於所述的實施例中，位元線220設置於字線210上。接觸插塞(例如是310)連接至位元線220以設置於互連位置132上，互連位置132位於互連表面182上。於此實施例中，位元線互連位置132b係直接接觸於相對應的位元線互連位置134b，位元線互連位置134b位於週邊電路175之互連表面180上。如前述，透過此結構，行解碼器163耦接至導體164，以提供電壓至選擇的位元線220。

接觸插塞(例如是320)連接至字線210至相對應的導電延伸部(例如是330)。相對應的導電延伸部延伸於平行字線210的方向且設置於位元線220上。接觸插塞(例如是340)接著連接導電延伸部至相對應的字線互連位置132a，字線互連位置132a位於互連表面182上。如前述，透過此結構，列解碼器161響應於施加電壓至選擇的字線210之位址。接地和其他解碼器亦可以用相似如記憶體電路110之設置所需的方式，耦接至記憶體電路110。

如第4圖所示，複數條字線互連位置132a係分佈式地連接至各個字線210。同樣的，複數條位元線連接位置132b可以連接至各位元線220。這些額外的縱向互連可以作為備用以提供冗餘(redundancy)，以提升製造良率。舉例來說，當發現有錯誤位元(fail bit)時，可將錯誤位元位址(fail bit address)指向這些備用的位元線，進而提升製造時之良率。

第6-8圖繪示形成堆疊式積體電路的記憶體裝置100之製造流程圖，積體電路記憶體裝置100包括於此所述之一記憶體電路110以及一週邊電路175。

第6圖繪示於第一基板上形成數個記憶體電路110的結果。舉例來說，第一基板400可以包括多晶矽或其他半導體材料。或者，第一基板400也可以包括非半導體材料，例如是二氧化矽(SiO₂ )、碳化矽(SiC)、氮化矽(SiN)或者是環狀樹脂(epoxy)。在另一實施例中，第一基板400可以包括軟性基板材料，例如是塑性材料。在一些實施例中，第一基板包括可以重複使用的基板，外加的記憶體電路110相繼地形成於重複使用的基板上。雖然有成千上萬的記憶體電路110可以形成於第一基板400上，然而，為了展示的目的僅繪示出兩個記憶體電路110於第6圖中。

如本發明所屬技術領域所知悉，可以使用標準製程記憶體電路110來形成記憶體電路。一般而言，記憶體電路可以包括記憶胞、存取線路(例如是字線)、位元線及源極線、導體插塞(conductive plugs)、摻雜之半導體材料、先進的記憶體材料(advance memory materials)，例如相轉變材料、鐵磁性材料(ferromagnetic materials)、高介電係數材料(high-k dielectrics)等，以及其他用於記憶體電路之結構。在一些實施例中，記憶體電路110包括字線驅動器以及位元線預充電電路(bit line precharge circuitry)。在一些實施例中，部分或所有的解碼器電路可以形成於記憶體電路上。在其他的實施例中，例如是前述的實施例，記憶體電路110並未包括解碼器電路。

可以以不同的2維或3維記憶體結構來實現記憶體電路110，包括如前所述的結構。記憶體陣列160亦可以以各種不同的記憶胞來實現，這些不同的記憶胞包括唯讀記憶體、浮動閘極及電荷陷阱等。在一些實施例中，記憶體電路110係以堆疊式薄膜電晶體技術來形成，堆疊式薄膜電晶體技術例如是如美國專利號第7,473,589號以及美國專利號第7,709,334號所述，於此，已於前面的說明中將其所揭露的內容以引用的方式併入本文之中。

如部分之記憶體電路的形成，一種互連方式包括將記憶體電路110中之開孔設於互連位置132的位置。接觸插塞可以形成於開孔之中，使得接觸插塞對應至記憶體電路110中的存取線路。接著圖案化疊加的互連位置132以接觸於接觸插塞，因而形成互連表面182。互連表面182可以包括成千上萬個互連位置132。然而，為了清楚地展示，第6圖並未以實際的維度繪示，而僅繪示些許的互連位置132。

第7圖繪示週邊電路175形成於一第二基板410上的結果。週邊電路175係配置以提供控制電路，控制電路例如是偏壓訊號、時序訊號等，用於記憶體電路110之操作。於生產線上可以利用邏輯製程來製造週邊電路175以最佳化製程。舉例來說，週邊電路175可以包括解碼器電路、頁面緩衝器、電荷幫浦電路(charge pumping circuits)、控制器(例如是狀態機)、其他記憶體電路(例如是用於快取記憶體之靜態隨機存取記憶體、一般目的之處理器或特殊目的之應用電路，以及其他功能性地支援積體電路記憶體之習知電路。可以使用相同於前述用以製造互連位置132的技術，以形成互連位置134耦接至相對應的接觸插塞。

第8圖繪示直接地連接記憶體電路110之互連表面182至週邊電路175之互連表面180的結果。這樣的連接方式提供特定的互連位置134電性連接至相對應的互連位置132。此連接方式亦提供互連位置132與互連位置134彼此之間的電性絕緣。如此一來，週邊電路175縱向地連接至記憶體陣列160之各個存取線路。

可以使用各種不同的技術連接週邊電路175與記憶體電路110，以建立包括前述之縱向電性互連。

在此實施例中，不論具有或沒有中介層，記憶體電路110可以反向地設置於週邊電路175上。或者，不論具有或沒有中介層，週邊電路175可以設置於記憶體電路110之上。

第9圖繪示另一實施例中，記憶體電路110透過中介層800以間接地連接至週邊電路175。在此情況中，記憶體電路110以及週邊電路175係透過中介層800連接。

複數個記憶體電路110也可以彼此堆疊，使得記憶體電路110在與週邊電路175連接之前為單一裝置。一典型的堆疊結構900之剖面圖係繪示於第10圖中。舉例來說，可以利用TSV技術形成開口910以互連各個記憶體電路110，開口910係完全地貫穿堆疊結構900。在其他實施例中，一個或一個以上得記憶體電路層與週邊電路的數層可以包括於如第10圖之堆疊結構中。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．裝置

110．．．記憶體電路

130、130-1、130-2．．．導體

132、132-1、132-2、132a、132b、134、134a、134b．．．互連位置

160．．．記憶體陣列

160-1．．．第一組記憶胞陣列

160-2．．．第二組記憶胞陣列

161．．．列解碼器

163．．．行解碼器

165．．．位址

166．．．感測放大器/資料輸入結構

168．．．偏壓設置提供電壓

169．．．狀態機

171．．．資料輸入

172．．．資料輸出

174．．．其他電路

175．．．週邊電路

180、182．．．互連表面

181．．．互連接口

200．．．記憶胞

210．．．字線

220．．．位元線

第1圖繪示一簡化的積體電路記憶體裝置之方塊圖，積體電路記憶體裝置包括一記憶體電路以及一週邊電路，於此所述之記憶體電路與週邊電路連接於一互連接口。

第2圖繪示一簡化之記憶體電路的方塊圖，記憶體電路包括一第一組記憶胞與一第二組記憶胞。

第3圖繪示一典型之記憶體裝置的一部分之示意圖，記憶體裝置具有所述之互連表面。

第4圖繪示一記憶體電路之一實施例的佈局圖，其繪示了互連接表面上的互連接位置之設置關係。

第5圖繪示記憶體電路之一實施例的剖面圖。

第6-8圖繪示形成堆疊之積體電路的記憶體裝置之製造流程圖，積體電路記憶體裝置包括於此所述之一記憶體電路以及一週邊電路。

第9圖繪示透過一中介層間接地連接記憶體電路至週邊電路之另一實施例的示意圖。

第10圖繪示一堆疊結構之一實施例的剖面圖，此堆疊結構包括複數個記憶體彼此堆疊。

100．．．裝置

110．．．記憶體電路

130．．．導體

132、134．．．互連位置

160．．．記憶體陣列

161．．．列解碼器

162、164．．．導體

163．．．行解碼器

165．．．位址

166．．．感測放大器/資料輸入結構

167．．．資料匯流排

168．．．偏壓設置提供電壓

169．．．狀態機

171．．．資料輸入

172．．．資料輸出

174．．．其他電路

175．．．週邊電路

180、182．．．互連表面

181．．．互連接口

Claims (14)

1. 一種記憶體裝置的製造方法，包括：形成一記憶體電路，該記憶體電路包括複數個記憶胞，該記憶體電路具有一第一互連表面，該第一互連表面具有一第一組互連位置，該第一組互連位置之複數個互連位置係電性耦接至該些記憶胞中相對應的記憶胞；形成一週邊電路，該週邊電路提供用以操作該記憶體電路之控制訊號，該週邊電路具有一第二互連表面，該第二互連表面具有一第二組互連位置；以及連接該記憶體電路之該第一互連表面至一中介層，使得該第一組互連位置中之該些互連位置電性耦接至該中介層上相對應的複數個導電元件；以及連接該週邊電路之該第二互連表面至該中介層，使得該第二組互連位置中的複數個互連位置電性耦接至該中介層上相對應的複數個導電元件。
2. 如申請專利範圍第1項所述之方法，其中：形成該記憶體電路的步驟包括執行一第一製程以形成該些記憶胞於一第一基板上；以及形成該週邊電路的步驟包括執行一第二製程以形成該週邊電路於一第二基板上，該第二製程與該第一製程不相同。
3. 如申請專利範圍第1項所述之方法，其中：形成該記憶體電路的步驟包括形成該記憶體電路於一第一基板；以及形成該週邊電路的步驟包括形成該週邊電路於一第 二基板，該第二基板與該第一基板分開地設置。
4. 如申請專利範圍第1項所述之方法，其中該第一組互連位置係於該第一互連表面上設置成一圖案，該圖案係對應至該第二互連表面上之該第二組互連位置所設置而成之另一圖案，使得連接該第一互連表面至該中介層及連接該第二互連表面至該中介層時，該第一組互連位置中的該些互連位置得以對齊於該第二組互連位置中所對應之複數個互連位置。
5. 如申請專利範圍第1項所述之方法，其中：形成該記憶體電路與形成該週邊電路的步驟包括，形成該記憶體電路及該週邊電路其中之一於一基板上，且移除該記憶體電路及該週邊電路的該其中之一於該基板；以及連接該第一互連表面至該中介層及連接該第二互連表面至該中介層的步驟包括，當移除該記憶體電路及該週邊電路的該其中之一於該基板後，匹配該記憶體電路及該週邊電路的該其中之一至另一記憶體電路以及另一週邊電路。
6. 如申請專利範圍第1項所述之方法，其中該週邊電路產生複數個第一操作訊號以操作該些記憶胞中之一第一記憶胞，且該週邊電路產生複數個第二操作訊號以操作該些記憶胞中的一第二記憶胞，該些第一操作訊號不同於該些第二操作訊號。
7. 如申請專利範圍第1項所述之方法，其中： 該記憶體電路包括該些記憶胞中的一第一陣列以及該些記憶胞中的一第二陣列，該第一陣列及該第二陣列具有獨立的存取線路以及不同的存取時序；以及該週邊電路施加不同的時序至該第一陣列及該第二陣列。
8. 如申請專利範圍第1項所述之方法，其中該記憶體電路更包括複數條存取線路，該第一組互連位置中的該些互連位置透過該些存取線路電性耦接至該些相對應之記憶胞。
9. 一種記憶體裝置，包括：一記憶體電路，包括複數個記憶胞，該記憶體電路具有一第一互連表面，該第一互連表面具有一第一組互連位置，該第一組互連位置中的複數個互連位置電性耦接至該些記憶胞中相對應的記憶胞；一週邊電路，用以提供複數個控制訊號以操作該記憶體電路，該週邊電路具有一第二互連表面，該第二互連表面具有一第二組互連位置；以及一中介層，該中介層具有一第一側及一第二側，以及複數個導電元件延伸於該第一側及該第二側之間；其中該記憶體電路之該第一互連表面連接至該中介層之該第一側，使得該第一組互連位置中之該些互連位置電性耦接至該中介層之該第一側上相對應的複數個導電元件；以及該週邊電路之該第二連接表面連接至該中介層之該第二側，使得該第二組互連位置中的複數個互連位置電性 耦接至該中介層之該第二側上相對應的複數個導電元件。
10. 如申請專利範圍第9項所述之裝置，其中：複數條存取線路以及該記憶體電路之該些記憶胞係由一第一製程形成於一第一基板上；以及該週邊電路係由一第二製程形成於一第二基板上，該第二製程不同於該第一製程。
11. 如申請專利範圍第9項所述之裝置，其中該第一組互連位置係於該第一互連表面上設置成一圖案，該圖案係對應至該第二互連表面上之該第二組互連位置所設置而成之另一圖案，使得連接該第一互連表面至該中介層及連接該第二互連表面至該中介層時，該第一組互連位置中的該些互連位置得以對齊於該第二組互連位置中所對應之複數個互連位置。
12. 如申請專利範圍第9項所述之裝置，其中該週邊電路產生複數個第一操作訊號以操作該些記憶胞中之一第一記憶胞，且該週邊電路產生複數個第二操作訊號以操作該些記憶胞中的一第二記憶胞，該些第一操作訊號不同於該些第二操作訊號。
13. 如申請專利範圍第9項所述之裝置，其中：該記憶體電路包括該些記憶胞之一第一陣列以及該些記憶胞之一第二陣列，該第一陣列及該第二陣列具有獨立的存取線路以及不同的存取時序；以及該週邊電路施加不同的時序至該第一陣列及該第二陣列。
14. 如申請專利範圍第9項所述之裝置，其中該記憶 體電路更包括複數個存取線路，該第一組互連位置中的該些互連位置透過該些存取線路電性耦接至該些相對應的記憶胞。