TWI788736B - 積體電路和電子設備 - Google Patents

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Abstract

本發明揭露了一種積體電路和電子設備，能夠提供一種具有較佳面積效率的積體電路。此積體電路可以為電阻式隨機存取記憶體，其包括以行列方向排列的複數個電阻式記憶胞，電阻式記憶胞包括可變阻抗單元和與上述可變阻抗單元耦接的開關單元；各列方向上的可變阻抗單元分別與對應的源極線耦接，源極線包括第一源極線與第二源極線，第一源極線與第二源極線位於不同配線層。

Description

積體電路和電子設備
本發明涉及積體電路領域，特別涉及一種積體電路和電子設備。
在積體電路領域中，積體電路向著更小、更緊密且更擁擠的方向發展。預定面積裡所能形成及安置的電子組件愈來愈多，以致裝置的尺寸有可能更小，即包括更小的儲存單元、及用於操作該儲存單元的連接件。然而，隨著電子組件以更靠近的方式安置在一起，緊密靠近會導致不期望的效應。因此，希望提供一種使積體電路在可用空間的使用上更有效率的技術方案。
其中，電阻式隨機存取記憶體(RRAM，Resistive Random Access Memory)是一種新型技術。由於RRAM結合了靜態隨機存取記憶體(SRAM，Static Random-Access Memory)、動態隨機存取記憶體(DRAM，Dynamic Random Access Memory)及FLASH的優點於一身，可以實現非易失性、超高密度、低功耗、低成本和高比例縮小的特點，被產業界認為是下一代非易失性記憶體(NVM，Non-Volatile Memory)具有前景的候選。新興的NVM由於具有相對較大的頻寬和迅速增長的容量，可以在人工智慧(AI，Artificial Intelligence)晶片的儲存計算一體化的技術中發揮至關重要的作用。
典型的RRAM的基本結構由底電極、電阻轉態層及頂電極構成，組成金屬-絕緣體-金屬(MIM，Metal-Insulator-Metal)疊層結構，電阻轉態層作 為離子傳輸和儲存的介質。在RRAM多種阻變原理模型中，最為廣泛接受的是導電細絲模型，即在絕緣介質膜中形成了樹枝狀的導電細絲。記憶體的置位(SET，寫1即高阻到低阻的轉變過程)和複位(RESET，寫0即低阻到高阻的轉變過程)引起導電細絲的連接和斷裂，使薄膜的電阻發生低阻和高阻間的轉化，形成邏輯「0」資料位或邏輯「1」資料位的資料儲存。
如圖1所示，其為現有的電阻式隨機存取記憶體部分結構的平面圖。在此雙極性類型中，對應位線的同一列可變阻抗單元共用相應源極線，並且位線和源極線之間具有可以相互置換的對稱性。
然而在這種記憶體陣列結構中，由於對於各位線配置專用的源極線，所以在形成高積體密度記憶體的情況下，源極線就成了記憶體陣列在AA(active area or diffusion)寬度方向上尺寸微縮的障礙，因此將影響電阻式隨機存取記憶體積體密度(integration density)的提高。
本發明的目的，即在於提供一種具有較佳面積效率的積體電路。
本發明提供一種積體電路，包括：複數個積體電路單元和複數條源極線，其中，複數條源極線包括位於不同層的第一源極線與第二源極線，第一源極線與第二源極線位於不同配線層，積體電路單元耦接至第一源極線或第二源極線。
本發明進一步提供一種記憶體，記憶體包括：複數個儲存單元和複數條源極線，其中，複數條源極線包括位於不同層的第一源極線與第二源極線，第一源極線與第二源極線位於不同配線層，儲存單元耦接至第一源極線或 第二源極線；第一源極線與第二源極線在垂直方向上的投影至少有一部分相重疊，其分別耦接至位於與第一源極線及第二源極線的不同側的儲存單元。
本發明進一步提供一種電阻式隨機存取記憶體，電阻式隨機存取記憶體包括：以行列方向排列的複數個電阻式記憶胞，各電阻式記憶胞包括可變阻抗單元和與上述可變阻抗單元耦接的開關單元；源極線包括第一源極線與第二源極線，第一源極線與第二源極線位於不同配線層；較佳地，第一源極線位於第一配線層，第二源極線位於上述第一配線層上層的第二配線層；第一源極線及第二源極線分別與不同側的可變阻抗單元耦接；第一源極線與第二源極線位於相鄰兩列可變阻抗單元之間，且至少一條第一源極線與對應的第二源極線在垂直方向上的投影至少有一部分相重疊；各條源極線與字線在俯視視角上呈垂直，各條源極線與位線在俯視視角上呈平行；位線位於第二配線層上層的第三配線層；第一源極線透過N組接觸栓塞及N-1組底聯結平臺與基板電連接，第二源極線透過M組接觸栓塞及M-1組底聯結平臺與基板電連接，其中，M大於N。
較佳地，可變阻抗單元可為電阻式隨機存取記憶體(RRAM，Resistive Random Access Memory)、磁阻式隨機存取記憶體(MRAM，Magnetic Random Access Memory)、鐵電式隨機存取記憶體(FRAM，Ferroelectric Random Access Memory)或相變化隨機存取記憶體(PRAM，Phase-change Random.Access Memory)中的一種或複數種。
依據本發明，此電阻式隨機存取記憶體可以實現的效果有：由於源極線包含第一源極線與第二源極線，並且第二源極線位於第一源極線垂直空間的上方，因此能夠將可變阻抗單元間的間距縮小，相較於先前技術中源極線 分別位於可變阻抗單元同側的情況，可以改善記憶體陣列的面積效率。
100:基板
101,102,103,104,105:絕緣層
108,109,110,111,120,208,209,210,211,220,222:接觸栓塞
112,113,212,213,221:底聯結平臺
106,107,206,207:可變阻抗單元
SL0,SL0’,SL1,SL2:源極線
WL,WL0,WL0’,WL1,WL2:字線
BL,BL0,BL0’:位線
M1:第一金屬層
M2:第二金屬層
M3:第三金屬層
圖1為現有的電阻式隨機存取記憶體部分結構的平面圖。
圖2為本發明一實施例的電阻式隨機存取記憶體部分結構的平面圖。
圖3A為本發明一實施例的電阻式隨機存取記憶體沿圖2的A-A’切線的剖面圖。
圖3B為本發明一實施例的一電阻式隨機存取記憶體沿圖2的B-B’切線的剖面圖。
圖3C為本發明一實施例的一電阻式隨機存取記憶體沿圖2的C-C’切線的剖面圖。
圖3D為本發明一實施例的一電阻式隨機存取記憶體沿圖2的D-D’切線的剖面圖。
為使本發明的目的、特徵、優點能夠更加的明顯和易懂，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地說明，顯而易見的是，所說明的實施例僅僅是本發明一部分實施例，而非全部實施例。基於本發明中的實施例，本領域具有通常知識者在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
本發明的一個實施例提供一種積體電路，包括：複數個積體電路單元和複數條源極線，其中，複數條源極線包括位於不同層的第一源極線與第 二源極線，第一源極線與第二源極線位於不同配線層，積體電路單元耦接至第一源極線或第二源極線。
第一源極線位於第一配線層，第二源極線位於上述第一配線層上層的第二配線層。
本發明的另一個實施例進一步提供一種記憶體，包括：複數個儲存單元和複數條源極線，其中，複數條源極線包括位於不同層的第一源極線與第二源極線，第一源極線與第二源極線位於不同配線層，儲存單元耦接至第一源極線或第二源極線。
第一源極線位於第一配線層，第二源極線位於上述第一配線層上層的第二配線層；第一源極線與第二源極線在垂直方向上的投影至少有一部分相重疊，其分別耦接至位於與第一源極線及第二源極線的不同側的儲存單元。
本發明的另一個實施例提供一種電阻式隨機存取記憶體，圖2為本發明一個實施例的一電阻式隨機存取記憶體部分結構的平面圖，圖3A為沿圖2的A-A’切線的剖面圖，圖3B為沿圖2的B-B’切線的剖面圖，圖3C為沿圖2的C-C’切線的剖面圖，圖3D為沿圖2的D-D’切線的剖面圖。
圖2為本發明本實施例的一電阻式隨機存取記憶體部分結構的概略平面圖。記憶體陣列在矽基板上具有多層配線結構，在此實施例中，基板上具有金屬層以及控制閘電極(control gate)。控制閘電極可以為高介電常數金屬閘極(high K metal gate)、鰭式場效電晶體(Fin Field Effect Transistor，FiNFET)或導電性多晶矽層中的任意一種。在與字線WL正交的方向上，形成位線BL。為了更清晰的表示源極線與可變阻抗單元的位置，圖2中未示出位線BL。位線BL位於第二配線層上層的第三配線層。位線BL是由例如鋁(Al)或銅(Cu)等金屬所構成。
源極線SL1、SL2是以在俯視視角上平行於位線BL的方式所形成，源極線SL1、SL2與字線WL在俯視視角上呈垂直。在本實施例中，源極線SL1位於第一配線層，利用與底聯結平臺112同樣的第一金屬層M1進行配線。源極線SL2位於第二配線層，利用與底聯結平臺113同樣的第二金屬層M2進行配線。可變阻抗單元位於第二配線層與第三配線層之間的絕緣層。
本實施例中的可變阻抗單元可以為電阻式隨機存取記憶體(RRAM)、磁阻式隨機存取記憶體(MRAM)、鐵電式隨機存取記憶體(FRAM)或相變化隨機存取記憶體(PRAM)中的任意一種，或者任意複數種的組合。
圖3A、圖3B、圖3C和圖3D分別表示在圖2所示陣列的區域的A-A’線剖面圖、B-B’線剖面圖C-C’線剖面圖和D-D’線剖面圖。
在圖3A中，例如在基板100的表面上形成絕緣層101，用來界定存取電晶體的主動區，絕緣層101材料為氧化矽膜等。在基板100上，源極線SL1位於絕緣層102，是利用第一金屬層M1進行配線，與可變阻抗單元106所在的列耦接。第一金屬層M1可以由例如鋁(Al)或銅(Cu)等金屬所構成。源極線SL1與字線WL在俯視視角上呈垂直，與位線BL在俯視視角上呈平行。圖中示出的為源極線SL1與接觸栓塞的連接部分，因此無法直接觀察到此空間關係。層間絕緣層101中形成接觸孔，並形成接觸栓塞120，源極線SL1透過在接觸栓塞120電連接至基板100表面上。可變阻抗單元106形成在絕緣層104之上，透過絕緣層104中的接觸栓塞110與第二金屬層M2導通。位線BL是利用第三金屬層M3進行配線，透過接觸栓塞111與可變阻抗單元106導通。
如圖3B所示，在基板100的表面上形成絕緣層101，用來界定存取電晶體的主動區。在基板100上，源極線SL2是利用位於第一金屬層M1之上的第二金屬層M2進行配線，源極線SL2與可變阻抗單元206所在的列耦接。第二金屬層M2可以由例如鋁(Al)或銅(Cu)等金屬所構成。源極線SL2與字線WL在俯視視 角上呈垂直與位線BL在俯視視角上呈平行。同樣的，源極線SL2透過在氧化矽膜等層間絕緣膜所形成的兩個接觸孔內的接觸栓塞220、222及一個底聯結平臺221，分別電連接至基板100表面上。在源極線SL2之上，位線BL是利用第三金屬層M3進行配線。
如圖3C示出了在C-C’方向上的剖面圖，可以看到，源極線SL1與源極線SL2在不同金屬層，源極線SL1與源極線SL2與不同側的儲存單元耦接，且在垂直方向上的投影重疊，圖中示出的為與源極線SL1及源極線SL2與接觸栓塞的連接部分，源極線SL1及源極線SL2本身與位線BL在俯視視角上呈平行。源極線SL1透過接觸栓塞120電連接至基板100表面上，源極線SL2透過接觸栓塞220、底聯結平臺221、接觸栓塞222電連接至基板100表面上。
如圖3D示出了在D-D’方向上的剖面圖，源極線SL1位於第一配線層，利用第一金屬層M1形成；源極線SL2位於第二配線層，利用第二金屬層M2形成。第二金屬層M2位於第一金屬層M1上方。源極線SL1耦接於第一可變阻抗單元106，源極線SL2耦接於第二可變阻抗單元206。圖中可見的為源極線SL1與源極線SL2的截面，其在垂直方向上的投影至少有一部分重疊，並且源極線SL1與源極線SL2與位線BL在俯視視角呈上平行。
本發明的另一個實施例為一種電子設備，其採用上述實施例的積體電路。上述積體電路包括複數個積體電路單元和複數條源極線，其中，複數條源極線包括位於不同層的第一源極線與第二源極線，第一源極線與第二源極線位於不同配線層，積體電路單元耦接至第一源極線或第二源極線。
在本說明書的說明中，參考術語「一個實施例」、「一些實施例」、「示例」、「具體示例」、或「一些示例」等的說明意指結合該實施例或示例所說明的具體特徵、結構、材料或者特點包含於本發明的至少一個實施例或示例中。而且，所說明的具體特徵、結構、材料或者特點可以在任一個或複數個 實施例或示例中以合適的方式結合。此外，在不相互矛盾的情況下，本領域具有通常知識者可以將本說明書中說明的不同實施例或示例以及不同實施例或示例的特徵進行結合和組合。
此外，術語「第一」、「第二」僅用於說明目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。由此，限定有「第一」、「第二」的特徵可以明示或隱含地包括至少一個此特徵。在本發明的說明中，「複數個」的含義是兩個或兩個以上，除非另有明確具體的限定。
以上所述，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何本技術領域具有通常知識者在本發明揭露的技術範圍內可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為準。
SL1,SL2:源極線
WL:字線

Claims (10)

  1. 一種積體電路，包括：複數個積體電路單元和複數條源極線，其中，該複數條源極線包括位於不同層的一第一源極線與一第二源極線，該第一源極線與該第二源極線位於不同配線層，該積體電路單元耦接至該第一源極線或該第二源極線；其中各該源極線與一字線在俯視視角上呈垂直，各該源極線與一位線在俯視視角上呈平行。
  2. 如請求項1所述之積體電路，其中該積體電路為一記憶體，該記憶體包括：複數個儲存單元和該複數條源極線，其中，該複數條源極線包括位於不同層的該第一源極線與該第二源極線，該第一源極線與該第二源極線位於不同配線層，該儲存單元耦接至該第一源極線或該第二源極線。
  3. 如請求項2所述之積體電路，其中該記憶體為電阻式隨機存取記憶體，該儲存單元為以行列方向排列的複數個電阻式記憶胞，該電阻式記憶胞包括一可變阻抗單元和與該可變阻抗單元耦接的一開關單元，該源極線包括該第一源極線與該第二源極線，該第一源極線與該第二源極線位於不同配線層。
  4. 如請求項3所述之積體電路，其中該第一源極線位於一第一配線層，該第二源極線位於該第一配線層上層的一第二配線層。
  5. 如請求項1至請求項4中的任意一項所述之積體電路，其中至少一條該第一源極線與對應的該第二源極線在垂直方向上的投影至少有一部分相重疊。
  6. 如請求項2至請求項4中的任意一項所述之積體電路，其中 在垂直方向上的投影至少有一部分相重疊的該第一源極線與該第二源極線分別耦接至位於與該第一源極線及該第二源極線的不同側的該儲存單元。
  7. 如請求項1至請求項4中的任一項所述之積體電路，其中至少一條該第一源極線與對應的該第二源極線在垂直方向上的投影一部分相重疊而一部分不相重疊，而至少一條該第一源極線與對應的該第二源極線係分別從不相重疊的該部分電連接至一基板。
  8. 如請求項4所述之積體電路，其中該位線位於該第二配線層上層的一第三配線層。
  9. 如請求項1至請求項4中的任意一項所述之積體電路，其中該第一源極線透過N組接觸栓塞及N-1組底聯結平臺與一基板電連接，該第二源極線透過M組接觸栓塞及M-1組底聯結平臺與該基板電連接，其中，M大於N。
  10. 一種電子設備，包括如請求項1至請求項9中的任意一項所述之積體電路。
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