CN102110690B - 三维半导体存储装置 - Google Patents

三维半导体存储装置 Download PDF

Info

Publication number
CN102110690B
CN102110690B CN201010551986.3A CN201010551986A CN102110690B CN 102110690 B CN102110690 B CN 102110690B CN 201010551986 A CN201010551986 A CN 201010551986A CN 102110690 B CN102110690 B CN 102110690B
Authority
CN
China
Prior art keywords
sub
grid
region
vertical
extension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010551986.3A
Other languages
English (en)
Other versions
CN102110690A (zh
Inventor
沈善一
许星会
金汉洙
张在薰
赵厚成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102110690A publication Critical patent/CN102110690A/zh
Application granted granted Critical
Publication of CN102110690B publication Critical patent/CN102110690B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种三维半导体存储装置。所述三维半导体存储装置包括具有单元阵列区域的基底，所述单元阵列区域包括一对子单元区域和设置在所述一对子单元区域之间的捆绑区域。多个子栅极顺次堆叠在每个子单元区域内的基底上，互连件分别电连接到延伸进入捆绑区域的堆叠的子栅极的延伸部。互连件中的每一个分别电连接到位于相同高度并设置在所述一对子单元区域内的子栅极的延伸部。

Description

三维半导体存储装置
本申请要求于2009年11月17日提交到韩国知识产权局的第10-2009-0110975号韩国专利申请的优先权，该申请的公开通过引用包含于此。
技术领域
本发明涉及半导体装置，更具体地讲，涉及三维半导体存储装置。
背景技术
随着电子工业的高度发展，半导体存储装置的集成度的要求也在不断提高。集成度是确定产品价格的一个重要因素。例如，随着集成度增加，半导体存储装置的价格会降低。由于这个原因，半导体装置尤其需要更高的集成度。通常，由于通过单位存储器单元的二维面积可确定半导体装置的集成度，因此，集成度会极大地受形成精细图案的技术水平的影响。然而，由于高昂的设备和/或半导体制造工艺中的难度，将图案精细化会存在限制。
近来，为了克服这些限制，建议采用具有三维结构的半导体存储装置。然而，这种新结构会带来各种问题，例如，产品的可靠性降低和/或运行速度降低。因此，为了克服这些问题，已经积极地开展了很多研究。
发明内容
本公开的目的在于提供一种具有良好的可靠性的三维半导体存储装置。
本公开还提供了一种能够以高速运行的三维半导体存储装置。
本发明构思的实施例可提供一种三维半导体存储装置，该装置包括：基底，包括单元阵列区域，所述单元阵列区域包括一对子单元区域以及位于所述一对子单元区域之间的捆绑区域；多个子栅极，顺次堆叠在位于每个子单元区域中的基底上，子栅极中的每一个包括横向延伸进入捆绑区域的延伸部；竖直型沟道图案，顺次穿透各个子单元区域内的堆叠的子栅极；互连件，分别电连接到堆叠的子栅极的延伸部，各个互连件分别电连接到设置在所述一对子单元区域内的子栅极的延伸部，并位于相同高度。
在一些实施例中，堆叠的子栅极的延伸部的形状可为台阶结构。
在其他实施例中，所述装置还可包括：数据存储层，设置在竖直型沟道图案和子栅极之间；位线，电连接到竖直型沟道图案的顶端。在这种情况下，互连件可延伸进入子单元区域，并交叉越过所述位线。
在另外的其他实施例中，所述装置还可包括：导线，电连接到基底的顶表面的一部分上，并沿着与互连件的纵长方向垂直的方向延伸。在这种情况下，互连件设置在捆绑区域中。
本发明构思的一些实施例可提供一种三维半导体存储装置，包括：基底，所述基底包括单元阵列区域，所述单元阵列区域包括第一子单元区域、第二子单元区域以及位于所述第一子单元区域和第二子单元区域之间的捆绑区域；多个第一子栅极，顺次堆叠在位于第一子单元区域中的基底上，每个第一子栅极包括横向延伸进入捆绑区域的延伸部；多个第二子栅极，顺次堆叠在位于第二子单元区域中的基底上，每个第二子栅极包括横向延伸进入捆绑区域的延伸部；第一竖直型沟道图案和第二竖直型沟道图案，所述第一竖直型沟道图案穿透第一子单元区域内堆叠的第一子栅极，第二竖直型沟道图案穿透第二子单元区域内堆叠的第二子栅极；第一位线和第二位线，分别电连接到第一竖直型沟道图案的顶端和第二竖直型沟道图案的顶端，所述第一位线和第二位线相互平行；多条捆绑线，跨过第一位线和第二位线，其中，捆绑线中的每一个电连接到位于相同高度的第一子栅极的延伸部和第二子栅极的延伸部。
本发明构思的其他实施例提供了一种三维半导体存储装置，包括：基底，所述基底包括单元阵列区域，所述单元阵列区域包括第一子单元区域、第二子单元区域以及设置所述第一子单元区域和第二子单元区域之间的第一捆绑区域；
多个第一子栅极，顺次堆叠在位于第一子单元区域的基底上，每个第一子栅极包括横向延伸进入第一捆绑区域的延伸部；
多个第二子栅极，顺次堆叠在位于第二子单元区域的基底上，每个第二子栅极包括横向延伸进入第一捆绑区域的延伸部；
第一竖直型沟道图案和第二竖直型沟道图案，所述第一竖直型沟道图案穿透第一子单元区域内堆叠的第一子栅极，第二竖直型沟道图案穿透第二子单元区域内堆叠的第二子栅极；
第一导线，设置在第一捆绑区域内，并电连接到第一捆绑区域内的基底的顶表面的一部分上；
多个第一互连件，设置在第一捆绑区域内，并沿着与第一导线的纵长方向垂直的方向相互平行地延伸，多个第一互连件中的每一个电连接到位于相同高度的第一子栅极的延伸部和第二子栅极的延伸部。
附图说明
包含的附图提供了对本发明构思的进一步理解，所述附图包含在说明书中并构成说明书的一部分。所述附图示出了发明构思的示例性实施例，并与相应的描述一起解释了本发明构思的原理。在附图中：
图1是示出根据本发明构思的第一实施例的三维半导体存储装置的俯视图；
图2A是沿图1的I-I′线截取的截面图；
图2B是沿图1的II-II′线截取的截面图；
图2C是沿图1的III-III′线截取的截面图；
图2D是沿图1的IV-IV′线截取的截面图；
图2E是沿图1的V-V′线截取的截面图；
图2F是沿图1的V-V′线截取的截面图，用于解释连接到基底的顶表面的一部分的导线的变型示例，所述基底位于根据本发明构思的第一实施例的三维半导体存储装置中的捆绑区域中；
图3是示出根据本发明构思的第一实施例的三维半导体存储装置的立体图；
图4A是示出根据本发明构思的第一实施例的三维半导体存储装置的一个变型示例的俯视图；
图4B是示出根据本发明构思的第一实施例的三维半导体存储装置的另一变型示例的俯视图；
图4C是示出根据本发明构思的第一实施例的三维半导体存储装置的又一变型示例的俯视图；
图4D是示出根据本发明构思的第一实施例的三维半导体存储装置的又一变型示例的俯视图；
图5是沿图1的IV-IV’线截取的截面图，用于解释根据本发明构思第一实施例的三维半导体存储装置的又一变型示例；
图6A是示出根据本发明构思的第一实施例的三维半导体存储装置的又一变型示例的立体图；
图6B是沿图6A的VI-VI’线截取的截面图；
图6C是沿图6A的VII-VII’线截取的截面图；
图6D是沿图6A的VIII-VIII’线截取的截面图，用于解释电连接到基底的一部分顶表面的导线的变型示例，所述基底位于图6A的三维半导体存储装置中包含的捆绑区域内；
图7A、8A、9A、10A和11A是沿图1的I-I’线截取的截面图，分别用于解释形成根据本发明构思的第一实施例的三维半导体存储装置的方法；
图7B、8B、9B、10B和11B是沿图1的III-III’线截取的截面图，分别用于解释形成根据本发明构思的第一实施例的三维半导体存储装置的方法；
图12是示出根据本发明构思的第二实施例的三维半导体存储装置的立体图；
图13是图12中示出的三维半导体存储装置的俯视图；
图14是示出根据本发明构思的第二实施例的三维半导体存储装置的一个变型示例的俯视图；
图15是示出根据本发明构思的第二实施例的三维半导体存储装置的另一变型示例的俯视图；
图16是示出根据本发明构思的第二实施例的三维半导体存储装置的又一变型示例的俯视图；
图17是示意性示出包含根据本发明构思的实施例的三维半导体存储装置的电子系统的一个示例的框图；
图18是示意性示出包含根据本发明构思的实施例的三维半导体存储装置的存储卡一个示例的框图。
具体实施方式
将参照附图更详细地描述本发明构思的优选实施例。通过参照下面对优选实施例的详细描述以及附图，将会更容易地理解本发明构思的优点和特点。然而，本发明构思的示例性实施例可以以多种不同的形式实施，不应该理解为限于这里阐述的实施例。相反，提供这些实施例会使得本发明的公开彻底和完整，并且将本发明构思的范围全部传达给本领域技术人员，本发明构思的实施例仅仅由权利要求限定、
应该理解的是，当任何层被称为位于另一层或基底“之上”时，可以直接位于另一层或基底之上，或者可存在中间元件或层。而且，应该理解，尽管这里使用了术语“第一”、“第二”、“第三”等来描述各种区域、层，但是这些区域和膜不应该受这些术语的限制。使用这些术语是为了将一个预定的区域或层与另一个区域或层区分开来。相应地，在本发明构思的第一实施例中使用的第一层可以被用作本发明构思的另一实施例的第二层。如这里使用的，术语“和/或”包括一个或多个相关所列项的任意或所有组合。在整个说明书中，相同的标号始终指示相同的组件。
图1是示出根据本发明构思的第一实施例的三维半导体存储装置的俯视图；图2A、2B、2C、2D、2E分别是沿图1的I-I’线、II-II’线、III-III’线、IV-IV’线、V-V’线截取的截面图。图3是示出根据本发明构思的第一实施例的三维半导体存储装置的立体图。
参照图1、2A至2E以及图3，基底100可具有设置有三维存储单元的单元阵列区域90。基底100可以由半导体材料形成。单元阵列区域90可包括多个子单元区域85a和85b，以及介于子单元区域85a和85b之间的至少一个捆绑区域80。例如，单元阵列区域90可包括第一子单元区域85a、第二子单元区域85b以及介于第一子单元区域85a和第二子单元区域85b之间的捆绑区域80。第一子单元区域85a、捆绑区域80、第二子单元区域85b可沿着与基底100的顶表面平行的第一方向顺序布置。第一方向可以是图中示出的x-轴。
阱区102可形成在单元阵列区域90的基底100中。阱区102掺杂有第一类型的掺杂物。在俯视图中，阱区102可形成在单元阵列区域90的整个表面上。即，阱区102可形成在第一子单元区域85a、捆绑区域80、第二子单元区域85b的基底100中。阱区102的上表面可以与单元阵列区域90的基底100的顶表面位于相同的高度。
多个第一子栅极135a和135au可顺序堆叠在第一子单元区域85a的基底100上。堆叠的第一子栅极135a和135au在竖直方向上相互隔开。堆叠的第一子栅极135a和135au的每一个具有横向延伸进入捆绑区域80的延伸部135ae。多个第二子栅极135b和135bu可顺序堆叠在第二子单元区域85b的基底100上。堆叠的第二子栅极135b和135bu在竖直方向上相互隔开。第二子栅极135b和135bu中的每一个具有横向延伸进入捆绑区域80的延伸部135be。堆叠的第二子栅极135b和135bu的延伸部135be可与堆叠的第一子栅极135a和135au的延伸部135ae在横向上相互隔开。
第一子栅极135a、135au以及第二子栅极135b、135bu可由导电材料形成。例如，第一子栅极135a、135au以及第二子栅极135b、135bu可包括从掺杂的半导体、金属(例如，钨、钛或钽)、导电金属氮化物(例如，氮化钛或氮化钽)和/或金属-半导体化合物(例如，硅化钛、硅化钨或硅化镍)中选择的至少一种。第一子栅极135a、135au以及第二子栅极135b、135bu可包含相同的导电材料。
电介质图案108a可介于堆叠的第一子栅极135a和135au之间，以及堆叠的第二子栅极135b和135bu之间。由于这个原因，堆叠的第一子栅极135a和135au可在竖直方向上相互隔开，并且堆叠的第二子栅极135b和135bu可在竖直方向上相互隔开。电介质图案108a之一可设置在堆叠的第一子栅极135a和135au的最上面的第一子栅极135au上。电介质图案108a中的另一个可设置在堆叠的第二子栅极135b和135bu的最上面的第二子栅极135bu上。在俯视图中，电介质图案108a的每一个的形状可与直接位于每个电介质图案108a下方的第一子栅极135a或135au、或第二子栅极135b或135bu的形状相同。相应地，电介质图案108a的每一个可具有延伸进入捆绑区域80的延伸部。电介质图案108a的每一个的延伸部可覆盖直接位于每个电介质108a下方的子栅极135a、135au、135b、135bu的延伸部135ae或135be。
缓冲电介质层104可设置在基底100与第一子栅极135a和135au中的最下面的第一子栅极之间以及基底100与第二子栅极135b和135bu中的最下面的第二子栅极之间。缓冲电介质层104可比电介质图案108a薄。在本发明构思的第一实施例中，可以省略缓冲电介质层104。
第一竖直型沟道图案115a置于第一子单元区域85a中。第一竖直型沟道图案115a可通过连续穿透堆叠的第一子栅极135a和135au、电介质图案108a以及缓冲电介质层104而与第一子单元区域85的基底100接触。第一竖直型沟道图案115a可与阱区102接触。第一竖直型沟道图案115a可具有从基底100的顶表面向上延伸的中空管道形。在这种情况下，第一竖直型沟道图案115a的内部可被填充电介质图案117填充。具有管道形的第一竖直型沟道图案115a的上端可通过帽半导体图案122而处于密封状态。第一竖直型沟道图案115a可由半导体材料形成。第一竖直型沟道图案115a可包含与基底100相同的半导体材料。例如，第一竖直型沟道图案115a可以由硅、硅化锗或锗形成。第一竖直型沟道图案115a可以处于非掺杂状态或者可掺杂有第一类型的掺杂物。第一竖直型沟道图案115a可以处于单晶体状态或多晶体状态。帽半导体图案122可由与第一竖直型沟道图案115a的材料相同的材料形成。漏极区域120可形成在第一竖直型沟道图案115a的上部中。漏极区域120可掺杂有第二类型的掺杂物。漏极区域120的下表面可以高于最上面的第一子栅极135au的上表面。优选地，帽半导体图案122掺杂有与漏极区域120相同的掺杂物。
根据本发明构思的第一实施例，第一竖直型沟道图案115a可为柱状。在这种情况下，可以省略填充电介质图案117和帽半导体图案122。
第二竖直型沟道图案115b设置在第二子单元区域85b中。第二竖直型沟道图案115b可通过连续穿透堆叠的第二子栅极135b和135bu、电介质图案108a、缓冲电介质层104而与第二子单元区域85b的基底100接触。第二竖直型沟道图案115b还可与阱区102接触。第二竖直型沟道图案115b具有与第一竖直型沟道图案115a相同的形状，第二竖直型沟道图案115b由与第一竖直型沟道图案115a的材料相同的材料形成。当第一竖直型沟道图案115a和第二竖直型沟道图案115b为中空管道形时，帽半导体图案122还可设置在第二竖直型沟道图案115b上。漏极区域120还可形成在第二竖直型沟道图案115b的上部。位于第二竖直型沟道图案115b中的漏极区域120的下表面可高于最上面的第二子栅极135bu的上表面。
数据存储层132置于堆叠的第一子栅极135a和135au与第一竖直型沟道图案115a之间，以及堆叠的第二子栅极135b和135bu与第二竖直型沟道图案115b之间。数据存储层132可包括隧道电介质层、电荷存储层以及阻挡电介质层。电荷存储层可置于隧道电介质层和阻挡电介质层之间。电荷存储层可包括具有可存储电荷的深能级势阱的电介质层。例如，电荷存储层可包括氮化物层和/或金属氧化物层(例如，氧化铝层和/或氧化铪层)。隧道电介质层置于竖直型沟道图案115a和115b的每一个的侧壁与电荷存储层之间。隧道电介质层可包括热氧化层。隧道电介质层可以是单层或多层。阻挡电介质层置于电荷存储层与各个子栅极135a、135au、135b、135bu之间。阻挡电介质层可以是单层或多层。例如，阻挡电介质层可包括从氧化硅层和与阻挡电介质层相比具有高介电常数的高-k电介质层(例如，金属氧化物层(例如，氧化铝层和/或氧化铪层))中选择的至少一种。数据存储层132可延伸而置于电介质图案108a和各个子栅极135a、135au、135b、135bu之间。此外，数据存储层132可延伸而置于最下面的第一子栅极与基底100之间以及最下面的第二子栅极与基底100之间。此外，数据存储层132可延伸而置于位于最上面的子栅极135au和135bu上的电介质图案108a的上表面的每个上。
最下面的第一子栅极和最下面的第二子栅极可以是接地选择晶体管(ground selection transistor)的栅极。在这种情况下，介于最下面的第一子栅极与第一竖直型沟道图案115a之间以及介于最下面的第二子栅极与第二竖直型沟道图案115b之间的数据存储层132可以是接地选择晶体管的第一栅极电介质层。介于最上面的第一子栅极135au与第一竖直型沟道图案115a之间以及介于最上面的第二子栅极135bu与第二竖直型沟道图案115b之间的数据存储层132或数据存储层132/缓冲电介质层104可以是接地选择晶体管的第二栅极电介质层。最上面的第一子栅极135au以及最上面的第二子栅极135bu可以是串选择晶体管(string selection transistor)的栅极。在这种情况下，介于最上面的第一子栅极135au与第一竖直型沟道图案115a之间以及介于最上面的第二子栅极135bu与第二竖直型沟道图案115b之间的数据存储层132可以是串选择晶体管的栅极电介质层。介于最下面的第一子栅极与最上面的第一子栅极135au之间的第一子栅极可以是单元晶体管(cell transistor)的栅极，介于最下面的第二子栅极与最上面的第二子栅极135bu之间的第二子栅极也可以是单元晶体管的栅极。
如图1和3所示，堆叠的第一子栅极135a和135au可具有沿着第一方向延伸的线形。堆叠的第一子栅极135a和135au被定义为第一子栅极堆。多个第一竖直型沟道图案115a可穿透第一子栅极堆。穿透第一子栅极堆的多个第一竖直型沟道图案115a可沿着第一方向布置，并相互隔开。类似地，堆叠的第二子栅极135b和135bu可具有沿着第一方向延伸的线形。堆叠的第二子栅极135b和135bu被定义为第二子栅极堆。多个第二竖直型沟道图案115b可穿透第二子栅极堆。穿透第二子栅极堆的多个第二竖直型沟道图案115b可沿着第一方向布置，并相互隔开。第一子栅极堆和第二子栅极堆可沿着第一方向布置以形成一行。因此，穿透第一子栅极堆的第一竖直型沟道图案115a和穿透第二子栅极堆的第二竖直型沟道图案115b也可沿着第一方向布置以形成一行。
在一行中的第一子栅极堆(即，堆叠的第一子栅极135a和135au)、第二子栅极堆(即，堆叠的第二子栅极135b和135bu)、第一竖直型沟道图案115a、第二竖直型沟道图案115b可被包含在竖直型串组(vertical-type stringgroup)中。如图1和3所示，多个竖直型串组被布置为相互平行，以沿着第一方向延伸。多个竖直型串组可在垂直于第一方向的第二方向上相互隔开。第二方向平行于基底100的顶表面。第二方向可以是图1和3中所示的y-轴。因此，在俯视图中，第一子单元区域85a中的第一竖直型沟道图案115a可以沿着行和列被二维地布置，并且在俯视图中，在第二子单元区域85b中的第二竖直型沟道图案115b可以沿着行和列而被二维地布置。
如图1、2A和3中所示，在竖直型串组中的每一个中的堆叠的第一子栅极135a和135au的延伸部135ae在捆绑区域80中可表现为台阶结构(terracedstructure)。例如，在堆叠的第一子栅极135a和135au的多个延伸部135ae中，相对低的延伸部135ae与相对高的延伸部135ae相比在第一方向上的长度更长。换句话说，相对低的延伸部135ae可包括未与相对高的延伸部135ae重叠的部分。
在竖直型串组的每个中的堆叠的第二子栅极135b和135bu的延伸部135be在捆绑区域80中也可以表现为台阶结构。例如，，在堆叠的第二子栅极135b和135bu的多个延伸部135be中，相对低的延伸部135be与相对高的延伸部135be相比在第一方向上的长度更长。换句话说，相对低的延伸部135be可包括未与相对高的延伸部135be重叠的部分。
在捆绑区域80中，堆叠的第一子栅极135a和135au的延伸部135ae可以是沿第一方向朝下的台阶结构，堆叠的第二子栅极135b和135bu的延伸部135be可以是沿第一方向朝上的台阶结构。如图2A中所示，在每个竖直型串组中，堆叠的第一子栅极135a和135au的延伸部135ae可关于捆绑区域80的中心而与堆叠的第二子栅极135b和135bu的延伸部135be对称。
如图1、2A和2E中所示，多个帽绝缘图案124a可以设置在捆绑区域80中。帽绝缘图案124a可在第二方向上相互隔开。帽绝缘图案124a的每一个可以被包含在竖直型串组的每一个中。各个帽绝缘图案124a分别覆盖位于最上面的第一子栅极135au下面的第一子栅极135a的延伸部135ae以及位于最上面的第二子栅极135bu下面的第二子栅极135b的延伸部135be。各个帽绝缘图案124a可不覆盖最上面的第一子栅极135au的延伸部135ae以及最上面的第二子栅极135bu的延伸部135be。各个帽绝缘图案124a可具有与电介质图案108a的延伸部的侧壁平齐的侧壁。帽绝缘图案124a的上表面可与位于最上面的第一子栅极135au以及第二子栅极135bu上的最上面的电介质图案108a的上表面共面。帽绝缘图案124a可由绝缘材料形成，所述绝缘材料的蚀刻速率与电介质图案108a的蚀刻速率相同。根据本发明构思的第一实施例，数据存储层132可延伸为置于帽绝缘图案124a的上表面上。可选地，数据存储层132可不覆盖帽绝缘图案124a的上表面。
设备绝缘图案136可被设置在相邻的竖直型串组之间。设备绝缘图案136可向着第一方向延伸，并且可穿过第一子单元区域85a、捆绑区域80、第二子单元区域85b。设备绝缘图案136可包含例如氧化物、氮化物、和/或氮氧化物。
共用源极区域130可设置在设备绝缘图案136之下的基底100中。共用源极区域130掺杂有第二类型的掺杂物。共用源极区域130设置在阱区102中。更具体地讲，共用源极区域130的下表面高于阱区102的下表面。由于这个原因，共用源极区域130的下表面被阱区102的下表面覆盖。共用源极区域130的上表面高度可以与基底100的上表面持平。共用源极区域130可具有沿着第一方向延伸的线形。共用源极区域130可设置在第一子单元区域85a、捆绑区域80、第二子单元区域85b中。多个共用源极区域130可相互平行地设置在单元阵列区域90中。共用源极区域130可在第二方向上相互隔开。竖直型串组可设置在彼此相邻的一对共用源极区域130之间。
第一中间层电介质层137可设置在竖直型串组和设备绝缘图案136上。第一位线(bitline)145a可被设置在第一子单元区域85a中的第一中间层电介质层137上。第一位线145a可电连接到第一竖直型沟道图案115a的顶端。具体地，第一位线145a可电连接到第一竖直型沟道图案115a的漏极区域120。在第一子单元区域85a中可设置多条第一位线145a。第一位线145a可在第二方向上相互平行地延伸。第一位线145a中的每一个可分别电连接到包含在竖直型串组中的沿着第二方向布置的第一竖直型沟道图案115a的顶端，以形成一列。
类似地，第二位线145b可被设置在第二子单元区域85b中的第一中间层电介质层137上。第二位线145b可电连接到第二竖直型沟道图案115b的顶端。第二位线145b可电连接到第二竖直型沟道图案115b的漏极区域120。在第二子单元区域85b中可设置多条第二位线145b。第二位线145b可在第二方向上相互平行地延伸。第二位线145b中的每一个可分别电连接到包含在竖直型串组中的沿着第二方向布置的第一竖直型沟道图案115a的顶端，以形成一列。
第一位线145a和第二位线145b可位于距离基底100的顶表面的相同的高度。第一位线145a和第二位线145b可由相同的导电材料形成。第一位线145a和第二位线145b可由从包含金属(例如，钨、钛、钽、铝和/或铜)以及导电金属氮化物(例如，氮化钛或氮化钽)的组中选择至少一种形成。第一位线145a和第二位线145b可通过位线接触柱139分别电连接到第一竖直型沟道图案115a和第二竖直型沟道图案115b的顶端。位线接触柱139可穿透第一中间层电介质层137，从而连接到帽半导体图案122。
多条捆绑线160a和160b可形成在基底之上以在第一方向上相互平行地延伸。捆绑线160a和160b可对应于互连件。捆绑线160a和160b可连续地设置在第一子单元区域85a、捆绑区域80、第二子单元区域85b中。捆绑线160a和160b可交叉越过第一位线145a以及第二位线145b。捆绑线160a和160b可与第一位线145a以及第二位线145b绝缘。例如，第二中间层电介质层152可设置在第一位线145a、第二位线145b以及第一中间层电介质层137上，然后，捆绑线160a和160b可设置在第二中间层电介质层152上。
捆绑线160a和160b可包括多条第一捆绑线160a和多条第二捆绑线160b。每个第一捆绑线160a电连接到每个竖直型串组中的最上面的第一子栅极135au的延伸部135ae和最上面的第二子栅极135bu的延伸部135be。相应地，第一捆绑线160a的数量可等于竖直型串组的数量。
每条第二捆绑线160b可电连接到位于相同高度的多个第一子栅极135a的延伸部135ae以及多个第二子栅极135b的延伸部135be。电连接到各个第二捆绑线160b的第一子栅极135a的延伸部135ae以及第二子栅极135b的延伸部135be被设置为低于最上面的第一子栅极135au和第二子栅极135bu的延伸部。电连接到各个第二捆绑线160b的第一子栅极135a以及第二子栅极135b可分别包含在多个竖直型串组中。由于这个原因，第二捆绑线160b的数量可等于除了最上面的第一子栅极135au之外的第一子栅极135a的堆叠数。即，多条第一捆绑线160a和多条第二捆绑线160b中的每一个可分别电连接到堆叠的第一子栅极135a和135au的延伸部135ae，并分别电连接到堆叠的第二子栅极135b和135bu的延伸部135be上。
多个第一本地互连件(local interconnection)147a和多个第二本地互连件147b可设置在捆绑区域80中。第一本地互连件147a和第二本地互连件147b可沿着第二方向相互平行地延伸。换句话说，第一本地互连件147a和第二本地互连件147b可平行于第一位线145a和第二位线145b。第一本地互连件147a和第二本地互连件147b可与第一位线145a以及第二位线145b位于相同的高度。即，第一本地互连件147a和第二本地互连件147b可设置在第二中间层电介质层152与第一中间层电介质层137之间。每个第一本地互连件147a可电连接到设置在最上面的第一子栅极135au的下面并位于相同高度的第一子栅极135a的延伸部135ae。每个第二本地互连件147b可电连接到设置在最上面的第二子栅极135bu的下面并位于相同高度的第二子栅极135b的延伸部135ae。
接触柱141可分别设置在第一本地互连件147a与第一子栅极135a的延伸部135ae之间。每个接触柱141可通过顺次穿透第一中间层电介质层137、帽绝缘图案124a、电介质图案108a的延伸部、数据存储层132的延伸部而与各个第一子栅极135a的延伸部135ae接触。多个接触柱141可设置在各个第一本地互连件147a的下面，并沿第二方向设置。设置在各个第一本地互连件147a之下的接触柱141可分别与位于相同高度的第一子栅极135a的延伸部135ae接触。类似地，接触柱141可分别设置在第二本地互连件147b与第二子栅极135b的延伸部135be之间。多个接触柱141可设置在各个第二本地互连件147b的下面，并沿第二方向设置。设置在各个第二本地互连件147b之下的接触柱141可分别与位于相同高度的第一子栅极135b的延伸部135be接触。第一本地互连件147a和第二本地互连件147b可由与第一位线145a和第二位线145b的材料相同的材料形成。
如图1、2A和3所示，第一导电垫片(conductive pad)146a可设置在最上面的第一子栅极135au的延伸部135ae的每个上，第二导电垫片146b可设置在最上面的第二子栅极135bu的延伸部135be的每个上。分别与多个竖直型串组对应的多个第一导电垫片146a可被设置为沿着第二方向相互隔开。类似地，分别与多个竖直型串组对应的多个第二导电垫片146b可被设置为沿着第二方向相互隔开。第一导电垫片146a和第二导电垫片146b可位于与第一位线145a和第二位线145b相同的高度。第一导电垫片146a和第二导电垫片146b可设置在第一中间层电介质层137上面并位于第二中间层电介质层152下面。第一导电垫片146a可通过设置在第一导电垫片146a下面的第一接触柱140a电连接到最上面的第一子栅极135au的延伸部135ae。第一接触柱140a可穿透过第一中间层电介质层137、电介质图案108a、数据存储层132的延伸部。第二导电垫片146b可通过设置在第二导电垫片146b下面的第二接触柱140b电连接到最上面的第二子栅极135bu的延伸部135be。第二接触柱140b可穿透第一中间层电介质层137、电介质图案108a、数据存储层132的延伸部。第一导电垫片146a和第二导电垫片146b可由与第一位线145a和第二位线145b的材料相同的材料形成。
各个第一捆绑线160a通过第一导电垫片146a和第二导电垫片146b电连接到位于各个竖直型串组中的最上面的第一子栅极135au的延伸部135ae和最上面的第二子栅极135bu的延伸部135be。第一捆绑线160a可通过穿透第二中间层电介质层152的第一捆绑接触柱(strapping contact pillar)155a电连接到第一导电垫片146a和第二导电垫片146b。
各个第二捆绑线160b可电连接到第一本地互连件147a和第二本地互连件147b，所述第一本地互连件147a和第二本地互连件147b连接到位于相同高度的第一子栅极135a的延伸部135ae和第二子栅极135b的延伸部135be。各个第二捆绑线160b可通过穿透第二中间层电介质层152的第二捆绑接触柱155b电连接到第一导电垫片146a和第二导电垫片146b。
优选地，第一捆绑线160a和第二捆绑线160b的电阻率低于子栅极135a、135au、135b、135bu的电阻率。例如，捆绑线160a和160b可包括铝和/或铜。
具有较低电阻率的捆绑线160a和160b连接到台阶结构的延伸部135ae和延伸部135be。因此，运行电压通过捆绑线160a和160b以更快的速度被施加到子栅极135a、135au、135b、135bu。换句话说，可以通过捆绑线160a和160b减少子栅极135a、135au、135b、135bu与电源之间的阻抗。此外，可以通过捆绑线160a和160b将运行电压均匀地施加到第一子栅极135a和135au以及第二子栅极135b和135bu。结果，可实现具有高可靠性并能以高速运行的三维半导体存储装置。
如图2C、2D和3所示，第一捆绑线160a和第二捆绑线160b可以位于相同的高度。此时，如图1中所示，第一捆绑线160a可沿第二方向以相同的间隔布置。在这种情况下，一个或多条第二捆绑线160b可设置在彼此相邻的一对第一捆绑线160a之间。
如图1、2A、2E和3所示，导线150a可设置在捆绑区域80中，并沿第二方向延伸。即，导线150a可与第一位线145a和第二位线145b平行。导线150可电连接到捆绑区域80中的基底100的顶表面的一部分上。导线150a可电连接到形成于捆绑区域80的基底100中的共用源极区域130的多个部分上。导线150a可包括导电材料，所述导电材料的电阻率低于共用源极区域130的电阻率。导线150a可与第一位线145a以及第二位线145b位于相同的高度。即，导线150a可设置在第一中间层电介质层137之上并位于第二中间层电介质层152之下。导线150a可由与第一位线145a以及第二位线145b的材料相同的材料形成。
导线150a可通过设置在导线150a下面的接触柱143电连接到共用源极区域130。接触柱143可通过连续穿透第一中间层电介质层137、设备绝缘图案136、缓冲电介质层104而与共用源极区域130接触。参考电压可通过导线150a而提供到共用源极区域130。可通过电阻率比共用源极区域130的电阻率低的导线150a快速地将参考电压提供到共用源极区域。此外，由于导线150a设置在捆绑区域80中，参考电压可被提供到第一子单元区域85a中的共用源极区域以及第二子单元区域85b中的共用源极区域。
根据本发明构思的一个实施例，电连接到捆绑区域80中的基底100的顶表面的一部分的导线可将阱电压(well voltage)提供给阱区102。这将参考图2F进行详细描述。
图2F是沿图1的V-V’线截取的截面图，用于解释电连接位于根据本发明构思的第一实施例的三维半导体存储装置中包含的捆绑区域中的基底的顶表面的一部分的导线的变型示例。
参考图2F，根据本发明构思的一个实施例的导线150b可被电连接到形成在捆绑区域80中的基底100中的阱区102上。导线150b可通过设置在导线150b下面的接触柱143a电连接到阱区102上。接触柱143a可通过顺次穿透第一中间层电介质层137、数据存储层132的延伸部、帽绝缘图案124a以及缓冲电介质层104，而与捆绑区域80中的基底100的顶表面的一部分接触。阱拾取区域(well pickup region)144可被设置在捆绑区域80中的阱区102中的基底100中。接触柱143a可通过阱拾取区域144电连接到阱区102。阱拾取区域144可掺杂有类型与阱区102相同(即第一类型)的掺杂物。此时，阱拾取区域144的掺杂物浓度可高于阱区102的掺杂物浓度。导线150b可位于与第一位线145a以及第二位线145b相同的高度。导线150b可由与第一位线145a以及第二位线145b的材料相同的材料形成。
如图1所示，可以相同间隔设置第一捆绑线160a。可选地，可以各种间隔和/或各种位置来设置第一捆绑线160a和第二捆绑线160b。将参照附图来描述这些捆绑线160a和160b的平面位置相关的变型示例。
图4A是示出根据本发明构思第一实施例的三维半导体存储装置的一个变型示例。
参照图4A，捆绑线160a可包括多个线组(line group)。各个线组可包括在第二方向上以第一间隔D1相互隔开的一对捆绑线160a。多个线组可在第二方向上以第二间隔D2相互隔开。此时，第二间隔D2可比第一间隔D1短。以第二间隔D2隔开的一对线组之间的第二捆绑线160b的数量可小于以第一间隔D1隔开的一对第一捆绑线160a之间的第二捆绑线160b的数量。换句话说，第一捆绑线160a可以相互不同的第一间隔D1和第二间隔D2相互隔开。此时，m(m是自然数)个第二捆绑线160b可设置在以相对窄的第二间隔D2相互隔开的一对第一捆绑线160a之间，n(n为自然数)条第二捆绑线160b可设置在以相对宽的第一间隔D1相互隔开的一对第一捆绑线160a之间。这可以减少竖直型串组之间的间隔和/或线形的子栅极135a、135au、135b、135bu的线宽。结果，可以实现高度集成的三维半导体存储装置。根据该变型示例，可以以相等的间隔同时设置第一捆绑线160a和第二捆绑线160b。
可通过调整第一导电垫片146a和第二导电垫片146b在第二方向上的长度来以第一间隔D1和第二间隔D2布置第一捆绑线160a。
图4B是示出根据本发明构思的第一实施例的三维半导体存储装置的另一变型示例的俯视图。
参照图4B，第一捆绑线160a中的至少一个可不与与其电连接的最上面的第一子栅极135au和第二子栅极135bu重叠。具体地，可通过调整第一导电垫片146a和第二导电垫片146b在第二方向(例如，y-轴)上的长度来调整第一捆绑线160a和第二捆绑线160b的间隔。在这种情况下，还可进一步减小竖直型串组之间的间隔以及子栅极135a、135au、135b、135bu的线宽。此外，还可更容易地将第一捆绑线160a和第二捆绑线160b布置在外围电路需要的位置上。
图4C是示出根据本发明构思的第一实施例的三维半导体存储装置的又一变型示例的俯视图。
参照图4C，基底100还包括沿第二方向(即，图4C中的y-方向)位于单元阵列区域90的一侧的外部区域95。即，单元阵列90和外部区域95可沿着第二方向布置。此时，第二捆绑线160b中的一部分可设置在单元阵列区域90中，另外的部分可设置在外部区域95中。在这种情况下，电连接到设置在外部区域95中的第二捆绑线160b的第一本地互连件147a和第二本地互连件147b可延伸进入外部区域95。如图4C所示，全部本地互连件147a和147b可延伸进入外部区域95。根据该变型示例，第一捆绑线160a可分别设置在竖直型串组上方。第二捆绑线160b中的一个可设置在彼此相邻的一对第一捆绑线160a之间。未设置在第一捆绑线160a之间的第二捆绑线160b可设置在外部区域95中。在这种情况下，竖直型串组之间的间距和/或子栅极135a、135au、135b、135bu的线宽可被最小化。而且，所有的第一捆绑线160a和第二捆绑线160b可按相等间隔布置。
同时，在上述三维半导体存储装置中，导线150a或150b可电连接到捆绑区域80中的阱区102或共用源极区域130。根据一个实施例，三维半导体存储装置可同时包括连接到共用源极区域130的第一导线150a和连接到阱区102的第二导线150b。这将参照附图进行描述。
图4D是示出根据本发明构思的第一实施例的三维存储装置的又一变型示例的俯视图。
参照图4D，基底100可具有单元阵列区域90。单元阵列区域90可包括第一子单元区域85a、第二子单元区域85b、第三子单元区域85c。而且，单元阵列区域90可设置在第一子单元区域和第二子单元区域之间，第二捆绑区域80a可设置在第二子单元区域85b和第三子单元区域85c之间。
第一子单元区域85a和第二子单元区域85b以及第一捆绑区域80中的存储装置的结构可与参照图1、2A至2E以及图3描述的存储装置的结构相同。第二子单元区域85b中的基底100上堆叠的各个第二子栅极还可包括横向延伸进入第二捆绑区域80a中的延伸部135bel。第三子栅极可顺次堆叠在第三子单元区域85c中的基底上。堆叠的第三子栅极的每一个可具有横向延伸进入第二捆绑区域80a中的延伸部135ce。优选地，堆叠的第三子栅极的延伸部135ce可具有台阶结构。第三竖直型沟道图案115c可顺次穿透堆叠的第三子栅极。第三竖直型沟道图案115c的形状可与第一竖直型沟道图案115a的形状相同，第三竖直型沟道图案115c可由与第一竖直型沟道图案115a的材料相同的材料形成。此外，漏极区域可形成在第三竖直型沟道图案115c的上部。数据存储层可进一步设置在第三竖直型沟道图案115c和堆叠的第三子栅极之间，电介质图案可分别设置在堆叠的第三子栅极之间。第三位线145c可电连接到第三竖直型沟道图案115c的顶端。第三位线145c可由与第一位线145a和第二位线145b的材料相同的材料形成。此外，第三位线145c可与第一位线145a以及第二位线145b位于相同的高度。堆叠的第三子栅极可具有沿着第一方向延伸的线形。第一方向可以是图4D中的x-轴。
参照图1、2A至2E以及图3描述的各个竖直型串组还可包括堆叠的第三子栅极和第三竖直型沟道图案115c。参照图1、2A至2E以及图3描述的共用源极区域130还可延伸为顺次设置在第二捆绑区域80a以及第三子单元区域85c中，此外，阱区102可延伸进入第二捆绑区域80a和第三子单元区域85c中的基底100。
第三本地互连件147c和第四本地互连件147d可设置在第二捆绑区域80a中，从而在第二方向上相互平行地延伸。第二方向可以是图4D中的y-轴。第三本地互连件147c和第四本地互连件147d可平行于第一本地互连件147a和第二本地互连件147b。第三本地互连件147c中的每一个可电连接到位于相同高度并设置在最上面的第二子栅极的下面的第二子栅极的延伸部135bel。第四本地互连件147d中的每一个可电连接到位于相同高度并设置在最上面的第三子栅极135cu的下面的第三子栅极的延伸部135ce。第三本地互连件147c和第四本地互连件147d可与第一本地互连件147a和第二本地互连件147b位于相同高度。第三本地互连件147c和第四本地互连件147d可由与第一本地互连件147a和第二本地互连件147b的材料相同的材料形成。第三导电垫片146c可电连接到设置在第二捆绑区域80a中的最上面的第二子栅极的每一个的延伸部135bel。第四导电垫片146d可电连接到设置在第二捆绑区域80a中的最上面的第三子栅极135cu的每一个的延伸部135ce。第三导电垫片146c和第四导电垫片146d可与第一导电垫片146a以及第二导电垫片146b位于相同高度。并且第三导电垫片146c和第四导电垫片146d可由与第一导电垫片146a以及第二导电垫片146b的材料相同的材料形成。
第一捆绑线160a的每一个可被包含在竖直型串组中的每一个中。第一捆绑线160a的每一个可被电连接到设置在第一捆绑区域80和第二捆绑区域80a中的最上面的第一子栅极的延伸部135ae、第二子栅极的延伸部135be和135bel、第三子栅极的延伸部135ce。第二捆绑线160b中的每一个可设置在最上面的子栅极下方。第二捆绑线160b的每一个可电连接到第一本地互连件147a、第二本地互连件147b、第三本地互连件147c和第四本地互连件147d，所述本地互连件147a、147b、147c、147d被电连接到位于相同高度并设置在最上面的子栅极下方的延伸部。
参照图2E描述的第一导线150a可设置在第一捆绑区域80中。如上所述，第一导线150a可直接连接到共用源极区域。参照图2F描述的第二导线150b可设置在第二捆绑区域80a中。第二导线150b可平行于第一导线150a延伸。如参照图2F所描述的，第二导线150b可电连接到第二捆绑区域80a中的阱区。
在参照图1、2A至2E、3所描述的三维半导体存储装置中，第一捆绑线160a和第二捆绑线160b可位于相同高度。可选地，捆绑线的一部分与另外的部分位于不同高度。这将参照图5进行描述。
图5是沿着图1的IV-IV’线截取的截面图，用于解释根据本发明构思的第一实施例的三维存储装置的又一变型示例。
参照图5，电连接到最上面的子栅极的延伸部135ae的第一捆绑线160a’可与第二捆绑线160b位于不同的高度。例如，第一捆绑线160a’可被设置为高于第二捆绑线160b。在这种情况下，第三中间层电介质层162可被设置在第二捆绑线160b和第二中间层电介质层152上，第一捆绑线160a’可设置在第三中间层电介质层162上。在这种情况下，第一捆绑接触柱155a’可穿透第三中间层电介质层162和第二中间层电介质层152以在第一捆绑线160a’和导电垫片146a之间做出连接。
由于第一捆绑线160a’可被设置为高于第二捆绑线160b，因此可减小第二捆绑线160b之间的间隔。这可减小竖直型串组之间的间隔和/或子栅极的线宽，并实现高度集成的三维半导体存储装置。例如，第一捆绑接触柱155a’可通过第二捆绑线160b的侧壁上的衬垫(spacer)(未示出)和/或第一捆绑捆绑接触柱155a’与中间层电介质层162和152之间的孔衬垫(hole spacer)(未示出)与相邻的第二捆绑线160b绝缘。相应地，第一捆绑捆绑接触柱155a’和第二捆绑线160b之间的间隔可以被减小为比根据设计规则的最小间隔还小。
即使在这种情况下，在俯视图中，可以与图4A或4B中示出的第一捆绑线160a的方式相同的方式来设置第一捆绑线160a’。在根据本变型示例的三维半导体存储装置中，第二捆绑线160b的一部分可被设置在如图4C所示的外部区域中。在本变型示例中，第一捆绑线160a’可被设置为高于第二捆绑线160b。可选地，第二捆绑线160b可被设置为高于第一捆绑线160a’。
在上述三维半导体存储装置中，最上面的子栅极135au和135bu以及位于下面的子栅极135a和135b可具有沿着第一方向延伸的线形。可选地，位于最上面的子栅极的下面并位于相同高度的子栅极横向延伸以相互接触，从而形成板形。这将参照附图进行描述。
图6A是示出根据本发明构思的第一实施例的三维半导体存储装置的又一变型示例的立体图。图6B是沿图6A的VI-VI’线截取的截面图。图6C是沿图6A的VII-VII’线截取的截面图。
参照图6A、6B和6C，最上面的子栅极135au和135bu可具有沿着如图1、2A-2E、3中所示的第一方向延伸的线形。多个最上面的第一子栅极135au可在第一子单元区域85a中相互平行地布置。最上面的第一子栅极135au可沿着与第一方向垂直的第二方向相互隔开。最上面的子栅极135au中每一个可具有延伸进入捆绑区域80的延伸部135ae。在附图中，第一方向可以是x-轴，第二方向可以是y-轴。类似地，多个最上面的第二子栅极135bu可在第二子单元区域85b中相互平行地布置。最上面的第二子栅极135bu可沿着第二方向相互隔开。最上面的子栅极135bu中每一个可具有延伸进入捆绑区域80的延伸部135be。
设置在第一子栅极135au下面并位于相同高度的第一子栅极横向延伸为相互接触。由于这个原因，为一板形的第一子栅极235a被设置在每一层上。即，板形的第一子栅极235a可顺序地堆叠在第一子单元区域85a中的基底100上，位于相同高度的多个线形的最上面的第一子栅极135au可被设置在板形的第一子栅极235a上。电介质图案208可被设置在堆叠的第一子栅极235a和135au之间。电介质图案208可为板形。板形的第一子栅极235a的每一个可具有延伸进入捆绑区域80的延伸部235ae。此时，板形的第一子栅极235a的每一个可具有延伸部235ae。延伸部235ae中的每一个可在捆绑区域80中沿第二方向延伸。
类似地，设置在最上面的第二子栅极135bu下面并位于相同高度的第二子栅极横向延伸为相互接触。由于这个原因，板形的第二子栅极235b设置在每一层上。板形的电介质图案208可被设置在堆叠的第二子栅极235b和135bu之间。板形的第二子栅极235b的每一个可具有延伸进入捆绑区域80的延伸部235be。板形的第二子栅极235b的每一个的延伸部235be可在捆绑区域80中沿第二方向延伸。
帽绝缘层125可覆盖延伸部135ae、135be、235ae、和235be。此外，帽绝缘层125可延伸进入第一子单元区域85a和第二子单元区域85b，从而覆盖子栅极135au、135bu、235a和235b。第一竖直型沟道柱(vertical-type channelpillar)115a可顺次穿透帽绝缘层125、堆叠的第一子栅极235a和135au、以及第一子单元区域85a中的电介质图案208。第一竖直型沟道柱115a可与基底100接触。第二竖直型沟道柱115b可顺次穿透帽绝缘层125、堆叠的第二子栅极235b和135bu以及位于第二子单元区域85b中的电介质图案208。第二竖直型沟道柱115b可与基底100接触。
共用源极区域230可形成在阱区102中。阱区102掺杂有第一类型的掺杂物，共用源极区域230掺杂有第二类型的掺杂物。在俯视图中，共用源极区域230可形成在单元阵列区域90的整个表面上。第一竖直型沟道柱115a和第二竖直型沟道柱115b可连接到共用源极区域230。可选地，第一竖直型沟道柱115a和第二竖直型沟道柱115b可穿透共用源极区域230并电连接到阱区102。
第一中间层电介质层137可设置在帽绝缘层125上。第一位线145a和第二位线145b可设置在第一中间层电介质层137上。第一位线145a和第二位线145b分别电连接到第一竖直型沟道柱115a和第二竖直型沟道柱115b的顶端。由于板形子栅极235a的延伸部235ae和板形子栅极235b的延伸部235be，根据本变型示例的三维半导体存储装置可不需要在图1、2A-2E以及图3中的三维半导体存储装置中描述的本地互连件147a和147b。
第二中间层电介质层152可设置在基底100的整个表面上，第一捆绑线160a和第二捆绑线160b可被设置在第二中间层电介质层152上。第一捆绑线160a中的每一个可通过如图1、2A和3中所示的第一捆绑捆绑接触柱115a、导电垫片146a和146b以及接触柱140a和140b而被电连接到最上面的第一子栅极135au和135bu。
由于延伸部235ae和235be的形状而可不需要本地互连件(图1、2A和3中的147a和147b)，因此，设置在捆绑线160b的下面的第二捆绑捆绑接触柱(strapping contact pillar)155b’可通过顺次穿透第二中间层电介质层152、第一中间层电介质层137、帽绝缘层125而被连接到延伸部235ae和235be。
导线150a可被设置在捆绑区域80中，并平行于位线145a和145b延伸。导线150a可通过接触柱143电连接到形成在捆绑区域80中的基底100中的公共源极区域230。导线150a可与位线145a和145b位于相同高度。
可选地，导线可电连接到捆绑区域80中的阱区102。这将参照图6D进行描述。
图6D是沿图6A的VIII-VIII’线截取的截面图，用于解释电连接到图6A的三维半导体存储装置中包含的袋装区域中的基底的顶部的一部分的导线的变形示例。
参照图6D，导线150b可通过位于其下面的接触柱143a电连接到阱区102。阱拾取区域244形成在捆绑区域80的基底100中。阱拾取区域244可通过穿透共用源极区域230与阱区102接触。即，阱拾取区域244的下表面可低于共用源极区域230的下表面。阱拾取区域244掺杂有与阱区102相同的掺杂物。阱拾取区域244的掺杂物浓度可高于阱区102的掺杂物浓度。接触柱143a可通过连续穿透第一中间层电介质层137、帽绝缘层125和缓冲电介质层104而与阱拾取区域244接触。
图7A、8A、9A、10A和11A是沿图1的I-I’线截取的截面图，分别用于解释形成根据本发明构思的第一实施例的三维半导体存储装置的方法。图7B、8B、9B、10B和11B是沿图1的III-III线截取的截面图，分别用于解释形成根据本发明构思的第一实施例的三维半导体存储装置的方法。
参照图7A和7B，可制备具有单元阵列区域90的基底100。单元阵列区域90可包括第一子单元区域85a、捆绑区域80和第二子单元区域85b。可通过将第一类型的掺杂物提供到单元阵列区域90的基底100中来形成阱区102。可通过掺杂离子注入工艺(dopant-ion implantation process)来形成阱区102。在俯视图中，阱区102可形成在单元阵列区域90的整个表面上。
缓冲电介质层104可形成在具有阱区102的基底100上。牺牲层(sacrificial layer)106和电介质层108可交替并重复地形成在缓冲电介质层104上。电介质层108可由相对于牺牲层106具有蚀刻选择性的电介质材料形成。此外，缓冲电介质层104也可由相对于牺牲层106具有蚀刻选择性的材料形成。例如，缓冲电介质层104可由氧化物(例如，热氧化物等)形成。电介质层108可由氧化物(例如，热氧化物等)形成。在这种情况下，牺牲层106可由例如氮化物和/或氮氧化物形成。在牺牲层106和电介质层108的交替堆叠的结构中，最上面的层可以是电介质层108。电介质层108中的最上面的电介质层可形成为比其下面的电介质层厚。
参照图8A和8B，可通过顺次穿透电介质层108、牺牲层106和缓冲电介质层104来形成沟道孔110a和110b，从而暴露基底100。可在第一子单元区域85a中设置多个第一沟道孔110a，可在第二子单元区域85b中设置多个第二沟道孔110b。
沟道半导体层可保形地形成在具有第一沟道孔110a和第二沟道孔110b的基底100上。填充电介质层可形成在沟道半导体层上，以填充第一沟道孔110a和第二沟道孔110b。接着，填充电介质层和沟道半导体层可被平坦化(planarized)，直到暴露出最上面的电介质层。结果，第一竖直型沟道图案115a和填充电介质图案117可形成在第一沟道孔110a中，第二竖直型沟道图案115b和填充电介质图案117可形成在第二沟道孔110b中。第一竖直型沟道图案115a和第二竖直型沟道图案115b的顶端可凹陷为低于最上面的电介质层108。然后，帽半导体图案122可分别形成在沟道孔110a和110b中。
可通过将第二类型的掺杂物离子注入第一竖直型沟道图案115a和第二竖直型沟道图案115b的顶部来形成漏极区域120。此时，第二类型的掺杂物离子也可被注入到帽半导体图案122中。
根据本发明构思的一个实施例，沟道半导体层可形成为填充沟道孔110a和110b。在这种情况下，可不需要填充电介质层，并且第一竖直型沟道图案115a和第二竖直型沟道图案115b可形成为柱形。
捆绑区域80中的电介质层108和牺牲层106可被图案化以形成台阶结构。具有台阶结构的电介质层108和牺牲层106可被形成为在俯视图中为板形。现在将描述形成具有台阶结构的电介质层108和牺牲层106的一个方法。具有开口的掩模图案可形成在捆绑区域80中的最上面的电介质层上。可利用该掩模作为蚀刻掩模来蚀刻最上面的电介质层和最上面的牺牲层。这会使得直接位于最上面的电介质层下面的电介质层暴露出来。接着，可通过各向同性地蚀刻所述掩模图案来加宽所述开口的宽度。由于加宽的开口，可暴露出最上面的电介质层以及直接位于最上面的电阶层下面的电介质层。然后，可使用各向同性地蚀刻的掩模图案作为蚀刻掩模来蚀刻最上面的电介质层、最上面的牺牲层以及直接位于它们下面的电介质层和牺牲层。通过重复地执行这些掩模图案的同向蚀刻以及电介质层和牺牲层的蚀刻，电介质层108和牺牲层106可被形成为具有台阶结构。然而，本发明构思不限于此。可通过其他方式来将捆绑区域80中的电介质层108和牺牲层106形成为具有台阶结构。
帽绝缘层124可形成在捆绑区域80中，以覆盖具有台阶结构的电介质层108和牺牲层106。帽绝缘层124可由相对于牺牲层106具有蚀刻选择性的电介质材料形成。例如，帽绝缘层124可由与电介质层108的材料相同的材料形成。即，帽绝缘层124也可由氧化物形成。在沉积帽绝缘层124之后，其上表面被平坦化。可使用帽半导体图案122作为蚀刻阻挡层(etch stop layer)来将帽绝缘层124平坦化。
根据本发明构思的一个实施例，在形成竖直型沟道图案115a和115b之后，可将捆绑区域80中的电介质层108和牺牲层106形成为具有台阶结构。可选地，在将捆绑区域80中的电介质层108和牺牲层106形成为具有台阶结构并形成帽绝缘层124之后，可形成竖直型沟道图案115a和115b。
参照图9A和9B，通过顺次将电介质层108和牺牲层106图案化，可形成相互隔开的沟槽126，并将沟槽126布置为相互平行，如图9B所示。此时，可在捆绑区域80中将帽绝缘层124、电介质层108和牺牲层106相继图案化。沟槽126中的每一个可延伸为顺次设置在第一子单元区域85a、捆绑区域80以及第二子单元区域85b中。可通过形成沟槽126来形成电介质图案108a，可通过沟槽126的内壁来暴露图案化的牺牲层106。
接着，在沟槽126中暴露的牺牲层106被去除，从而形成空区域(emptyregion)128。空区域128中的每一个可以是去除了牺牲层106的区域。通过空区域128暴露竖直型沟道图案115a和115b的侧壁的多个部分。由于牺牲层106被形成为在捆绑区域80中具有台阶结构，第一子单元区域85a中的空区域128中每一个可具有延伸进入捆绑区域80的延伸部。此外，第二子单元区域85b中的空区域128的每一个可具有延伸进入捆绑区域80的延伸部。
参照图10A和10B，数据存储层132可保形地形成在具有空区域128的基底100上。数据存储层132中的隧道电介质层可包括热氧化物层，所述热氧化物层是通过在由空区域128暴露出的竖直型沟道图案115a和115b上进行热氧化处理而形成的。可选地，数据存储层132中的隧道电介质层可包括通过原子层沉积(atomic layer deposition)形成的氧化物层。例如，可通过具有良好的台阶覆盖特性(good step coverage)的化学气相沉积和/或原子层沉积来形成数据存储层132中包含的电荷存储层和阻挡电介质层。
栅极导电层135可形成在数据存储层132上以填充空区域128。如图10B所示，栅极导电层135可填充沟槽126。栅极导电层135可被平坦化，直到暴露出设置在最上面的电介质图案上的数据存储层132。根据本发明构思的一个实施例，暴露在最上面的电介质图案108a上的数据存储层132可被蚀刻，直到暴露出最上面的电介质图案108a。根据本发明构思的一个实施例，栅极导电层135完全填充空区域128，但是可部分填充沟槽126。
参照图11A和11B，位于空区域128外部的栅极导电层被去除。因此，子栅极135a、135b和135bu可形成在空区域128中。由于空区域128具有延伸进入捆绑区域80中的延伸部，堆叠的第一子栅极135a和135au中的每一个具有延伸进入捆绑区域80的延伸部。此外，堆叠的第二子栅极135b和135bu中的每一个具有延伸进入捆绑区域80的延伸部。
接着，可形成图11B中示出的设备绝缘图案136以填充各个沟槽126。第一中间层电介质层137可形成在具有设备绝缘图案136的基底100上。然后，可形成接触柱139、140a、140b、141和143。可在第一中间层电介质层137上形成参照图1、2A至2E以及图3描述的位线145a和145b、导电垫片146a和146b以及本地互连件147a和147b。可在位线145a和145b、导电垫片146a和146b以及本地互连件147a和147b上形成第二中间层电介质层152。
接着，可形成参照图1、2A-2E以及图3描述的捆绑接触柱155a和155b以及捆绑线160a和160b。因此，可实现参照图1、2A-2E以及图3描述的三维半导体存储装置。
可通过分别修改导电垫片146a和146b、捆绑接触柱155a和155b以及捆绑线160a和160b来实现图4A至4D中示出的半导体存储装置。
同时，将参照图6A至6C来简要描述形成图6A至6C中示出的三维半导体存储装置的方法。
参照图6A至6C，阱区102形成在基底100中，共用源极区域230可形成在阱区102中。缓冲电介质层104可形成在基底100上。栅极导电层和电介质层可交替并重复地形成在缓冲电介质层104上，捆绑区域80中的栅极导电层和电介质层可被图案化以形成台阶结构。此时，板形的第一子栅极235a可形成在第一子单元区域85a上，板形的第二子栅极235b可形成在第二子单元区域85b上。此时，设置在第一子单元区域85a和第二子单元区域85b上方的最上面的栅极导电图案不包含在板形的第一子栅极235a和第二子栅极235b中。最上面的栅极导电图案可被图案化，从而形成多个最上面的第一子栅极135au和最上面的第二子栅极135bu。接着，可形成帽绝缘层125，然后在第一子栅极135a和135au以及第二子栅极135b和135bu中形成沟道孔。可在沟道孔中形成数据存储层132，然后可去除沟道孔的底部上的数据存储层132。然后，可在沟道孔中形成第一竖直型沟道图案115a和第二竖直型沟道图案115b。
接着，可按照与参照图11A和11B描述的类似的方式形成第一中间层电介质层137、位线145和145b、导线150a、第二中间层电介质层152、捆绑线160a和160b。结果，可实现图6A至6C中描述的三维半导体存储装置。
第二实施例
相同的标号被用于标注与本发明构思的第一实施例中的部件相同的部件，并且为了简明起见，将省略相同部件的描述。
图12是示出根据本发明构思的第二实施例的单位半导体存储装置的立体图。图13是图12中示出的三维半导体存储装置的俯视图。图14是示出根据本发明构思的第二实施例的三维半导体存储装置的一个变型示例的俯视图。
参照图12和13，三维半导体存储装置可包括参照图1、2A-2E以及图3描述的竖直型串组、导线150a、位线145a和145b、本地互连件147a和147b以及第二中间层电介质层152。可在捆绑区域80中设置多个互连件260a和260b。互连件260a和260b可由与参照图1和3描述的捆绑线160a和160b的材料相同的材料形成。互连件260a和260b可位于相同的高度。
互连件260a和260b可为串互连件(string interconnection)260a和级互连件(level interconnection)260b。串互连件260a中的每一个可通过接触柱155a电连接到位于每个竖直型串组中的最上面的第一子栅极135au的延伸部135ae和第二子栅极135bu的延伸部135be。级互连件260b中的每一个可电连接到位于同一高度的延伸部135ae和135be，所述延伸部135ae和135be分别为位于最上面的第一子栅极135au下面的第一子栅极135a的延伸部和位于第二子栅极135bu的下面的第二子栅极135b的延伸部。可通过接触柱155b、第一本地互连件147a和第二本地互连件147b来将级互连件260b中的每一个电连接到位于同一高度的子栅极135a和135b的延伸部135ae和135be。
由于设置在捆绑区域80中的互连件260a和260b，第一子单元区域85a的第一子栅极135a和135au可分别电连接到第二子单元区域85b的第二子栅极135b和135bu。如上所述，导线150a可设置在捆绑区域80中。导线150a可电连接到共用源极区域130。因此，根据本发明构思的本实施例的三维半导体存储装置可包括用于将捆绑区域80中的共用源极区域130进行捆绑(strapping)的导线150a以及用于在第一子栅极和第二子栅极之间进行电连接的互连件260a和260b。
在图12和13中示出的三维半导体存储装置，导线150a可由电连接到图2F中示出的阱区102的导线150b代替。
互连件260a和260b可沿着第一方向相互平行地延伸，导线150a可沿着垂直于第一方向的第二方向延伸。互连件260a和260b可交叉跨过导线150a。即，互连件260a和260b可被设置得高于导线150a。如图12和13所示，互连件260a和260b在第一方向上可具有相同的长度。
可选地，如图14中所示，串互连件260a在第一方向上可具有相同的长度，而级互连件260b’在第一方向上的长度可互不相同。
根据本发明构思的第二实施例，三维半导体存储装置可包括用于将共用源极区域捆绑为单元阵列区域的导线以及用于对阱区进行拾取的导线。这将参照附图进行描述。
图15是示出根据本发明构思第二实施例的三维半导体存储装置另一变型示例的俯视图。
参照图15，根据该变型示例的三维半导体存储装置可包括具有图4D中示出的第一子单元区域85a、第二子单元区域85b、第三子单元区域85c、第一捆绑区域80和第二捆绑区域80a。此外，根据该变型示例的三维半导体存储装置可包括图4D中示出的第一子栅极、第二子栅极、第三子栅极、第一位线145a、第二位线145b、第三位线145c、第一本地互连件147a、第二本地互连件147b、第三本地互连件147c、第四本地互连件147d。
第一互连件260a和260b可设置在第一捆绑区域80中。第一互连件260a和260b可沿着第一方向相互平行地延伸。第一互连件260a和260b可以是第一串互连件260a和第一级互连件260b。第一互连件260a和260b可与参照图12和13所描述的互连件相同。第一级互连件260b可由图13中示出的级互连件260b’替代。第一导线150a可设置在第一捆绑区域80中。第一导线150a可电连接到共用源极区域并沿着与第一方向垂直的第二方向延伸。
第二导线150b可设置在第二捆绑区域80a中。第二导线150b可电连接到阱区并平行于第一导线150a延伸。第二互连件262a和262b可以设置在第二捆绑区域80a中。第二互连件262a和262b可以是第二串互连件262a和第二级互连件262b。第二串互连件262a中的每一个可以电连接到每个竖直型串组中包含的最上面的第二子栅极135bu的第二延伸部135bel以及最上面的第三子栅极135cu的第三延伸部135ce。第二级互连件262b中的每一个可电连接到第二子栅极的延伸部135bel和第三子栅极的延伸部135ce，所述第二子栅极和第三子栅极设置在最上面的第二子栅极135bu和第三子栅极135cu下面并位于相同高度。第二级互连件262b的每一个可电连接到第三本地互连件147c和第四本地互连件147d。
第二互连件262a和262b可由与第一互连件260a和260b的材料相同的材料形成，并且可与第一互连件260a和260b设置在相同高度。第一互连件260a和260b与第二互连件262a和262b隔开。
同时，在图12和13中示出的互连件260a和260b可位于相同高度。可选地，一部分互连件可与另外的互连件位于互不相同的高度。
图16是示出根据本发明构思的第二实施例的三维半导体存储装置的又一变型示例的立体图。
参照图16，串互连件260a’可与级互连件260b位于不同的高度。如图16中所示，例如，串互连件260a’的位置可高于级互连件260b。根据本发明构思的一个实施例，级互连件260b可被设置为高于串互连件260a’。
可以各种类型的半导体封装来实现根据上面的描述的实施例的三维半导体存储装置。例如，根据本发明构思的实施例的三维半导体存储装置可以以下述方式封装，例如，层叠封装(PoP)、球栅阵列封装(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中裸芯片、晶圆形式裸芯片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四周扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形封装集成电路(SOIC)、窄节距小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、或晶圆级工艺堆叠封装(WSP)。安装有根据本发明构思的实施例的三维半导体存储装置的封装还可包括例如控制器和/或逻辑装置，用于控制三维半导体存储装置。
图17是示出包括根据本发明构思的实施例的三维半导体存储装置的电子系统的框图。
参照图17，电子系统1100可包括控制器1110、输入/输出装置(I/O)1120、存储装置1130、接口1140、总线1150。控制器1110、I/O装置1120、存储装置1130、和/或接口1140可通过总线1150相互连接。总线1150对应于数据的传送路径。
控制器1110包括微处理器、数字信号处理器、微控制器以及执行类似功能的逻辑装置中的至少一种。I/O装置1120可包括键座(key pad)、键盘或显示装置。存储装置1130可存储数据和/或命令等。存储装置1130可包括上面实施例中描述的三维半导体存储装置。存储装置1130还可包括其他类型的半导体存储装置(例如，DRAM装置和/或SRAM装置)。接口1140执行将数据发送到通信网络或从通信网络接收数据的功能。接口1140可以有线形式或无线形式实现。例如，接口1140可包括天线或无线/有线收发器。即使未示出，但是电子系统1100还可包括可运行的存储装置，例如，高速DRAM和/或高速SRAM，用于改善控制器1110的操作。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络浏览板、无线电话、移动电话、数字音乐播放器、存储卡、或任何能够在无线环境中进行信息发送和/或接收的电子装置。
图18是示出包括根据本发明构思的实施例的三维半导体存储装置的存储卡的框图。
参照图18，存储卡1200包括存储装置1210。存储装置1210可包括在上面描述的本发明构思的实施例中公开的三维半导体存储装置中的至少一种。存储装置1210还可包括其他类型的半导体存储装置(例如，DRAM和/或SRAM装置)。存储卡1200可包括存储器控制器1220，用于控制在主机和存储装置1210之间的数据交换。
存储器控制器1220可包括处理单元1222，用于控制存储卡的总操作。存储器控制器1220可包括用于处理单元1222的操作存储器的SRAM 1221。存储器控制器1220还可包括主机接口1223和存储器接口1225。主机接口1223可具有用于在存储卡1200和主机之间交换数据的协议。存储器接口1225可将存储器控制器1220连接到存储器装置1210。存储器控制器1220还可包括误差校正编码块(Ecc)1224。误差校正编码块1224可检测并校正从存储装置1210读取的数据的误差。即使未示出，但是，存储卡1200还可包括存储用于与主机接口的代码数据的ROM装置。存储卡1200可被用作存储卡的便携式数据。可选地，存储卡1200可被实现为固态盘(SSD)，代替计算机系统的硬盘驱动器。
根据上面的描述的三维半导体存储装置，互连件被电连接到设置在捆绑区域中的堆叠的子栅极的延伸部。由于这个原因，子栅极之间的阻抗可被减小，操作电压可被快速地提供给子栅极。结果，可实现可靠性得到改善并且运行速度高的三维半导体存储装置。
上面的描述的内容应该被理解为解释性的，而非限制性的，权利要求覆盖所有的这种变型、增加或其他实施例，这些变型、增加或其他实施例落入本发明构思的精神和范围内，本发明的精神和范围由对权利要求及其等同物的最宽的可能解释所确定，不应该受限于前面的详细描述。

Claims (29)

1.一种三维半导体存储装置，包括：
基底，包括单元阵列区域，所述单元阵列区域包括一对子单元区域以及位于所述一对子单元区域之间的捆绑区域；
多个子栅极，在每个子单元区域中顺次堆叠在基底上，每个子栅极包括横向延伸进入捆绑区域的延伸部；
竖直型沟道图案，在所述一对子单元区域的每一个中顺次穿透所述堆叠的子栅极；
互连件，分别电连接到堆叠的子栅极的延伸部，所述互连件至少包括位于相同高度的第一互连件和多个第二互连件，所述第一互连件电连接到所述多个子栅极的最上面的一个子栅极的延伸部，多个第二互连件的每一个电连接到所述多个子栅极中位于最上面的子栅极的下面的子栅极。
2.如权利要求1所述的三维半导体存储装置，其中，堆叠的子栅极的延伸部为台阶结构的形状。
3.如权利要求1所述的三维半导体存储装置，还包括：
数据存储层，设置在竖直型沟道图案和子栅极之间；
位线，电连接到竖直型沟道图案的顶端，其中，互连件延伸进入子单元区域，并交叉越过所述位线。
4.如权利要求1所述的三维半导体存储装置，还包括：
数据存储层，设置在竖直型沟道图案和子栅极之间；
导线，电连接到基底的顶表面的一部分上，并沿着与互连件的纵长方向垂直的方向延伸，
其中，互连件设置在捆绑区域中。
5.一种三维半导体存储装置，包括：
基底，包括单元阵列区域，所述单元阵列区域包括第一子单元区域、第二子单元区域、以及位于所述第一子单元区域和第二子单元区域之间的捆绑区域；
多个第一子栅极，在第一子单元区域中顺次堆叠在基底上，每个第一子栅极包括横向延伸进入捆绑区域的延伸部；
多个第二子栅极，在第二子单元区域中顺次堆叠在基底上，每个第二子栅极包括横向延伸进入捆绑区域的延伸部；
第一竖直型沟道图案和第二竖直型沟道图案，所述第一竖直型沟道图案穿透第一子单元区域内堆叠的第一子栅极，第二竖直型沟道图案穿透第二子单元区域内堆叠的第二子栅极；
第一位线和第二位线，分别电连接到第一竖直型沟道图案的顶端和第二竖直型沟道图案的顶端，所述第一位线和第二位线相互平行；
多条捆绑线，捆绑线中的每一个电连接到位于相同高度的第一子栅极的延伸部和第二子栅极的延伸部，
其中，堆叠的第一子栅极、堆叠的第二子栅极、第一竖直型沟道图案、第二竖直型沟道图案包括在竖直型串组中，
其中，在单元阵列区域内，竖直型串组被设置为多个，
其中，捆绑线包括多条第一捆绑线和多条第二捆绑线，
第一捆绑线中的每一个被电连接到位于各个竖直型串组内的最上面的第一子栅极的延伸部以及最上面的第二子栅极的延伸部，
第二捆绑线中的每一个被电连接到位于相同高度并且位于各个竖直型串组内的最上面的第一子栅极的延伸部下面的第一子栅极的延伸部以及位于最上面的第二子栅极的延伸部下面的第二子栅极的延伸部。
6.如权利要求5所述的三维半导体存储装置，其中，每个竖直型串组中，堆叠的第一子栅极的延伸部为台阶结构形状，堆叠的第二子栅极的延伸部为台阶结构的形状。
7.如权利要求5所述的三维半导体存储装置，还包括：
第一本地互连件和第二本地互连件，设置在捆绑区域内并平行于第一位线和第二位线，
其中，第一本地互连件中的每一个电连接到位于相同高度并位于最上面的第一子栅极下面的第一子栅极的延伸部，
第二本地互连件中的每一个电连接到位于相同高度并位于最上面的第二子栅极下面的第二子栅极的延伸部，
第二捆绑线的每一个电连接到第一本地互连件和第二本地互连件，所述第一本地互连件和第二本地互连件电连接到位于相同高度的第一子栅极的延伸部和第二子栅极的延伸部。
8.如权利要求7所述的三维半导体存储装置，其中，第一本地互连件和第二本地互连件与第一位线和第二位线位于相同的高度。
9.如权利要求5所述的三维半导体存储装置，其中，第一捆绑线和第二捆绑线位于相同高度。
10.如权利要求5所述的三维半导体存储装置，其中，第一捆绑线与第二捆绑线位于不同高度。
11.如权利要求5所述的三维半导体存储装置，其中，第一捆绑线以相等的间隔设置，
一个或多条第二捆绑线设置在彼此相邻的一对第二捆绑线之间。
12.如权利要求5所述的三维半导体存储装置，其中，第一捆绑线包括多个线组，
线组中的每一个被构造为具有以第一间隔相互隔开的一对捆绑线；
所述多个线组以比第一间隔小的第二间隔相互隔开，
设置在彼此相邻的线组之间的第二捆绑线的数量小于设置在以第一间隔相互隔开的一对第一捆绑线之间的第二捆绑线的数量。
13.如权利要求5所述的三维半导体存储装置，其中，第一捆绑线中的至少一个不与电连接到所述第一捆绑线中的至少一个的最上面的第一子栅极和最上面的第二子栅极重叠。
14.如权利要求5所述的三维半导体存储装置，其中，所述基底还包括位于单元阵列区域一侧的外部区域，一部分第二捆绑线位于所述外部区域内。
15.如权利要求5所述的三维半导体存储装置，还包括：
数据存储层，设置在第一竖直型沟道图案和堆叠的第一子栅极之间，以及第二竖直型沟道图案和堆叠的第二子栅极之间；
电介质图案，设置在堆叠的第一子栅极之间和堆叠的第二子栅极之间；
阱区，形成在单元阵列区域的基底中，并掺杂有第一类型的掺杂物；
漏极区域，形成在第一竖直型沟道图案和第二竖直型沟道图案的顶部中，并掺杂有第二类型的掺杂物；
共用源极区域，形成在阱区中并掺杂有第二类型的掺杂物。
16.如权利要求15所述的三维半导体存储装置，还包括：
位于捆绑区域内的导线，所述导线与第一位线和第二位线平行，并电连接到基底的顶表面的一部分上。
17.如权利要求16所述的三维半导体存储装置，其中，共用源极区域延伸设置在第一子单元区域、捆绑区域和第二子单元区域内；
导线电连接到位于捆绑区域的基底中的共用源极区域的一部分上。
18.如权利要求16所述的三维半导体存储装置，其中，导线电连接到位于捆绑区域的基底中的阱区的一部分上。
19.如权利要求16所述的三维半导体存储装置，其中，导线与第一位线和第二位线位于相同高度。
20.一种三维半导体存储装置，包括：
基底，包括单元阵列区域，所述单元阵列区域包括第一子单元区域、第二子单元区域、以及设置所述第一子单元区域和第二子单元区域之间的第一捆绑区域；
多个第一子栅极，在第一子单元区域中顺次堆叠在基底上，每个第一子栅极包括横向延伸进入第一捆绑区域的延伸部；
多个第二子栅极，在第二子单元区域中顺次堆叠在基底上，每个第二子栅极包括横向延伸进入第一捆绑区域的延伸部；
第一竖直型沟道图案和第二竖直型沟道图案，所述第一竖直型沟道图案穿透第一子单元区域内堆叠的第一子栅极，第二竖直型沟道图案穿透第二子单元区域内堆叠的第二子栅极；
第一导线，设置在第一捆绑区域内，并电连接到第一捆绑区域内的基底的顶表面的一部分上；
多个第一互连件，设置在第一捆绑区域内，并沿着与第一导线的纵长方向垂直的方向相互平行地延伸，多个第一互连件中的每一个电连接到位于相同高度的第一子栅极的延伸部和第二子栅极的延伸部。
21.如权利要求20所述的三维半导体存储装置，其中，堆叠的第一子栅极的延伸部的形状为台阶结构，堆叠的第二子栅极的延伸部的形状的为台阶结构。
22.如权利要求20所述的三维半导体存储装置，其中，第一互连件位于同一高度。
23.如权利要求20所述的三维半导体存储装置，其中，电连接到最上面的第一子栅极的延伸部和最上面的第二子栅极的延伸部的第一互连件与其他互连件位于不同高度。
24.如权利要求20所述的三维半导体存储装置，还包括：
数据存储层，设置在第一竖直型沟道图案和堆叠第一子栅极之间以及第二竖直型沟道图案和堆叠的第二子栅极之间；
电介质图案，设置在堆叠的第一子栅极之间以及堆叠的第二子栅极之间；
阱区，形成在单元阵列的基底中，并掺杂有第一类型的掺杂物；
漏极区域，形成在第一竖直型沟道图案和第二竖直型沟道图案的顶部中，并掺杂有第二类型的掺杂物；
第一位线和第二位线，分别电连接到第一竖直型沟道图案和第二竖直型沟道图案的漏极区域，并平行于第一导线；
共用源极区域，形成在阱区内，并掺杂有第二类型的掺杂物。
25.如权利要求24所述的三维半导体存储装置，其中，第一导线被电连接到位于第一捆绑区域的基底内的阱区的一部分。
26.如权利要求24所述的三维半导体存储装置，其中，共用源极区域延伸而设置在第一子单元区域、第一捆绑区域和第二子单元区域内；
第一导线电连接到位于第一捆绑区域的基底内的共用源极区域的一部分。
27.如权利要求26所述的三维半导体存储装置，其中，单元阵列区域还包括设置在第二子单元区域一侧的第三子单元区域以及设置在第二子单元区域和第三子单元区域之间的第二捆绑区域；
堆叠的第二子栅极中的每一个还包括横向延伸进入第二捆绑区域的延伸部；
所述三维半导体存储装置还包括：
多个第三子栅极，顺序堆叠在第三子单元区域上，所述第三子栅极中的每一个具有横向延伸进入第二捆绑区域的延伸部；
第三竖直型沟道图案，顺次穿透堆叠的第三子栅极；
第二导线，设置在第二捆绑区域内，并且平行于第一导线，所述第二导线电连接到位于第二捆绑区域的基底中的阱区的一部分；
多个第二互连件，设置在第二捆绑区域内，沿着与第二导线的纵长方向垂直的方向相互平行地延伸，第二互连件中的每一个电连接到第二捆绑区域内的位于相同高度的第二子栅极的延伸部和第三子栅极的延伸部。
28.如权利要求27所述的三维半导体存储装置，其中，第一导线和第二导线与第一位线和第二位线位于相同的高度。
29.如权利要求27所述的三维半导体存储装置，其中，第一互连件和第二互连件位于高于第一导线和第二导线的高度。
CN201010551986.3A 2009-11-17 2010-11-17 三维半导体存储装置 Active CN102110690B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090110975A KR101624975B1 (ko) 2009-11-17 2009-11-17 3차원 반도체 기억 소자
KR10-2009-0110975 2009-11-17

Publications (2)

Publication Number Publication Date
CN102110690A CN102110690A (zh) 2011-06-29
CN102110690B true CN102110690B (zh) 2015-04-01

Family

ID=44010653

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010551986.3A Active CN102110690B (zh) 2009-11-17 2010-11-17 三维半导体存储装置

Country Status (3)

Country Link
US (2) US8395190B2 (zh)
KR (1) KR101624975B1 (zh)
CN (1) CN102110690B (zh)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101825534B1 (ko) * 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
US8963231B2 (en) * 2011-03-29 2015-02-24 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
US8945996B2 (en) * 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
JP2012244180A (ja) * 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8593869B2 (en) 2011-07-27 2013-11-26 Micron Technology, Inc. Apparatuses and methods including memory array and data line architecture
KR20130019644A (ko) * 2011-08-17 2013-02-27 삼성전자주식회사 반도체 메모리 장치
KR20130022227A (ko) * 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20130026683A (ko) * 2011-09-06 2013-03-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR101892245B1 (ko) * 2011-10-17 2018-08-29 삼성전자주식회사 3차원 반도체 기억 소자
US8792263B2 (en) 2011-12-22 2014-07-29 Micron Technology, Inc. Apparatuses and methods including memory with top and bottom data lines
US8987787B2 (en) * 2012-04-10 2015-03-24 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US8609536B1 (en) 2012-07-06 2013-12-17 Micron Technology, Inc. Stair step formation using at least two masks
KR101989514B1 (ko) 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN103594452B (zh) * 2012-08-13 2016-05-25 旺宏电子股份有限公司 半导体多层结构及其制造方法
KR101970941B1 (ko) * 2012-08-20 2019-08-13 삼성전자 주식회사 3차원 비휘발성 메모리 장치 및 그 제조 방법
US8780631B2 (en) 2012-08-21 2014-07-15 Micron Technology, Inc. Memory devices having data lines included in top and bottom conductive lines
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
KR101965602B1 (ko) 2012-10-16 2019-04-04 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20140109741A (ko) * 2013-03-06 2014-09-16 에스케이하이닉스 주식회사 수직형 반도체 장치 및 제조 방법과 그 동작 방법
JP2014192243A (ja) 2013-03-26 2014-10-06 Toshiba Corp 半導体記憶装置
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
KR102039600B1 (ko) * 2013-08-16 2019-11-01 에스케이하이닉스 주식회사 반도체 메모리 장치
US9070447B2 (en) * 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
KR102122364B1 (ko) * 2013-11-05 2020-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
WO2015066794A1 (en) * 2013-11-08 2015-05-14 Conversant Intellectual Property Management Inc. A three-dimensional nonvolatile memory cell structure with upper body connection
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
MY171261A (en) 2014-02-19 2019-10-07 Carsem M Sdn Bhd Stacked electronic packages
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US9224747B2 (en) * 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
KR102094470B1 (ko) 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8947931B1 (en) * 2014-06-13 2015-02-03 Sandisk Technologies Inc. Memory module
TWI566365B (zh) * 2014-07-07 2017-01-11 旺宏電子股份有限公司 接觸結構及形成方法以及應用其之回路
US9412749B1 (en) * 2014-09-19 2016-08-09 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
US9627367B2 (en) 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
CN105762115B (zh) * 2014-12-18 2018-12-21 中芯国际集成电路制造(上海)有限公司 存储器件的形成方法
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
US10211150B2 (en) * 2015-09-04 2019-02-19 Macronix International Co., Ltd. Memory structure
CN106505068B (zh) * 2015-09-06 2019-09-24 旺宏电子股份有限公司 存储器结构
KR102453709B1 (ko) * 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치
US9853047B2 (en) * 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR102550575B1 (ko) * 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
TWI654747B (zh) * 2016-09-12 2019-03-21 日商東芝記憶體股份有限公司 Semiconductor memory device
US9679913B1 (en) * 2016-11-04 2017-06-13 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
KR102508918B1 (ko) * 2016-12-22 2023-03-10 삼성전자주식회사 수직형 반도체 소자
US9853038B1 (en) 2017-01-20 2017-12-26 Sandisk Technologies Llc Three-dimensional memory device having integrated support and contact structures and method of making thereof
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
US9953992B1 (en) * 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
KR102373616B1 (ko) * 2017-07-06 2022-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
CN107731823A (zh) * 2017-08-23 2018-02-23 长江存储科技有限责任公司 制造三维存储器的后栅工艺
JP6948892B2 (ja) * 2017-09-19 2021-10-13 キオクシア株式会社 半導体記憶装置
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
KR102508522B1 (ko) * 2017-11-09 2023-03-10 삼성전자주식회사 3차원 반도체 메모리 소자 및 이의 전기적 불량 판별 방법
US10269625B1 (en) 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures
US10727248B2 (en) 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10903230B2 (en) 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10304852B1 (en) 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10971507B2 (en) 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
KR102624519B1 (ko) * 2018-04-25 2024-01-12 삼성전자주식회사 수직형 메모리
US10672775B2 (en) * 2018-05-25 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having strap cell
EP3815133B1 (en) 2018-10-09 2023-07-05 Yangtze Memory Technologies Co., Ltd. Inter-deck plug in three-dimensional memory device and method for forming same
CN109461736A (zh) * 2018-10-26 2019-03-12 长江存储科技有限责任公司 浮栅存储器件及其控制方法、3d存储器件与2d存储器件
US20200152650A1 (en) * 2018-11-08 2020-05-14 Intel Corporation Memory device with a split staircase
KR20200106785A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210137133A (ko) 2020-01-21 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자의 상호연결 구조체
KR102578436B1 (ko) * 2021-01-12 2023-09-14 한양대학교 산학협력단 Igzo 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리
US20230010799A1 (en) * 2021-07-12 2023-01-12 Micron Technology, Inc. Microelectronic devices with active source/drain contacts in trench in symmetrical dual-block structure, and related systems and methods
KR20230020366A (ko) * 2021-08-03 2023-02-10 어플라이드 머티어리얼스, 인코포레이티드 3d 메모리를 위한 선택 게이트 구조 및 제조 방법
US20230067814A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Methods of forming microelectronic devices including tiered stacks including conductive structures isolated by slot structures, and related microelectronic devices and electronic systems
US20240015963A1 (en) * 2022-07-07 2024-01-11 Sandisk Technologies Llc Three-dimensional memory device including variable thickness semiconductor channels and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101409291A (zh) * 2007-10-03 2009-04-15 株式会社东芝 非易失性半导体存储装置以及控制非易失性半导体存储装置的方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3724065A (en) 1970-10-01 1973-04-03 Texas Instruments Inc Fabrication of an insulated gate field effect transistor device
US5403435A (en) 1992-01-23 1995-04-04 Micron Technology, Inc. Process for selectively etching integrated circuit devices having deep trenches or troughs or elevated features with re-entrant profiles
JPH1093038A (ja) 1996-09-13 1998-04-10 Matsushita Electron Corp 半導体記憶装置およびその製造方法
JP3519583B2 (ja) * 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
TW404070B (en) * 1999-02-02 2000-09-01 Nat Science Council Poly-silicon thin film transistor process
KR100304710B1 (ko) * 1999-08-30 2001-11-01 윤종용 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자
EP1271652A3 (en) * 2001-06-22 2004-05-06 Fujio Masuoka A semiconductor memory and its production process
TW578274B (en) * 2003-01-17 2004-03-01 Nanya Technology Corp Vertical flash memory cell with tip-shape floating gate and method therefor
JP4190940B2 (ja) * 2003-05-13 2008-12-03 エルピーダメモリ株式会社 半導体装置の製造方法
KR100641365B1 (ko) * 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
JP4969059B2 (ja) 2005-06-06 2012-07-04 三菱電機株式会社 生産日程計画方法
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100810443B1 (ko) 2006-05-25 2008-03-07 (주)글로벌코센테크 화학적 기상 반응 방법을 이용한 흑연에 내산화성을 갖게하는 방법 및 그 제조물
KR100707217B1 (ko) 2006-05-26 2007-04-13 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8686490B2 (en) 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
JP4939955B2 (ja) 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP2009224612A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP2009266946A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5253875B2 (ja) 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5230274B2 (ja) 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
US7994011B2 (en) 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR101495806B1 (ko) 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR101551901B1 (ko) 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101527195B1 (ko) * 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
JP5395460B2 (ja) 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US8026544B2 (en) * 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101584113B1 (ko) 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8569829B2 (en) * 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5504053B2 (ja) * 2010-05-27 2014-05-28 株式会社東芝 半導体装置及びその製造方法
JP2012009701A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
US8193054B2 (en) * 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2012054345A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 三次元不揮発性半導体メモリ
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP2012227326A (ja) 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101409291A (zh) * 2007-10-03 2009-04-15 株式会社东芝 非易失性半导体存储装置以及控制非易失性半导体存储装置的方法

Also Published As

Publication number Publication date
KR20110054361A (ko) 2011-05-25
US8603906B2 (en) 2013-12-10
KR101624975B1 (ko) 2016-05-30
US20110115010A1 (en) 2011-05-19
US8395190B2 (en) 2013-03-12
US20130171806A1 (en) 2013-07-04
CN102110690A (zh) 2011-06-29

Similar Documents

Publication Publication Date Title
CN102110690B (zh) 三维半导体存储装置
US10978479B2 (en) Three-dimensional semiconductor memory devices
CN102194826B (zh) 三维半导体存储装置及其形成方法
CN101740579B (zh) 垂直型半导体器件
CN111048469B (zh) 半导体器件
US8592912B2 (en) Semiconductor device and method of fabricating the same
CN102097387B (zh) 制造非易失性存储器的方法
CN102456675B (zh) 三维半导体器件
US8440531B2 (en) Methods of forming semiconductor memory devices having vertically stacked memory cells therein
CN101847602B (zh) 半导体存储器件以及形成半导体存储器件的方法
KR101487966B1 (ko) 3차원 반도체 메모리 장치
CN103490008A (zh) 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN102403267A (zh) 半导体器件及其制造方法
KR20120041009A (ko) 3차원 반도체 기억 소자 및 그 제조 방법
KR102031179B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR101866997B1 (ko) 반도체 장치 및 그 제조 방법
KR101774477B1 (ko) 3차원 반도체 기억 소자
CN114171531A (zh) 半导体存储器装置和制造该半导体存储器装置的方法
CN102163548A (zh) 制作半导体器件的方法
KR101826217B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법
KR101807252B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법
CN117355140A (zh) 半导体存储器装置及半导体存储器装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant