CN102163548A - 制作半导体器件的方法 - Google Patents

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Abstract

一种制作半导体器件的方法，包括：在衬底上交替且重复地堆叠牺牲层和第一绝缘层；形成穿通所述牺牲层和所述第一绝缘层的开口；以及在所述开口的侧壁上形成隔离物，其中，所述开口的底部表面没有所述隔离物。在所述开口中形成半导体层。还披露了相关的器件。

Description

制作半导体器件的方法
相关申请的交叉引用
本专利申请要求于2010年2月22日提交的No.10-2010-0015842韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部并入本申请中。
技术领域
本发明涉及制作半导体器件的方法。
背景技术
半导体器件集成度的快速提高已推动电子业向前发展。半导体器件的集成度，即，在半导体衬底的给定平坦区域中可以形成的半导体器件的密度，在确定产品价格时充当重要因素。也就是说，更高的集成度可以使半导体存储器器件的产品价格降低。因此，对半导体存储器件的更高集成度的需求正持续增长。
半导体器件的集成度主要由特征尺寸决定，即，主要由可以使用已知制造技术而获得的图案的精细度来决定。特征尺寸直接影响半导体衬底中被诸如单位存储器单元的电子器件所占据的平坦区域。可以实现的特征尺寸极大地受可用的微图案形成技术的水平所影响。要减小特征尺寸可能会需要使用极其昂贵的半导体设备和/或难以执行的半导体制作工艺。
发明内容
本发明构思的实施例提供用于制作半导体器件的方法。所述方法包括在衬底上交替且重复地堆叠牺牲层和绝缘层，形成穿通所述牺牲层和所述绝缘层的开口，以及在所述开口的侧壁上形成隔离物(spacer)，其中，所述开口的底部表面没有所述隔离物。在所述开口中形成半导体层。
所述隔离物可能形成在所述开口的底部上，所述方法可以进一步包括：蚀刻所述隔离物，以暴露在所述隔离物下面的所述开口的底部表面，同时留下所述隔离物的在所述开口的侧壁上的部分。蚀刻所述隔离物可以包括执行所述衬底的预清洗。
在一些实施例中，在形成所述隔离物之前，可以在所述开口的底部表面上形成氧化物层，并且可以在所述氧化物层的边缘形成所述隔离物。可以通过蚀刻而去除所述氧化物层的至少一部分。
在一些实施例中，所述氧化物层可以包括本征氧化物层。
在又一些实施例中，可以通过蚀刻而完全去除所述氧化物层。
在又一些实施例中，所述蚀刻可以包括各向同性蚀刻。
在又一些实施例中，在蚀刻所述隔离物之后，所述氧化物层的被设置在所述隔离物与所述开口的底部表面的边缘之间的部分可以保持完整无缺。
在又一些实施例中，所述方法可以进一步包括：在所述开口中形成半导体层之后，顺次对所述牺牲层和所述绝缘层进行图案化，以形成对交替且重复地堆叠的牺牲图案和绝缘图案进行限定的沟槽；去除暴露于所述沟槽的所述牺牲图案，以形成凹进区；在所述凹进区中形成信息存储层；以及形成分别填充所述凹进区的栅极。
在又一些实施例中，所述隔离物的形成可以包括：在具有所述开口的所述衬底上共形地形成隔离物前驱层，并且各向异性地蚀刻所述隔离物前驱层。
在又一些实施例中，所述隔离物可以与被所述开口暴露的所述牺牲层的侧壁和所述绝缘层的侧壁相接触。
在又一些实施例中，所述隔离物可以由半导体材料形成。
在其他实施例中，所述隔离物和所述半导体层可以为无定形态，并且所述方法可以进一步包括使所述隔离物和所述半导体层结晶化。
在又一些实施例中，使所述隔离物和所述半导体层结晶化可以包括向所述隔离物及所述半导体层照射激光束和向所述隔离物及所述半导体层供热中的至少一种。
一种根据本发明构思的一些实施例的半导体器件包括：栅极电极和绝缘图案，其交替且重复地堆叠在衬底上；半导体柱，其穿通所述绝缘图案和所述栅极电极并且与所述绝缘图案相接触；以及信息存储层，其被设置在所述半导体柱与所述栅极电极之间。所述半导体柱的底部表面的中央部分与所述衬底相接触，并且所述半导体柱的底部表面的边缘与所述衬底间隔开。
在一些实施例中，上述半导体器件可以进一步包括被设置在所述半导体柱的底部表面的边缘与所述衬底之间的绝缘层。
在又一些实施例中，所述绝缘层可以是本征氧化物层。
在又一些实施例中，所述半导体柱可以包括：第一部分，其被设置在所述绝缘层上并且在相对于所述衬底的顶部表面的垂直方向上延伸；和第二部分，其与所述衬底的顶部表面相接触并且在相对于所述衬底的顶部表面的垂直方向上延伸。所述第一部分与所述绝缘图案和所述信息存储层相接触，并且所述第二部分与所述绝缘图案和所述信息存储层间隔开。
附图说明
附图并入本说明书中并构成其中的一部分，用以提供对本发明构思的进一步理解。附图示出了本发明构思的示例性实施例，并且与说明一起用于解释本发明构思的原理。附图中：
图1A至1L是用于示出根据本发明构思的一些实施例的用于制作半导体器件的方法的透视图；
图2是用于示出根据本发明构思的一些实施例的用于制作半导体器件中所包括的半导体柱的方法的流程图；
图3是用于示出根据本发明构思的一些实施例的用于制作半导体器件中所包括的信息存储层的方法的图1K的部分A的剖面图；
图4是用于示出通过根据本发明构思的一些实施例的用于制作半导体器件的方法形成的半导体器件的透视图；
图5A至5B是用于示出根据本发明构思的一些实施例的用于制作半导体器件的方法的透视图；
图6A和6B是用于示出通过根据本发明构思的一些实施例的用于制作半导体器件的方法形成的半导体器件的透视图；
图7是用于示出包括根据本发明构思的一些实施例的半导体器件的电子系统的框图；以及
图8是包括根据本发明构思的一些实施例的半导体器件的存储卡的框图。
具体实施方式
以下，将参照附图更加详细地描述本发明构思的示例性实施例。然而，本发明构思可以不同的形式实施，并且应当被解释为不限于这里所阐述的实施例。相反，提供这些实施例，使得本公开内容将是彻底且完整的，并且将把本发明构思的范围完全传达给本领域技术人员。
在下列描述中，这些术语仅用于将一个元件与另一个元件区分开。还要理解的是，当层(或膜)被称为“在另一层或衬底上”时，它可以是直接在其他层或衬底上，或者也可以存在中间层。图中，为了清楚地进行图示而夸大了层和区域的尺寸。而且，虽然像第一、第二和第三的术语被用于描述本发明的各种实施例中的各种区域和层，但这些区域和层都不受限于这些术语。这些术语仅用于将一个区域或层与另一区域或层进行区分。因此，在一个实施例中被称为第一层的层在另一实施例中可以被称为第二层。这里描述并且例示的实施例包括其互补实施例。词语“和/或”意指相关构成元件中的一个或多个或者其组合都是可能的。相同的附图标记自始至终表示相同的元件。
下文中，将参照附图来详细描述根据本发明构思的实施例的用于制造半导体器件的方法。图1A至1L是用于示出根据本发明构思的一些实施例的用于制作半导体器件的方法的透视图。
参照图1A和图2，制备衬底100。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底、锗硅衬底、复合半导体衬底等。衬底100可以掺杂有第一型掺杂剂。
可以在衬底100上交替且重复地堆叠牺牲层110L、110、110U和绝缘层120、120U(S 10)。牺牲层110L、110、110U可以由相对于绝缘层120、120U具有蚀刻选择性的材料形成。例如，绝缘层120、120U可以由氧化物形成，并且牺牲层110L、110、110U可以包括氮化物和/或氮氧化物。优选地，牺牲层110L、110、110U由相同材料形成。同样，绝缘层120、120U优选由相同材料形成。
牺牲层110L、110、110U可以以相同厚度形成。与此不同的是，在牺牲层110L、110、110U当中，最下层牺牲层110L和最上层牺牲层110U可以被形成为比最下层牺牲层110L与最上层牺牲层110U之间的牺牲层110厚。在此情况下，最下层牺牲层110L与最上层牺牲层110U之间的牺牲层110可以以相同厚度形成。在绝缘层120、120U当中，最上层绝缘层120U可以被形成为比位于下面的绝缘层120厚。位于最上层绝缘层120U下面的绝缘层120可以以相同厚度形成。
在形成牺牲层110L、110、110U和绝缘层120、120U之前，可以在衬底100上进一步形成缓冲介电层102。可以在缓冲介电层102上形成牺牲层110L、110、110U和绝缘层120、120U。可以将最下层牺牲层110L直接形成在缓冲介电层102上。优选地，缓冲介电层102由相对于牺牲层110L、110、110U具有蚀刻选择性的介电材料形成。例如，缓冲介电层102可以由氧化物层形成，特别地，可以由热氧化物层形成。
参照图1B和图2，可以形成顺次穿通绝缘层120U、120、牺牲层110U、110、110L以及缓冲介电层102的通道开口125(S20)。优选地，通道开口125的底部表面可以是衬底100的顶部表面的一部分。一旦形成通道开口125，通道开口125的底部表面就会暴露。通道开口125可以通过使用各向异性蚀刻工艺来形成。通道开口125可以具有孔洞形状。通道开口125可以彼此间隔开。通道开口125可以沿着第一方向和垂直于第一方向的第二方向二维布置。第一方向和第二方向平行于衬底100的顶部表面。图中，x轴方向可对应于第一方向，并且y轴方向可对应于第二方向。通道开口125从平面看可以是圆形、椭圆形或多边形。
参照图1C和图2，可以在通道开口125的底部表面上生成绝缘层104(S30)。绝缘层104可以在将最后得到的衬底100从用于形成通道开口125的设备转移到用于沉积层的设备的同时生成。绝缘层104可以是通过使通道开口125的底部表面与大气中的氧气反应而生成的本征氧化物(native oxide)层。为了方便，虽然应该理解的是也可以使用其他类型的绝缘材料，但是绝缘层在这里指的是“氧化物层”。在衬底100包含硅的情况下，氧化物层104可以是氧化硅。氧化物层104可以覆盖通道开口125的底部表面的全部和/或一部分。氧化物层104可以具有比缓冲介电层102的厚度薄的厚度。
参照图1D，可以在具有通道开口125的衬底100上共形地形成隔离物层130，即隔离物前驱层。隔离物层130可以形成在通道开口125中，并且可以共形地覆盖通道开口125的底部表面上的氧化物层104和通道开口125的侧壁。隔离物层130可以共形地覆盖最上层绝缘层120U的顶部表面。由于隔离物层130与通道开口125的底部表面之间存在氧化物层104，所以隔离物层130可以与通道开口125的底部表面间隔开。隔离物层130可以与构成通道开口125的侧壁的牺牲层110L、110、110U和绝缘层120、120U相接触。隔离物层130可以具有基本上恒定的厚度。优选地，隔离物层130的厚度小于通道开口125的宽度的一半。隔离物层130优选由半导体材料形成。隔离物层130可以为无定形态。隔离物层130可以通过使用化学气相沉积(CVD)和原子层沉积(ALD)中的任何一种来形成。
参照图1E和图2，可以在氧化物层104的边缘上形成隔离物132，使得通道开口125暴露氧化物层104的一部分(S40)。通过各向异性蚀刻隔离物层130，去除氧化物层104的中央部分上的隔离物层130和最上层绝缘层120U上的隔离物层130，从而可以形成覆盖通道开口125的侧壁和氧化物层104的边缘的隔离物132。在形成了隔离物132之后，氧化物层104的中央部分被通道开口125暴露。隔离物132可以覆盖通道开口125的侧壁。隔离物132可以与构成通道开口125的侧壁的牺牲层110L、110、110U和绝缘层120、120U相接触。由于在隔离物132与衬底100之间存在氧化物层104，衬底100可以与隔离物132间隔开。隔离物132的上部宽度可以比其下部宽度小。隔离物132的宽度可以从隔离物132的顶部朝着隔离物132的底部而增加。
参照图1F和图2，对具有隔离物132的衬底100进行预清洗(S50)。通过预清洗，可以至少去除被通道开口125暴露的氧化物层104的中央部分，以暴露通道开口125的底部表面的至少一部分。根据本发明构思的实施例，通过预清洗，可以去除未被隔离物132覆盖的氧化物层104的中央部分，并且可以留下被隔离物132覆盖的氧化物层104的边缘部分。预清洗可以是各向同性蚀刻或各向异性蚀刻。在预清洗是各向异性蚀刻的情况下，在进行预清洗之后，可以留下位于隔离物132下面的氧化物层104的一部分。
参照图1G和图2，可以在通道开口125中形成与通道开口125的底部表面相接触的半导体层134(S60)。半导体层134可以完全填充由隔离物132包围的通道开口125中的间隙。半导体层134可以覆盖最上层绝缘层120U的顶部表面。隔离物132可以被设置在半导体层134与通道开口125的侧壁之间。因此，半导体层134可以与通道开口125的侧壁间隔开。隔离物132的上部宽度可以比其下部宽度小。据此，通道开口125中的由隔离物132包围的间隙的上部宽度比由隔离物132包围的间隙的下部宽度宽。这样，半导体层134可以稳定地被填充在通道开口125中而不留任何空隙和/或缝隙。半导体层134可以通过使用PVD、CVD或ALD中的任何一种来沉积。半导体层134可以为无定形态。
如上所述，在进行预清洗前，在通道开口125的侧壁上形成隔离物132。据此，可以保护通道开口125的侧壁不受预清洗。
如果在没有隔离物132的情况下进行预清洗，则构成通道开口125的侧壁的绝缘层120、120U会由于预清洗而凹进。如果构成通道开口125的侧壁的绝缘层120、120U被凹进，则在通道开口125的侧壁上形成不规则的图案，使得在填充通道开口125的半导体柱中会形成空隙，从而降低半导体器件的可靠性。
然而，如以上所提及的，根据本发明构思的实施例，构成通道开口125的侧壁的绝缘层120、120U的部分被隔离物132保护而免受预清洗。因而，可以稳定地填充通道开口125，从而能够实现具有极佳可靠性的半导体器件。
参照图1H，通过使用最上层绝缘层120U作为蚀刻停止层来执行平坦化工艺。平坦化工艺可通过回蚀或化学机械抛光(CMP)来执行。通过平坦化工艺，可以去除最上层绝缘层120U上的半导体层134。通过这样做，可以将导体层134限制在通道开口125中。
在平坦化工艺之后，可以执行用于使半导体层134和隔离物132结晶化的工艺。通过结晶化工艺，可以将无定形半导体层134和无定形隔离物132改变为晶体半导体柱138。半导体柱138可以为单晶态或多晶态。半导体层134和隔离物132的结晶化可以包括向半导体层134及隔离物132照射激光束和向半导体层134及隔离物132供热中的至少一种。
半导体柱138可以包括第一部分136和第二部分137。第一部分136可以是半导体柱138中通过使隔离物132结晶化而得到的部分。半导体柱138的第一部分136可以被设置在氧化物层104上。氧化物层104被设置在第一部分136与衬底100之间，因而第一部分136与衬底100可以彼此间隔开。第一部分136可以与构成通道开口125的侧壁的牺牲层110L、110、110U和绝缘层120、120U相接触。
第二部分137可以是半导体柱138中通过使半导体层134结晶化而得到的部分。第一部分136被设置在半导体柱138的第二部分137与通道开口125的侧壁之间，因而第二部分137与通道开口125的侧壁可以彼此间隔开。第二部分137可以与衬底100的顶部表面相接触。虽然半导体柱138的第一部分136和第二部分137在图中用虚线区分开，但在第一部分136与第二部分137之间可能不存在不连续的边界。在此情况下，第一部分136和第二部分137可以是一体的。
参照图1I，顺次对绝缘层120U、120和牺牲层110U、110、110L图案化，以形成沟槽140。沟槽140对交替且重复堆叠的牺牲图案110La、110a、110Ua和绝缘图案120a、120Ua进行限定。沟槽140的形成可以通过各向异性蚀刻来执行。沟槽140在第二方向(即，y轴方向)上彼此平行地延伸。通过这样做，牺牲图案110La、110a、110Ua和绝缘图案120a、120Ua也可以具有在第二方向(即，y轴方向)上彼此平行地延伸的直线形状。
布置在第一方向(即，x轴方向)上的半导体柱138形成单行，并且布置在第二方向(即，y轴方向)上的半导体柱138形成单列。在衬底100上可以布置多行和多列。沟槽140中的每一个优选被设置在彼此相邻的一对列之间。单列中所包括的多个半导体柱138可以穿通包括交替且重复堆叠的牺牲图案110La、110a、110Ua和绝缘图案120a、120Ua的单个堆叠结构。
牺牲图案110La、110a、110Ua和绝缘图案120a、120Ua可以被暴露于沟槽140的侧壁。缓冲介电层102可以被暴露于沟槽140的底部。在其他实施例中，如果在形成沟槽140期间蚀刻缓冲介电层102，衬底100则会被暴露于沟槽140的底部。下文中，为了方便描述，将描述其中沟槽140的底部为缓冲介电层102的实施例。
参照图1J，可以执行选择性蚀刻工艺，以去除暴露于沟槽140的牺牲图案110La、110a、110Ua，并且因而形成凹进区145L、145、145U。选择性蚀刻工艺优选为各向同性蚀刻工艺。选择性蚀刻工艺可以通过湿法蚀刻和/或干法蚀刻来执行。优选地，选择性蚀刻工艺对牺牲图案110La、110a、110Ua的蚀刻速率大于对绝缘图案120a、120Ua、缓冲介电层102和半导体柱138的蚀刻速率。据此，在执行了选择性蚀刻工艺之后，可以留下绝缘图案120a、120Ua、缓冲介电层102和半导体柱138。
凹进区145L、145、145U可以暴露与牺牲图案110La、110a、110Ua相接触的半导体柱138的第一部分136的侧壁。半导体柱138的第二部分137的侧壁被半导体柱138的第一部分136包围，因而半导体柱138的第二部分137不会被凹进区145L、145、145U暴露。
在凹进区145L、145、145U当中，通过去除最下层牺牲层110La而形成最下层凹进区145L，并且通过去除最上层牺牲层110Ua而形成最上层凹进区145U。通过去除最下层牺牲层110La与最上层牺牲层110Ua之间的牺牲图案110a而形成最下层凹进区145L与最上层凹进区145U之间的凹进区145。最下层凹进区145L的底部表面可以由缓冲介电层102的一部分提供。在其中省去了缓冲介电层102的实施例中，最下层凹进区145L的底部表面可以构成衬底100的一部分。
参照图1K，在形成了凹进区145L、145、145U之后，可以在衬底100上形成信息存储层150。信息存储层150可以通过使用能够提供极佳的台阶覆盖的沉积技术(例如，化学气相沉积(CVD)或原子层沉积)来形成。通过这样做，可以共形地形成信息存储层150。信息存储层150可以沿着凹进区145L、145、145U的内表面以基本上均匀的厚度形成。
现在将描述形成信息存储层150的方法。图3是用于示出根据本发明构思的一些实施例的用于制作半导体器件中所包括的信息存储层的方法的图1K的部分A的详细视图。
信息存储层150的形成可以包括顺次形成隧道介电层151、电荷存储层152和阻挡层153。信息存储层150可以与半导体柱138的第一部分136相接触，并且可以与半导体柱138的第二部分137间隔开。
隧道介电层151可以被形成为用于覆盖被凹进区145L、145、145U暴露的、半导体柱138的第一部分136的侧壁。隧道介电层151可以具有单层结构或多层结构。例如，隧道介电层151可以包括从由硅氮氧化物层、氮化硅层、氧化硅层和金属氧化物层构成的组中选择的至少一种。
电荷存储层152可以通过隧道介电层151而与半导体柱138间隔开。电荷存储层152可以包含能够存储电荷的电荷俘获点(site)。例如，电荷存储层152可以包括从由氮化硅层、金属氮化物层、金属氮氧化物层、金属硅氧化物层、金属硅氮氧化物层和纳米点(nanodot)组成的组中选择的至少一种。
阻挡层153可以覆盖电荷存储层152。阻挡层153可以包括从由氧化硅层、氮化硅层、硅氮氧化物层和高k介电层组成的组中选择的至少一种。高k介电层可以包括从由金属氧化物层、金属氮化物层和金属氮氧化物层组成的组中选择的至少一种。高k介电层可以包含铪(Hf)、锆(Zr)、铝(Al)、钽(Ta)、镧(La)、铈(Ce)、镨(Pr)等。阻挡层153的介电常数可以比隧道介电层151的高。
再次参照图1K，在形成了信息存储层150之后，可以在衬底100上形成栅极导电层155。栅极导电层155可以填充凹进区145L、145、145U。栅极导电层155可以部分地或完全地填充沟槽160。栅极导电层155可以通过信息存储层150而与半导体柱138和衬底100电气分离。栅极导电层155可以通过使用化学气相沉积、物理气相沉积或原子层沉积而形成。栅极导电层155可以包括从由金属、金属硅化物、导电性金属氮化物和经掺杂的半导体材料组成的组中选择的至少一种。
参照图1L，在形成了栅极导电层155之后，去除栅极导电层155中位于凹进区145L、145、145U之外的部分，以在凹进区145L、145、145U中形成栅极电极157L、157、157U。栅极导电层155中位于凹进区145L、145、145U之外的部分可以通过使用湿法蚀刻和/或干法蚀刻来去除。自衬底100的顶部表面开始的、在第三方向(即，z轴方向)上的不同层的栅极电极157L、157、157U可以彼此分离。
可以将交替堆叠的栅极电极157L、157、157U和绝缘图案120a、120Ua定义为单个堆叠结构。在第二方向(即，y轴方向)上延伸的多个堆叠结构可以被彼此间隔开地设置在衬底100上。
栅极电极157L、157、157U分别对应于位于凹进区145L、145、145U中的栅极导电层155的某些部分。在栅极电极157L、157、157U当中，最下层栅极电极157L可以对应于下层选择晶体管的栅极，并且最上层栅极电极157U可以对应于上层选择晶体管的栅极。最下层栅极电极157L与最上层栅极电极157U之间的栅极电极157可以分别对应于存储器单元的控制栅极。
可以在沟槽140的底部表面下方的衬底100中形成公共源极区170。公共源极区170可以具有在第二方向(即，y轴方向)上延伸的直线形状。公共源极区170是掺杂有第二型掺杂剂的区域。公共源极区170可以通过将第二型掺杂剂离子注入衬底100中而形成。此时，最上层绝缘图案120Ua可以用作离子注入掩模。在此情况下，沟槽140的底部表面上的信息存储层150，或者沟槽140的底部表面上的缓冲介电层102/信息存储层150可以用作离子注入缓冲层。
可以在半导体柱138的上层部分中形成漏极区D。漏极区D掺杂有第二型掺杂剂。漏极区D可以通过将第二型掺杂剂提供到半导体柱138的上层部分而形成。漏极区D的底部表面可以处于比最上层栅极电极157U的顶部表面更高的水平高度。在其他一些实施例中，漏极区D的底部表面可以处于比最下层栅极电极157L的顶部表面更低的水平高度。漏极区D可以与公共源极区170同时形成。在其他一些实施例中，漏极区D可以在形成公共源极区170之前形成。在此情况下，漏极区D可以在形成沟槽140之前和在形成半导体柱138之后形成。在其他一些实施例中，漏极区D可以在形成公共源极区170之后形成。
可以形成填充沟槽140的器件隔离图案175。器件隔离图案175的形成可以包括在衬底100上形成器件隔离层，以及通过使用最上层绝缘图案120Ua上的信息存储层150的顶部表面作为蚀刻停止层来执行平坦化。器件隔离图案175可以包括绝缘材料。例如，器件隔离图案175可以由高密度等离子体氧化物层、旋涂玻璃(SOG)层和/或CVD氧化物层形成。
在形成了器件隔离图案175之后，可以通过蚀刻暴露的信息存储层150来暴露最上层绝缘图案120Ua。此时，可以暴露出漏极区D。
可以形成与漏极区D电气连接的位线(图4的BL)。位线(图4的BL)可以在第一方向(即，x轴方向)上延伸。位线(图4的BL)可以直接形成在最上层绝缘图案120Ua和器件隔离图案175上。与此不同的是，在形成了覆盖最上层绝缘图案120Ua和器件隔离图案175的层间介电层之后，位线(图4的BL)可以形成在该层间介电层上。在此情况下，位线(图4的BL)可以经由穿通该层间介电层的接触栓塞(plug)而与漏极区D电气接触。
接下来，将描述通过根据本发明构思的实施例的用于制作半导体器件的方法而形成的半导体器件。图4是用于示出通过根据本发明构思的一些实施例的用于制作半导体器件的方法而形成的半导体器件的透视图。
参照图4，制备衬底100。衬底100可以是半导体衬底。衬底100可以是硅衬底、锗衬底、锗硅衬底、复合半导体衬底等。衬底100可以掺杂有第一型掺杂剂。
栅极电极157L、157、157U和绝缘图案120a、120Ua可以交替地堆叠在衬底100上。交替地堆叠的栅极电极157L、157、157U和绝缘图案120a、120Ua可以构成单个堆叠结构。可以在衬底100上设置多个堆叠结构。多个堆叠结构可以在平行于衬底100的顶部表面的第一方向上彼此间隔开。栅极电极157L、157、157U和绝缘图案120a、120Ua可以在平行于衬底100的顶部表面并且垂直于第一方向的第二方向上平行地延伸。也就是说，多个堆叠结构可以在第二方向上平行地延伸。第一方向可以对应于图中的x轴方向，并且第二方向可以对应于y轴方向。
绝缘图案120a、120Ua可以包括氧化物。例如，绝缘图案120a、120Ua可以包括氧化硅。栅极电极157L、157、157U可以包括导电性材料。例如，栅极电极157L、157、157U可以包括从由金属(例如，钨(W)、铝(Al)、钛(Ti)、钽(Ta)等)、导电性金属氮化物(例如，氮化钛、氮化钽等)和经掺杂的半导体材料(例如，经掺杂的硅、经掺杂的锗、经掺杂的锗硅等)组成的组中选择的至少一种。
器件隔离图案175可以置于彼此相邻的堆叠结构之间。换言之，器件隔离图案175可以被设置在交替且重复地堆叠的栅极电极157L、157、157U和绝缘图案120a、120Ua的一侧的衬底100上。器件隔离图案175可以包括氧化硅层。
半导体柱138穿通交替且重复地堆叠的栅极电极157L、157、157U和绝缘图案120a、120Ua。半导体柱138可以在垂直于第一方向和第二方向的第三方向上延伸。第三方向是垂直于衬底100的顶部表面的方向。第三方向可以对应于图上的Z轴方向。在半导体衬底100上可以提供多个半导体柱138。多个半导体柱138可以被二维地布置在第一方向和第二方向上。多个半导体柱138可以穿通相应的堆叠结构。穿通相应的堆叠结构的多个半导体柱138可以在第二方向上彼此间隔开。漏极区D可以被设置在半导体柱138的上层部分中。漏极区D可以是掺杂有第二型掺杂剂的区域。半导体柱138可以是单晶半导体或多晶半导体。
半导体柱138的底部表面的一部分与衬底100相接触，并且半导体柱138的底部表面的其他部分可以与衬底100间隔开。例如，半导体柱138的底部表面的中央部分与衬底100相接触，并且半导体柱138的底部表面的边缘可以与衬底100间隔开。在与衬底100间隔开的半导体柱138的底部表面的边缘与衬底100之间，可以设置氧化物层104。氧化物层104可以是本征氧化物层。
半导体柱138可以包括第一部分136和第二部分137。第一部分136可以是半导体柱138中被设置在氧化物层104上并且与衬底100间隔开的部分。第一部分136可以与信息存储层150和绝缘图案120Ua、120a相接触。第二部分137可以是半导体柱138中与衬底100相接触的部分，并且其与信息存储层150和绝缘图案120Ua、120a间隔开。虽然半导体柱138的第一部分136和第二部分137在图中用虚线区分开，但在第一部分136与第二部分137之间可能不存在不连续的边界。
每一个半导体柱138、包围每一个半导体柱138的栅极电极157L、157、157U以及在每一个半导体柱138与栅极电极157L、157、157U之间的信息存储层150被包括在单个垂直单元串中。垂直单元串可以包括彼此串联连接并且被堆叠的下层选择晶体管、多个存储器单元和上层选择晶体管。在栅极电极157L、157、157U当中，最下层栅极电极157L对应于下层选择晶体管的栅极，最上层栅极电极157U对应于上层选择晶体管的栅极。最下层栅极电极157L与最上层栅极电极157U之间的栅极电极157分别对应于存储器单元的栅极。
信息存储层150可以包括如参照图3所描述的隧道介电层151、电荷存储层152和阻挡层153。位于栅极电极157与半导体柱138之间的信息存储层150对应于存储器单元的数据存储元件。最下层栅极电极157L与半导体柱138之间的信息存储层150可以被包括在下层选择晶体管的第一栅极介电层中，并且最下层栅极电极157L与衬底100之间的信息存储层150和缓冲介电层102可以被包括在下层选择晶体管的第二栅极介电层中。最上层栅极电极157U与半导体柱138之间的信息存储层150可以被包括在上层选择晶体管的栅极介电层中。
被包括在相应的堆叠结构中的最上层栅极电极157U可以是电气分离的。自衬底100开始的在第三方向上以相同距离定位的栅极电极157可以彼此电气连接。最下层栅极电极157L可以彼此电气连接。
公共源极区170可以被设置在器件隔离图案175下方的衬底100中。公共源极区170可以具有在第二方向(即，y轴方向)上延伸的直线形状。公共源极区170可以是掺杂有第二型掺杂剂的区域。最下层栅极电极157L可以控制公共源极区170与半导体柱138之间的电气连接。
位线BL被电气连接至漏极区D。最上层栅极电极157U可以控制位线BL与垂直单元串之间的电气连接。位线BL在第一方向(即，x轴方向)上延伸。也就是说，位线BL与栅极电极157L、157、157U相交。在衬底100上可以设置多个位线BL。多个位线BL可以彼此平行。一个位线BL可以被电气连接至多个漏极区D，所述多个漏极区D分别形成在构成布置在第一方向上的单行的多个半导体柱138中。与此不同的是，位线BL可以被布置在设置于最上层绝缘图案120Ua与器件隔离图案175上的层间介电层上。在此情况下，位线BL可以经由穿通层间介电层的接触栓塞而与漏极区D电气接触。
在用于制作根据本发明构思的上述实施例的半导体器件的方法中，在预清洗工艺之后，设置在隔离物132与衬底100之间的氧化物层104的一部分被留下。与此不同的是，可以通过预清洗工艺将氧化物层104完全去除，将参照附图对此进行描述。
将描述根据本发明构思的进一步的实施例的制作半导体器件的方法。图5A至5B是用于示出根据本发明构思的进一步的实施例的制作半导体器件的方法的透视图。
参照图5A，如在参照图1A至1E所描述的方法中一样，可以提供穿通交替且重复地堆叠在衬底100上的牺牲层110L、110、110U和绝缘层120L、120、120U的通道开口125、氧化物层104以及隔离物132。
对具有隔离物132的衬底100进行预清洗。通过预清洗，可以完全去除氧化物层104，使得构成通道开口125的底部表面的衬底100的整个顶部表面可以被暴露。
因为完全去除了氧化物层104，所以在隔离物132的底部表面与衬底100的顶部表面之间会形成空的间隙106。通过空的间隙106，隔离物132可以与衬底100间隔开。空的间隙106可以被定义在通道开口125中。空的间隙106可以暴露构成通道开口125的侧壁的缓冲介电层102的一部分。
参照图5B，可以在通道开口125中形成与通道开口125的底部表面相接触的半导体层134a。半导体层134a可以完全填充被隔离物132包围的通道开口125中的间隙。半导体层134a可以填充空的间隙106。半导体层134a可以与构成通道开口125的底部表面的衬底100的整个顶部表面相接触。半导体层134a可以覆盖最上层绝缘层120U的顶部表面。
半导体层134a可以与被空的间隙106暴露的缓冲介电层102相接触。隔离物132可以被设置在半导体层134a与构成通道开口125的侧壁的牺牲层110L、110、110U和绝缘层120、120U之间。由于存在隔离物132，所以半导体层134a可以与牺牲层110L、110、110U和绝缘层120、120U间隔开。隔离物132被设置在填充空的间隙106的半导体层134a上并且可以与衬底100间隔开。半导体层134a可以通过使用化学气相沉积(CVD)和原子层沉积(ALD)中的任何一种来形成。半导体层134a可以为无定形态。
将参照图6A和6B来描述根据本发明构思的进一步的实施例的用于制作半导体器件的方法。参照图6A和6B，可以通过使用最上层绝缘层120Ua作为蚀刻停止层来执行平坦化工艺。平坦化工艺可通过回蚀或化学机械抛光(CMP)来执行。通过平坦化工艺，可以去除最上层绝缘层120Ua上的半导体层134a的部分。通过这样做，可以将导体层134a限制在通道开口125中。
在平坦化工艺之后，可以执行用于使半导体层134a和隔离物132结晶化的工艺。通过结晶化工艺，可以将无定形半导体层134a和无定形隔离物132改变为晶体半导体柱138a，如图6B中所示。半导体柱138a可以为单晶态或多晶态。半导体层134a和隔离物132的结晶化可以包括向半导体层134a及隔离物132照射激光束和向半导体层134a及隔离物132供热中的至少一种。
半导体柱138a的底部表面可以与通道开口125的底部表面相接触。半导体柱138a的整个底部表面可以与构成通道开口125的底部表面的衬底100的顶部表面相接触。
之后，可以执行参照图1I至1L所描述的用于制作半导体器件的方法，以提供如图6A和6B中所披露的半导体器件。
将描述通过根据本发明构思的修改实施例的用于制作半导体器件的方法而形成的半导体器件。图6B是用于示出通过根据本发明构思的修改实施例的用于制作半导体器件的方法而形成的半导体器件的透视图。
参照图6B，图6B中所示的半导体器件与图4中所示的相似。因此，两幅图中相同的附图标记表示相同的元件。半导体柱138a可以穿通交替且重复地堆叠的栅极电极157L、157、157U和绝缘图案120a、120Ua。与在图4所示的半导体器件中不同，在半导体柱138a与衬底100之间可能不存在氧化物层(图4的104)。因此，半导体柱138a的整个底部表面可以与衬底100的顶部表面相接触。
根据本发明构思的实施例的半导体器件可以被安装在各种类型的封装中。根据本发明构思的实施例的半导体器件的封装的示例可以包括层叠封装(PoP)、球栅阵列封装(BGA)、芯片尺寸封装(CSP)、带引线的塑料芯片载体封装(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件式管芯封装(die in waffle pack)、晶圆式管芯封装(die in wafer form)、板上芯片封装(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形封装(SOP)、紧缩小型封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理封装(WSP)等。配备有根据本发明构思的半导体器件的封装可以进一步包括用于控制半导体器件的控制器和/或逻辑器件。
图7是用于示出包含根据本发明构思的技术精神的半导体器件的电子系统的框图。
参照图7，根据本发明构思的实施例的电子系统1100包括：控制器1110、输入/输出器件(I/O)1120、存储器器件1130、接口1140和总线1150。控制器1110、输入/输出器件1120、存储器器件1130和/或接口1140可以通过总线1150而彼此连接。总线1150对应于数据移动所通过的路径。
控制器1110包括从由微处理器、数字信号处理器、微控制器和能够执行与上述元件相似的功能的逻辑器件所组成的组中选择的至少一种。输入/输出器件1120可以包括小键盘、键盘、显示装置等。存储器器件1130可以存储数据和/或命令。存储器器件1130可以包括以上描述的实施例中所披露的半导体存储器器件当中的至少一种。而且，存储器器件1130可以进一步包括其他类型的半导体器件(例如，DRAM器件和/或SRAM器件)。接口1140可以用于发送数据到通信网络/从通信网络接收数据。接口1140可以包括有线和/或无线接口。例如，接口1140可以包括天线和/或有线/无线收发器。虽然图中未示出，但电子系统1100可以进一步包括高速DRAM和/或SRAM，作为用于增强控制器1110的操作的工作存储器。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送/接收信息的所有电子产品。
图8是包含根据本发明构思的技术精神的半导体器件的存储卡的框图。
参照图8，根据本发明构思的实施例的存储卡1200包括存储器器件1210。存储器器件1210可以包括实施例中所披露的半导体存储器器件当中的至少一种。而且，存储器器件1210可以进一步包括其他类型的半导体存储器器件(例如，DRAM器件和/或SRAM器件)。存储卡1200可以包括用于控制主机与存储器器件1210之间的数据交换的存储器控制器。
存储器控制器1220可以包括控制存储卡1200的全部操作的处理单元(CPU)1222。而且，存储器控制器1220可以包括用作处理单元1222的工作存储器的SRAM 1221。此外，存储器控制器1220可以进一步包括主机接口1223和存储器接口1225。主机接口1223可以提供有存储卡1200与主机之间的数据交换协议。存储器接口1225可以连接存储器控制器1220和存储器器件1210。此外，存储器控制器1220可以进一步包括错误纠错块(ECC)1224。ECC 1224可以检测并校正从存储器器件1210读取的数据的错误。虽然图10中未示出，但存储卡1200可以进一步包括存储用于与主机接口的代码数据的ROM器件。存储卡可以被用作便携式数据存储卡。可选地，存储卡1200可以以可以替代计算机系统的硬盘的固态磁盘(SSD)的形式来提供。
根据本发明构思的示例性实施例，提供了交替且重复地堆叠的第一材料层和第二材料层、以及穿通第一和第二材料层的开口。因为使用旋涂工艺而使开口稳定地填充有半导体溶液，所以能够实现具有极佳可靠性的半导体器件。
以上所描述的主题应当被认为是示例性而非限制性的，并且随附的权利要求书旨在涵盖落在本发明构思的真实精神和范围内的所有这样的修改、改进以及其他实施例。因而，在法律所允许的最大范围内，本发明构思的范围将由随附的权利要求书及其等同物的最广泛允许的解释来确定，并且不应由前面的详细描述所限制或限定。

Claims (19)

1.一种用于制作半导体器件的方法，包括：
在衬底上交替且重复地堆叠牺牲层和第一绝缘层；
形成穿通所述牺牲层和所述第一绝缘层的开口；
在所述开口的侧壁上形成隔离物，其中，所述开口的底部表面没有所述隔离物；以及
在所述开口中形成半导体层。
2.根据权利要求1所述的方法，其中，在形成所述隔离物之前，在所述开口的底部表面上形成第二绝缘层，所述隔离物形成在所述第二绝缘层的边缘上，并且通过蚀刻去除所述第二绝缘层的至少一部分。
3.根据权利要求2所述的方法，其中，所述第二绝缘层包括本征氧化物层。
4.根据权利要求2所述的方法，其中，所述隔离物形成在所述开口的底部上，所述方法进一步包括：蚀刻所述隔离物，以暴露在所述隔离物下面的所述开口的底部表面，同时留下所述隔离物的在所述开口的侧壁上的部分。
5.根据权利要求4所述的方法，其中，通过蚀刻而完全去除所述第二绝缘层的未被所述隔离物的在所述开口的侧壁上的部分所覆盖的部分。
6.根据权利要求5所述的方法，其中，所述蚀刻包括各向同性蚀刻。
7.根据权利要求4所述的方法，其中，所述第二绝缘层的被设置在所述隔离物与所述开口的底部表面的边缘之间的部分在所述蚀刻之后保持完整无缺。
8.根据权利要求4所述的方法，其中，所述的形成所述隔离物包括：
在具有所述开口的所述衬底上共形地形成隔离物前驱层；
其中，蚀刻所述隔离物包括各向异性地蚀刻所述隔离物前驱层。
9.根据权利要求4所述的方法，其中，蚀刻所述隔离物包括对具有所述隔离物的所述衬底执行预清洗。
10.根据权利要求1所述的方法，在所述开口中形成所述半导体层之后，进一步包括：
顺次对所述牺牲层和所述第一绝缘层进行图案化，以形成对交替且重复地堆叠的牺牲图案和绝缘图案进行限定的沟槽；
去除暴露于所述沟槽的所述牺牲图案，以形成凹进区；
在所述凹进区中形成信息存储层；以及
形成分别填充所述凹进区的栅极。
11.根据权利要求1所述的方法，其中，所述隔离物与被所述开口暴露的所述牺牲层的侧壁和所述绝缘层的侧壁相接触。
12.根据权利要求1所述的方法，其中，所述隔离物包括半导体材料。
13.根据权利要求12所述的方法，其中，所述隔离物和所述半导体层被形成为无定形态，并且其中，所述方法进一步包括使所述隔离物和所述半导体层结晶化。
14.根据权利要求13所述的方法，其中，使所述隔离物和所述半导体层结晶化包括向所述隔离物及所述半导体层照射激光束和向所述隔离物及所述半导体层供热中的至少一种。
15.一种半导体器件，包括：
栅极电极和绝缘图案，所述栅极电极和所述绝缘图案交替且重复地堆叠在衬底上；
半导体柱，所述半导体柱穿通所述绝缘图案和所述栅极电极，并且与所述绝缘图案相接触；和
信息存储层，所述信息存储层被设置在所述半导体柱与所述栅极电极之间，
其中，所述半导体柱的底部表面的中央部分与所述衬底相接触，并且所述半导体柱的底部表面的边缘与所述衬底间隔开。
16.根据权利要求15所述的半导体器件，进一步包括设置在所述半导体柱的底部表面的边缘与所述衬底之间的绝缘层。
17.根据权利要求16所述的半导体器件，其中，所述绝缘层包括本征氧化物层。
18.根据权利要求16所述的半导体器件，其中，所述半导体柱包括：
第一部分，所述第一部分被设置在所述绝缘层上，并且在相对于所述衬底的顶部表面的垂直方向上延伸；和
第二部分，所述第二部分与所述衬底的顶部表面相接触，并且在所述垂直方向上延伸，
其中，所述第一部分与所述绝缘图案和所述信息存储层相接触，并且所述第二部分与所述绝缘图案和所述信息存储层间隔开。
19.一种用于制作半导体器件的方法，包括：
在衬底上交替且重复地堆叠牺牲层和绝缘层；
形成穿通所述牺牲层和所述绝缘层的开口；
在所述开口的侧壁上形成隔离物；
对具有所述隔离物的所述衬底进行预清洗；以及
形成半导体层，所述半导体层与经过所述预清洗的所述开口的底部表面相接触。
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