CN102034760B - 三维半导体存储器器件及其制造方法 - Google Patents

三维半导体存储器器件及其制造方法 Download PDF

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Abstract

本发明提供了一种三维半导体存储器器件及其制造方法。制造半导体存储器器件的方法包括：在衬底上，交替并重复地堆叠牺牲层和绝缘层；形成穿过所述牺牲层和所述绝缘层的有源图案；对所述绝缘层和所述牺牲层连续构图，以形成沟槽；去除所述沟槽中暴露的牺牲层以形成凹进区，暴露所述有源图案的侧壁；在所述衬底上形成信息储存层；在所述信息储存层上形成栅传导层，使得所述栅传导层填充所述凹进区并且限定所述沟槽中的空区，所述空区由所述栅传导层环绕；以及对所述栅传导层执行各向同性蚀刻工艺，以在所述凹进区中形成栅电极，使得所述栅电极彼此分开。

Description

三维半导体存储器器件及其制造方法
技术领域
本公开在此涉及一种半导体器件及其制造方法，更具体而言，涉及三维半导体存储器器件及其制造方法。
背景技术
随着电子工业发展到高水平，半导体器件的集成度得以提高。半导体器件的较高集成度是决定产品价格的重要因素。换言之，随着半导体器件的集成度增大，半导体器件的产品价格会降低。因此，对半导体器件的较高集成度的需求越来越大。通常，由于半导体器件的集成度主要由单位存储器单元所占的面积来确定，因此集成度会受图案小型化程度，即精细图案形成技术的水平的很大影响。然而，由于半导体设备非常昂贵和/或半导体制造工艺的困难，导致图案小型化会受到限制。
为了克服这种限制，近来已经提出了三维半导体存储器器件。然而，传统的三维半导体存储器器件会需要不稳定的处理和/或会表现出低产品可靠性。
发明内容
因此，实施例涉及三维半导体存储器器件及其制造方法，其基本上克服了由于现有技术的限制和缺陷导致的一个或多个问题。
因此，实施例的特征在于提供为了更高的集成度而最优化的三维半导体存储器器件。
因此，实施例的另一个特征在于提供具有优良可靠性的三维半导体存储器器件。
因此，实施例的又一个特征在于提供可以增强制造工艺中的工艺余量的三维半导体存储器器件。
因此，实施例的再一个特征在于提供制造具有一个或多个以上特征的三维半导体存储器器件的方法。
以上和其他特征以及优点中的至少一个可以通过提供一种制造半导体器件的方法来实现，该方法包括：在衬底上，交替并重复地堆叠牺牲层和绝缘层；形成穿过牺牲层和绝缘层的有源图案；对绝缘层和牺牲层连续构图，以形成沟槽；去除沟槽中暴露的牺牲层以形成暴露有源图案的侧壁的凹进区；在衬底上形成信息储存层；在具有信息储存层的衬底上形成填充凹进区的栅传导层，使得在沟槽中限定通过栅传导层环绕的空区(empty region)；以及对具有空区的栅传导层执行各向同性蚀刻工艺，以形成栅电极，所述栅电极分别设置在凹进区中并且彼此分开。
在一些实施例中，空区的底表面可以由栅传导层构成，以及空区的底表面可以低于填充凹进区之中最下面的凹进区的栅传导层的一部分的顶表面。
在其他实施例中，通过各向同性蚀刻工艺，使与沟槽相邻的栅电极的侧壁可以比与沟槽相邻的构图的绝缘层的侧壁横向更多地凹进。
在另外其他的实施例中，以上方法还可以包括形成器件隔离图案，所述器件隔离图案填充沟槽和与栅电极相邻的部分凹进区。
在其他实施例中，可以形成具有倾斜侧壁的沟槽，所述沟槽的下端的宽度可以小于沟槽的上端的宽度。在这种情况下，栅电极之中最上面的栅电极的宽度可以小于最下面的栅电极的宽度。
在另外的实施例中，在堆叠牺牲层和绝缘层之前，以上方法还可以包括在衬底上形成缓冲电介质。最下面的牺牲层可以直接形成在缓冲电介质上。
以上和其他特征以及优点中的至少一个还可以通过提供一种半导体存储器器件来实现，该半导体存储器器件包括：栅电极和绝缘图案，所述栅电极和所述绝缘图案交替并重复地堆叠在衬底上；有源图案，所述有源图案穿过绝缘图案和栅电极；信息储存层，所述信息储存层设置在有源图案和栅电极之间；以及器件隔离图案，所述器件隔离图案被设置在堆叠的绝缘图案和栅电极的一侧处的衬底上。栅电极和绝缘图案可以具有与器件隔离图案相邻的外侧壁，以及与直接设置在栅电极中的每个栅电极上的绝缘图案的外侧壁相比，栅电极中的每个栅电极的外侧壁可以向着有源图案横向更多地凹进。
在另外的实施例中，可以通过凹进的栅电极中的每个栅电极的外侧壁来限定底切(undercut)区，并且器件隔离图案可以延伸，以填充底切区。
在另外的实施例中，栅电极的顶表面可以具有平行于衬底的顶表面.在第一方向上的宽度。栅电极和绝缘图案可以在第二方向上延伸，所述第二方向垂直于第一方向并且平行于衬底的顶表面。此时，栅电极之中最下面的栅电极的宽度可以大于最上面的栅电极的宽度。在这种情况下，绝缘图案的外侧壁可以是倾斜的。
在另外的实施例中，栅电极之中最下面的栅电极可以控制最下面的栅电极下方的衬底中限定的第一沟道区，以及控制与最下面的栅电极相邻的有源图案中的第二沟道区。此时，第一沟道区的阈值电压可以不同于第二沟道区的阈值电压。
附图说明
通过参照附图详细描述示例性实施例，对于本领域的普通技术人员来说，以上和其他特征和优点将变得更清楚，在附图中：
图1至图8示出根据一个实施例的制造三维半导体存储器器件的方法中的阶段的透视图；
图9示出图6的A部分的详细横截面图；
图10示出根据一个实施例的三维半导体存储器器件的透视图；
图11示出图10的B部分的详细横截面图；
图12示出图10的C部分的详细横截面图；
图13示出根据一个实施例的三维半导体存储器器件的更改实例的透视图；
图14至图17示出在根据另一个实施例的制造三维半导体存储器器件的方法中的阶段的透视图；
图18示出根据另一个实施例的三维半导体存储器器件的透视图；
图19示出根据一个实施例的包括半导体存储器器件的电子系统的示例性框图；以及
图20示出根据一个实施例的包括半导体存储器器件的存储器卡的框图。
具体实施方式
2009年9月29日在韩国知识产权局提交的标题为“Three-Dimensional Semiconductor Memory Device and Method ofFabricating the Same”的韩国专利申请No.10-2009-0092452的全部内容通过引用结合于此。
以下将参照附图更详细地描述本发明构思的示例性实施例。然而，本发明构思可以按不同形式实施，并且不应该被理解为限于本文所述的实施例。更确切地说，提供这些实施例，使得本发明对本领域的技术人员来说将是彻底和完全的，并且将把本发明构思的范围充分传达给本领域的技术人员。
在全文中，还将理解的是，当层(或元件)被称作在另一个层或衬底上时，它可以直接在另一个层或衬底上，或者还会存在中间层。另外，还将理解的是，当层被称作在两个层之间时，它可以是这两层之间的唯一层，或者还可以存在一个或多个中间层。另外，在附图中，为了图示的清晰起见，夸大了层和区域的尺寸。另外，尽管比如“第一”.“第二”和“第三”等术语用于描述本发明构思的各种实施例中的各种区域和层，但是区域和层不限于这些术语。这些术语只是用来将一个区域或层与另一个区域或层区分开。因此，在一个实施例中被称作第一层的层在另一个实施例中可以被称作第二层。本文描述和作为实例的实施例包括其互补的实施例。词语“和/或”意味着可能是相关组成元件中的一个或多个或组合。类似的附图标记始终表示类似的元件。
<实施例1>
图1至图8示出根据一个实施例的制造三维半导体存储器器件的方法中的阶段的透视图。图9示出图6中的A部分的详细横截面图。
参照图1，在衬底100上可以交替并且重复地堆叠牺牲层110L.110.110U和绝缘层120.120U。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底.锗衬底.硅-锗衬底.化合物半导体衬底等。可以用第一传导类型掺杂剂来掺杂衬底100。牺牲层110L.110.110U可以优选地由相对于绝缘层120.120U具有蚀刻选择性的材料形成。例如，绝缘层120.120U可以由氧化物形成，并且牺牲层110L.110.110U可以包含氮化物和/或氧氮化物。本发明构思不限于此。绝缘层120.120U可以由其他绝缘材料形成，并且牺牲层110L.110.110U可以由相对于绝缘层120.120U具有蚀刻选择性的其他材料形成。牺牲层110L.110.110U可以由相同的材料形成。同样地，绝缘层120.120U可以由相同的材料形成。
例如，牺牲层110L.110.110U可以被形成为具有基本相同的厚度。在另一个实例中，在牺牲层110L.110.110U之中，最下面的牺牲层110L和最上面的牺牲层110U可以比在最下面的牺牲层110L与最上面的牺牲层110U之间的牺牲层110厚。在这种情况下，在最下面的牺牲层110L与最上面的牺牲层110U之间的牺牲层110可以具有基本相同的厚度。在又一个实例中，在绝缘层120.120U之中，最上面的绝缘层120U可以比下面的绝缘层120厚。在最上面的绝缘层120U下方的绝缘层120可以具有基本相同的厚度。
在形成牺牲层110L.110.110U和绝缘层120.120U之前，可以在衬底100上形成缓冲电介质105。最下面的牺牲层110L可以例如直接形成在缓冲电介质105上。缓冲电介质105可以由相对于牺牲层110L.110.110U具有蚀刻选择性的电介质材料形成。例如，缓冲电介质105可以由诸如热氧化物的氧化物形成。
在形成牺牲层110L.110.110U和绝缘层120.120U之前，可以将用于控制阈值电压的掺杂剂注入到衬底100的顶表面中。以下将给出关于注入掺杂剂的说明。
参照图2，绝缘层120.120U和牺牲层110L.110.110U可以被连续地构图，以形成暴露衬底100的沟道开口125。沟道开口125可以具有孔的形状。沟道开口125可以彼此分隔开。沟道开口125可以在第一方向和第二方向上二维地布置，第二方向垂直于第一方向。第一方向和第二方向平行于衬底100的顶表面。在附图中，x轴方向可以对应于第一方向，以及y轴方向可以对应于第二方向。从平面图来看，沟道开口125可以具有圆形.椭圆形或多边形的形状。然而，本发明构思不限于此。沟道开口125可以被提供成除了上述孔的形状之外的其他形状。根据一个实施例，沟道开口125可以具有在第一方向(即，x轴方向)上延伸的凹槽形状。
参照图3，在沟道开口125中可以形成有源图案130。有源图案130可以接触沟道开口125中暴露的衬底100。有源图案130可以在与第一方向和第二方向垂直的第三方向上.在沟道开口125的侧壁上延伸。第三方向可以对应于附图中的z轴方向。第三方向可以垂直于衬底100的顶表面。有源图案130可以由半导体材料形成。有源图案130可以掺杂有第一传导类型的掺杂剂或可以不被掺杂。现在将描述形成有源图案130的方法。
有源层(未示出)可以保形地形成在具有沟道开口125的衬底100上。通过使用化学气相沉积(CVD)法.原子层沉积(ALD)法等，可以形成有源层。有源层可以由硅.锗.硅-锗和/或化合物半导体材料形成。根据一个实施例，有源层可以由与衬底100相同的材料形成。有源层可以以多晶态存在。填充沟道开口125的层间电介质可以形成在有源层上。所填充的层间电介质可以由相对于牺牲层110L.110.110U具有蚀刻选择性的电介质材料形成。例如，所填充的层间电介质可以由氧化物等形成。可以将所填充的层间电介质和有源层平坦化，直到暴露绝缘层120U以形成沟道开口125中的有源图案130和电介质图案135。如图3中所示，有源图案130可以形成为中空管形状.中空圆柱形状.中空通心粉形状等，并且有源图案130的内部可以填充有电介质图案135。
同时，根据一个实施例，可以省略电介质图案135，所以有源图案(图13中的130a)可以完全填充沟道开口125，如图13中所示。在这种情况下，在有源层被形成为完全填充沟道开口125之后，可以将有源层平坦化，直到暴露最上面的绝缘层120U以形成有源图案。可替选地，可以通过使用沟道开口125中暴露的衬底作为种子层执行选择性外延生长工艺，以形成完全填充沟道开口125的有源图案(图13中的130a)。当通过选择性外延生长工艺形成有源图案时，有源图案可以以单晶态存在。
参照图4，绝缘层120U.120和牺牲层110L.110.110U可以连续地被构图，以形成沟槽140。沟槽140可以限定交替布置并重复堆叠的牺牲图案110La.110a.110Ua和绝缘图案120a.120Ua。沟槽140可以沿着第三方向延伸预定深度，并且可以沿着第二方向(y轴方向)彼此平行地延伸。由此，牺牲图案110La.110a.110Ua和绝缘图案120a.120Ua可以具有沿着第二方向(y轴方向)平行延伸的线形状。在第一方向(x轴方向)上布置的有源图案130可以限定一行，在第二方向(y轴方向)布置的有源图案130可以限定一列。在衬底100上可以布置两行或更多行以及两列或更多列。沟槽140中的每个可以设置在彼此相邻的一对列之间。一列中包括的两个或更多个有源图案130可以穿透包括交替并重复堆叠的牺牲图案110La.110a.110Ua和绝缘图案120a.120Ua的单个堆叠结构。
牺牲图案110La.110a.110Ua和绝缘图案120a.120Ua可以暴露在沟槽140的侧壁中。缓冲电介质105可以暴露在沟槽140的底部中。可替选地，当形成沟槽140时，可以蚀刻缓冲电介质105和衬底100，使得衬底100可以暴露在沟槽140的底部中。下文中，为了便于说明，将描述其中沟槽140的底表面对应于缓冲电介质105的实施例。
参照图5，沟槽140中暴露的牺牲图案110La.110a.110Ua可以被去除，以形成凹进区145L.145.145U。可以通过使用湿法蚀刻，去除所暴露的牺牲图案110La.110a.110Ua。凹进区145L.145.145U可以暴露有源图案130的侧壁中的一些部分。在凹进区145L.145.145U之中，可以通过去除最下面的牺牲图案110La形成最下面的凹进区145L，并且可以通过去除最上面的牺牲图案110Ua来形成最上面的凹进区145U。可以通过去除最下面的牺牲图案110La与最上面的牺牲图案110Ua之间的牺牲图案110a，形成最下面的凹进区145L与最上面的凹进区145U之间的凹进区145。最下面的凹进区145L的底表面可以由缓冲电介质105限定。在省略了缓冲电介质105的情况下，可以由衬底100限定最下面的凹进区145L的底表面。
参照图6，可以在具有凹进区145L.145.145U的衬底100上，形成信息储存层150。可以通过使用具有优良阶梯覆盖性的例如CVD或ALD的沉积技术，形成信息储存层150。由此，可以保形地形成信息储存层150。根据一个实施例，信息储存层150可以沿着凹进区145L.145.145U的内表面.以基本均匀的厚度形成。信息储存层150可以不完全填充凹进区145L.145.145U。
信息储存层150可以包括电荷储存层。例如，信息储存层150可以包括绝缘层等，所述绝缘层包括捕获绝缘层.浮置栅和/或传导纳米点。另外，信息储存层150还可以包括隧道绝缘层和阻挡绝缘层。隧道绝缘层可以形成为单层或多层结构。阻挡绝缘层也可以形成为单层或多层结构。阻挡绝缘层可以包含高k电介质，所述高k电介质具有的介电常数高于隧道绝缘层的介电常数。首先可以形成隧道绝缘层，其次可以形成电荷储存层，并且最后可以形成阻挡绝缘层。
在包括信息储存层150的衬底100上，可以形成栅传导层155，例如，栅传导层155可以直接形成在信息储存层150上。栅传导层155可以填充，例如，完全填充凹进区145L.145.145U。将参照图6和图9更详细地描述栅传导层155。
参照图6和图9，如上所述，栅传导层155可以填充凹进区145L.145.145U。此时，由栅传导层155环绕的空区160可以限定在沟槽140中。即，栅传导层155可以部分地填充沟槽140，并且沟槽140的剩余部分可以是空的。
空区160的底表面161可以由栅传导层155限定。同样，空区160的侧壁可以由栅传导层155限定。空区160可以向上开口。如图9中所示，空区160的底表面161可以被设置成距离衬底100的顶表面第一高度H1。栅传导层155的一部分155a可以填充最下面的凹进区145L，并且可以具有顶表面154。栅传导层155的一部分155a的顶表面154可以接触最下面凹进区145L的顶表面与所述部分155a之间设置的信息储存层150。栅传导层155的一部分155a的顶表面154可以设置成距离衬底100的底表面第二高度H2。此时，第一高度H1可以小于第二高度H2。换言之，空区160的底表面161可以低于栅传导层155的一部分155a的顶表面154。
可以通过使用具有优良阶梯覆盖性的例如CVD或ALD的沉积工艺形成栅传导层155。栅传导层155可以由传导材料形成。例如，栅传导层155可以包含下述内容中的至少一个：金属(例如钨.铝.钛.钽等中的一种或多种).传导金属氮化物(例如氮化钛.氮化钽等中的一种或多种)以及掺杂的半导体材料(例如掺杂的硅.掺杂的锗.掺杂的硅-锗等中的一种或多种)。
参照图7，可以通过空区160对栅传导层155执行各向同性蚀刻工艺，例如，可以去除栅传导层155的一部分，以在相应凹进区145L.145.145U中形成栅电极157L.157.157U。栅电极157L.157.157U可以分别对应于凹进区145L.145.145U中设置的栅传导层155的预定部分。由于通过使用各向同性蚀刻工艺来蚀刻栅传导层155，因此栅电极157L.157.157U可以相互分离。在栅电极157L.157.157U之中，最下面的栅电极157L可以对应于下选择晶体管的栅，并且最上面的栅电极157U可以对应于上选择晶体管的栅。最下面的栅电极157L与最上面的栅电极157U之间的栅电极157可以分别对应于存储器单元的控制栅。
可以通过空区160执行各向同性蚀刻工艺。因此，可以基本上同时蚀刻空区160的侧壁和底表面。换言之，可以基本上同时蚀刻设置在绝缘图案120a.120Ua的外壁上用于连接栅电极157L.157.157U的栅传导层155中的部分。由此，各向同性蚀刻工艺中栅电极157L.157.157U的暴露时间基本上会是均匀的。结果，可以再现地形成栅电极157L.157.157U。另外，例如，由于暴露时间减小，导致对例如信息储存层150和/或沟槽结构的其他结构的蚀刻损害可以被最小化。
相比之下，在传统方法中，在完全填充沟槽之后，通过使用各向异性蚀刻工艺来蚀刻栅传导层，并且可以由于深沟槽导致栅传导层的蚀刻深度会非常深。因此，具有沟槽的衬底可以长时间地暴露于各向异性蚀刻工艺，使得沟槽的上拐角可以发生变形并且设置在高处的至少一些栅电极的形状也会受到损坏。因此，根据一个实施例通过各向同性蚀刻工艺.通过空区160对栅传导层155的蚀刻可以提供对(即，由栅传导层155限定的)空区160的侧壁和底表面的同时蚀刻。结果，可以缩短各向同性蚀刻工艺的处理时间，可以将沟槽140的变形最小化并且可以再现地制造栅电极157L.157.157U。
如上所述，空区160的底表面161可以被形成为比填充最下面的凹进区145L的栅传导层155的部分155a的顶表面154低。由此，最下面的栅电极157L可以与设置在不同高度的栅电极157.157U基本上同时地分开。
栅电极157L.157.157U可以具有与沟槽140相邻的外侧壁和与有源图案130相邻的内侧壁。另外，绝缘图案120a.120Ua可以具有与沟槽140相邻的外侧壁以及与有源图案130相邻的内侧壁。通过各向同性蚀刻工艺，栅电极157L.157.157U的外侧壁可以比绝缘图案120a.120Ua的外侧壁横向(即沿着x轴向着有源图案130)更多地凹进。栅电极157L.157.157U的外侧壁可以向着有源图案130凹进。由此，与栅电极157L.157.157U的外侧壁相邻的凹进区145L.145.145U的一些部分可以是空的。凹进区145L.145.145U的一些空部分可以具有底切区的形式。
通过各向同性蚀刻工艺，还可以去除绝缘图案120a.120Ua之中的最上面的绝缘图案120Ua上设置的栅传导层155。通过使用蚀刻剂进行湿法蚀刻，可以执行各向同性蚀刻工艺。可替选地，通过使用蚀刻气体进行干法蚀刻，可以执行各向同性蚀刻工艺。在通过使用干法蚀刻工艺执行各向同性蚀刻工艺的情况下，可以将游离基态(radical state)和/或离子态的蚀刻气体通过蚀刻气体的扩散提供到空区160中。由此，蚀刻气体可以执行各向同性蚀刻。
参照图8，公共源区170可以形成在沟槽140下方的衬底100中。公共源区170可以具有在第二方向(即，y轴方向)上延伸的线形状。公共源区170可以是掺杂有第二传导类型的掺杂剂的区域。可以通过将第二传导类型的掺杂剂离子注入到沟槽140下方的衬底100中，形成公共源区170。此时，最上面的绝缘图案120Ua可以用作离子注入掩模。在这种情况下，沟槽140或缓冲电介质105的底表面上设置的信息储存层150/沟槽140的底表面上设置的信息储存层150可以用作离子注入缓冲层。
可以在有源图案130的上部中形成漏区165。漏区165可以掺杂有第二传导类型的掺杂剂。可以通过将第二传导类型的掺杂剂提供到有源图案130的上部中来形成漏区165。漏区165的底表面可以高于最上面的栅电极157U的顶表面。可替选地，漏区165的底表面可以具有接近最上面栅电极157U的顶表面的高度。漏区165可以与公共源区170同时形成。可替选地，可以在形成公共源区170之前形成漏区165。在这种情况下，在形成沟槽之前并且在形成有源图案130之后，可以形成漏区165。根据一个实施例，在形成公共源区170之后，可以形成漏区165。
可以形成填充沟槽140的器件隔离图案175。器件隔离图案175可以填充凹进区145L.145.145U的空部分(即，由于栅电极157L.157.157U的外侧壁横向凹进而导致变空的部分)。现在，将描述形成器件隔离图案175的方法。可以在衬底100上形成填充沟槽140的器件隔离层和凹进区145L.145.145U的空部分。可以将器件隔离层平坦化，直到暴露出在最上面的绝缘图案120Ua上的信息储存层150，以形成器件隔离图案175。器件隔离图案175可以由具有优良间隙填充能力的绝缘材料形成。例如，器件隔离图案175可以由高密度等离子体氧化物层.旋涂玻璃(SOG)层和/或CVD氧化物层形成。在形成器件隔离图案175之后，可以蚀刻暴露的信息储存层150，以暴露最上面的绝缘图案120Ua。此时，可以暴露漏区165。
可以形成与漏区165电连接的位线(图10中的180)。由此，可以制造图10所示的三维半导体存储器器件。位线180可以在第一方向(即，x轴方向)上延伸。如图10中所示，位线180可以直接形成在最上面的绝缘图案120Ua和器件隔离图案175上。可替选地，在形成覆盖最上面的绝缘图案120Ua和器件隔离图案175的层间电介质之后，可以在层间电介质上形成位线180。在这种情况下，位线180可以经由穿透层间电介质的接触插塞与漏区165电连接。
图10示出根据一个实施例的三维半导体存储器器件的透视图，图11示出图10的B部分的详细横截面图，并且图12示出图10的C部分的详细横截面图。
参照图10，栅电极157L.157.157U和绝缘图案120a.120Ua可以交替并重复地堆叠在衬底100上。交替堆叠的栅电极157L.157.157U和绝缘图案120a.120Ua可以组成单个堆叠结构。在衬底100上可以设置多个堆叠结构。多个堆叠结构可以在与衬底100的顶表面平行的第一方向上相互分隔开。栅电极157L.157.157U和绝缘图案120a.120Ua可以在与衬底100的顶表面平行并且与第一方向垂直的第二方向上平行延伸。即，堆叠结构可以在第二方向上相互平行地延伸。第一方向可以对应于图10中的x轴方向，并且第二方向可以对应于图10中的y轴方向。
器件隔离图案175可以设置在彼此相邻的堆叠结构之间。换言之，器件隔离图案175可以设置在交替并重复堆叠的栅电极157L.157.157U和绝缘图案120a.120Ua的一侧的衬底100上。有源图案130可以穿透交替并重复堆叠的栅电极157L.157.157U和绝缘图案120a.120Ua。有源图案130可以在与第一方向和第二方向垂直的第三方向上延伸。第三方向可以是与衬底100的顶表面垂直的方向。第三方向可以对应于图10中的z轴方向。有源图案130可以接触衬底100。多个有源图案130中的每个可以穿透堆叠结构中的每个。信息储存层150可以设置在有源图案130的侧壁与栅电极157L.157.157U之间。穿透相应堆叠结构的多个有源图案130可以在第二方向上布置并且可以相互分隔开。衬底100上的有源图案130可以在第一方向和第二方向上二维地布置。如图10中所示，有源图案130可以具有中空管形状.中空圆柱形状.中空通心粉形状等。有源图案130的内部可以填充有电介质图案135。
有源图案130中的每个.环绕有源图案130中的每个的栅电极157L.157.157U以及在有源图案130中的每个与栅电极157L.157.157U之间的信息储存层150可以包括在单个垂直型单元串中。垂直型单元串可以包括串联连接并且堆叠的下选择晶体管.多个存储器单元和上选择晶体管。在栅电极157L.157.157U之中，最下面的栅电极157L对应于下选择晶体管的栅，并且最上面的栅电极157U对应于上选择晶体管的栅。在最下面的栅电极157L与最上面的栅电极157U之间的栅电极157分别对应于存储器单元的栅。栅电极157和有源图案130之间的信息储存层150对应于存储器单元的数据储存元件。最下面的栅电极157L和有源图案130之间的信息储存层150可以包括在下选择晶体管的栅电介质中，并且最上面的栅电极157U和有源图案130之间的信息储存层150可以包括在上选择晶体管的栅电介质中。
参照图10.图11和图12，栅电极157L.157.157U可以具有与有源图案130相邻的内侧壁以及与器件隔离图案175相邻的外侧壁158。同样，绝缘图案120a.120Ua可以具有与有源图案130相邻的内侧壁以及与器件隔离图案175相邻的外侧壁122。与例如直接在栅电极157L.157.157U中的每个上设置的绝缘图案120a.120Ua中的每个的外侧壁122相比，栅电极157L.157.157U中的每个栅电极的外侧壁158可以向着有源图案130更多地横向凹进，即，可以更靠近有源图案130。即，外侧壁158与有源图案130之间的距离可以小于外侧壁122和有源图案130之间的距离。换言之，绝缘图案120a.120Ua中每个绝缘图案的外侧壁122可以比每个相应的下面的栅电极157L.157.157U的外侧壁158相比更多地横向突出。可以由凹进的栅电极157L.157.157U中的每个的外侧壁158限定底切区。可以由栅电极157L.157.157U中的每个的外侧壁158以及下面和/或上面的绝缘图案120a.120Ua的突出部限定底切区。器件隔离图案175可以向着外侧壁158延伸，以填充底切区。
公共源区170可以设置在器件隔离图案175下方的衬底100中。公共源区170可以具有在第二方向(即，y轴方向)上延伸的线形状。漏区165可以设置在有源图案130的上部中。漏区165和公共源区170可以掺杂有相同传导类型的掺杂剂。位线180可以与漏区165电连接。位线180可以在第一方向(即，x轴方向)上延伸。即，位线180可以与栅电极157L.157.157U交叉。多个位线180可以设置在衬底100上。多个位线180可以彼此平行。一个位线180可以与多个漏区165电连接，所述多个漏区165在第一方向上布置并且形成在组成一列的多个有源图案130中。位线180可以设置在最上面的绝缘图案120Ua和器件隔离图案175上。位线180可以设置在最上面的绝缘图案120Ua和器件隔离图案175上设置的层间电介质上。在这种情况下，位线180可以经由穿透层间电介质的接触插塞而与漏区165电连接。
存储器单元的沟道区可以被限定在与存储器单元的栅相对应的并且与栅电极157相邻的有源图案130中。同样地，上选择晶体管的沟道区可以被限定在与最上面的栅电极157U相邻的有源图案中。下选择晶体管可以包括第一沟道区和第二沟道区。图12示出图10中的C部分(即，下选择晶体管)的详细视图。
参照图10和图12，下选择晶体管可以包括：第一沟道区CH1，所述第一沟道区CH1限定在最下面的栅电极157L下方的衬底100中；以及第二沟道区CH2，所述第二沟道区CH2限定在与最下面的栅电极157L相邻的有源图案130中。最下面的栅电极157L可以限定第一沟道区CH1和第二沟道区CH2。第一沟道区CH1的阈值电压可以与第二沟道区CH2的阈值电压不同。第一沟道区CH1的阈值电压的绝对值可以大于第二沟道区CH2的阈值电压的绝对值。
缓冲电介质105可以设置在最下面的栅电极157L和衬底100之间。另外，信息储存层150可以延伸成设置在缓冲电介质105和最下面的栅电极157L之间。最下面的栅电极157L与衬底100之间的信息储存层150和缓冲电介质105可以被包括在下选择晶体管的第一栅电介质中。最下面的栅电极157L与有源图案130之间的信息储存层150可以被包括在下选择晶体管的第二栅电介质中。由于下选择晶体管的第一栅电介质可以形成得比第二栅电介质厚，因此第一沟道区CH1的阈值电压的绝对值可以大于第二沟道区CH2的阈值电压的绝对值。
可替选地，可以省略缓冲电介质105。在这种情况下，通过使第一沟道区CH1的掺杂剂浓度与第二沟道区CH2的掺杂剂浓度不同，可以将第一沟道区CH1的阈值电压与第二沟道区CH2的阈值电压不同地控制。例如，通过使用参照图1的注入工艺描述的将用于控制阈值电压的掺杂剂注入到衬底100中的工艺，可以将第一沟道区CH1的掺杂剂浓度与第二沟道区CH2的掺杂剂浓度不同地控制。在三维半导体存储器器件的操作过程中，第一沟道区CH1和第二沟道区CH2中形成的沟道彼此连接，并且第一沟道区CH1中形成的沟道可以与公共源区170连接。
由于下选择晶体管包括具有彼此不同的阈值电压的第一沟道区CH1和第二沟道区CH2，因此可以使三维半导体存储器器件的编程操作中的误差最小化。例如，在下选择晶体管截止的状态下，可以使有源图案130和公共源区170的存储器单元的沟道之间的穿通现象最小化。
同时，有源图案130可以设置为中空圆柱形状.管形状或通心粉形状。可替选地，有源图案130可以具有不同的形状，将参照图13对其进行说明。图13示出根据一个实施例的三维半导体存储器器件的修改实例的透视图。
参照图13，除了有源图案130a之外，三维半导体存储器器件可以与之前参照图10至图12描述的器件基本上相同。有源图案130a可以穿透交替并重复堆叠的栅电极157L.157.157U和绝缘图案120a.120Ua。有源图案130a可以接触衬底100。有源图案130a可以具有从衬底100的顶表面向上延伸的柱形状。在这种情况下，不需要图10所示的电介质图案135。漏区165a可以设置在有源图案130a的上部中。漏区165a可以掺杂有与公共源区170具有相同传导类型的掺杂剂。
<实施例2>
根据另一个实施例的三维半导体存储器器件可以与之前参照图1至图13描述的三维半导体存储器器件类似。因此，将不再详细重复对相同元件的说明。
图14至图17示出在根据另一个实施例的制造三维半导体存储器器件的方法中的阶段的透视图。根据本实施例的制造三维半导体存储器器件的方法可以包括参照图1至图3描述的制造阶段。
参照图3和图14，绝缘层120U.120和牺牲层110U.110.110L可以连续地构图，以形成沟槽140a。沟槽140a可以与沟道开口125横向分隔开。有源图案130可以在第一方向和第二方向上二维地布置，所述第一方向和第二方向可以平行衬底100的顶表面并且彼此垂直。第一方向和第二方向可以分别对应于图14中所示的x轴方向和y轴方向。在第一方向上布置的有源图案130可以形成一行，以及在第二方向上布置的有源图案130可以形成一列。衬底100上可以布置两行或更多行以及两列或更多列。沟槽140a中的每个可以设置在彼此相邻的一对列之间。沟槽140a可以在第二方向上延伸。沟槽140a可以暴露缓冲电介质105或衬底100。
根据本实施例，可以倾斜地形成沟槽140a的内侧壁。即，沟槽140a的下端(例如，底部)可以在第一方向上具有第一宽度W1，并且沟槽140a的上端(例如，顶部)可以在第一方向上具有第二宽度W2。沟槽140a的下端的第一宽度W1可以小于沟槽140a的上端的第二宽度W2，即，W2＞W1。因此，沟槽140a在第一方向上的宽度可以随着距底部的距离(即，沿着第三方向)增大而逐渐增大。沟槽140a可以限定交替并重复地堆叠的牺牲图案110Lb.110b.110Ub和绝缘图案120b.120Ub。由于沟槽140a的形状，导致最下面的牺牲图案110Lb的宽度可以大于最上面的牺牲图案110Ub的宽度。在最下面的牺牲图案110Lb与最上面的牺牲图案110Ub之间的牺牲图案110b之中，设置在相对低的高度的牺牲图案的宽度可以大于设置在相对高的高度的牺牲图案的宽度。牺牲图案110Lb.110b.110Ub的宽度可以对应于在牺牲图案110Lb.110b或110Ub的外侧壁之间的沿着第一方向的水平距离。牺牲图案110Lb.110b或110Ub的外侧壁可以组成沟槽140a的内侧壁。同样地，在绝缘图案120b.120Ub之中，设置在相对低的高度的绝缘图案的宽度可以大于设置在相对高的高度的绝缘图案的宽度。在绝缘图案120b.120Ub之中，最上面的绝缘图案120Ub可以具有最小的宽度。
参照图15，可以去除沟槽140a中暴露的牺牲图案110Lb.110b.110Ub，以形成凹进区145La.145a.145Ua。可以通过使用诸如湿法蚀刻等的各向同性蚀刻，去除所暴露的牺牲图案110Lb.110b.110Ub。凹进区145La.145a.145Ua可以暴露有源图案130的侧壁。可以通过去除最下面的牺牲图案110Lb来形成最下面的凹进区145La，以及可以通过去除最上面的牺牲图案110Ub来形成最上面的凹进区145Ua。可以通过去除最下面的牺牲图案110Lb与最上面的牺牲图案110Ub之间的牺牲图案110b，形成最下面的凹进区145La与最上面的凹进区145Ua之间的凹进区145a。
参照图16，可以在具有凹进区145La.145a.145Ua的衬底100上，形成信息储存层150，以及可以在具有信息储存层150的衬底100上，形成栅传导层155。栅传导层155可以填充凹进区145La.145a.145Ua。此时，由栅传导层155环绕的空区160a可以限定在沟槽140a中。空区160a的底表面161a和侧壁可以通过栅传导层155来限定，以及空区可以具有向上开口的形状。由于沟槽140a的形状，空区160a的侧壁也可以倾斜地形成。空区160a的上端的宽度可以大于空区160a的下端的宽度。空区160a的底表面161a可以低于填充最下面凹进区145La的栅传导层155的一部分155a的顶表面154。
沟槽140a的上端的第二宽度W2可以大于沟槽140a的下端的第一宽度W1。由此，用于沉积栅传导层155的气体可以容易地供应到沟槽140a中。结果，栅传导层155可以更容易地填充凹进区145La.145a.145Ua，并且可以进一步增强凹进区145La.145a.145Ua外部以及沟槽140a内部形成的栅传导层155的厚度均匀性。
参照图17，可以对具有空区160a的栅传导层155执行各向同性蚀刻工艺，以分别在凹进区145La.145a.145Ua中形成栅电极157La.157a.157Ua。栅电极157La.157a.157Ua可以分别与设置于凹进区145La.145a.145Ua中的栅传导层155的部分相对应。还可以通过各向同性蚀刻工艺，去除在绝缘图案120b.120Ub之中的最上面的绝缘图案120Ub上的栅传导层155。可以如之前参照图7描述地执行各向同性蚀刻工艺。
可以通过空区160a执行各向同性蚀刻工艺。由此，可以基本上同时蚀刻空区160a的侧壁和底表面161a。具体来讲，由于空区160a的上端的宽度比空区160a的底表面161a的宽度更宽，因此用于执行各向同性蚀刻工艺的蚀刻剂或蚀刻气体可以更容易地供应到空区160a的内部。由此，空区160a的侧壁和底表面161a的蚀刻均匀性可以进一步增强。结果，可以增强栅电极157La.157a.157Ua的再现性，并且可以使例如沟槽形状和/或信息储存层150等的其他结构的损害和/或变形最小化。
由于空区160a的底表面161a被形成为低于填充最下面的凹进区145La的栅传导层155的一部分155a的顶表面154，因此最下面的栅电极157La也可以与设置在不同高度的栅电极157a.157Ua基本上同时分离。在栅电极157La.157a.157Ua之中，最下面的栅电极157La可以对应于下选择晶体管的栅，以及最上面的栅电极157Ua可以对应于上选择晶体管的栅。最下面的栅电极157La与最上面的栅电极157Ua之间的栅电极157a可以分别对应于存储器单元的控制栅。
栅电极157La.157a.157Ua可以具有与沟槽140a相邻的外侧壁以及与有源图案130相邻的内侧壁。另外，绝缘图案120a.120Ua可以具有与沟槽140a相邻的外侧壁以及与有源图案130相邻的内侧壁。通过各向同性蚀刻工艺，栅电极157La.157a.157Ua的外侧壁可以比绝缘图案120a.120Ua的外侧壁横向更多地凹进。栅电极157La.157a.157Ua的外侧壁可以向着有源图案130凹进。由此，与栅电极157L.157.157U的外侧壁相邻的凹进区145La.145a.145Ua的一些部分可以变成空的。凹进区145La.145a.145Ua的一些空部分可以具有底切区的形式。
由于凹进区145La.145a.145Ua的形状和通过空区160a的各向蚀刻工艺，栅电极157La.157a.157Ua可以具有不同的宽度。换言之，最下面的栅电极157La的宽度可以大于最上面的栅电极157Ua的宽度。另外，在栅电极157La.157a.157Ua之中设置在相对低高度的栅电极的宽度可以大于设置在高的高度的栅电极的宽度。
公共源区170可以形成在沟槽140a下方的衬底100中。漏区165可以形成在有源图案130的上部中。通过使用与之前参照图8描述的方法相同的方法，可以形成公共源区170和漏区165。可以形成填充沟槽140a的器件隔离图案175。该器件隔离图案175可以填充凹进区145La.145a.145Ua的空部分，即，由于栅电极157La.157a.157Ua的外壁横向凹进而导致的空部分。可以形成与漏区165电连接的位线180(图18)。由此，可以制造图18所示的三维半导体存储器器件。图18示出根据另一个实施例的三维半导体存储器器件的透视图。
参照图18，栅电极157La.157a.157Ua和绝缘图案120b.120Ub可以交替并重复地堆叠在衬底100上。交替并重复地堆叠的栅电极157La.157a.157Ua和绝缘图案120b.120Ub可以组成单个堆叠结构。堆叠结构可以在衬底100上设置成多个，并且所述多个堆叠结构可以在与衬底100的顶表面平行的第一方向(即，x轴方向)上分开。栅电极157La.157a.157Ua和绝缘图案120b.120Ub可以在与衬底100的顶表面平行并且垂直于第一方向的第二方向(即，y轴方向)上平行延伸。
器件隔离图案175可以设置在彼此相邻的堆叠结构之间。换言之，器件隔离图案175可以设置在堆叠结构一侧的衬底100上。有源图案130可以穿透交替并重复地堆叠的栅电极157La.157a.157Ua和绝缘图案120b.120Ub。有源图案130中的每个可以穿透堆叠结构中的每个。信息储存层150可以设置在有源图案130的侧壁与栅电极157La.157a.157Ua之间。如图10中所示，有源图案130以具有中空管形状.中空圆柱形状.中空通心粉形状等。有源图案130的内部可以填充有电介质图案135。可替选地，图18中的有源图案130可以替代图13中的有源图案130a。在这种情况下，可以省略电介质图案135。
有源图案130中的每个.环绕有源图案130中的每个的栅电极157La.157a.157Ua以及在有源图案130中的每个与栅电极157La.157a.157Ua之间的信息储存层150可以被包括在单个垂直型单元串中。最下面的栅电极157La对应于下选择晶体管的栅，以及最上面的栅电极157Ua对应于上选择晶体管的栅。在最下面的栅电极157La与最上面的栅电极157Ua之间的栅电极157a分别对应于存储器单元的栅。栅电极157和有源图案130之间的信息储存层150对应于存储器单元的数据储存元件。
栅电极157La.157a.157Ua可以具有与有源图案130相邻的内侧壁以及与器件隔离图案175相邻的外侧壁158。同样，绝缘图案120a.120Ua可以具有与有源图案130相邻的内侧壁以及与器件隔离图案175相邻的外侧壁122。与例如直接在栅电极157La.157a.157aU中的每个栅电极上设置的绝缘图案120a.120Ua中的每个绝缘图案的外侧壁相比，栅电极157La.157a.157Ua中的每个栅电极的外侧壁158可以向着有源图案130横向更多地凹进。可以由凹进的栅电极157La.157a.157Ua中的每个栅电极的外侧壁158限定底切区，并且器件隔离图案175可以延伸以填充底切区。
最下面的栅电极157a的顶表面可以在第一方向上具有第一宽度Wa。第一宽度Wa可以对应于最下面的栅电极157La的两个外侧壁的最上端之间的水平距离。最上面的栅电极157Ua的顶表面可以在第一方向上具有第二宽度Wb。第二宽度Wb对应于最上面的栅电极157Ua的两个外侧壁的最上端之间的水平距离。根据该实施例，第一宽度Wa可以大于第二宽度Wb，即，Wa＞Wb。绝缘图案120b.120Ub的外壁可以具有倾斜的形状。
公共源区175可以设置在器件隔离图案175下方的衬底100中，以及漏区165可以设置在有源图案130的上部中。位线180可以与漏区165电连接。位线180可以在第一方向(即，x轴方向)上延伸。多个位线180可以平行地设置在衬底100上。一个位线180可以与多个漏区165电连接，所述多个漏区165在第一方向上布置并且在组成一列的多个有源图案130中形成。
包括最下面的栅电极157La的下选择晶体管可以包括图12中公开的第一沟道区和第二沟道区。缓冲电介质105可以设置在最下面的栅电极157La和衬底100之间。信息储存层150可以延伸成设置在缓冲电介质105和最下面的栅电极157La之间。信息储存层150和缓冲电介质105可以设置在最下面的栅电极157La和衬底100之间，或者只有信息储存层150可以设置在最下面的栅电极157La和衬底100之间。
根据一个实施例的三维半导体存储器器件可以安装在各种类型的半导体封装中。三维半导体存储器器件的封装实例可以包括层叠封装(PoP).球栅阵列(BGA).芯片级封装(CSP).塑料引线芯片载体(PLCC).塑料双列直插封装(PDIP).华夫封装中管芯(die in waffle pack).晶片形式的管芯(die in wafer form).板上芯片(COB).陶瓷双列直插封装(CERDIP).塑料公制方型扁平封装(MQFP).薄四方扁平封装(TQFP).小外形集成电路(SOIC).收缩型小外形封装(SSOP).薄小外形封装(TSOP).薄四方扁平封装(TQFP).系统级封装(SIP).多芯片封装(MCP).晶片级制造封装(WFP)和晶片级处理堆叠封装(WSP)。其中安装有根据一个实施例的三维半导体存储器的封装还可以包括用于控制半导体存储器器件的控制器和/或逻辑器件。
图19示出包括根据一个实施例的半导体存储器器件的电子系统的示例性框图。参照图19，电子系统1100可以包括控制器1110.输入/输出设备(I/O)1120.存储器器件1130.接口1140和总线1150。控制器1110.输入/输出设备1120.存储器器件1130和/或接口1140可以通过总线1150彼此耦合。总线1150对应于数据移动所通过的路径。
控制器1110可以包括微处理器.数字信号处理器.微控制器和能够执行与以上元件相类似的功能的逻辑器件中的至少一个。输入/输出设备1120可以包括键区.键盘.显示器设备等。存储器器件1130可以存储数据和/或命令。存储器器件1130可以包括根据示例性实施例的三维半导体存储器器件。另外，存储器器件1130还可以包括其他类型的半导体器件，例如，DRAM器件和/或SRAM器件。接口1140可以用于向通信网络发送数据/从通信网络接收数据。接口1140可以包括有线和/或无线接口。例如，接口1140可以包括天线和/或有线/无线收发器。虽然在附图中没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为工作存储器，用于增强控制器1110的操作。
电子系统1100可以应用于个人数字助理(PDA).便携式计算机.网络本(web tablet).无线电话.移动电话.数字音乐播放器或能够在无线环境中发送/接收信息的所有电子产品。
图20示出包括根据示例性实施例的半导体存储器器件的存储器卡的框图。参照图20，根据一个实施例的存储器卡1200可以包括存储器器件1210。存储器器件1210可以包括根据示例性实施例的三维半导体存储器器件。另外，存储器器件1210还可以包括其他类型的半导体存储器器件，例如DRAM器件和/或SRAM器件。存储器卡1200可以包括存储器控制器，用于控制主机与存储器器件之间的数据交换。
存储器控制器1220可以包括处理单元(CPU)1222，所述处理单元(CPU)1222控制存储器卡1200的整体操作。另外，存储器控制器1220可以包括用作处理单元1222的工作存储器的SRAM 1221。另外，存储器控制器1220还可以包括主机接口1223和存储器接口1225。主机接口1223可以提供有存储器卡1200与主机之间的数据交换协议。存储器接口1225可以连接存储器控制器1220和存储器器件1210。另外，存储器控制器1220还可以包括误差校正块(ECC)1224。ECC 1224可以检测和校正从存储器器件1210读取的数据的误差。虽然在图20中没有示出，但是存储器卡1200还可以包括ROM器件，其存储用于与主机接口的代码数据。存储器卡1200可以用作便携式数据存储器卡。可替选地，存储器卡1200可以设置成能够替代计算机系统的硬盘的固态盘(SSD)的形式。
如上所述，根据一个实施例，当形成填充凹进区的栅传导层时，由栅传导层环绕的空区可以限定在沟槽中。可以通过使用各向同性蚀刻工艺来蚀刻具有空区的栅传导层，以形成栅电极。由于通过空区执行各向同性蚀刻工艺，因此可以基本上同时蚀刻组成空区的底表面和侧壁的栅传导层。结果，栅电极可以基本上同时分离。由此，对于其他结构的损害(例如，对信息储存层的损害和/或沟槽的变形)可以被最小化，使得可以制造对于较高集成度最佳的并且具有优良可靠性的三维半导体存储器器件。
本文已经公开了示例性实施例，并且尽管采用了特定术语，但是这些术语是只是用于或者将以通用和描述性的含义解释，而不是出于限制的目的。因此，本领域的普通技术人员将理解的是，在不脱离下面的权利要求阐述的本发明的精神和范围的情况下，可以进行各种形式和细节上的变化。

Claims (18)

1.一种制造半导体存储器器件的方法，包括：
在衬底(100)上，交替并重复地堆叠牺牲层(110)和绝缘层(120)；
在所述衬底上形成有源图案(130)，使得所述有源图案穿过所述牺牲层和所述绝缘层；
对所述绝缘层和所述牺牲层连续构图，以形成沟槽(140)；
去除所述沟槽(140)中暴露的牺牲层以形成凹进区(145)，使得所述凹进区(145)暴露所述有源图案(130)的侧壁；
在所述衬底上形成信息储存层(150)；
在所述信息储存层(150)上沉积栅传导层(155)，使得所沉积的栅传导层(155)完全填充所述凹进区(145)并且限定所述沟槽(140)中的空区(160)，所述空区(160)由所述栅传导层(155)环绕；以及
针对所述栅传导层(155)执行各向同性蚀刻工艺，以在所述凹进区(145)中形成栅电极(157)，使得所述栅电极(157)彼此分离。
2.根据权利要求1所述的方法，其中，沉积所述栅传导层以在所述沟槽中限定所述空区的步骤包括：通过所述栅传导层限定所述空区的底表面，使得所述空区的底表面低于填充所述凹进区之中最下面凹进区的部分所述栅传导层的顶表面。
3.根据权利要求1所述的方法，其中，在所述凹进区中形成所述栅电极的步骤包括：通过各向同性蚀刻工艺，使与所述沟槽相邻的所述栅电极的侧壁比与所述沟槽相邻的构图绝缘层的侧壁横向更多地凹进。
4.根据权利要求3所述的方法，还包括：形成器件隔离图案，所述器件隔离图案填充所述沟槽以及与所述栅电极相邻的部分凹进区。
5.根据权利要求1所述的方法，其中，将所述绝缘层和所述牺牲层构图以形成沟槽的步骤包括：形成具有倾斜侧壁的沟槽，使得所述沟槽的下端的宽度小于所述沟槽的上端的宽度。
6.根据权利要求5所述的方法，其中，形成所述栅电极的步骤包括：将所述栅电极之中最上面栅电极的宽度形成为小于最下面栅电极的宽度。
7.根据权利要求1所述的方法，其中，形成所述有源图案的步骤包括：
形成穿透所述绝缘层和所述牺牲层的沟道开口，以暴露所述衬底；以及
在所述沟道开口中形成所述有源图案，使得所述沟槽与所述沟道开口横向地分隔开。
8.根据权利要求7所述的方法，其中，在所述沟道开口中形成所述有源图案的步骤包括：
在具有所述沟道开口的衬底上，保形地形成有源层；
在所述有源层上形成电介质，以填充所述沟道开口；以及
去除所述沟道开口外部的所述有源层和所述电介质的一部分。
9.根据权利要求1所述的方法，还包括：在所述沟槽下方的所述衬底中形成公共源区。
10.根据权利要求1所述的方法，还包括：
在所述有源图案的上部中形成漏区；以及
形成与所述漏区电连接的位线。
11.根据权利要求1所述的方法，还包括：在堆叠所述牺牲层和所述绝缘层之前，在所述衬底上形成缓冲电介质，使得所述牺牲层之中最下面牺牲层直接形成在所述缓冲电介质上。
12.一种半导体存储器器件，包括：
栅电极和绝缘图案，所述栅电极和所述绝缘图案交替并重复地堆叠在衬底上；
有源图案，所述有源图案穿过所述绝缘图案和所述栅电极；
信息储存层，所述信息储存层设置在所述有源图案和所述栅电极之间；
器件隔离图案，所述器件隔离图案设置在堆叠的所述绝缘图案和所述栅电极的一侧的衬底上，所述栅电极和所述绝缘图案具有与所述器件隔离图案相邻的外侧壁，以及与所述栅电极上的相应绝缘图案的外侧壁相比，所述栅电极中每个栅电极的外侧壁向着所述有源图案横向更多地凹进；以及
公共源区，所述公共源区在所述器件隔离图案、所述栅电极、所述绝缘图案下方的所述衬底中，以及所述公共源区彼此平行地延伸，
其中，所述栅电极之中最下面栅电极被构造成控制所述最下面栅电极下方的衬底中限定的第一沟道区，以及控制与所述最下面栅电极相邻的所述有源图案中的第二沟道区，所述第一沟道区的阈值电压不同于所述第二沟道区的阈值电压。
13.根据权利要求12所述的半导体存储器器件，其中，通过凹进的栅电极中每个栅电极的外侧壁来限定底切区，所述器件隔离图案延伸，以填充所述底切区。
14.根据权利要求12所述的半导体存储器器件，其中：
所述栅电极的顶表面在与所述衬底顶表面平行的第一方向上具有宽度，
所述栅电极和所述绝缘图案在第二方向上延伸，所述第二方向垂直于所述第一方向并且平行于所述衬底的顶表面，以及
所述栅电极之中最下面栅电极的宽度大于最上面栅电极的宽度。
15.根据权利要求14所述的半导体存储器器件，其中，所述绝缘图案的所述外侧壁是倾斜的。
16.根据权利要求12所述的半导体存储器器件，还包括：缓冲电介质，所述缓冲电介质设置在所述最下面栅电极和所述衬底之间，所述信息储存层在所述最下面栅电极和所述缓冲电介质之间延伸。
17.根据权利要求12所述的半导体存储器器件，其中，所述第二沟道区的掺杂剂浓度不同于所述第一沟道区的掺杂剂浓度。
18.根据权利要求12所述的半导体存储器器件，还包括：
漏区，所述漏区在所述有源图案的上部中；以及
位线，所述位线电连接到所述漏区。
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