KR101807252B1 - 3차원 반도체 기억 소자 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 기억 소자 및 그 제조 방법을 제공한다. 이 방법에 따르면, 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층되고, 희생막들 중에서 최상위 희생막을 관통하는 커팅 영역을 형성할 수 있다. 커팅 영역은 비희생막에 의해 채워질 수 있다. 절연막들 및 희생막들을 패터닝하여, 몰드 패턴을 형성할 수 있다. 몰드 패턴은 절연 패턴들, 희생 패턴들 및 커팅 영역 내 비희생막을 포함할 수 있다. 희생 패턴들을 전극들로 대체시킬 수 있다.

Description

3차원 반도체 기억 소자 및 그 제조 방법{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 좀더 상세하게는, 3차원 반도체 기억 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술의 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초 고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다.
이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들이 발생되어 신뢰성이 저하되는 것 등의 문제점들이 야기될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성을 향상시킬 수 있는 3차원 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 본 발명의 일 양태(aspect)에 따르면, 3차원 반도체 기억 소자는 기판 상에 교대로 그리고 반복적으로 적층된 전극들 및 절연 패턴들을 포함하는 전극 구조체, 상기 전극들 중에서 일 전극은 서로 대향된 제1 외측벽 및 제2 외측벽을 갖는 것; 상기 전극 구조체를 관통하는 수직형 활성 패턴; 및 상기 수직형 활성 패턴의 측벽과 상기 각 전극들 사이에 개재된 전극-유전막을 포함할 수 있다. 상기 일 전극 및 수직형 활성 패턴의 측벽 사이에 위치한 전극-유전막의 적어도 일부분은 연장되어, 상기 최상위 전극의 하부면, 상부면 및 제1 외측벽을 덮을 수 있다.
일 실시예에 따르면, 상기 전극-유전막의 상기 적어도 일부분의 연장부는 상기 일 전극의 상기 제2 외측벽을 덮지 않을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 전극 구조체의 양측의 기판 상에 배치된 한 쌍의 소자분리 패턴을 더 포함할 수 있다. 이 경우에, 상기 일 전극의 상기 제2 외측벽은 상기 한 쌍의 소자분리 패턴들 중에서 어느 하나와 접촉될 수 있다.
일 실시예에 따르면, 상기 전극 구조체는 양 외측벽들이 상기 한 쌍의 소자분리 패턴들에 각각 접촉된 다른 전극을 포함할 수 있다.
일 실시예에 따르면, 상기 일 전극은 상기 전극 구조체 내에서 최상위 전극에 해당할 수 있다.
일 실시예에 따르면, 상기 전극들 중에서 상기 최상위 전극 바로 아래에 위치한 차상위 전극(next uppermost electrode)은 서로 대향된 제1 외측벽 및 제2 외측벽을 가질 수 있다. 상기 차상위 전극의 제1 외측벽 및 제2 외측벽은 상기 최상위 전극의 제1 외측벽 및 제2 외측벽에 각각 정렬될 수 있다. 상기 차상위 전극 및 수직형 활성 패턴의 측벽 사이에 위치한 전극-유전막의 적어도 일부분은 연장되어 상기 차상위 전극의 하부면, 상부면 및 제1 외측벽을 덮을 수 있다.
일 실시예에 따르면, 상기 최상위 전극의 제1 외측벽을 덮는 전극-유전막의 연장부는 상기 최상위 및 차상위 전극 간 절연 패턴의 일 외측벽을 따라 아래로 연장되어, 상기 차상위 전극의 제1 외측벽을 덮는 전극-유전막의 연장부와 연결될 수 있다.
일 실시예에 따르면, 상기 최상위 전극은, 상기 최상위 및 차상위 전극들 간 절연 패턴의 일 외측벽을 따라 아래로 연장되어 상기 차상위 전극과 연결될 수 있다.
일 실시예에 따르면, 상기 최상위 전극의 제1 외측벽들을 덮는 전극-유전막의 연장부는 상기 차상위 전극의 제1 외측벽을 덮는 전극-유전막의 연장부와 이격될 수 있으며, 상기 최상위 전극 및 상기 차상위 전극도 서로 분리될 수 있다.
일 실시예에 따르면, 상기 비희생 패턴은 상기 최상위 및 차상위 전극들 간 절연 패턴의 상기 일 외측벽과 접촉될 수 있다.
일 실시예에 따르면, 상기 전극 구조체는 하나의 최하위 전극을 포함할 수 있으며, 상기 최상위 전극은 상기 최하위 전극 위에(over) 복수로 제공될 수 있다. 상기 복수의 최상위 전극들은 옆으로 이격됨과 더불어 상기 기판의 상부면으로부터 동일한 레벨에 위치할 수 있다. 상기 수직형 활성 패턴은 복수로 제공될 수 있다. 상기 각 수직형 활성 패턴은 상기 각 최상위 전극 및 상기 각 최상위 전극 아래에 적층된 전극들을 관통할 수 있다.
본 발명의 다른 양태에 따르면, 3차원 반도체 기억 소자는 기판 상에 교대로 그리고 반복적으로 적층된 전극들 및 절연 패턴들을 포함하는 전극 구조체, 상기 각 전극은 금속 패턴 및 배리어 도전 패턴을 포함하는 것; 상기 전극 구조체를 관통하는 수직형 활성 패턴; 및 상기 수직형 활성 패턴의 측벽과 상기 각 전극들 사이에 개재된 전극-유전막을 포함할 수 있다. 상기 전극들 중에서 일 전극 내 금속 패턴은 서로 대향된 제1 외측벽 및 제2 외측벽을 가질 수 있다. 이때, 상기 일 전극 내 배리어 도전 패턴은 상기 일 전극 내 금속 패턴의 제1 외측벽과 접촉될 수 있다.
일 실시예에 따르면, 상기 전극-유전막은 수직적으로 연장되어, 상기 수직형 활성 패턴의 측벽 및 상기 절연 패턴 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 일 전극 내 금속 패턴의 제2 외측벽은 상기 일 전극 내 배리어 도전 패턴과 접촉되지 않을 수 있다.
일 실시예에 따르면, 상기 일 전극은 상기 전극 구조체 내에서 최상위 전극에 해당할 수 있다.
일 실시예에 따르면, 상기 최상위 전극 바로 아래에 위치한 차상위 전극 내 금속 패턴은 서로 대향된 제1 외측벽 및 제2 외측벽을 가질 수 있다. 상기 차상위 전극 내 배리어 도전 패턴은 상기 차상위 전극 내 금속 패턴의 제1 외측벽과 접촉될 수 있다.
본 발명의 또 다른 양태에 따르면, 3차원 반도체 기억 소자의 제조 방법을 제공한다. 이 방법은 기판 상에, 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층시키는 것; 상기 희생막들 중 최상위 희생막을 관통하는 커팅 영역을 형성하는 것; 상기 커팅 영역 내에 비희생막을 형성하는 것; 상기 절연막들 및 희생막들을 관통하는 수직형 활성 패턴들을 형성하는 것; 상기 절연막들 및 희생막들을 연속적으로 패터닝하여, 절연 패턴들, 희생 패턴들 및 상기 커팅 영역 내 비희생막을 포함하는 몰드 패턴을 형성하는 것; 상기 희생 패턴들을 제거하여 빈 영역들을 형성하는 것; 상기 빈 영역들 내에 전극들을 각각 형성하는 것; 및 상기 수직형 활성 패턴의 측벽 및 상기 각 전극들 사이에 전극-유전막을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 비희생막을 형성하기 전에, 상기 커팅 영역의 양 내측벽들 상에 한 쌍의 희생 스페이서들을 각각 형성하는 것을 더 포함할 수 있다. 상기 빈 영역들을 형성하는 것은, 상기 희생 패턴들, 및 상기 희생 스페이서들의 적어도 일부분들을 제거하여 상기 빈 영역들, 및 리세스 영역들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 커팅 영역은 상기 절연막들 중 최상위 절연막, 상기 최상위 희생막, 상기 절연막들 중 차상위 절연막, 및 상기 희생막들 중 차상위 희생막을 연속적으로 패터닝하여 형성될 수 있다. 상기 각 리세스 영역은 상기 커팅 영역 각 측에 형성된 최상위 빈 영역 및 차상위 빈 영역과 연결될 수 있다.
일 실시예에 따르면, 상기 전극-유전막을 형성하는 것은, 상기 전극들을 형성하기 전에 상기 빈 영역들 및 리세스 영역들을 갖는 기판 상에 전극-유전막의 적어도 일부분을 콘포말하게 형성하는 것을 포함할 수 있다. 차례로 적층된 상기 최상위 빈 영역 및 차상위 빈 영역 사이의 절연 패턴 옆에 위치한 상기 리세스 영역의 일부분은 상기 전극-유전막의 상기 적어도 일부분에 의해 채워질 수 있다.
일 실시예에 따르면, 상기 최상위 빈 영역 내 최상위 전극은 상기 리세스 영역 내로 연장되어, 상기 차상위 빈 영역 내 차상위 전극과 연결될 수 있다. 이 경우에, 상기 방법은 상기 교대로 적층된 희생막들 및 절연막들을 패터닝하여, 계단식 구조의 희생 패드들을 형성하는 것을 더 포함할 수 있다. 상기 희생 패드들은 상기 희생 스페이서들을 형성한 후에 형성될 수 있다. 상기 희생 패드들을 형성할 때, 상기 커팅 영역의 끝부분에 위치한 상기 희생 스페이서들의 연결부가 제거되어, 상기 희생 스페이서들은 서로 분리될 수 있다.
일 실시예에 따르면, 상기 커팅 영역을 형성하는 것은, 상기 절연막들 중 최상위 절연막을 패터닝하여 가이드 개구부를 형성하는 것; 상기 가이드 개구부를 갖는 기판 상에 스페이서막을 콘포말하게 형성하는 것; 및 상기 스페이서막 및 상기 최상위 희생막을 이방성 식각하여 상기 커팅 영역 및 상기 가이드 개구부의 양 내측벽들 상에 희생 스페이서들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 커팅 영역을 형성하는 것은, 상기 희생 스페이서들을 식각 마스크로 사용하여, 상기 절연막들 중 차상위 절연막 및 상기 희생막들 중 차상위 희생막을 연속적으로 식각하는 것을 더 포함할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 최상위 전극의 제1 외측벽은 전극-유전막의 연장부에 의해 덮혀질 수 있다. 이로써, 최상위 전극의 상기 제1 외측벽은 식각 공정 등으로부터 보호될 수 있다. 그 결과, 상기 최상위 전극의 식각 손실을 최소화하여, 상기 최상위 전극의 저항이 증가되는 것을 방지할 수 있다. 이로써, 우수한 신뢰성을 갖고, 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 1b는 도 1a의 I-I'을 따라 취해진 단면도.
도 1c는 도 1a의 II-II'을 따라 취해진 단면도.
도 1d는 도 1b의 A 부분을 확대한 도면.
도 1e는 도 1b의 B 부분을 확대한 도면.
도 1f는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 타내는 단면도.
도 2a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 평면도.
도 2b는 도 2a의 I-I'을 따라 취해진 단면도.
도 3a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 3b는 도 3a의 C 부분을 확대한 도면.
도 4는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도.
도 5a 내지 도 10a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 5b 내지 도 10b는 각각 도 5a 내지 도 10a의 I-I'을 따라 취해진 단면도들.
도 5c 내지 도 10c는 각각 도 5a 내지 도 10a의 II-II'을 따라 취해진 단면도들.
도 11a 및 도 12a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 평면도들.
도 11b 및 도 12b는 각각 도 11a 및 도 12a의 I-I'을 따라 취해진 단면도들.
도 13 내지 도 15는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들.
도 16a는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 16b는 도 16a의 I-I'을 따라 취해진 단면도.
도 16c는 도 16a의 D 부분을 확대한 도면.
도 17은 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 16a의 I-I'을 따라 취해진 단면도.
도 18a는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 16a의 I-I'을 따라 취해진 단면도.
도 18b는 도 18a의 E 부분을 확대한 도면.
도 19a 내지 도 24a는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 19b 내지 도 24b는 각각 도 19a 내지 도 24a의 I-I'을 따라 취해진 단면도들.
도 25는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도.
도 26은 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도.
도 27a는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 27b는 도 27a의 I-I'을 따라 취해진 단면도.
도 27c는 도 27b의 F 부분을 확대한 도면.
도 28a는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 평면도.
도 28b는 도 28a의 I-I'을 따라 취해진 단면도.
도 29는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 27a의 I-I'을 따라 취해진 단면도.
도 30a는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 27a의 I-I'을 따라 취해진 단면도.
도 30b는 도 30a의 G 부분을 확대한 도면.
도 31a 내지 도 35b는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 31b 내지 도 35b는 각각 도 31a 내지 도 35a의 I-I'을 따라 취해진 단면도들.
도 36 및 도 37은 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 평면도들.
도 38은 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도.
도 39는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 40은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 1b는 도 1a의 I-I'을 따라 취해진 단면도이며, 도 1c는 도 1a의 II-II'을 따라 취해진 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 기판(100) 상에 전극 구조체가 배치될 수 있다. 상기 전극 구조체는 교대로 그리고 반복적으로 적층된 전극들(GSE1, GSE2, CE, SSE1, SSE2) 및 절연 패턴들(105a, 105nUa, 105Ua)을 포함할 수 있다. 상기 기판(100) 상에 복수의 상기 전극 구조체들이 배열될 수 있다. 도 1a에 개시된 바와 같이, 상기 전극 구조체들은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도 1a의 y축 방향에 해당할 수 있다. 상기 전극 구조체들은 상기 제1 방향에 수직한 제2 방향으로 서로 옆으로 이격될 수 있다. 상기 제2 방향은 도 1a의 x축 방향에 해당할 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑된 웰 영역(well region)을 포함할 수 있다.
상기 전극 구조체 내 전극들(GSE1, GSE2, CE, SSE2, SSE1)은 차례로 적층된 복수의 셀 전극들(CE)을 포함할 수 있다. 또한, 상기 전극 구조체 내 전극들(GSE1, GSE2, CE, SSE2, SSE1)은, 최하위 셀 전극(lowermost cell electrode)과 기판(100) 사이에 개재된 적어도 한 층(at least one floor)의 접지 선택 전극(GSE1, GSE2)을 포함할 수 있다. 일 실시예에 따르면, 복수 층의 접지 선택 전극들(GSE1, GSE2)이 상기 기판(100)과 상기 최하위 셀 전극 사이에 배치될 수 있다. 예컨대, 제1 접지 선택 전극(GSE1)이 상기 최하위 셀 전극 및 기판(100) 사이에 배치될 수 있으며, 제2 접지 선택 전극(GSE2)이 상기 최하위 셀 전극과 상기 제1 접지 선택 전극(GSE1) 사이에 개재될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 1f에 개시된 바와 같이, 상기 최하위 셀 전극과 기판(100) 사이에 한 층의 접지 선택 전극(GSE)이 개재될 수도 있다. 이와는 다르게, 상기 최하위 셀 전극과 기판(100) 사이에 3층 이상의 접지 선택 전극들이 개재될 수도 있다.
계속해서, 도 1a, 도 1b 및 도 1c를 참조하면, 상기 전극 구조체 내 전극들(GSE1, GSE2, CE, SSE1, SSE2)은 복수의 제1 스트링 선택 전극들(SSE1)을 포함할 수 있다. 상기 복수의 제1 스트링 선택 전극들(SSE1)은 상기 기판(100)의 상부면으로부터 동일한 레벨(level)에 위치한다. 상기 복수의 제1 스트링 선택 전극들(SSE1)은 옆으로 이격 된다. 상기 복수의 제1 스트링 선택 전극들(SSE1)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 제1 스트링 선택 전극들(SSE1)은 상기 셀 전극들(CE) 중 최상위 셀 전극 위에(over) 배치될 수 있다. 좀더 구체적으로, 상기 전극 구조체 내에서, 상기 복수의 제1 스트링 선택 전극들(SSE1)은 하나의 상기 최상위 셀 전극(CE) 위에 배치될 수 있다. 상기 전극 구조체 내에서 상기 제1 접지 선택 전극(SSE1)도 하나일 수 있다. 따라서, 상기 복수의 제1 스트링 선택 전극들(SSE1)은 하나의 상기 제1 접지 선택 전극(SSE1) 위에(over) 배치될 수 있다.
상기 전극 구조체는 적어도 한 층(floor)의 스트링 선택 전극(SSE1)을 포함할 수 있다. 일 실시예에 따르면, 상기 전극 구조체는 차례로 적층되고 서로 이격된 복수 층의 스트링 선택 전극들(SSE2, SSE1)을 포함할 수 있다. 예컨대, 제2 스트링 선택 전극(SSE2)이 상기 제1 스트링 선택 전극들(SSE1)의 각각 및 상기 최상위 셀 전극 사이에 배치될 수 있다. 상기 제1 스트링 선택 전극들(SSE1) 아래에 각각 배치된 제2 스트링 선택 전극들(SSE2)은 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 또한, 상기 제2 스트링 선택 전극들(SSE2)은 옆으로 이격 된다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 1f에 개시된 바와 같이, 상기 전극 구조체는 단일 층의 스트링 선택 전극(SSE)을 포함할 수도 있다. 이와는 다르게, 상기 전극 구조체는 3 층 이상으로 적층된 스트링 선택 전극들을 포함할 수도 있다.
계속해서, 도 1a, 도 1b 및 도 1c를 참조하면, 상기 제1 접지 선택 전극(GSE1)은 상기 전극 구조체 내 적층된 전극들(GSE1, GSE2, CE, SSE2, SSE1) 중에서 최하위 전극에 해당하며, 상기 제1 스트링 선택 전극(SSE1)은 상기 전극 구조체 내 적층된 전극들(GSE1, GSE2, CE, SSE2, SSE1) 중에서 최상위 전극에 해당한다. 상기 제2 스트링 선택 전극(SSE2)은 상기 전극 구조체 내 적층된 전극들(GSE1, GSE2, CE, SSE2, SSE1) 중에서 차상위 전극(next uppermost electrode)에 해당한다.
상기 전극들(GSE1, GSE2, CE, SSE2, SSE1)은 도전 물질을 포함한다. 예컨대, 상기 전극들(GSE1, GSE2, CE, SSE2, SSE1)은 도펀트로 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등), 도전성 금속-반도체 화합물(ex, 금속 실리사이드 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
상기 절연 패턴들(105a, 105nUa, 105Ua)은 상기 제1 스트링 선택 전극(SSE1) 상에 배치된 최상위 절연 패턴(105Ua), 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2) 사이의 차상위 절연 패턴(105nUa)과, 상기 셀 전극들(CE) 및 접지 선택 전극들(GSE1, GSE2) 사이에 개재된 절연 패턴들(105a)을 포함할 수 있다. 상기 최상위 절연 패턴들(105Ua)은 복수로 제공되어, 상기 복수의 제1 스트링 선택 전극들(SSE1) 상에 각각 배치될 수 있다. 상기 최상위 절연 패턴들(105Ua)은 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 이와 마찬가지로, 상기 차상위 절연 패턴(105nUa)도 복수로 제공되어, 상기 복수의 제2 스트링 선택 전극들(SSE2) 바로 위에 각각 배치될 수 있다. 상기 차상위 절연 패턴들(105nUa)도 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 상기 절연 패턴들(105a, 105nUa, 105Ua)은 산화물(ex, 고밀도 플라즈마 산화물 및/도는 고온 산화물 등) 등을 포함할 수 있다.
상기 전극 구조체는 상기 제1 스트링 선택 전극(SSE1) 및 기판(100) 사이에 개재된 버퍼 유전 패턴(103a)을 더 포함할 수 있다. 상기 버퍼 유전 패턴(103a)은 상기 절연 패턴들(105a, 105nUa, 105Ua) 보다 얇을 수 있다. 상기 절연 패턴들(105a, 105nUa, 105Ua)은 산화물 등을 포함할 수 있다. 상기 버퍼 유전 패턴(103a)은 산화물 등을 포함할 수 있다.
수직형 활성 패턴들(120)이 상기 전극 구조체를 수직적으로 관통할 수 있다. 상기 각 수직형 활성 패턴(120)은 상기 각 제1 스트링 선택 전극(SSE1) 및 상기 각 제1 스트링 선택 전극(SSE1) 아래에 적층된 전극들(SSE2, CE, GSE1, GSE2)을 연속적으로 관통할 수 있다. 상기 수직형 활성 패턴(120)은 속이 빈 파이프 형태 또는 마카로니(macaroni) 형태일 수 있다. 이 경우에, 충전 유전 패턴(125, filling dielectric pattern)이 상기 수직형 활성 패턴(120)으로 둘러싸인 공간을 채울 수 있다. 랜딩 패드(130)가 상기 수직형 활성 패턴(120) 및 충전 유전 패턴(125) 상에 배치될 수 있다. 상기 랜딩 패드(130)는 상기 수직형 활성 패턴(120)과 접촉될 수 있다.
상기 수직형 활성 패턴(120)은 상기 기판(100)과 접촉될 수 있다. 좀더 구체적으로, 상기 수직형 활성 패턴(120)은 상기 기판(100) 내에 형성된 상기 웰 영역과 접촉될 수 있다. 상기 수직형 활성 패턴(120)은 상기 기판(100)과 동일한 반도체 물질로 형성될 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 수직형 활성 패턴(120)은 실리콘으로 형성될 수 있다. 상기 수직형 활성 패턴(120)은 결정 상태일 수 있다. 상기 수직형 활성 패턴(120)은 상기 웰 영역과 동일한 타입의 도펀트(즉, 상기 제1 도전형의 도펀트)로 도핑될 수 있다. 또는, 상기 수직형 활성 패턴(120)은 언도프트 상태(undoped state)일 수 있다. 상기 랜딩 패드(130)는 상기 수직형 활성 패턴(120)과 동일한 반도체 물질로 형성될 수 있다. 예컨대, 상기 랜딩 패드(130)는 실리콘으로 형성될 수 있다. 일 실시예에 따르면, 적어도 상기 랜딩 패드(130) 내에 제2 도전형의 도펀트로 도핑된 드레인 영역이 형성될 수 있다. 상기 충전 유전 패턴(125)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
도 1a 및 도 1c에 개시된 바와 같이, 복수의 상기 수직형 활성 패턴들(120)이 상기 각 제1 스트링 선택 전극(SSE1) 및 그 아래에 적층된 전극들(SSE2, CE, GSE1, GSE2)을 연속적으로 관통할 수 있다. 평면적 관점에서, 상기 각 제1 스트링 선택 전극(SSE1)을 관통하는 수직형 활성 패턴들(120)은 상기 제1 방향으로 배열되어 하나의 열을 이룰 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 각 제1 스트링 선택 전극(SSE1)을 관통하는 수직형 활성 패턴들(120)은 평면적 관점에서 다른 형태로 배열될 수도 있다.
전극-유전막(170)이 상기 수직형 활성 패턴(120)의 측벽 및 상기 각 전극(GSE1, GSE2, CE, SSE2, SSE1) 사이에 개재될 수 있다. 일 실시예에 따르면, 상기 전극-유전막(170)의 적어도 일부분은 연장되어, 상기 각 전극(GSE1, GSE2, CE, SSE2, SSE1)의 상부면 및 하부면을 덮을 수 있다. 이때, 상기 수직형 활성 패턴(120)과 제1 스트링 선택 전극(SSE1) 사이의 전극-유전막(170)의 적어도 일부분은 더 연장되어, 상기 제1 스트링 선택 전극(SSE1)의 하부면, 상부면 및 일 외측벽을 덮을 수 있다. 일 실시예에 따르면, 도 1b에 개시된 바와 같이, 상기 수직형 활성 패턴(120) 및 각 전극(GSE1, GSE2, CE, SSE2, SSE1) 사이의 전극-유전막(170)의 전체가 연장될 수 있다.
상기 전극 구조체 양측에 인접한 기판(100) 상에 소자분리 패턴들(175)이 배치될 수 있다. 즉, 상기 각 소자분리 패턴(175)은 인접한 상기 전극 구조체들 사이에 배치될 수 있다. 도 1a에 개시된 바와 같이, 평면적 관점에서 상기 소자분리 패턴들(175)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 소자분리 패턴들(175)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 제1 스트링 선택 전극(SSE1) 및 전극-유전막(170)에 대하여 도 1d를 참조하여 좀더 구체적으로 설명한다.
도 1d는 도 1b의 A 부분을 확대한 도면이다.
도 1b 및 도 1d를 참조하면, 상기 제1 스트링 선택 전극(SSE1)은 서로 대향된 제1 외측벽(S1a) 및 제2 외측벽(S1b)을 가질 수 있다. 이때, 상기 수직형 활성 패턴(120) 및 제1 스트링 선택 전극(SSE1)간 전극-유전막(170)은 연장되어, 상기 제1 스트링 선택 전극(SSE1)의 하부면, 상부면 및 상기 제1 외측벽(S1a)을 덮을 수 있다. 상기 전극-유전막(170)의 연장부는 상기 제1 스트링 선택 전극(SSE1)의 하부면, 상부면 및 제1 외측벽(S1a)과 접촉될 수 있다. 상기 제1 스트링 선택 전극(SSE1)의 상기 제2 외측벽(S1b)은 상기 전극-유전막(170)의 연장부에 의해 덮혀지지 않을 수 있다. 일 실시예에 따르면, 상기 제1 스트링 선택 전극(SSE1)의 상기 제2 외측벽(S1b)은 상기 소자분리 패턴(175)과 접촉될 수 있다.
상기 제1 스트링 선택 전극(SSE1)은 상기 수직형 활성 패턴(120)의 측벽과 인접한 내측벽(InS1)을 가질 수 있다. 도 1a 내지 도 1d에 개시된 바와 같이, 상기 제1 스트링 선택 전극(SSE1)의 내측벽(InS1)은 상기 수직형 활성 패턴(120)의 측벽을 둘러싸는 홀 형태일 수 있다. 상기 수직형 활성 패턴(120) 및 제1 스트링 선택 전극(SSE1) 간 전극-유전막(170)은 상기 수직형 활성 패턴(120)의 측벽 및 상기 제1 스트링 선택 전극(SSE1)의 내측벽(InS1) 사이에 개재될 수 있다.
이와 유사하게, 상기 제2 스트링 선택 전극(SSE2)은 서로 대향된 제1 외측벽(S2a) 및 제2 외측벽(S2b)을 가질 수 있다. 상기 제2 스트링 선택 전극(SSE2)의 제1 외측벽(S2a) 및 제2 외측벽(S2b)은 상기 제1 스트링 선택 전극(SSE1)의 제1 외측벽(S1a) 및 제2 외측벽(S1b)에 각각 정렬될 수 있다. 상기 수직형 활성 패턴(120) 및 제2 스트링 선택 전극(SSE2)간 전극-유전막(170)은 연장되어, 상기 제2 스트링 선택 전극(SSE2)의 하부면, 상부면 및 제1 외측벽(S2a)을 덮을 수 있다. 상기 수직형 활성 패턴(120) 및 제2 스트링 선택 전극(SSE2)간 전극-유전막(17)의 연장부는 상기 제2 스트링 선택 전극(SSE2)의 하부면, 상부면 및 제1 외측벽(S2a)과 접촉될 수 있다. 상기 수직형 활성 패턴(120) 및 제2 스트링 선택 전극(SSE2)간 전극-유전막(17)의 연장부는 상기 제2 스트링 선택 전극(SSE2)의 제2 외측벽(S2b)을 덮지 않을 수 있다. 일 실시예에 따르면, 상기 제2 스트링 선택 전극(SSE2)의 제2 외측벽(S2b)은 상기 소자분리 패턴(175)과 접촉될 수 있다. 상기 제2 스트링 선택 전극(SSE2)도, 상기 수직형 활성 패턴(120)을 둘러싸고 홀 형태를 갖는 내측벽(InS2)을 가질 수 있다.
일 실시예에 따르면, 상기 차상위 절연 패턴(105nUa)은 서로 대향된 제1 외측벽 및 제2 외측벽을 가질 수 있다. 상기 차상위 절연 패턴(105nUa)의 제1 및 제2 외측벽들은 상기 제1 스트링 선택 전극(SSE1)의 제1 및 제2 외측벽들(S1a, S1b)과 각각 인접할 수 있다. 상기 제1 스트링 선택 전극(SSE1)의 제1 외측벽(S1a)을 덮는 전극-유전막(170)의 연장부는 상기 차상위 절연 패턴(105nUa)의 상기 제1 외측벽을 따라 아래로 연장되어, 상기 제2 스트링 선택 전극(SSE2)의 제1 외측벽(S2a)을 덮는 전극-유전막(170)의 연장부와 연결될 수 있다.
비희생 패턴(150a)이 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2) 일 측에 배치될 수 있다. 다시 말해서, 상기 비희생 패턴(150a)은 상기 최상위 절연 패턴들(105Ua) 사이, 상기 제1 스트링 선택 전극들(SSE1) 사이, 상기 차상위 절연 패턴들(105nUa) 사이, 및 제2 스트링 선택 전극들(SSE2) 사이에 정의된 커팅 영역(140) 내에 배치될 수 있다. 에 배치될 수 있다. 상기 비희생 패턴(150a)은 상기 최상위 셀 전극 위에 배치될 수 있다.
도 1d에 개시된 바와 같이, 상기 비희생 패턴(150a)과 상기 차상위 절연 패턴(105nUa)의 제1 외측벽 간의 수평 거리(HD)는, 상기 제1 스트링 선택 전극(SSE1)의 상부면 상에 위치한 전극-유전막(170)의 두께(T)의 2배와 같거나 작을 수 있다. 이에 따라, 상기 전극-유전막(170)은 상기 차상위 절연 패턴(105nUa) 및 상기 비희생 패턴(150a) 사이의 공간을 채울 수 있다. 상기 제1 스트링 선택 전극(SSE1)은 그 아래의 제2 스트링 선택 전극(SSE1)과 분리될 수 있다.
상기 제1 스트링 선택 전극(SSE1)은 상기 최상위 절연 패턴(105Ua) 및 차상위 절연 패턴(105nUa) 사이에 정의된 최상위 빈 영역(160U) 내에 배치될 수 있다. 상기 제2 스트링 선택 전극(SSE1)은 상기 차상위 절연 패턴(105nUa) 및 그 바로 아래의 절연 패턴(105a) 사이에 정의된 차상위 빈 영역(160nU) 내에 배치될 수 있다. 이때, 적어도 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a, S2a)을 덮는 상기 전극-유전막(170)의 일부분은 상기 최상위 빈 영역(160U) 및 차상위 빈 영역(160nU) 외부에 배치될 수 있다. 이로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 폭들이 증가되어, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 저항이 낮아질 수 있다.
잔여 희생 스페이서(145r)가 상기 최상위 절연 패턴(105Ua)의 일 외측벽 상에 상기 잔여 희생 스페이서(145r)는 상기 최상위 절연 패턴(105Ua) 및 비희생 패턴(150a) 사이에 배치될 수 있다. 상기 잔여 희생 스페이서(145r)는 상기 제1 스트링 선택 전극(SSE1)의 제1 외측벽(S1a)을 덮는 상기 전극-유전막(170)의 연장부 상에 배치될 수 있다. 일 실시예에 따르면, 상기 최상위 절연 패턴(105Ua)의 상기 일 외측벽을 기준으로 상기 잔여 희생 스페이서(145r)의 두께는 상기 수평 거리(HD)와 실질적으로 동일할 수 있다.
상기 잔여 희생 스페이서(145r)는 상기 절연 패턴들(105a, 105nUa, 105Ua) 및 상기 비희생 패턴(150a)에 대하여 식각 선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 절연 패턴들(105a, 105nUa, 105Ua) 및 비희생 패턴(150a)이 고밀도 플라즈마 산화물 및/또는 고온 산화물 등으로 형성되는 경우에, 상기 잔여 희생 스페이서(145r)는 질화물, 산화물, PE-CVD에 의해 형성된 산화물, 및/또는 저온 산화물 등으로 형성될 수 있다. 상기 저온 산화물은 상온 내지 약 600 ℃ 의 공정 온도에서 형성된 산화물을 의미한다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 절연 패턴들(105a, 105nUa, 105Ua), 비희생 패턴(150a) 및 잔여 희생 스페이서(145r)는 다른 물질로 형성될 수도 있다.
계속해서, 도 1a 및 도 1b를 참조하면, 상기 커팅 영역(140)의 양 내측벽들 상에 한 쌍의 상기 잔여 희생 스페이서들(145r)이 각각 배치될 수 있다. 상술된 바와 같이, 상기 각 잔여 희생 스페이서(145r)는 상기 비희생 패턴(150a) 및 상기 커팅 영역(140)의 각 내측벽 사이에 개재될 수 있다. 도 1a에 개시된 바와 같이, 상기 한 쌍의 잔여 희생 스페이서들(145r)은 상기 제1 방향으로 나란히 연장될 수 있다. 일 실시예에 따르면, 평면적 관점에서 상기 한 쌍의 잔여 희생 스페이서들(145r)의 끝부분들은 상기 커팅 영역(140)의 끝부분에서 연장되어 서로 연결될 수 있다.
도 1b에 개시된 바와 같이, 일 실시예에 따르면, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)과 달리, 상기 각 셀 전극(CE)의 양 외측벽들(CE_Sa, CE_Sb)은 상기 전극-유전막(170)에 의해 덮히지 않을 수 있다. 이와 마찬가지로, 상기 각 접지 선택 전극(GSE1, GSE2)의 양 외측벽들(GSE_Sa, GSE_Sb)도 상기 전극-유전막(170)에 의해 덮히지 않을 수 있다. 일 실시예에 따르면, 상기 각 셀 전극(CE)의 제1 및 제2 외측벽들(CE_Sa, CE_Sb)은 상기 전극 구조체 양측에 배치된 한 쌍의 상기 소자분리 패턴들(175)과 각각 접촉될 수 있다. 또한, 상기 각 접지 선택 전극(GSE1, GSE2)의 제1 미 제2 외측벽들(GSE_Sa, GSE_Sb)도 상기 전극 구조체 양측에 배치된 상기 한 쌍의 소자분리 패턴들(175)과 각각 접촉될 수 있다. 상기 각 셀 전극(CE)은, 상기 전극 구조체에 포함된 상기 복수의 제1 스트링 선택 전극들(SSE1)을 각각 관통하는 수직형 활성 패턴들(120)의 측벽들을 각각 둘러싸는 내측벽들을 포함할 수 있다. 상기 각 접지 선택 전극(GSE1, GSE2)도, 상기 복수의 제1 스트링 선택 전극들(GSE1)을 각각 관통하는 수직형 활성 패턴들(120)의 측벽들을 각각 둘러싸는 내측벽들을 포함할 수 있다.
다음으로, 상기 전극-유전막(170)에 대하여 도 1e를 참조하여 구체적으로 설명한다.
도 1e는 도 1b의 B 부분을 확대한 도면이다.
도 1b 및 도 1e를 참조하면, 상기 전극-유전막(170)은 터널 유전막(TDL), 전하 저장층(SL) 및 블로킹 유전막(BDL)을 포함할 수 있다. 상기 터널 유전막(TDL)은 상기 수직형 활성 패턴(120)에 인접하고, 상기 블로킹 유전막(BDL)은 상기 각 전극(GSE1, GSE2, CE, SSE2, SSE1)에 인접하고, 상기 전하 저장층(SL)은 상기 터널 유전막(TDL) 및 블로킹 유전막(BDL) 사이에 개재된다. 상기 터널 유전막(TDL)은 산화막 및/또는 산화질화막 등을 포함할 수 있다. 상기 전하 저장층(SL)은 전하를 저장할 수 있는 트랩들을 갖는 유전막을 포함할 수 있다. 예컨대, 상기 전하 저장막(TDL)은 질화막 및/또는 금속 산화막(ex, 하프늄 산화막 등) 등을 포함할 수 있다. 상기 블로킹 유전막(BDL)은 상기 터널 유전막(TDL)에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄 산화막 및/또는 알루미늄 산화막 등과 같은 금속 산화막 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막(BDL)은 상기 고유전막의 에너지 밴드 갭 보다 큰 에너지 밴드 갭을 갖는 장벽 유전막(ex, 산화막 등)을 더 포함할 수 있다. 상기 장벽 유전막은 상기 고유전막 및 상기 전하 저장층(SL) 사이에 개재될 수 있다. 일 실시예에 따르면, 도 1a 내지 도 1e에 개시된 바와 같이, 상기 전극-유전막(170) 내 상기 터널 유전막(TDL), 전하 저장층(SL) 및 블로킹 유전막(BDL) 모두가 연장되어, 상기 각 전극(GSE1, GSE2, CE, SSE2, SSE1)의 하부면 및 상부면을 덮을 수 있다. 또한, 상기 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a, S2a)을 덮는 전극-유전막(170)의 연장부들은 상기 터널 유전막(TDL), 전하 저장층(SL) 및 블로킹 유전막(BDL)의 연장부들을 포함할 수 있다.
계속해서, 도 1a, 1b 및 도 1c를 참조하면, 상기 전극 구조체들 사이의 기판(100) 내에 공통 소오스 영역(CS)이 배치될 수 있다. 상기 공통 소오스 영역(CS)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 공통 소오스 영역(CS)은 상기 기판(100)의 웰 영역 내에 형성될 수 있다. 상기 각 소자분리 패턴(175)은 상기 각 공통 소오스 영역(CS) 상에 배치될 수 있다.
도 1a 및 도 1c에 개시된 바와 같이, 상기 전극 구조체 내 적층된 전극들(GSE1, GSE2, CE, SSE2, SSE1)의 각각은 전극 패드(EP)를 가질 수 있다. 상기 전극 구조체 내 적층된 전극들(GSE1, GSE2, CE, SSE2, SSE1)의 전극 패드들(EP)은 계단형 구조로 구현될 수 있다. 상기 적층된 전극들(GSE1, GSE2, CE, SSE2, SSE1)의 전극 패드들(EP)은 상기 제1 방향으로 내리막 계단 구조로 구현될 수 있다. 상기 전극 패드들(EP)을 통하여, 상기 전극들(GSE1, GSE2, CE, SSE2, SSE1)에 동작 전압들을 제공할 수 있다. 예컨대, 상기 전극 패드들(EP)과 접속되는 도전 플러그들을 통하여, 상기 전극들(GSE, GSE1, CE, SSE2, SSE1)에 동작 전압을 제공할 수 있다.
하나의 수직형 셀 스트링(vertical cell string)이 상기 각 수직형 활성 패턴(120)에 구현될 수 있다. 상기 수직형 셀 스트링은 직렬로 연결된 셀 트랜지스터들을 포함할 수 있다. 또한, 상기 수직형 셀 스트링은, 상기 직렬로 연결된 셀 트랜지스터들의 일단에 직렬로 연결된 적어도 하나의 접지 선택 트랜지스터, 및 상기 직렬로 연결된 셀 트랜지스터들의 타단에 직렬로 연결된 적어도 하나의 스트링 선택 트랜지스터를 더 포함할 수 있다. 상기 수직형 셀 스트링이 복수의 상기 접지 선택 트랜지스터들을 포함하는 경우에, 상기 수직형 셀 스트링 내 접지 선택 트랜지스터들은 직렬로 연결될 수 있다. 이와 마찬가지로, 상기 수직형 셀 스트링이 복수의 스트링 선택 트랜지스터들을 포함하는 경우에, 상기 수직형 셀 스트링 내 스트링 선택 트랜지스터들도 직렬로 연결될 수 있다.
상기 각 셀 트랜지스터는 상기 수직형 활성 패턴(120) 및 상기 각 셀 전극(CE)의 교차지점에 정의될 수 있으며, 상기 접지 선택 트랜지스터들은 상기 수직형 활성 패턴(120) 및 상기 접지 선택 전극들(GSE1, GSE2)의 교차지점들에 각각 정의될 수 있다. 상기 스트링 선택 트랜지스터들은 상기 수직형 활성 패턴(120) 및 상기 스트링 선택 전극들(SSE1, SSE2)의 교차지점들에 각각 정의될 수 있다. 상기 각 셀 전극(CE) 및 상기 수직형 활성 패턴(120) 사이의 전극-유전막(170)은 상기 셀 트랜지스터의 정보 저장막에 해당할 수 있다. 상기 각 스트링 선택 전극(SSE1, SSE2) 및 수직형 활성 패턴(120) 사이의 전극-유전막(170)은 상기 스트링 선택 트랜지스터의 게이트 유전막에 해당할 수 있으며, 상기 각 접지 선택 전극(GSE1, GSE2) 및 수직형 활성 패턴(120) 사이의 전극-유전막(170)은 상기 접지 선택 트랜지스터의 게이트 유전막에 해당할 수 있다. 상기 수직형 셀 스트링 내 접지, 셀 및 스트링 선택 트랜지스터들은 차례로 적층될 수 있으며, 상기 수직형 셀 스트링 내 접지, 셀 및 스트링 선택 트랜지스터들은 상기 각 수직형 활성 패턴(120)의 측벽에 정의된 수직형 채널 영역들을 각각 포함할 수 있다. 3차원 반도체 기억 소자의 동작 시에, 상기 각 전극들(GSE1, GSE2, CE, SSE2, SSE1)의 가장자리 전계(fringe field)에 의하여, 반전층들이 상기 절연 패턴들(105a, 105nUa, 105Ua) 옆에 위치한 상기 수직형 활성 패턴(120)의 측벽의 일부분들에 생성될 수 있다. 상기 반전층들은 상기 접지, 셀 및 스트링 선택 트랜지스터들의 소오스/드레인들에 해당할 수 있다.
계속해서, 도 1a 내지 도 1c를 참조하면, 캐핑 유전 패턴(135a)이 상기 전극 구조체 내 상기 전극 패드들(EP) 상에 배치될 수 있다. 또한, 상기 캐핑 유전 패턴(135a)은 상기 전극 구조체 내 상기 최상위 절연 패턴들(105Ua) 상에 배치될 수 있다. 이때, 상기 캐핑 유전 패턴(135a)은 상기 최상위 절연 패턴들(105Ua)의 양 외측벽들에 각각 정렬된 측벽들을 가질 수 있다. 일 실시예에 따르면, 상기 잔여 희생 스페이서(145r)는 위로 연장되어 상기 캐핑 유전 패턴(135a)의 상기 측벽 상에 배치될 수도 있다. 상기 캐핑 유전 패턴(135a)은 상기 잔여 희생 스페이서(145r)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 캐핑 유전 패턴(135a)은 산화물(ex, 고밀도 플라즈마 산화물 및/또는 고온 산화물 등)을 포함할 수 있다. 상기 비희생 패턴(150a)은 위로 연장되어, 상기 캐핑 유전 패턴(135a)의 측벽들 사이에 배치될 수 있다. 이에 더하여, 상기 비희생 패턴(150a)은 더 연장되어, 상기 캐핑 유전 패턴(135a)의 상부면을 덮을 수도 있다. 이 경우에, 상기 비희생 패턴(150a)은 상기 최상위 셀 전극의 양 외측벽들에 각각 정렬된 측벽을 가질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 비희생 패턴(150a)은 상기 캐핑 유전 패턴(135a)의 상부면을 덮지 않을 수도 있다. 상기 소자분리 패턴들(175)은 위로 연장될 수 있다. 이로써, 상기 캐핑 유전 패턴(135a) 및 비희생 패턴(150a)은 인접한 한쌍의 상기 소자분리 패턴(175) 사이에 배치될 수 있다.
배선들(190)이 상기 제2 방향으로 나란히 연장될 수 있다. 상기 배선(190)은 상기 수직형 활성 패턴(120)에 전기적으로 접속될 수 있다. 예컨대, 상기 배선(190)은, 상기 비희생 패턴(150a) 및 캐핑 유전 패턴(135a)을 관통하는 콘택 플러그(180)에 의하여 상기 수직형 활성 패턴(120)에 전기적으로 접속될 수 있다. 상기 콘택 플러그(180)는 상기 랜딩 패드(130)와 접속될 수 있다. 상기 각 배선(190)은 상기 제2 방향으로 배열된 복수의 수직형 활성 패턴들(120)과 전기적으로 접속될 수 있다. 상기 배선들(190)은 비트 라인들에 해당할 수 있다. 상기 배선들(190)은 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다. 상기 콘택 플러그들(180)은 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a, S2a)은 상기 전극-유전막(170)에 의하여 덮혀진다. 이로써, 상기 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a, S2a)은 식각 공정 등으로부터 보호될 수 있다. 또한, 상기 제1 외측벽들(S1a, S2a)을 덮는 상기 전극-유전막(170)의 적어도 일부가 상기 최상위 및 차상위 빈 영역들(160U, 160nU)의 외부에 배치됨으로써, 상기 스트링 선택 전극들(SSE1, SSE2)의 폭들을 증가시킬 수 있다. 이로써, 상기 스트링 선택 전극들(SSE1, SSE2)의 저항을 감소시킬 수 있다. 결과적으로, 우수한 신뢰성을 갖고, 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 2a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 평면도이고, 도 2b는 도 2a의 I-I'을 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 도 1a의 상기 커팅 영역(140)의 끝부분 및 커팅 영역(140) 내 상기 잔여 희생 스페이서들(145r)의 연결부가 제거될 수 있다. 이로써, 도 2a 및 도 2b에 개시된 바와 같이, 커팅 영역(140a) 내 희생 스페이서들(145r')은 서로 분리될 수 있다. 이 경우에, 비희생 패턴(150a')이 캐핑 유전 패턴(135a') 아래에 배치될 수 있다. 캐핑 유전 패턴(135a')은 상기 커팅 영역(140a) 외부에 배치될 수 있다. 도 2a에 개시된 바와 같이, 상기 비희생 패턴(150a')은 상기 제1 스트링 선택 전극들(SSE1, SSE2) 및 커팅 영역(140a) 상에 한정적으로 배치될 수 있다. 즉, 상기 비희생 패턴(150a')은 상기 제1 스트링 선택 전극들(SSE1) 아래에 위치한 전극들(SSE2, CE, GSE2, GSE1)의 전극 패드들(EP)을 덮지 않을 수 있다. 상기 캐핑 유전 패턴(135a')은 상기 제1 스트링 선택 전극들(SSE1) 및 그 아래의 전극들(SSE2, CE, GSE2, GSE1)의 전극 패드들(EP)을 덮을 수 있다.
일 실시예에 따르면, 도 2b에 개시된 바와 같이, 상기 수직형 활성 패턴(120) 상의 랜딩 패드(130)의 상부면은 상기 비희생 패턴(150a')의 상부면과 공면을 이룰 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 랜딩 패드(130)의 상부면은 상기 최상위 절연 패턴(105Ua)의 상부면과 공면을 이룰 수도 있다.
도 3a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이고, 도 3b는 도 3a의 C 부분을 확대한 도면이다.
도 3a 및 도 3b는 수직형 활성 패턴(120) 및 각 전극(GSE1, GSE2, CE, SSE2, SS1) 사이의 전극-유전막(170a)은 제1 부분(165a) 및 제2 부분(165b)을 포함할 수 있다. 이때, 상기 전극-유전막(170a)의 제1 부분(165a)은 수직적으로 연장되어, 상기 수직형 활성 패턴(120)의 및 절연 패턴들(105a, 105nUa, 105Ua) 사이에 개재될 수 있다. 상기 전극-유전막(170a)의 제2 부분(165b)이 연장되어 상기 각 전극(GSE1, GSE2, CE, SSE2, SSE1)의 상부면 및 하부면을 덮을 수 있다. 이때, 상기 수직형 활성 패턴(120) 및 제1 스트링 선택 전극(SSE1) 간 전극-유전막(170a)의 제2 부분(165b)이 연장되어, 상기 제1 스트링 선택 전극(SSE1)의 제1 외측벽을 덮을 수 있다. 이와 마찬가지로, 상기 수직형 활성 패턴(120) 및 제2 스트링 선택 전극(SSE2)간 전극-유전막(170a)의 제2 부분(165b)이 연장되어, 상기 제2 스트링 선택 전극(SSE2)의 제1 외측벽들을 덮을 수 있다. 이 경우에, 비희생 패턴(150a) 및 차상위 절연 패턴(105nUa)의 제1 외측벽간 수평 거리(HD)는 상기 제1 스트링 선택 전극(SSE1)의 상부면 상의 제2 부분(165b)의 두께(T')의 2배와 같거나 작을 수 있다.
상기 전극-유전막(170a)의 제1 부분(165a)은 도 1e를 참조하여 설명한 터널 유전막(TDL)의 적어도 일부분을 포함할 수 있다. 상기 전극-유전막(170a)의 제2 부분(165b)은 도 1e를 참조하여 설명한 블로킹 유전막(BDL)의 적어도 일부분을 포함할 수 있다. 이때, 상기 제1 부분(165a) 및 제2 부분(165b) 중에서 어느 하나는 도 1e를 참조하여 설명한 전하 저장층(SL)을 포함한다. 예를 들면, 상기 제1 부분(165a)은 상기 터널 유전막(TDL), 전하저장층(SL), 및 상기 블로킹 유전막(BDL)의 장벽 유전막을 포함할 수 있으며, 상기 제2 부분(165b)은 상기 블로킹 유전막(BDL)의 고유전막을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 전극-유전막(170a)의 제1 부분(165a) 및 제2 부분(165b)은 다른 형태로 구성될 수도 있다.
도 4는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도이다.
도 4를 참조하면, 각 제1 스트링 선택 전극(SSE1)을 관통하는 수직형 활성 패턴들 상의 랜딩 패드들(130) 중에서 홀수 번째 랜딩 패드들(130)은 짝수 번째 랜딩 패드들(130)로부터 상기 제2 방향으로 오프셋(offset)될 수 있다. 상기 수직형 활성 패턴들은 상기 랜딩 패드들(130) 아래에 각각 정렬될 수 있다. 이로써, 상기 각 제1 스트링 선택 전극(SSE1)을 관통하는 수직형 활성 패턴들은 평면적 관점에서 상기 제1 방향을 따라 지그재그(zigzag) 형태로 배열될 수 있다.
도 5a 내지 도 10a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 5b 내지 도 10b는 각각 도 5a 내지 도 10a의 I-I'을 따라 취해진 단면도들이며, 도 5c 내지 도 10c는 각각 도 5a 내지 도 10a의 II-II'을 따라 취해진 단면도들이다.
도 5a, 도 5b 및 도 5c를 참조하면, 기판(100) 상에 버퍼 유전막(103)을 형성할 수 있다. 상기 버퍼 유전막(103) 상에 희생막들(110, 110nU, 110U) 및 절연막들(105, 105nU, 105U)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 희생막들(110, 110nU, 110U)은 상기 절연막들(105, 105nU, 105U)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 절연막들(105, 105nU, 105U)의 각각은 산화막(ex, 고밀도 플라즈마 산화막 및/또는 고온 산화막 등)로 형성할 수 있으며, 상기 희생막들(110, 110nU, 110U)의 각각은 질화막으로 형성할 수 있다.
상기 절연막들(105, 105nU, 105U) 및 희생막들(110, 110nU, 110U)을 패터닝하여, 상기 희생막들(110, 110nU, 110U)의 희생 패드들(110P)을 형성할 수 있다. 상기 절연막들(105, 105nU, 105U) 및 희생막들(110, 110nU, 110U)은 마스크 패턴을 소모적 식각 마스크로 사용하여 식각될 수 있다. 예컨대, 상기 희생막들(110, 110nU, 110U) 중에서 최하위 희생막의 희생 패드(110P)를 정의하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 절연막들(105, 105nU, 105U) 및 희생막들(110, 110nU, 110U)을 식각할 수 있다. 이로써, 상기 최하위 희생막의 희생 패드(110P)가 형성될 수 있다. 이어서, 상기 마스크 패턴을 리세스시켜, 마스크 패턴의 폭을 감소시킬 수 있다. 상기 리세스된 마스크 패턴을 식각 마스크로 사용하여 상기 최하위 희생막 위의 희생막들(110, 110nU, 110U) 및 절연막들(105, 105nU, 105U)을 식각할 수 있다. 이로써, 상기 기판(100)으로부터 두번째로 적층된 희생막(110)의 희생 패드(110P)를 형성함과 더불어, 상기 최하위 희생막의 희생 패드(110P)를 노출시킬 수 있다. 상기 마스크 패턴의 리세스 공정 및 상기 절연막들(105, 105nU, 105U) 및 희생막들(110, 110nU, 110U)의 식각 공정을 반복적으로 수행하여, 계단형 구조의 상기 희생 패드들(110P)를 형성할 수 있다.
상기 절연막들(105, 105nU, 105U), 희생막들(110, 110nU, 110U) 및 버퍼 유전막(103)을 관통하는 홀들(115)을 형성할 수 있다. 상기 각 홀(115) 내에 수직형 활성 패턴(120), 충전 유전 패턴(125) 및 랜딩 패드(130)를 형성할 수 있다. 이어서, 상기 기판(100) 전면을 덮는 캐핑 유전막(135)을 형성할 수 있다. 상기 캐핑 유전막(135)은 상기 희생막들(110, 110nU, 110U)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 캐핑 유전막(135)은 산화막으로 형성될 수 있다. 도 5a, 도 5b 및 도 5c에서, 참조부호 105U 는 절연막들 중에서 최상위 절연막(105U)을 나타내고, 참조부호 105nU 는 차상위 절연막(105nU)을 나타낸다. 또한, 참조부호 110U 는 최상위 절연막(105U)을 나타내고, 참조부호 110nU 는 차상위 절연막(110nU)을 나타낸다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 캐핑 유전막(135), 최상위 절연막(105U), 최상위 희생막(110U), 차상위 절연막(105nU) 및 차상위 희생막(110nU)을 연속적으로 패터닝하여 커팅 영역(140)을 형성할 수 있다. 도 6a에서 개시된 바와 같이, 상기 커팅 영역(140)은 제1 방향으로 연장된 그루브 형태일 수 있다. 상기 커팅 영역(140)은 상기 최상위 및 차상위 희생막들(110U, 110nU)의 희생 패드들(110P)을 가로지를 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 커팅 영역(140)은 상기 적층된 모든 희생막들(110, 110U, 110nU)의 희생 패드들(110P)을 가로지를 수 있다.
상기 커팅 영역(140)을 갖는 기판(100) 상에 스페이서막(145)을 콘포말하게 형성할 수 있다. 이로써, 상기 스페이서막(145)은 상기 커팅 영역(140)의 내면 및 상기 캐핑 유전막(135)의 상부면 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 스페이서막(145)은 제1 두께(Td)를 가질 수 있다.
상기 스페이서막(145)은 상기 절연막들(105, 105nU, 105U)의 식각율 보다 큰 식각율을 갖는 유전 물질을 포함하는 것이 바람직하다. 일 실시예에 따르면, 상기 스페이서막(145)은 상기 희생막들(110, 110nU, 110U)의 식각율의 10%와 같거나 크고 상기 희생막들(110, 110nU, 110U)의 식각율의 200% 이하인 유전물질을 포함할 수 있다. 예컨대, 상기 스페이서막(145)은 질화막, 산화질화막, PE-CVD로 형성된 산화막, 및/또는 저온 산화막 등으로 형성될 수 있다. 상기 저온 산화막은 상온 내지 약 600 ℃ 의 공정 온도에서 형성된 산화막일 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 전면 이방성 식각 공정으로 상기 스페이서막(145)을 식각하여, 상기 커팅 영역(140)의 양 내측벽들 상에 한 쌍의 희생 스페이서들(145a)을 형성할 수 있다. 도 7a에 개시된 바와 같이, 상기 한 쌍의 희생 스페이서들(145a)은 상기 커팅 영역(140)의 끝단에서 서로 연결될 수 있다.
이어서, 상기 기판(100) 전면 상에 상기 커팅 영역(140)을 채우는 비희생막(150)을 형성할 수 있다. 상기 비희생막(150)은 상기 희생 스페이서들(145a)의 식각율 보다 작은 식각율을 갖는 유전 물질로 형성되는 것이 바람직하다. 일 실시예에 따르면, 상기 비희생막(150)은 상기 희생막들(110, 110nU, 110U)의 식각율의 10% 보다 작은 식각율을 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 비희생막(150)은 고밀도 플라즈마 산화막 및/또는 고온 산화막 등으로 형성될 수 있다. 일 실시예에 따르면, 상기 비희생막(150)을 평탄화시킬 수 있다. 이 경우에, 평탄화된 비희생막은 상기 커팅 영역(140) 내에 한정적으로 배치될 수 있다. 이하 설명에서는, 상기 비희생막(150)의 평탄화 공정을 생략한 경우에 대해서 설명한다.
상술된 설명에 따르면, 상기 홀(115) 및 수직형 활성 패턴(120)을 형성한 후에, 상기 커팅 영역(140), 상기 희생 스페이서들(145a) 및 비희생막(150)이 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 커팅 영역(140), 희생 스페이서들(145a) 및 비희생막(150)을 형성한 후에, 상기 홀(115) 및 수직형 활성 패턴(120)을 형성할 수도 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 비희생막(150), 캐핑 유전막(135), 절연막들(105U, 105nU, 105), 희생막들(110U, 110nU, 110) 및 버퍼 유전막(103)을 연속적으로 패터닝하여, 트렌치들(155)을 형성할 수 있다. 인접한 한 쌍의 상기 트렌치들(155) 사이에 상기 커팅 영역(140)이 배치될 수 있다. 상기 인접한 한 쌍의 트렌치들(155) 사이에 몰드 패턴(mold pattern)이 형성될 수 있다. 상기 기판(100) 상에 복수의 몰드 패턴들이 상기 트렌치들(155)에 의해 분리되어 형성될 수 있다. 상기 각 몰드 패턴은 교대로 적층된 희생 패턴들(110a, 110nUa, 110Ua) 및 절연 패턴들(105a, 105nUa, 105Ua)을 포함할 수 있다. 또한, 상기 각 몰드 패턴은 캐핑 유전 패턴(135a), 상기 커팅 영역(140), 상기 희생 스페이서들(145a) 및 상기 커팅 영역(140)을 채우는 비희생 패턴(150a)을 더 포함할 수 있다. 이에 더하여, 상기 각 몰드 패턴은 최하위 희생 패턴과 기판(100) 사이에 개재된 버퍼 유전 패턴(103a)을 더 포함할 수 있다.
상기 커팅 영역(140)을 형성한 후에 상기 트렌치들(155)을 형성함으로써, 상기 각 몰드 패턴은 동일한 레벨에 위치한 복수의 최상위 절연 패턴들(105Ua)을 포함할 수 있다. 이와 마찬가지로, 상기 각 몰드 패턴은 복수의 최상위 희생 패턴들(110Ua), 복수의 차상위 절연 패턴들(105nUa) 및 복수의 차상위 희생 패턴들(110nUa)을 포함할 수 있다. 상기 커팅 영역(140) 아래에는 각 층(each floor)에 하나의 희생 패턴(110a)이 배치될 수 있다.
도 8a에 개시된 바와 같이, 상기 트렌치들(155)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 각 몰드 패턴 내 희생 패턴들(110a, 110nUa, 110Ua)의 희생 패드들(110P)은 이웃한 몰드 패턴 내 희생 패턴들(110a, 110nUa, 110Ua)의 희생 패드들(110P)로부터 이격될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 트렌치들(155)에 노출된 상기 희생 패턴들(110a, 110nUa, 110Ua)을 제거하여 빈 영역들(160, 160nU, 160U)을 형성할 수 있다. 이때, 상기 최상위 및 차상위 희생 패턴들(110Ua, 110nUa) 옆의 상기 희생 스페이서들(145a)도 제거될 수 있다. 이로 인하여, 리세스 영역들(162)이 형성될 수 있다. 상기 희생 스페이서들(145a)에 대하여 식각 선택비를 가짐으로써, 상기 비희생 패턴(150a)은 잔존된다.
상기 최상위 희생 패턴들(110Ua)이 제거되어 형성된 최상위 빈 영역들(160U)은 상기 비희생 패턴(150a)에 의하여 서로 분리될 수 있다. 이와 마찬가지로, 상기 차상위 희생 패턴들(110nUa)이 제거되어 형성된 차상위 빈 영역들(160nU)도 상기 비희생 패턴(150a)에 의해 서로 분리될 수 있다. 상기 각 리세스 영역(162)은, 상기 각 리세스 영역(162)에 인접한 최상위 빈 영역(160U) 및 차상위 빈 영역(160nU)과 연결된다. 즉, 상기 각 최상위 빈 영역(160U)은, 상기 각 리세스 영역(162)에 의하여 상기 각 최상위 빈 영역(160U) 아래의 차상위 빈 영역(160nU)과 연통될 수 있다.
일 실시예에 따르면, 상기 리세스 영역들(162) 상에 잔여 희생 스페이서들(145r)이 잔존될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 리세스 영역들(162)이 형성될 때, 상기 희생 스페이서들(145a)은 모두 제거될 수도 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 빈 영역들(106, 106nU, 106U) 및 리세스 영역(162)을 갖는 기판(100) 상에 전극-유전막(170)을 콘포말하게 형성할 수 있다. 이에 따라, 상기 전극-유전막(170)은 상기 빈 영역들(106, 106nU, 106U)의 내면들 상에 실질적으로 균일한 두께로 형성될 수 있다. 또한, 상기 전극-유전막(170)은 상기 리세스 영역(162) 내에도 형성될 수 있다.
일 실시예에 따르면, 도 7a 내지 도 7c에 개시된 상기 스페이서막(145)의 두께(Td)는 상기 전극-유전막(170)의 두께의 2배와 실질적으로 같거나 작을 수 있다. 이로써, 상기 차상위 절연 패턴(105nUa) 옆에 위치한 상기 리세스 영역(162)의 일부분이 상기 전극-유전막(170)에 의해 채워질 수 있다. 또한, 상기 최상위 절연 패턴(105Ua) 옆의 리세스 영역(162)의 다른 부분도 상기 전극-유전막(170)에 의하여 채워질 수 있다.
이어서, 상기 기판(100) 상에 상기 빈 영역들(106, 106nU, 106U)을 채우는 도전막을 형성할 수 있다. 이어서, 상기 도전막을 식각하여, 상기 빈 영역들(106, 106nU, 106U)을 각각 채우는 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성할 수 있다. 이어서, 상기 트렌치(155)의 내측벽 상에 배치된 상기 전극-유전막(170)을 제거할 수도 있다. 상기 차상위 절연 패턴(105nUa) 옆의 리세스 영역(162)이 상기 전극-유전막(170)에 의해 채워짐으로써, 차례로 적층된 제2 스트링 선택 전극(SSE2) 및 제1 스트링 선택 전극(SSE1)은 서로 분리될 수 있다. 또한, 상기 최상위 절연 패턴(105Ua) 옆의 리세스 영역(162)의 다른 부분도 채워짐으로써, 상기 커팅 영역(140)의 양측에 배치된 상기 제1 스트링 선택 전극들(SSE1)도 서로 분리될 수 있다. 상기 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성함으로써, 도 1a 내지 도 1e를 참조하여 설명한 전극 구조체를 형성할 수 있다.
상기 트렌치(155) 아래의 기판(100) 내에 제2 도전형의 도펀트를 제공하여, 공통 소오스 영역(CS)을 형성할 수 있다. 상기 공통 소오스 영역(CS)은 상기 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성한 후에 형성될 수 있다. 이와는 달리, 상기 몰드 패턴을 형성한 후 및 상기 빈 영역들(106, 106nU, 106U)을 형성하기 전에, 상기 공통 소오스 영역(CS)이 형성될 수도 있다. 이와는 또 다르게, 상기 빈 영역들(106, 106nU, 106U)을 형성한 후 및 상기 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성하기 전에, 상기 공통 소오스 영역(CS)이 형성될 수도 있다.
이어서, 도 1a 내지 도 1e에 개시된, 소자분리 패턴들(175)을 상기 트렌치들(155) 내에 각각 형성할 수 있다. 이어서, 도 1a 내지 도 1e에 개시된 콘택 플러그들(180) 및 배선들(190)을 형성할 수 있다. 이로써, 도 1a 내지 도 1e에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 최상위 및 차상위 희생막들(110U, 110nU)을 패터닝하여 상기 커팅 영역(140)을 형성한 후에 비희생막(150)을 형성한다. 이 후에, 상기 트렌치들(155)을 형성하여 상기 희생 패턴들(110a, 110nUa, 110Ua)을 형성하고, 상기 희생 패턴들(110a, 110nUa, 110Ua)을 제거하여 상기 빈 영역들(160, 160nU, 160U)을 형성한다. 이로써, 상기 비희생 패턴(150a)에 의해 분리된 상기 최상위 빈 영역들(160U)이 형성된다. 또한, 상기 비희생 패턴(150a)에 의해 분리된 상기 차상위 빈 영역들(160nU)이 형성될 수 있다. 이로써, 상기 각 전극 구조체 내 서로 분리된 제1 스트링 선택 전극들(SSE1) 및 서로 분리된 제2 스트링 선택 전극들(SSE2)은 상기 셀 전극들(CE) 및 접지 선택 전극들(GSE1, GSE2)과 실질적으로 동시에 형성될 수 있다. 결과적으로, 상기 비희생 패턴(150a)에 인접한 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(도 1d의 S1a, S2a)은 식각 공정으로부터 보호될 수 있다. 이로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 식각 공정에 의한 손실을 최소화하여 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 저항을 낮출 수 있다.
또한, 상기 커팅 영역(140)의 양 내측벽들 상에는 상기 희생 스페이서들(145a)이 형성되고, 상기 빈 영역들(106, 106nU, 106U)을 형성할 때, 상기 희생 스페이서들(145a)의 적어도 일부분들이 제거되어 상기 리세스 영역들(162)이 형성될 수 있다. 이로써, 상기 전극-유전막(170)이 상기 리세스 영역들(162) 내에 형성됨으로써, 상기 스트링 선택 전극들(SSE1, SSE2)의 폭들을 증가시킬 수 있다. 그 결과, 상기 스트링 선택 전극들(SSE1, SSE2)의 저항을 더욱 낮출 수 있다.
한편, 상술된 제조 방법에 따르면, 상기 희생 패드들(110P)을 형성한 후에, 상기 커팅 영역(140)을 형성할 수 있다. 이와는 다르게, 상기 커팅 영역을 형성한 후에 상기 희생 패드들을 형성할 수도 있다. 이를 도면들을 참조하여 설명한다.
도 11a 및 도 12a는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 평면도들이고, 도 11b 및 도 12b는 각각 도 11a 및 도 12a의 I-I'을 따라 취해진 단면도들이다.
도 11a 및 도 11b를 참조하면, 최상위 절연막(105U), 최상위 희생막(110U), 차상위 절연막(105nU) 및 차상위 희생막(110nU)을 연속적으로 패터닝하여, 커팅 영역(140)을 형성할 수 있다. 상기 커팅 영역(140)의 양 내측벽들 상에 희생 스페이서들(145r)을 형성할 수 있다. 이때, 도 11a에 개시된 바와 같이, 상기 커팅 영역(140)의 끝부분에서, 상기 희생 스페이서들(145r)의 끝부분들이 서로 연결될 수 있다. 이어서, 상기 커팅 영역(140)을 채우는 비희생막(150)을 형성할 수 있다.
상기 비희생막(150), 상기 절연막들(105U, 105nU, 105), 희생막들(110U, 110nU, 110) 및 버퍼 유전막(103)을 관통하는 홀들(115)을 형성할 수 있다. 상기 각 홀(115) 내에 수직형 활성 패턴(120), 충전 유전 패턴(125) 및 랜딩 패드(130)를 형성할 수 있다. 일 실시예에 따르면, 상기 홀들(115) 및 수직형 활성 패턴(120)을 먼저 형성한 후에, 상기 커팅 영역(140) 및 비희생막(150)을 형성할 수도 있다. 이 경우에, 상기 비희생막(150)은 상기 수직형 활성 패턴(120) 상의 랜딩 패드(130)을 덮을 수 있다.
도 12a 및 도 12b를 참조하면, 상기 커팅 영역(140) 및 비희생막(150)을 형성한 후에, 상기 비희생막(150), 절연막들(105U, 105nU, 105) 및 희생막들(110U, 110nU, 110)을 패터닝하여 계단형 구조의 희생 패드들(110P)을 형성할 수 있다. 이때, 상기 커팅 영역(140)의 끝부분 및 상기 희생 스페이서들(145a)의 연결된 부분이 함께 제거될 수 있다. 이에 따라, 커팅 영역(140a)의 양 내측벽들 상의 희생 스페이서들(145a')은 서로 분리될 수 있다. 희생 패드들(110P)을 형성한 직 후에, 비희생막(150')은 상기 최상위 희생막(110U) 보다 아래에 위치한 희생막들(110nU, 110)의 희생 패드들(110P)을 덮지 않을 수 있다.
상기 희생 패드들(110P)을 형성한 후에, 상기 기판(100) 전면 상에 캐핑 유전막(135')을 형성할 수 있다. 이어서, 도 8a 내지 도 8c의 참조하여 설명한 트렌치들(155)의 형성 공정, 도 9a 내지 도 9c를 참조하여 설명한 빈 영역들(106U, 106nU, 106) 및 리세스 영역들(162)의 형성 공정, 및 도 10a 내지 도 10c를 참조하여 설명한 전극-유전막(170) 및 전극들(GSE1, GSE2, CE, SSE2, SSE1)의 형성 공정을 차례로 수행할 수 있다. 이로써, 도 2a 및 도 2b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 13 내지 도 15는 본 발명의 제1 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 13을 참조하면, 수직형 활성 패턴(120)을 형성하기 전에, 홀(115)의 내측벽 상에 전극-유전막의 제1 부분(165a)을 형성할 수 있다. 상기 홀(115)의 바닥면 상에 형성된 상기 전극-유전막의 제1 부분(165a)을 제거할 수 있다. 이로써, 제1 부분(165a)의 형성 후에 형성되는 상기 수직형 활성 패턴(120)이 상기 기판(100)과 접촉될 수 있다. 캐핑 유전막(135)을 형성할 수 있다. 캐핑 유전막(135)은 랜딩 패드(130)을 덮을 수 있다. 캐핑 유전막(135)을 형성한 후에 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c 및 도 9a 내지 도 9c를 참조하여 설명한 공정들을 수행할 수 있다. 이로써, 14의 빈 영역들(106U, 106nU, 106) 및 리세스 영역들(162)을 형성할 수 있다.
도 14를 참조하면, 상기 빈 영역들(106U, 106nU, 106)은 상기 수직형 활성 패턴(120)의 측벽 상에 배치된 전극-유전막의 제1 부분(165a)의 일부분들을 각각 노출시킬 수 있다.
도 15를 참조하면, 상기 빈 영역들(106U, 106nU, 106) 및 리세스 영역들(162)을 갖는 기판(100) 상에 전극-유전막의 제2 부분(165b)을 콘포말하게 형성할 수 있다. 이 경우에, 상기 커팅 영역(140)의 내측벽을 기준으로 한 상기 희생 스페이서(145a')의 두께는 상기 전극-유전막의 제2 부분(165b)의 두께의 2배와 같거나 작을 수 있다.
이어서, 상기 빈 영역들(106U, 106nU, 106)을 채우는 도전막을 형성하고, 상기 도전막을 식각하여, 상기 빈 영역들(106U, 106nU, 106) 내에 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성할 수 있다. 나머지 공정들은 도 10a 내지 도 10b를 참조하여 설명한 것과 동일할 수 있다. 이로써, 도 3a 및 도 3b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
본 실시예에서, 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용한다. 또한, 설명의 중복을 피하기 위하여, 본 실시예의 특징적인 부분을 중심으로 설명한다.
도 16a는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 16b는 도 16a의 I-I'을 따라 취해진 단면도이며, 도 16c는 도 16a의 D 부분을 확대한 도면이다.
도 16a, 도 16b 및 도 16c를 참조하면, 제1 스트링 선택 전극(SSE1)의 제1 외측벽(S1a')은, 상기 제1 스트링 선택 전극(SSE1) 위의 최상위 절연 패턴(105Ua)의 제1 외측벽보다 옆으로 돌출될 수 있다. 이와 유사하게, 제2 스트링 선택 전극(SSE2)의 제1 외측벽(S2a')은, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2) 사이의 차상위 절연 패턴(105nUa)의 제1 외측벽 보다 옆으로 돌출될 수 있다. 수직형 활성 패턴(120) 및 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 내측벽들(InS1, InS2) 사이에 각각 배치된 전극-유전막(170)은 연장되어, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 제1 및 제2 외측벽들(S1a', S2a')을 덮을 수 있다.
상기 제1 스트링 선택 전극(SSE1)은 상기 차상위 절연 패턴(105nUa)의 상기 제1 외측벽을 따라 아래로 연장되어, 상기 제1 스트링 선택 전극(SSE1) 아래에 위치한 상기 제2 스트링 선택 전극(SSE2)과 연결될 수 있다. 상기 적층된 제2 및 제1 스트링 선택 전극들(SSE2, SSE1)의 연결부(200)는 상기 차상위 절연 패턴(105nUa)의 상기 제1 외측벽 및 비희생 패턴(150a')사이에 개재될 수 있다. 또한, 상기 제1 및 제2 스트링 선택 전극들(SSE2, SSE1)의 연결부(200)는 상기 전극-유전막(170)의 연장부들 사이에 배치될 수 있다.
본 실시예에 따르면, 상기 비희생 패턴(150a')과 상기 차상위 절연 패턴(105nUa) 간 수평 거리(Had)는 상기 제1 스트링 선택 전극(SSE1) 상부면 상의 전극-유전막(170)의 두께(T)의 2배 보다 클 수 있다. 이로써, 상기 차상위 절연 패턴(105nUa)의 제1 외측벽 및 비희생 패턴(150a') 사이에 상기 연결부(200)가 배치될 수 있는 공간을 확보할 수 있다.
상술된 바와 같이, 차례로 적층된 제2 및 제1 스트링 선택 전극들(SSE2, SSE1)은 서로 연결될 수 있다. 도 16a 및 도 16b에 개시된 바와 같이, 상기 비희생 패턴(150a) 일 측에 위치한 서로 연결된 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)은 상기 비희생 패턴(150a)의 타 측에 위치한 서로 연결된 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)로부터 분리된다.
일 실시예에 따르면, 상기 제1 스트링 선택 전극(SSE1)의 상기 제1 외측벽(S1a')과 인접한 상기 제1 스트링 선택 전극(SSE1)의 일부분은 위로 돌출되어, 상기 최상위 절연 패턴(175)의 상기 제1 외측벽 상에 배치될 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a', S2a')이 각각 상기 최상위 및 차상위 절연 패턴들(105Ua, 105nUa)의 제1 외측벽들 보다 옆으로 돌출될 수 있다. 이로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 폭들이 증가되어, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 저항이 감소될 수 있다. 또한, 적층된 제2 및 제1 스트링 선택 전극들(SSE2, SSE1)이 서로 연결됨으로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 저항은 더욱 감소될 수 있다. 그 결과, 우수한 신뢰성을 갖고, 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 17은 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 16a의 I-I'을 따라 취해진 단면도이다.
도 17을 참조하면, 상기 수직형 활성 패턴(120) 및 각 전극(GSE1, GSE2, CE, SSE2, SSE1) 사이의 전극-유전막(170a)은 제1 부분(165a) 및 제2 부분(165b)을 포함할 수 있다. 상기 전극-유전막(170a)의 제1 부분(165a) 수직적으로 연장되어, 상기 수직형 활성 패턴(120)의 측벽 및 절연 패턴(105a, 105nUa, 105Ua) 사이에 개재될 수 있다. 상기 전극-유전막(170a)의 제2 부분(165b)은 연장되어, 상기 각 전극(GSE1, GSE2, CE, SSE2, SSE1)의 하부면 및 상부면을 덮는다. 이때, 상기 수직형 활성 패턴(120) 및 스트링 선택 전극들(SSE1, SSE2) 사이의 전극-유전막(170a)의 제2 부분(165b)은 더 연장되어, 상기 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들을 덮을 수 있다. 본 변형에서는, 상기 비희생 패턴(150a) 및 차상위 절연 패턴(105nUa)의 제1 외측벽간 수평 거리가, 상기 제1 스트링 선택 전극(SSE1)의 상부면 상에 위치한 전극-유전막(170a)의 제2 부분(165a)의 두께의 2배 보다 클 수 있다.
도 18a는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 16a의 I-I'을 따라 취해진 단면도이고, 도 18b는 도 18a의 E 부분을 확대한 도면이다.
도 18a 및 도 18b를 참조하면, 본 변형예에 따르면, 수직형 활성 패턴(120)의 측벽 및 각 전극(GSE1a, GSE2a, CEa, SSE2a, SSE1a) 사이의 전극-유전막(170')은 수직적으로 연장되어, 수직형 활성 패턴(120)의 측벽 및 절연 패턴들(105a, 105nUa, 105Ua) 사이에 개재될 수 있다. 이 경우에, 상기 각 전극(GSE1a, GSE2a, CEa, SSE2a, SSE1a)은 금속 패턴(MP) 및 배리어 도전 패턴(BP)을 포함할 수 있다. 상기 배리어 도전 패턴(BP)은 상기 각 금속 패턴(MP)과 상기 절연 패턴(105a, 105nUa 및/또는 105Ua) 사이, 및 상기 각 금속 패턴(MP) 및 상기 전극-유전막(170') 사이에 배치될 수 있다.
도 18b에 개시된 바와 같이, 상기 제1 스트링 선택 전극(SSE1a) 내 금속 패턴(MP)은 서로 대향된 제1 외측벽(MS1a) 및 제2 외측벽(MS1b)을 가질 수 있다. 상기 제1 외측벽(MS1a)은 상기 비희생 패턴(150a)에 인접할 수 있으며, 상기 제2 외측벽(MS1b)은 소자분리 패턴(175a)에 인접할 수 있다. 상기 제1 스트링 선택 전극(SSE1a)내 배리어 도전 패턴(BP)은 상기 제1 스트링 선택 전극(SSE1a) 내 금속 패턴(MP)의 제1 외측벽(MS1a)과 접촉될 수 있다. 일 실시예에 따르면, 상기 제1 스트링 선택 전극(SSE1a) 내 금속 패턴(MP)의 제2 외측벽(MS1b)은 상기 제1 스트링 선택 전극(SSE1a) 내 배리어 도전 패턴(BP)와 접촉되지 않을 수 있다.
이와 마찬가지로, 상기 제2 스트링 선택 전극(SSE2a) 내 금속 패턴(MP)은 서로 대향된 제1 외측벽(MS2a) 및 제2 외측벽(MS2b)을 가질 수 있다. 상기 제2 스트링 선택 전극(SSE2a)내 금속 패턴(MP)의 제1 및 제2 외측벽들(MS2a, MS2b)은 상기 제1 스트링 선택 전극(SSE1a) 내 금속 패턴(MP)의 제1 및 제2 외측벽들(MS1a, MS1b)에 각각 정렬될 수 있다. 상기 제2 스트링 선택 전극(SSE2a) 내 배리어 도전 패턴(BP)은 상기 제2 스트링 선택 전극(SSE2a) 내 금속 패턴(MP)의 제1 외측벽(MS2a)과 접촉될 수 있다. 일 실시예에 따르면, 상기 제2 스트링 선택 전극(SSE2a)내 금속 패턴(MP)의 제2 외측벽(MS2b)은 상기 제2 스트링 선택 전극(SSE2a) 내 배리어 도전 패턴(BP)과 접촉되지 않을 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 스트링 선택 전극들(SSE1a, SSE2a)의 금속 패턴들(MP)의 제2 외측벽들(MS1b, MS2b)은 소자분리 패턴(175)과 접촉될 수 있다. 이 경우에, 상기 소자분리 패턴(175)은 배리어 특성을 갖는 유전 물질(ex, 질화물 및/또는 산화질화물 등)을 포함할 수 있다.
상기 제1 스트링 선택 전극(SSE1a) 내 금속 패턴(MP)의 제1 외측벽(MS1a)은 최상위 절연 패턴(105Ua)의 제1 외측벽 보다 옆으로 돌출될 수 있다. 상기 제2 스트링 선택 전극(SSE2a) 내 금속 패턴(MP)의 제1 외측벽(MS2a)은 차상위 절연 패턴(105nUa)의 제1 외측벽 보다 옆으로 돌출될 수 있다. 상기 제1 스트링 선택 전극(SSE1a) 내 금속 패턴(MP)은 상기 차상위 절연 패턴(105nUa)의 제1 외측벽을 따라 아래로 연장되어, 상기 제2 스트링 선택 전극(SSE2a) 내 금속 패턴(MP)과 연결될 수 있다. 상기 제1 및 제2 스트링 선택 전극들(SSE1a, SSE2a) 내 금속 패턴들(MP)의 연결부(MC)는 상기 비희생 패턴(150a')과 상기 차상위 절연 패턴(105nUa) 사이에 개재될 수 있다. 상기 제1 및 제2 스트링 선택 전극들(SSE1a, SSE2a) 내 배리어 도전 패턴들(BP)도 연장되어, 상기 연결부(MC) 및 차상위 절연 패턴(105nUa) 사이, 및 상기 연결부(MC) 및 비희생 패턴(150a') 사이에 배치될 수 있다.
도 18a에 개시된 바와 같이, 각 셀 전극(CEa) 내 금속 패턴(MP)의 양 외측벽들은 상기 셀 전극(CEa) 내 배리어 도전 패턴(BP)과 접촉되지 않을 수 있다. 이와 유사하게, 각 접지 선택 전극(GSE1a, GSE2a) 내 금속 패턴(MP)의 양 외측벽들도 상기 각 접지 선택 전극(GSE1a, GSE2a) 내 배리어 도전 패턴(BP)과 접촉되지 않을 수 있다.
상기 전극-유전막(170')은 도 1d를 참조하여 설명한 터널 유전막(TDL), 전하저장층(SL) 및 블로킹 유전막(BDL)을 포함할 수 있다. 상기 금속 패턴(MP)은 텅스텐, 구리 또는 알루미늄 등을 포함할 수 있다. 상기 배리어 도전 패턴(BP)은 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등) 및/또는 전이 금속(ex, 티타늄, 탄탈늄 등)을 포함할 수 있다.
도 19a 내지 도 24a는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 19b 내지 도 24b는 각각 도 19a 내지 도 24a의 I-I'을 따라 취해진 단면도들이다.
도 19a 및 도 19b를 참조하면, 기판(100) 상에 희생막들(110, 110nU, 110U) 및 절연막들(105, 105nU, 105U)을 교대로 그리고 반복적으로 적층시킬 수 있다. 최상위 절연막(105U), 최상위 희생막(110U), 차상위 절연막(105nU) 및 차상위 희생막(110nU)을 연속적으로 패터닝하여, 커팅 영역(140)을 형성할 수 있다.
상기 커팅 영역(140)을 갖는 기판(100) 상에 스페이서막(245)을 콘포말하게 형성할 수 있다. 도 19b의 참조부호 Tda는 스페이서막(245)의 두께(Tda)를 나타낸다. 상기 스페이서막(245)은 상술된 제1 실시예의 스페이서막(145)과 동일한 물질로 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 전면 이방성 식각 공정으로 상기 스페이서막(145)을 식각하여, 상기 커팅 영역(140)의 양 내측벽들 상에 희생 스페이서들(245a)을 형성할 수 있다. 상기 커팅 영역(140) 내 희생 스페이서들(245a)은 서로 이격될 수 있다. 도 20a에 개시된 바와 같이, 상기 커팅 영역(140)의 끝 부분에서, 상기 희생 스페이서들(245a)의 끝 부분들은 서로 연결될 수 있다. 이어서, 상기 커팅 영역(140)을 채우는 비희생막(150)을 기판(100) 상에 형성할 수 있다.
상기 비희생막, 절연막(105U, 105nU, 105) 및 희생막들(110U, 110nU, 110)을 패터닝하여, 계단형 구조의 희생 패드들(110P)을 형성할 수 있다. 이때, 상기 커팅 영역(140)의 끝부분 및 상기 희생 스페이서들(245a)의 끝부분들의 연결부가 제거될 수 있다. 이에 따라, 커팅 영역(140a)의 양 내측벽들 상에 각각 배치된 희생 스페이서들(245b)은 서로 분리될 수 있다. 상기 희생 패드들(110P)의 형성 후에, 비희생막(150')은 최상위 희생막(110U) 보다 아래에 위치한 희생 패드들(110P)을 덮지 않을 수 있다.
상기 비희생막(150), 절연막들(105U, 105nU, 105), 희생막들(110U, 110nU, 110) 및 버퍼 유전막(103)을 연속적으로 관통하는 홀들(115)을 형성할 수 있다. 상기 각 홀(115) 내에 수직형 활성 패턴(120)을 형성할 수 있다. 또한, 상기 각 홀(115) 내에 충전 유전 패턴(125) 및 랜딩 패드(130)를 형성할 수 있다.
상기 홀(115) 및 수직형 활성 패턴(120)은 상기 희생 패드들(110P)을 형성한 후에 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 홀(115) 및 수직형 활성 패턴(120)은 상기 희생 패드들(110P)를 형성하기 전, 또는 상기 커팅 영역(140)을 형성하기 전에 형성될 수도 있다.
상기 희생 패드들(110P)을 포함한 기판(110) 전면 상에 캐핑 유전막(135')을 형성할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 캐핑 유전막(135'), 비희생막(150'), 절연막들(105U, 105nU, 105), 희생막(110U, 110nU, 110) 및 버퍼 유전막(103)을 연속적으로 패터닝하여 몰드 패턴들을 정의하는 트렌치들(155)을 형성할 수 있다. 상기 각 몰드 패턴은 희생 패턴들(110a, 110nUa, 110Ua), 절연 패턴들(105a, 105nUa, 105Ua), 커팅 영역(140), 희생 스페이서들(245b), 비희생 패턴(150a') 및 캐핑 유전 패턴(135a')을 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 상기 희생 패턴들(110a, 110nUa, 110Ua)을 제거하여 빈 영역들(160, 160nU, 160U)을 형성할 수 있다. 이때, 상기 희생 스페이서들(245b)을 식각하여 리세스 영역들(262)을 형성할 수 있다. 상기 희생 스페이서들(245b)은 완전히 제거될 수 있다. 이와는 달리, 상기 최상위 빈 영역(160U) 보다 높은 레벨에 위치한 상기 희생 스페이서들(245b)의 일부분들은 잔존될 수도 있다.
도 24a 및 도 24b를 참조하면, 상기 빈 영역들(160, 160nU, 160U) 및 리세스 영역들(262)을 갖는 기판(100) 상에 전극-유전막(170)을 콘포말하게 형성할 수 있다. 이때, 상기 스페이서막(245)의 두께(Tda)는 상기 전극-유전막(170)의 두께의 2배 보다 클 수 있다. 이에 따라, 상기 전극-유전막(170)은 상기 빈 영역들(160, 160nU, 160U) 및 리세스 영역들(262)의 내면들 상에 실질적으로 균일한 두께로 형성될 수 있다. 또한, 상기 리세스 영역들(262)의 일부분들이 비어 있는 상태일 수 있다.
이어서, 상기 기판(100) 상에 도전막을 형성할 수 있다. 상기 도전막은 상기 빈 영역들(160, 160nU, 160U) 및 리세스 영역들(262)을 채울 수 있다. 이어서, 상기 도전막을 식각하여 상기 빈 영역들(160, 160nU, 160U) 내에 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 각각 형성할 수 있다. 상기 리세스 영역(262)을 채우는 상기 도전막의 일부분은 도 16c의 연결부(200)에 해당할 수 있다. 또한, 상기 희생 스페이서(245b)의 두께가 상기 전극-유전막(170)의 두께의 2배 보다 큼으로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들은 상기 최상위 및 차상위 절연 패턴들(105Ua, 105nUa)의 제1 외측벽들 보다 옆으로 돌출될 수 있다.
상기 리세스 영역(262)을 형성하기 전에, 상기 희생 스페이서들(도 20a 및 20b)의 연결부들을 제거함으로써, 상기 커팅 영역(140) 일 측의 제1 스트링 선택 전극(SSE1)은 상기 커팅 영역(140)의 타 측에 위치한 제1 스트링 선택 전극(SSE1)으로부터 완전히 분리될 수 있다.
상기 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성한 후에, 상기 트렌치(155)의 내측벽 상에 위치한 상기 전극-유전막(170)을 제거할 수도 있다. 상기 트렌치(155) 아래의 기판(100) 내에 공통 소오스 영역(CS)을 형성할 수 있다. 이어서, 도 16a 내지 도 16c에 개시된 소자분리 패턴(175), 콘택 플러그(180) 및 배선(190)을 형성할 수 있다. 이로써, 도 16a 내지 도 16c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 커팅 영역(140) 및 비희생막(150)을 형성한 후에, 상기 트렌치들(155)을 형성하고, 상기 빈 영역들(160, 160nU, 160U)을 형성한다. 이로써, 상술된 제1 실시예에서 설명한 효과들을 획득할 수 있다. 또한, 상기 희생 스페이서(245b)의 두께를 상기 전극-유전막(170)의 두께의 2배 보다 크게 함으로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 폭들을 더욱 증가시킬 수 있으며, 또한, 차례로 적층된 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)을 서로 연결시킬 수 있다. 이로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 저항을 감소시켜, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 25는 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 21a 및 도 21b에서 수직형 활성 패턴(120)을 형성하기 전에, 상기 각 홀(115)의 내측벽 상에 전극-유전막의 제1 부분(165a)을 형성할 수 있다. 이 후에 도 22a 및 도 22b를 참조하여 설명한 방법들 및 도 23a 및 도 23b를 참조하여 설명한 방법들을 수행할 수 있다. 이에 따라, 도 25의 빈 영역들(160, 160nU, 160U)을 형성할 수 있다. 이 경우에, 빈 영역들(160, 160nU, 160U)을 상기 수직형 활성 패턴(120)의 측벽 상에 위치한 상기 전극-유전막의 제1 부분(165a)을 노출시킬 수 있다. 이어서, 상기 빈 영역들(160, 160nU, 160U) 및 리세스 영역들(262)을 갖는 기판 상에 전극-유전막의 제2 부분(165b)을 콘포말하게 형성할 수 있다. 이 경우에, 상기 희생 스페이서(245b)의 두께는 상기 전극-유전막의 제2 부분(165b)의 두께의 2배 보다 클 수 있다. 이어서, 상기 빈 영역들(160, 160nU, 160U) 및 리세스 영역들(262)을 채우는 도전막을 형성하고, 도전막을 식각하여 상기 빈 영역들(160, 160nU, 160U)을 각각 채우는 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성할 수 있다. 이 후의 공정들은 상술된 방법과 동일할 수 있다. 이로써, 도 17에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 26은 본 발명의 제2 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 21a 및 도 21b에서 수직형 활성 패턴(120)을 형성하기 전에, 상기 각 홀(115)의 내측벽 상에 전극-유전막(170')을 형성할 수 있다. 이 후에, 도 22a 및 도 22b를 참조하여 설명한 방법들 및 도 23a 및 도 23b를 참조하여 설명한 방법들을 수행할 수 있다. 이에 따라, 도 26에 개시된 바와 같이, 수직형 활성 패턴(120)의 측벽 상에 위치한 전극-유전막(170')을 노출시키는 빈 영역들(160, 160nU, 160U)을 형성할 수 있다. 이어서, 상기 빈 영역들(160, 160nU, 160U) 및 리세스 영역(262)을 채우는 도전막을 형성하고, 상기 도전막을 식각하여 상기 빈 영역들(160, 160nU, 160U)을 각각 채우는 전극들을 형성할 수 있다. 이 경우에, 상기 전극들을 형성한 후에, 상기 빈 영역들(160, 160nU, 160U) 및 리세스 영역(262) 내에 상기 전극-유전막(170')이 형성되지 않을 수 있다.
일 실시예에 따르면, 상기 도전막은 배리어 도전막 및 금속막을 포함할 수 있다. 예컨대, 상기 전극-유전막(170')을 노출시키는 빈 영역들(160, 160nU, 160U), 및 리세스 영역들(262)을 갖는 기판(100) 상에 상기 배리어 도전막을 콘포말하게 형성하고, 상기 배리어 도전막 상에 적어도 상기 빈 영역들(160, 160nU, 160U)을 채우는 금속막을 형성할 수 있다. 상기 금속막 및 배리어 도전막을 식각하여, 상기 빈 영역들(160, 160nU, 160U) 내에 전극들(도 18a 및 도 18b의 GSE1a, GSE2a, CEa, SSE2a, SSE1a)을 각각 형성할 수 있다. 이 후의 공정들은 상술한 방법과 동일하게 수행할 수 있다. 이로써, 도 18a 및 도 18b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
(제3 실시예)
본 실시예에서, 상술된 실시예들과 동일한 구성요소들은 동일한 참조부호를 사용한다. 이하 설명에서, 본 실시예의 특징적인 부분들을 중심으로 설명한다.
도 27a는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 27b는 도 27a의 I-I'을 따라 취해진 단면도이며, 도 27c는 도 27b의 F 부분을 확대한 도면이다.
도 27a, 도 27b 및 도 27c를 참조하면, 비희생 패턴(150a)에 인접한 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a', S2a')은 상기 비희생 패턴(150a)에 인접한 최상위 절연 패턴(105Ua)의 제1 외측벽 보다 옆으로 돌출될 수 있다. 상기 비희생 패턴(150a)에 인접한 차상위 절연 패턴(105nUa)의 제1 외측벽도 상기 최상위 절연 패턴(105Ua)의 제1 외측벽 보다 옆으로 돌출될 수 있다. 수직형 활성 패턴(120) 및 제1 스트링 선택 전극(SSE1) 간 전극-유전막(170)은 연장되어, 상기 제1 스트링 선택 전극(SSE1)의 상기 제1 외측벽(S1a')을 덮을 수 있다. 상기 수직형 활성 패턴(120) 및 제2 스트링 선택 전극(SSE2) 간 전극-유전막(170)은 연장되어, 상기 제2 스트링 선택 전극(SSE2)의 상기 제1 외측벽(S2a')을 덮을 수 있다. 이때, 상기 제1 스트링 선택 전극(SSE1)의 제1 외측벽(S1a')을 덮는 전극-유전막(170)은 상기 제2 스트링 선택 전극(SSE2)의 제1 외측벽(S2a')을 덮는 전극-유전막(170)과 분리될 수 있다. 또한, 차례로 적층된 제2 스트링 선택 전극(SSE2) 및 제1 스트링 선택 전극(SSE1)도 서로 분리될 수 있다.
상기 제1 스트링 선택 전극(SSE1)의 상기 제1 외측벽(S1a')에 인접한 부분은 위로 연장되어, 상기 최상위 절연 패턴(105Ua)의 제1 외측벽 상에 배치될 수 있다.
서로 인접한 상기 최상위 절연 패턴들(105Ua) 사이에 가이드 개구부(300)가 정의될 수 있다. 상기 최상위 절연 패턴들(105Ua) 상에 캐핑 유전 패턴(135a)이 배치될 수 있다. 상기 가이드 개구부(300)는 위로 연장되어, 상기 캐핑 유전 패턴(135a)을 관통할 수 있다. 상기 비희생 패턴(150a)은 상기 가이드 개구부(300)내로 위로 연장될 수 있다. 도 27a에 개시된 바와 같이, 상기 가이드 개구부(300)의 끝 부분에 잔여 희생 패턴(345R)이 배치될 수 있다. 상기 잔여 패턴(345R)은 상술된 제1 실시예의 잔여 스페이서(145r)과 동일한 물질로 형성될 수 있다. 상기 잔여 희생 패턴(345R)으로 인하여, 상기 가이드 개구부(300) 일 측에 배치된 제1 스트링 선택 전극(SSE1)이 상기 가이드 개구부(300)의 타측에 배치된 제1 스트링 선택 전극(SSE1)과 분리될 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a', S2a')은 상기 최상위 절연 패턴(105a)의 제1 외측벽 보다 옆으로 돌출될 수 있다. 이로써, 상기 제1 및 제2 스트링 선택 전극들(SSE1, SSE2)의 저항이 감소되어, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도면들을 참조하여 본 실시예에 따른 변형예들을 설명한다.
도 28a는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 평면도이고, 도 28b는 도 28a의 I-I'을 따라 취해진 단면도이다.
도 28a 및 도 28b를 참조하면, 평면적 관점에서, 가이드 개구부(300a)의 끝 부분이 제거된 상태일 수 있다. 이에 따라, 도 27a에 개시된 잔여 희생 패턴(345R)이 제거될 수 있다. 이 경우에, 도 28b에 개시된 바와 같이, 상기 가이드 개구부(300a)는 최상위 절연 패턴들(105Ua) 사이에 한정적으로 정의될 수 있다. 캐핑 유전 패턴(135a')은 상기 최상위 절연 패턴들(105Ua) 및 비희생 패턴(150a') 상에 배치될 수 있다.
도 29는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 27a의 I-I'을 따라 취해진 단면도이다.
도 29를 참조하면, 수직형 활성 패턴(120) 및 각 전극(GSE1, GSE2, CE, SSE2, SSE1) 사이의 전극-유전막(170a)은 제1 부분(165a) 및 제2 부분(165b)을 포함할 수 있다. 상기 수직형 활성 패턴(120) 및 제1 스트링 선택 전극(SSE1) 사이에 위치한 전극-유전막(170a)의 제2 부분(165b)이 연장되어, 상기 제1 스트링 선택 전극(SSE1)의 하부면, 상부면 및 제1 외측벽을 덮을 수 있다. 이와 마찬가지로, 상기 수직형 활성 패턴(120) 및 제2 스트링 선택 전극(SSE2) 사이에 위치한 전극-유전막(170a)의 제2 부분(165b)이 연장되어, 상기 제2 스트링 선택 전극(SSE2)의 하부면, 상부면 및 제1 외측벽을 덮을 수 있다.
도 30a는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 27a의 I-I'을 따라 취해진 단면도이고, 도 30b는 도 30a의 G 부분을 확대한 도면이다.
도 30a 및 도 30b를 참조하면, 제1 및 제2 스트링 선택 전극들(SSE1b, SSE2b)의 각각은 금속 패턴(MP') 및 배리어 도전 패턴(BP')을 포함할 수 있다. 상기 제1 스트링 선택 전극(SSE1b)의 금속 패턴(MP')은 서로 대향된 제1 외측벽(MS1a') 및 제2 외측벽(MS1b')을 가질 수 있다. 상기 제2 스트링 선택 전극(SSE2b)의 금속 패턴(MP')도 서로 대향된 제1 외측벽(MS2a') 및 제2 외측벽(MS2b')을 가질 수 있다. 상기 제2 스트링 선택 전극(SSE2b) 내 금속 패턴(MP')의 제1 및 제2 외측벽들(MS2a', MS2b')은 상기 제1 스트링 선택 전극(SSE2b) 내 금속 패턴(MP')의 제1 및 제2 외측벽들(MS1a', MS1b')에 각각 정렬될 수 있다.
상기 제1 스트링 선택 전극(SSE1b) 내 배리어 도전 패턴(BP')은 상기 제1 스트링 선택 전극(SSE1b) 내 금속 패턴(MP')의 상부면, 하부면 및 제1 외측벽(MS1a')과 접촉될 수 있다. 상기 제1 스트링 선택 전극(SSE1b) 내 금속 패턴(MP')의 제2 외측벽(MS1b')은 상기 제1 스트링 선택 전극(SSE1b) 내 배리어 도전 패턴(BP')과 접촉되지 않을 수 있다. 이와 마찬가지로, 상기 제2 스트링 선택 전극(SSE2b) 내 배리어 도전 패턴(BP')은 상기 제2 스트링 선택 전극(SSE2b) 내 금속 패턴(MP')의 상부면, 하부면 및 제1 외측벽(MS2a')과 접촉될 수 있다. 상기 제2 스트링 선택 전극(SSE2b) 내 금속 패턴(MP')의 제2 외측벽(MS2b')은 상기 제2 스트링 선택 전극(SSE2b) 내 배리어 도전 패턴(BP')과 접촉되지 않을 수 있다.
상기 제1 스트링 선택 전극(SSE1b)내 금속 패턴(MP')은 상기 제2 스트링 선택 전극(SSE2b) 내 금속 패턴(MP')으로부터 분리될 수 있다. 또한, 상기 제1 스트링 선택 전극(SSE1b) 내 배리어 도전 패턴(BP')도 상기 제2 스트링 선택 전극(SSE2b) 내 배리어 도전 패턴(BP')으로부터 분리될 수 있다.
상기 제1 및 제2 스트링 선택 전극들(SSE1b, SSE2b)의 각각의 금속 패턴(MP') 및 배리어 도전 패턴(BP')은 셀 전극(CEa)의 금속 패턴(MP) 및 배리어 도전 패턴(BP)과 각각 동일한 물질로 형성될 수 있다.
도 31a 내지 도 35b는 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 31b 내지 도 35b는 각각 도 31a 내지 도 35a의 I-I'을 따라 취해진 단면도들이다.
도 31a 및 도 31b를 참조하면, 절연막들(105U, 105nU, 105) 및 희생막들(110U, 110nU, 110)을 패터닝하여 계단형 구조의 희생 패드들(110P)을 형성할 수 있다. 희생 패드들(110P)을 갖는 기판(100) 상에 캐핑 유전막(135)을 형성할 수 있다.
상기 캐핑 유전막(135) 및 최상위 절연막(105U)을 패터닝하여, 가이드 개구부(300)를 형성할 수 있다. 상기 가이드 개구부(300)는 최상위 희생막(110U)을 노출시킬 수 있다. 도 31a에 개시된 바와 같이, 상기 가이드 개구부(300)는 y축 방향으로 연장된 그루브 형태일 수 있다.
홀들(115) 및 수직형 활성 패턴(120)은 상기 희생 패드들(110P)을 형성한 후에 형성될 수 있다. 상기 홀들(115) 및 수직형 활성 패턴(120)은 상기 가이드 개구부(300)를 형성하기 전에 형성될 수 있다.
상기 가이드 개구부(300)를 갖는 기판(100) 상에 스페이서막(345)을 콘포말하게 형성할 수 있다. 상기 스페이서막(345)은 상술된 제1 실시예의 스페이서막(145)과 동일한 물질로 형성될 수 있다.
도 32a 및 도 32b를 참조하면, 전면 이방성 식각 공정으로, 상기 스페이서막(345) 및 최상위 희생막(110U)을 연속적으로 식각하여, 커팅 영역(340)을 형성할 수 있다. 이때, 상기 가이드 개구부(300)의 양 내측벽 상에 희생 스페이서들(345a)이 형성될 수 있다. 상기 커팅 영역(340)은 상기 가이드 개구부(300) 내 희생 스페이서들(345a) 사이에 형성될 수 있다. 상기 최상위 희생막(110U)을 식각하는 동안에, 상기 가이드 개구부(300) 양 내측벽들 상의 스페이서막(345)의 일부분들이 식각될 수 있다. 이로써, 상기 희생 스페이서들(345a)의 상단들은 상기 가이드 개구부(300)의 내측벽들의 상단들 보다 낮은 레벨에 위치할 수 있다. 상기 커팅 영역(340)은 상기 최상위 희생막(110U)을 커팅한다.
도 32a에 개시된 바와 같이, 상기 가이드 개구부(300)의 끝부분에서 상기 희생 스페이서들(345a)의 끝 부분들이 서로 연결될 수 있다. 상기 희생 패드들(110P)을 형성한 후에 상기 희생 스페이서들(345a)을 형성하는 경우에, 상기 희생 스페이서들(345a)의 연결부는, 셀 전극들 및 접지 선택 전극들의 전극 패드들로 대체되는 희생 패드들(110P) 중에 어느 하나 상의 캐핑 유전막(135) 상에 배치되는 것이 바람직하다.
도 33a 및 도 33b를 참조하면, 상기 희생 스페이서들(345a)을 식각 마스크로 사용하여, 상기 커팅 영역(340) 아래의 차상위 절연막(105nU) 및 차상위 희생막(110nU)을 연속적으로 식각할 수 있다. 이로써, 상기 최상위 및 차상위 희생막들(110U, 110nU)을 커팅하는 커팅 영역(340a)이 형성될 수 있다. 일 실시예에 따르면, 상기 차상위 희생막(110nU)을 식각할 때, 상기 희생 스페이서들(345a)의 일부가 식각될 수 있다. 이로써, 식각된 희생 스페이서들(345a')은 도 32b의 희생 스페이서들(345a) 보다 낮을 수 있다.
도 34a 및 도 34b를 참조하면, 이어서, 상기 커팅 영역(345a) 및 가이드 개구부(300)를 채우는 비희생막을 기판(100) 전면 상에 형성할 수 있다. 상기 비희생막, 캐핑 유전막(135), 절연막들(105U, 105nU, 105a), 희생막들(110U, 110nU, 110) 및 버퍼 유전막(103)을 연속적으로 패터닝하여 트렌치들(155)을 형성한다. 상기 트렌치들(155)의 형성에 의하여, 몰드 패턴들이 형성된다. 상기 각 몰드 패턴은 절연 패턴들(105a, 105nUa, 105Ua), 희생 패턴들(110a, 110nUa, 110Ua), 캐핑 유전 패턴(135a) 및 비희생 패턴(150a)을 형성할 수 있다.
상기 비희생 패턴(150a)은 상기 커팅 영역(345a)의 양 내측벽들을 이루는 최상위 및 차상위 희생 패턴들(110nUa, 110Ua)과 접촉될 수 있다.
도 35a 및 도 35b를 참조하면, 상기 희생 패턴들(110a, 110nUa, 110Ua)을 제거하여 빈 영역들(160, 160nU, 160U)이 형성될 수 있다. 상기 희생 패턴들(110a, 110nUa, 110Ua)을 제거할 때, 최상위 희생 패턴(110Ua)과 접촉된 상기 식각된 희생 스페이서들(345a')이 제거될 수 있다. 이 경우에, 도 35a에 개시된 바와 같이, 상기 가이드 개구부(300)의 끝부분에 위치한 상기 희생 스페이서들(345a')의 연결부(345R)가 잔존될 수도 있다. 상기 연결부(345R)를 잔여 희생 패턴(345R)이라 정의한다. 상기 잔여 희생 패턴(345R)은 상기 가이드 개구부(300)의 일 내측벽 상에 위치한 희생 스페이서(345a')가 제거된 영역을 상기 가이드 개구부(300)의 타 측벽 상에 위치한 희생 스페이서(345a')가 제거된 영역으로부터 분리시킬 수 있다.
이어서, 상기 빈 영역들(160, 160nU, 160U)을 갖는 기판(100) 상에 전극-유전막(170)을 콘포말하게 형성하고, 상기 전극 유전막(170) 상에 상기 빈 영역들(160, 160nU, 160U)을 채우는 도전막을 형성할 수 있다. 상기 도전막을 식각하여, 도 27a 내지 도 27c의 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성할 수 있다. 이 후의 공정들은 상술된 방법과 동일하게 수행할 수 있다. 이로써, 도 27a 내지 도 27c에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 트렌치(155)를 형성하기 전에 상기 커팅 영역(345a) 및 비희생막(150)을 형성함으로써, 상기 스트링 선택 전극들(SSE1, SSE2)의 제1 외측벽들(S1a', S2a')은 식각 공정으로부터 보호될 수 있다. 이로써, 상기 스트링 선택 전극들(SSE1, SSE2)의 식각 손실을 최소화하여, 스트링 선택 전극들(SSE1, SSE2)의 저항을 감소시킬 수 있다.
또한, 상기 가이드 개구부(300) 내 상기 희생 스페이서들(345a)을 식각 마스크로 사용하여 상기 커팅 영역(340a)을 형성함으로써, 최상위 빈 영역들(160U) 및 차상위 빈 영역들(160nU)의 폭을 증가시킬 수 있다. 이로써, 상기 스트링 선택 전극들(SSE1, SSE2)의 폭들이 증가되어, 상기 스트링 선택 전극들(SSE1, SSE2)의 저항이 감소될 수 있다. 결과적으로, 우수한 신뢰성을 갖고, 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
상술한 제조 방법에 따르면, 상기 희생 패드들(110P)을 형성한 후에, 상기 가이드 개구부(300)를 형성할 수 있다. 이와는 달리, 상기 가이드 개구부(300)를 형성한 후에, 상기 희생 패드들(110P)를 형성할 수도 있다. 이를 도면을 참조하여 설명한다.
도 36 및 도 37은 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 평면도들이다.
도 36을 참조하면, 희생 패드들(110P)를 형성하기 전에, 최상위 절연막(105U)을 패터닝하여 가이드 개구부(300)를 형성할 수 있다. 이어서, 도 31a 내지 33a 및 도 31b 내지 도 33b를 참조하여 설명한 방법들을 수행할 수 있다. 이로써, 상기 가이드 개구부(300)의 양 내측벽들 상에 희생 스페이서들(345a')이 형성되고, 상기 가이드 개구부(300) 내 상기 희생 스페이서들(345a) 사이에 커팅 영역(340a)이 형성될 수 있다.
도 37을 참조하면, 상기 커팅 영역(340a)을 채우는 비희생막을 형성하고, 상기 비희생막, 절연막들 및 희생막들을 패터닝하여 계단형 구조의 희생 패드들(110P)를 형성할 수 있다. 이때, 상기 가이드 개구부(300)의 끝부분 및 상기 희생 스페이서들(345a')의 연결부가 함께 제거될 수 있다. 이로써, 가이드 개구부(300a) 양 내측벽들 상에 형성된 희생 스페이서들(345b)은 서로 분리될 수 있다. 이 후의 공정들은 도 34a 및 도 34b와, 도 35a 및 도 35b를 참조하여 설명한 것과 동일한 방법으로 수행할 수 있다. 이로써, 도 28a 및 도 28b에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 38은 본 발명의 제3 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 31a 및 도 31b를 참조하여 설명한 수직형 활성 패턴(120)을 형성하기 전에, 상기 홀(115)의 내측벽 상에 전극 유전막의 제1 부분(165a)을 형성할 수 있다. 이로써, 도 38에 개시된 상기 전극 유전막의 제1 부분(165a)을 노출시키는 빈 영역들(160, 160nU, 106U)을 형성할 수 있다. 이어서, 빈 영역들(160, 160nU, 160U)을 갖는 기판(100) 상에 전극 유전막의 제2 부분(165b)을 콘포말하게 형성하고, 상기 빈 영역들(160, 160nU, 160U)을 채우는 전극들(GSE1, GSE2, CE, SSE2, SSE1)을 형성할 수 있다. 이로써, 도 29에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
한편, 상기 수직형 활성 패턴(120)을 형성하기 전에, 상기 홀(115)의 내측벽 상에 전극-유전막(170') 전체를 형성할 수 있다. 이 경우에, 빈 영역들(160, 160nU, 160U)은 수직형 활성 패턴(120)의 측벽 상에 위치한 전극-유전막(170')을 노출시킬 수 있다. 상기 전극-유전막(170')을 노출시키는 빈 영역들(160, 160nU, 160U)을 채우는 도전막을 형성하고, 상기 도전막을 식각하여 상기 빈 영역들(160, 160nU, 160U)을 각각 채우는 전극들을 형성할 수 있다. 일 실시예에 따르면, 상기 도전막을 배리어 도전막 및 금속막을 포함할 수 있다. 이 경우에, 도 30a 및 도 30b에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 3차원 반도체 기억 소자가 실장된 패키지는 상기 3차원 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 39는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 39를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자, 에스램 소자, 자기 기억 소자 및/또는 상변화 기억 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 40은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 40을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자, 에스램 소자, 자기 기억 소자 및/또는 상변화 기억 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.

Claims (38)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 전극들 및 절연 패턴들을 포함하는 전극 구조체, 상기 전극들 중에서 일 전극은 서로 대향된 제1 외측벽 및 제2 외측벽을 갖고;
    상기 전극 구조체를 관통하는 수직형 활성 패턴; 및
    상기 수직형 활성 패턴의 측벽과 상기 각 전극들 사이에 개재된 전극-유전막을 포함하되, 상기 일 전극 및 수직형 활성 패턴의 측벽 사이에 위치한 상기 전극-유전막의 적어도 일부분은 연장되어, 상기 전극들 중에서 최상위 전극의 하부면, 상부면 및 제1 외측벽을 덮되,
    상기 전극-유전막은 상기 절연 패턴들과 다른 물질을 포함하는 3차원 반도체 기억 소자.
  2. 청구항 1에 있어서,
    상기 전극-유전막의 상기 적어도 일부분의 연장부는 상기 일 전극의 상기 제2 외측벽을 덮지 않는 3차원 반도체 기억 소자.
  3. 청구항 1에 있어서,
    상기 전극 구조체의 양측의 기판 상에 배치된 한 쌍의 소자분리 패턴들을 더 포함하되,
    상기 일 전극의 상기 제2 외측벽은 상기 한 쌍의 소자분리 패턴들 중에서 어느 하나와 접촉된 3차원 반도체 기억 소자.
  4. 청구항 3에 있어서,
    상기 전극 구조체는, 양 외측벽들이 상기 한 쌍의 소자분리 패턴들에 각각 접촉된 다른 전극을 포함하는 3차원 반도체 기억 소자.
  5. 청구항 1에 있어서,
    상기 일 전극은 상기 전극 구조체 내에서 최상위 전극인 3차원 반도체 기억 소자.
  6. 청구항 5에 있어서,
    상기 전극들 중에서 상기 최상위 전극 바로 아래에 위치한 차상위 전극은 서로 대향된 제1 외측벽 및 제2 외측벽을 갖고,
    상기 차상위 전극의 제1 외측벽 및 제2 외측벽은 상기 최상위 전극의 제1 외측벽 및 제2 외측벽에 각각 정렬되고,
    상기 차상위 전극 및 수직형 활성 패턴의 측벽 사이에 위치한 전극-유전막의 적어도 일부분은 연장되어 상기 차상위 전극의 하부면, 상부면 및 제1 외측벽을 덮는 3차원 반도체 기억 소자.
  7. 청구항 6에 있어서,
    상기 최상위 전극의 제1 외측벽을 덮는 전극-유전막의 연장부는 상기 최상위 및 차상위 전극 간 절연 패턴의 일 외측벽을 따라 아래로 연장되어, 상기 차상위 전극의 제1 외측벽을 덮는 전극-유전막의 연장부와 연결된 3차원 반도체 기억 소자.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 청구항 5에 있어서,
    상기 전극 구조체는 하나의 최하위 전극을 포함하고,
    상기 최상위 전극은 상기 최하위 전극 위에(over) 복수로 제공되되, 상기 복수의 최상위 전극들은 옆으로 이격됨과 더불어 상기 기판의 상부면으로부터 동일한 레벨에 위치하고,
    상기 수직형 활성 패턴은 복수로 제공되며, 상기 각 수직형 활성 패턴은 상기 각 최상위 전극 및 상기 각 최상위 전극 아래에 적층된 전극들을 관통하는 3차원 반도체 기억 소자.
  15. 청구항 5에 있어서,
    상기 최상위 전극 상의 최상위 절연 패턴의 일 외측벽 상에 배치된 잔여 희생 스페이서를 더 포함하되,
    상기 잔여 희생 스페이서는 상기 절연 패턴들 및 비희생 패턴에 대하여 식각선택비를 갖는 유전 물질을 포함하는 3차원 반도체 기억 소자.
  16. 청구항 1에 있어서,
    상기 최상위 전극의 상기 제1 외측벽은, 상기 최상위 전극 상에 배치된 최상위 절연 패턴의 일 외측벽 보다 옆으로 돌출된 3차원 반도체 기억 소자.
  17. 청구항 1에 있어서,
    상기 전극-유전막은 터널 유전막, 전하저장층 및 블로킹 유전막을 포함하고,
    상기 일 전극의 제1 외측벽을 덮는 상기 전극-유전막의 연장부는 적어도 상기 블로킹 유전막의 일부를 포함하는 3차원 반도체 기억 소자.
  18. 기판 상에 교대로 그리고 반복적으로 적층된 전극들 및 절연 패턴들을 포함하는 전극 구조체, 상기 각 전극은 금속 패턴 및 배리어 도전 패턴을 포함하고;
    상기 전극 구조체를 관통하는 수직형 활성 패턴; 및
    상기 수직형 활성 패턴의 측벽과 상기 각 전극들 사이에 개재된 전극-유전막을 포함하되,
    상기 전극들 중에서 일 전극 내 금속 패턴은 서로 대향된 제1 외측벽 및 제2 외측벽을 갖고,
    상기 일 전극 내 배리어 도전 패턴은 상기 일 전극 내 금속 패턴의 제1 외측벽과 접촉된 3차원 반도체 기억 소자.
  19. 청구항 18에 있어서,
    상기 전극-유전막은 수직적으로 연장되어, 상기 수직형 활성 패턴의 측벽 및 상기 절연 패턴 사이에 개재된 3차원 반도체 기억 소자.
  20. 청구항 18에 있어서,
    상기 일 전극 내 금속 패턴의 제2 외측벽은 상기 일 전극 내 배리어 도전 패턴과 접촉되지 않은 3차원 반도체 기억 소자.
  21. 청구항 18에 있어서,
    상기 일 전극은 상기 전극 구조체 내에서 최상위 전극인 3차원 반도체 기억 소자.
  22. 청구항 21에 있어서,
    상기 최상위 전극 바로 아래에 위치한 차상위 전극 내 금속 패턴은 서로 대향된 제1 외측벽 및 제2 외측벽을 갖고,
    상기 차상위 전극 내 배리어 도전 패턴은 상기 차상위 전극 내 금속 패턴의 제1 외측벽과 접촉된 3차원 반도체 기억 소자.
  23. 삭제
  24. 기판 상에, 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층시키는 것;
    상기 희생막들 중 최상위 희생막을 관통하는 커팅 영역을 형성하는 것;
    상기 커팅 영역 내에 비희생막을 형성하는 것;
    상기 절연막들 및 희생막들을 관통하는 수직형 활성 패턴들을 형성하는 것;
    상기 비희생막과 이격되어 상기 절연막들 및 희생막들을 연속적으로 관통하는 트렌치를 형성함으로써, 절연 패턴들, 희생 패턴들 및 상기 커팅 영역 내 비희생막을 포함하는 몰드 패턴을 형성하는 것;
    상기 희생 패턴들을 제거하여 빈 영역들을 형성하는 것;
    상기 빈 영역들 내에 전극들을 각각 형성하는 것; 및
    상기 수직형 활성 패턴의 측벽 및 상기 각 전극들 사이에 전극-유전막을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  25. 청구항 24에 있어서,
    상기 비희생막을 형성하기 전에, 상기 커팅 영역의 양 내측벽들 상에 한 쌍의 희생 스페이서들을 각각 형성하는 것을 더 포함하되,
    상기 빈 영역들을 형성하는 것은, 상기 희생 패턴들, 및 상기 희생 스페이서들의 적어도 일부분들을 제거하여 상기 빈 영역들, 및 리세스 영역들을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  26. 삭제
  27. 청구항 25에 있어서,
    상기 커팅 영역은 상기 절연막들 중 최상위 절연막, 상기 최상위 희생막, 상기 절연막들 중 차상위 절연막, 및 상기 희생막들 중 차상위 희생막을 연속적으로 패터닝하여 형성되고,
    상기 각 리세스 영역은 상기 커팅 영역 각 측에 형성된 최상위 빈 영역 및 차상위 빈 영역과 연결된 3차원 반도체 기억 소자의 제조 방법.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 청구항 24에 있어서,
    상기 커팅 영역을 형성하는 것은,
    상기 절연막들 중 최상위 절연막을 패터닝하여 가이드 개구부를 형성하는 것;
    상기 가이드 개구부를 갖는 기판 상에 스페이서막을 콘포말하게 형성하는 것; 및
    상기 스페이서막 및 상기 최상위 희생막을 이방성 식각하여 상기 커팅 영역 및 상기 가이드 개구부의 양 내측벽들 상에 희생 스페이서들을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  36. 삭제
  37. 삭제
  38. 삭제
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