KR20110096413A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 190
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims abstract description 51
- 238000004140 cleaning Methods 0.000 claims abstract description 25
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 87
- 238000003860 storage Methods 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 180
- 238000005530 etching Methods 0.000 description 13
- 238000002955 isolation Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Abstract
반도체 소자 및 그 제조 방법이 제공된다. 이 방법에 따르면, 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 관통하는 개구부가 형성되고, 개구부의 측벽을 덮는 스페이서가 형성된 후 전 세정(pre-cleaning)이 수행되고, 개구부의 바닥면과 접촉하는 반도체막이 형성된다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층시키는 것, 상기 희생막들 및 절연막들을 관통하는 개구부를 형성하는 것, 상기 개구부의 측벽을 덮는 스페이서를 형성하는 것, 상기 스페이서를 갖는 상기 기판에 전 세정(pre-cleaning)을 수행하는 것 및 상기 전 세정(pre-cleaning)이 수행된 상기 개구부의 바닥면과 접촉되는 반도체막을 형성하는 것을 포함한다.
상기 스페이서를 형성하기 전에, 상기 개구부의 상기 바닥면 상에 산화막이 생성되고, 상기 스페이서는 상기 산화막의 가장자리 상에 형성되고, 상기 전 세정(pre-cleaning)에 의해, 적어도 상기 산화막의 일부가 제거될 수 있다.
상기 산화막은 자연 산화막을 포함할 수 있다.
상기 전 세정(pre-cleaning)에 의해 상기 산화막 전체가 제거될 수 있다.
상기 전 세정(pre-cleaning)을 수행한 후에, 상기 스페이서와 상기 개구부의 바닥면의 가장자리 사이에 개재된 상기 산화막의 일부가 잔존될 수 있다.
상기 스페이서는 반도체 물질로 형성될 수 있다.
상기 스페이서 및 상기 반도체막은 비정질 상태이되, 상기 반도체 소자의 형성 방법은 상기 스페이서 및 상기 반도체막을 결정화시키는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연 패턴들, 상기 절연 패턴들 및 게이트 전극들을 관통하고, 상기 절연 패턴들과 접촉하는 반도체 기둥 및 상기 반도체 기둥 및 상기 게이트 전극들 사이에 개재된 정보 저장막을 포함하되, 상기 반도체 기둥의 하부면의 중앙부는 상기 기판과 접촉하고, 상기 반도체 기둥의 하부면의 가장자리는 상기 기판과 이격된다.
상기 반도체 소자는 상기 반도체 기둥의 상기 하부면의 상기 가장자리와 상기 기판 사이에 개재된 산화막을 더 포함할 수 있다.
상기 산화막은 자연 산화막일 수 있다.
본 발명의 실시 예에 따르면, 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 노출하는 개구부가 제공된다. 상기 개구부의 측벽을 덮는 스페이서를 형성한 후, 전 세정(pre-cleaning)이 수행되어, 상기 개구부를 반도체 막으로 안정적으로 매립할 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 1a 내지 도 1l 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 설명하기 위한 사시도들이다.
도 2 는 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 반도체 기둥의 제조 방법을 설명하기 위한 순서도이다.
도 3 은 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 정보 저장막의 제조 방법을 설명하기 위해, 도 2k 의 A 부분을 확대한 도면이다.
도 4 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자를 설명하기 위한 사시도이다.
도 5a 내지 도 5b 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예를 설명하기 위한 사시도들이다.
도 6 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예에 의해 형성된 반도체 소자를 설명하기 위한 사시도이다.
도 7 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 8 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 2 는 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 반도체 기둥의 제조 방법을 설명하기 위한 순서도이다.
도 3 은 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 정보 저장막의 제조 방법을 설명하기 위해, 도 2k 의 A 부분을 확대한 도면이다.
도 4 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자를 설명하기 위한 사시도이다.
도 5a 내지 도 5b 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예를 설명하기 위한 사시도들이다.
도 6 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예에 의해 형성된 반도체 소자를 설명하기 위한 사시도이다.
도 7 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 8 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 1a 내지 도 1l 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이고, 도 2 는 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 반도체 기둥의 제조방법을 설명하기 위한 순서도
도 1a 및 도 2 를 참조하면, 기판(100)이 준비된다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 등 일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다.
상기 기판(100) 상에 희생막들(110L, 110, 110U) 및 절연막들(120U)이 교대로 그리고 반복적으로 적층될 수 있다.(S10) 상기 희생막들(110L, 110, 110U)은 상기 절연막들(120, 120U)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들어, 상기 절연막들(120, 120U)은 산화물로 형성될 수 있고, 상기 희생막들(110L, 110, 110U)은 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 희생막들(110L, 110, 110U)은 서로 동일한 물질로 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 절연막들(120,120U)도 서로 동일한 물질로 형성되는 것이 바람직하다.
상기 희생막들(110L, 110, 110U)은 서로 동일한 두께로 형성될 수 있다. 이와는 다르게, 상기 희생막들(110L, 110, 110U) 중에서 최하부의 희생막(110L) 및 최상부의 희생막(110U)은 상기 최하부 및 최상부의 희생막들(110L, 110U) 사이에 위치한 희생막들(110)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 최하부 및 최상부의 희생막들(110L, 110U) 사이의 희생막들(110)은 서로 동일한 두께로 형성될 수 있다. 상기 절연막들(120, 120U) 중에서 최상부의 절연막(120U)은 그 아래의 절연막들(120)에 비하여 두껍게 형성될 수 있다. 상기 최상부의 절연막(120U) 아래의 절연막들(120)은 서로 동일한 두께로 형성될 수 있다.
상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)을 형성하기 전에, 상기 기판(100) 상에 버퍼 유전막(102)이 형성될 수 있다. 상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)은 상기 버퍼 유전막(102) 상에 형성될 수 있다. 상기 최하부의 희생막(110L)이 상기 버퍼 유전막(102) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 유전막(102)은 상기 희생막들(110L, 110, 110U)에 대하여 식각선택비를 갖는 유전물질로 형성되는 것이 바람직하다. 예컨대, 상기 버퍼 유전막(102)은 산화물, 특히, 열산화물로 형성될 수 있다.
도 1b 및 도 2 를 참조하면, 상기 절연막들(120U, 120), 상기 희생막들(110U, 110, 110L), 및 상기 버퍼 유전막(102)을 연속적으로 관통하는, 채널 개구부들(125)이 형성될 수 있다.(S20) 상기 채널 개구부(125)의 바닥면은 상기 기판(100)의 상부면의 일부분인 것이 바람직하다. 상기 채널 개구부(125)를 형성한 직후에, 상기 채널 개구부(125)의 바닥면은 노출될 수 있다. 상기 채널 개구부들(125)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 채널 개구부들(125)은 홀 형태일 수 있다. 상기 채널 개구부들(125)은 서로 이격될 수 있다. 상기 채널 개구부들(125)은 제1 방향 및 상기 제1 방향에 직교(perpendicular)한 제2 방향을 따라 2차원적으로 배열될 수 있다. 상기 제1 방향 및 제2 방향은 상기 기판(100)의 상기 상부면과 평행하다. 도면에서 x축 방향은 상기 제1 방향에 해당할 수 있으며, y축 방향은 상기 제2 방향에 해당할 수 있다. 상기 채널 개구부(125)는 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
도 1c 및 도 2 를 참조하면, 상기 채널 개구부(125)의 바닥면 상에 산화막(104)이 생성될 수 있다.(S30) 상기 산화막(104)은 상기 채널 개구부(125)를 형성하기 위한 장비에서 증착을 위한 장비로 옮겨지는 동안 형성될 수 있다. 상기 산화막(104)은 상기 채널 개구부(125)의 바닥면이 상기 대기중의 산소와 반응하여 형성된 자연 산화막일 수 있다. 상기 기판(100)이 실리콘을 포함하는 경우, 상기 산화막(104)은 실리콘 산화막일 수 있다. 상기 산화막(104)은 상기 채널 개구부(125)의 바닥면의 전체 및/또는 일부를 덮을 수 있다. 상기 산화막(104)의 두께는 상기 버퍼 유전막(102)의 두께보다 얇을 수 있다.
도 1d 를 참조하면, 상기 채널 개구부(125)를 갖는 상기 기판(100) 상에 스페이서막(130)이 콘포말하게 형성될 수 있다. 상기 스페이서막(130)은 상기 채널 개구부(125)의 일부를 채울 수 있다. 상기 스페이서막(130)은 상기 채널 개구부(125)의 바닥면 상의 상기 산화막(104) 및 상기 채널 개구부(125)의 측벽을 콘포말하게 덮을 수 있다. 상기 스페이서막(130)은 상기 최상부의 절연막(120U)의 상부면을 콘포말하게 덮을 수 있다. 상기 스페이서막(130) 및 상기 채널 개구부(125)의 바닥면 사이에 상기 산화막(104)이 개재되어, 상기 스페이서막(130) 및 상기 채널 개구부(125)의 바닥면은 서로 이격될 수 있다. 상기 스페이서막(130)은 상기 채널 개구부(125)의 측벽을 이루는 상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)과 접촉할 수 있다. 상기 스페이서막(130)의 두께는 실질적으로 일정할 수 있다. 상기 스페이서막(130)의 두께는 상기 채널 개구부(125)의 폭의 1/2 보다 작은 것이 바람직하다. 상기 스페이서막(130)은 반도체 물질로 형성되는 것이 바람직하다. 상기 스페이서막(130)은 비정질 상태일 수 있다. 상기 스페이서막(130)은 화학 기상 증착법 또는 원자층 증착법 중 어느 하나를 이용하여 형성될 수 있다.
도 1e 및 도 2 를 참조하면, 상기 채널 개구부(125)가 상기 산화막(104)의 일부를 노출하도록 상기 산화막(104)의 가장자리 상에 스페이서(132)가 형성될 수 있다. (S40) 상기 스페이서막(130)을 이방성으로 식각하여, 상기 산화막(104)의 중앙부 상의 스페이서막(130) 및 상기 최상부의 절연막(120U) 상의 스페이서막(130)이 제거되어, 이로 인해 상기 채널 개구부(125)의 측벽 및 상기 산화막(104)의 가장자리를 덮는 상기 스페이서(132)가 형성될 수 있다. 상기 스페이서(132)가 형성된 후에, 상기 산화막(104)의 상기 중앙부는 상기 채널 개구부(125)에 의해 노출된다. 상기 스페이서(132)는 상기 채널 개구부(125)의 측벽을 덮을 수 있다. 상기 스페이서(132)는 상기 채널 개구부(125)의 측벽을 이루는 상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)과 접촉할 수 있다. 상기 스페이서(132) 및 상기 기판(100) 사이에는 상기 산화막(104)이 개재되어, 상기 기판(100) 및 상기 스페이서(132)는 서로 이격될 수 있다. 상기 스페이서(132)의 윗부분의 폭은 상기 스페이서(132)의 아랫부분의 폭보다 좁을 수 있다. 상기 스페이서(132)의 폭은 상기 스페이서(132)의 상단에서 상기 스페이서(132)의 하단으로 갈수록 증가할 수 있다.
도 1f 및 도 2 를 참조하면, 상기 스페이서(132)를 갖는 상기 기판(100)에 전 세정(pre-cleaning) 공정이 수행된다. (S50) 상기 전 세정(pre-cleaning)에 의해, 적어도 상기 채널 개구부(125)에 의해 노출된 상기 산화막(104)의 중앙부가 제거되어, 상기 채널 개구부(125)의 바닥면의 적어도 일부분이 노출될 수 있다. 일 실시 예에 따르면, 상기 전 세정(pre-cleaning)에 의해, 상기 스페이서(132)에 의해 덮히지 않은 상기 산화막(104)의 중앙부는 제거되고, 상기 스페이서(132)에 의해 덮힌 상기 산화막(104)의 가장자리 부분은 잔존될 수 있다. 상기 전 세정(pre-cleaning) 공정은 등방성 식각 공정 또는 이방석 식각 공정일 수 있다. 상기 전 세정(pre-cleaning) 공정이 등방성 식각 공정인 경우에, 상기 산화막(104)의 두께가 상기 스페이서(132)의 하부면의 폭보다 작을 수 있다. 이에 따라, 상기 전 세정(pre-cleaning) 공정을 수행한 후에, 상기 스페이서(132) 아래에 위치한 상기 산화막(104)의 일부분이 잔존될 수 있다.
도 1g 및 도 2 를 참조하면, 상기 채널 개구부(125) 내에 상기 채널 개구부(125)의 바닥면과 접촉하는 반도체막(134)이 형성될 수 있다. (S60) 상기 반도체막(134)은 상기 스페이서(132)로 둘러싸인 상기 채널 개구부(125) 내의 공간을 완전히 채울 수 있다. 상기 반도체막(134)은 상기 최상부의 절연막(120U)의 상부면을 덮을 수 있다. 상기 반도체막(134) 및 상기 채널 개구부(125)의 측벽 사이에 상기 스페이서(132)이 개재되어 있다. 이로 인해, 상기 반도체막(134)은 상기 채널 개구부(125)의 측벽과 이격될 수 있다. 상기 스페이서(132)의 윗부분의 폭이 상기 스페이서(132)의 아랫부분의 폭보다 작을 수 있다. 이에 따라, 상기 채널 개구부(!25)내 상기 스페이서(132)로 둘러싸인 공간의 윗부분의 폭이 아랫부분의 폭 보다 넓게 된다. 그 결과, 상기 반도체막(134)이 상기 채널 개구부(125)에 보이드 및/또는 심(seam) 없이 안정적으로 매립될 수 있다. 상기 반도체막(134)은 물리 기상 증착법, 화학 기상 증착법 또는 원자층 화학 증착법 중 어느 하나의 방법을 이용하여 증착될 수 있다. 상기 반도체막(134)은 비정질 상태일 수 있다.
상술된 바와 같이, 상기 전 세정(pre-cleaning) 공정을 수행하기 전, 상기 채널 개구부(12)의 측벽 상에 스페이서(132)가 형성된다. 이에 따라, 상기 채널 개구부(125)의 측벽은 상기 전 세정 공정으로부터 보호된다.
만약, 상기 스페이서(132)가 생략되고, 상기 전 세정(pre-cleaning) 공정이 수행되는 경우, 상기 전 세정(pre-cleaning)에 의해 상기 채널 개구부(125)의 측벽을 이루는 절연막들(120, 120U)이 리세스될 수 있다. 상기 채널 개구부(125)의 측벽을 이루는 절연막들(120, 120U)이 리세스되는 경우, 상기 채널 개구부(125)의 측벽에 요철이 형성되어, 상기 채널 개구부(125)를 매립하는 반도체 기둥 내부에 보이드가 형성되어, 반도체 소자의 신뢰성이 저하될 수 있다. 하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 채널 개구부(125) 측벽을 이루는 상기 절연막들(120, 120U)의 부분은,상기 스페이서(132)에 의해 상기 전 세정(pre-cleaning)으로부터 보호된다. 이로 인해, 상기 채널 개구부(125)를 안정적으로 매립할 수 있어, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 1h 를 참조하면, 상기 최상부의 절연막(120U)을 식각 정지막으로 사용하여, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백 또는 화학적 기계적 연마(CMP) 방법에 의해 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 최상부의 절연막(120U) 상의 반도체 막(134)이 제거될 수 있다. 이로써, 상기 반도체막(134)은 상기 채널 개구부(125) 내에 한정적으로(confined) 배치될 수 있다.
상기 평탄화 공정 후, 상기 반도체 막(134) 및 상기 스페이서(132)의 결정화 공정이 수행될 수 있다. 상기 결정화 공정에 의해, 비정질 상태의 상기 반도체 막(134) 및 상기 스페이서(132)는 결정 상태의 반도체 기둥(138)으로 변환될 수 있다. 상기 반도체 기둥(138)은 단결정 상태 및/또는 다결정 상태일 수 있다. 상기 반도체 막(134) 및 상기 스페이서(132)를 결정화시키는 것은, 상기 반도체 막(134)및 상기 스페이서(132)에 레이저를 조사하는 것, 및 상기 반도체 막(134) 및 상기 스페이서(132)에 열을 공급하는 것 중에서 적어도 어느 하나를 포함할 수 있다.
상기 반도체 기둥(138)은 제1 부분(136) 및 제2 부분(137)을 포함할 수 있다. 상기 제1 부분(136)은 상기 스페이서(132)가 결정화된 상기 반도체 기둥(138)의 부분일 수 있다. 상기 반도체 기둥(138)의 상기 제1 부분(136)은 상기 산화막(104) 상에 배치될 수 있다. 상기 제1 부분(136) 및 상기 기판(100) 사이에는 상기 산화막(104)이 배치되어, 상기 제1 부분(136) 및 상기 기판(100)은 서로 이격될 수 있다. 상기 제1 부분(136)은 상기 채널 개구부(125)의 측벽을 이루는 상기 희생막들(110L, 110, 110U) 및 상기 절연막들(120, 120U)과 접촉할 수 있다.
상기 제2 부분(137)은 상기 반도체막(134)이 결정화된 상기 반도체 기둥(138)의 부분일 수 있다. 상기 반도체 기둥(138)의 상기 제2 부분(137) 및 상기 채널 개구부(125)의 측벽 사이에 상기 제1 부분(136)이 개재되어, 상기 제2 부분(137) 및 상기 채널 개구부(125)의 측벽은 서로 이격될 수 있다. 상기 제2 부분(137)은 상기 기판(100)의 상부면과 접촉할 수 있다. 도면상으로, 상기 반도체 기둥(138)의 상기 제1 부분(136) 및 상기 제2 부분(137)은 점선으로 구분되지만, 이와는 달리, 상기 제1 부분(136) 및 상기 제2 부분(137) 사이에는 불연속 경계면이 존재하지 않을 수 있다.
도 1i 를 참조하면, 상기 절연막들(120U, 120) 및 희생막들(110U, 110, 110L)을 연속적으로 패터닝하여 트렌치들(140, trench)을 형성한다. 상기 트렌치들(140)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a,120Ua)을 정의한다. 상기 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 트렌치들(140)은 상기 제2 방향(y축 방향)으로 나란히 연장될 수 있다. 이로써, 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)도 상기 제2 방향(y축 방향)으로 나란히 연장된 라인 형태들일 수 있다.
상기 제1 방향(x축 방향)으로 배열된 반도체 기둥들(138)은 하나의 행을 이루고, 상기 제2 방향(y축 방향)으로 배열된 반도체 기둥들(138)은 하나의 열을 이룬다. 상기 기판(100) 상에 복수의 행들 및 복수의 열들이 배열될 수 있다. 상기 각 트렌치(140)는 인접한 한쌍의 상기 열들 사이에 배치되는 것이 바람직하다. 상기 하나의 열에 포함된 복수의 반도체 기둥들(138)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)을 포함하는 하나의 적층 구조를 관통할 수 있다.
상기 트렌치(140)의 측벽에 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)이 노출된다. 상기 트렌치(140)의 바닥에 상기 버퍼 유전막(102)이 노출될 수 있다. 이와는 달리, 상기 트렌치(140)의 형성시에, 상기 버퍼 유전막(102)이 식각되어, 상기 트렌치(140)의 바닥에 상기 기판(100)이 노출될 수도 있다. 이하, 설명의 편의를 위해, 상기 트렌치(140)의 바닥면이 상기 버퍼 유전막(102)인 실시 예를 주로 설명한다.
도 1j 를 참조하면, 선택적 식각 공정을 수행하여, 상기 트렌치(140)에 노출된 희생 패턴들(110La, 110a, 110Ua)을 제거하여, 빈 영역들(145L, 145, 145U)이 형성될 수 있다. 상기 선택적 식각 공정은 등방성 식각인 것이 바람직하다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각 등으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생 패턴들(110La, 110a, 110Ua)의 식각율은 상기 선택적 식각 공정에 의한 상기 절연 패턴들(120a, 120Ua), 버퍼 유전막(102) 및 반도체 기둥(138)의 식각율들보다 큰 것이 바람직하다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연 패턴들(120a, 120Ua), 버퍼 유전막(102) 및 반도체 기둥(138)이 잔존될 수 있다.
상기 빈 영역들(145L, 145, 145U)은 상기 희생 패턴들(110La, 110a, 110Ua)과 접하던 상기 반도체 기둥(138)의 상기 제1 부분(136)의 측벽의 일부분들을 각각 노출시키는 것이 바람직하다. 상기 반도체 기둥(138)의 상기 제2 부분(137)의 측벽은 상기 반도체 기둥(138)의 상기 제1 부분(136)으로 둘러싸여, 상기 반도체 기둥(138)의 상기 제2 부분(137)은 상기 빈 영역들(145L, 145, 145U)에 의해 노출될지 않을 수 있다.
상기 빈 영역들(145L, 145, 145U) 중에서 최하부의 빈 영역(145L)은 최하부의 희생 패턴(110La)이 제거되어 형성되고, 최상부의 빈 영역(145U)은 최상부의 희생 패턴(110Ua)이 제거되어 형성된다. 최하부 및 최상부의 빈 영역들(145L, 145U) 사이의 빈 영역들(145)은 상기 최하부 및 최상부의 희생 패턴들(110La, 110Ua) 사이의 희생 패턴들(110a)이 제거되어 형성된다. 상기 최하부의 빈 영역(145L)의 바닥면은 상기 버퍼 유전막(102)의 일부분으로 이루어질 수 있다. 상기 버퍼 유전막(102)이 생략되는 경우에, 상기 최하부의 빈 영역(145L)의 바닥면은 상기 기판(100)의 일부분으로 이루어질 수도 있다.
도 1k 를 참조하면, 상기 빈 영역들(145L, 145, 145U)이 형성된 후, 상기 기판(100) 상에 정보 저장막(150)이 형성될 수 있다. 상기 정보 저장막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예컨대, 화학 기상 증착법 또는 원자층 증착법 등)을 사용하여 형성될 수 있다. 이로써, 상기 정보 저장막(150)은 콘포말(conformal)하게 형성될 수 있다. 상기 정보 저장막(150)은 상기 빈 영역들(145L, 145, 145U)의 내면들을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 정보 저장막(150)은 상기 빈 영역들(145L, 145, 145U)의 일부를 채울 수 있다.
상기 정보 저장막(150)의 형성방법이 설명된다. 도 3 은 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 정보 저장막을 설명하기 위한 것으로 도 2k 의 A 부분을 확대한 도면이다.
정보 저장막(150)을 형성하는 것은, 터널 절연막(151), 전하 저장막(152) 및 블로킹막(153)을 차례로 형성하는 것을 포함할 수 있다. 상기 정보 저장막(150)은 상기 반도체 기둥(138)의 상기 제1 부분(136)과 접촉할 수 있고, 상기 반도체 기둥(138)의 상기 제2 부분(137)과 이격될 수 있다.
상기 터널 절연막(151)은 상기 빈 영역들(145L, 145, 145U)에 의해 노출된 상기 반도체 기둥(138)의 상기 제1 부분(136)의 측벽을 덮도록 형성될 수 있다. 상기 터널 유전막(151)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막(151)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장막(152)은 상기 터널 유전막(151)에 의해 상기 반도체 기둥(138)과 이격될 수 있다. 상기 전하 저장막(152)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장막(152)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano123ots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막(153)은 상기 전하 저장막(152)을 덮을 수 있다. 상기 블로킹막(153)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(AP), 탄탈륨(Ta), 란탄(Pa), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다. 상기 블로킹막(153)의 유전상수는 상기 터널 절연막(151)의 유전 상수보다 클 수 있다.
다시 도 1k 를 참조하면, 상기 정보 저장막(150)을 형성 한 후, 상기 기판(100) 상에 게이트 도전막(155)이 형성될 수 있다. 상기 게이트 도전막(155)은 상기 빈 영역들(145L, 145, 145U)을 채울 수 있다. 상기 게이트 도전막(155)은 상기 트렌치(160)의 일부분 또는 전체를 채울 수 있다. 상기 게이트 도전막(155)은 상기 정보 저장막(150)에 의해 상기 반도체 기둥(138) 및 상기 기판(100)으로부터 전기적으로 분리될 수 있다. 상기 게이트 도전막(155)은 화학 기상 증착법, 물리 기상 증착법 또는 원자층 화학 증착법에 의해 형성될 수 있다. 상기 게이트 도전막(155)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질 등에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 1l 을 참조하면, 상기 게이트 도전막(155)의 형성 후, 상기 빈 영역들(145L, 145, 145U)의 외부에 위치한 상기 게이트 도전막(155)을 제거하여, 상기 빈 영역들(145L, 145, 145U) 내에 게이트 전극들(157L, 157, 157U)이 형성된다. 상기 빈 영역들(145L, 145, 145U) 외부의 게이트 도전막(155)은 습식 식각 및/또는 건식 식각 공정 등으로 제거될 수 있다. 상기 기판(100)의 상부면으로부터 상기 제3 방향(z축 방향)으로 다른 층에 위치한 게이트 도전막들(157L, 157, 157U)은 서로 분리될 수 있다.
교대로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)은 하나의 적층 구조체로 정의될 수 있다. 상기 제2 방향(y 축 방향)으로 연장된 복수의 적층 구조체들이 상기 제1 방향(x축 방향)으로 서로 이격되어 상기 기판(100) 상에 배치될 수 있다.
상기 게이트 전극들(157L, 157, 157U)은 상기 빈 영역들(145L, 145, 145U)내에 위치한 상기 게이트 도전막들(155)의 일부분들에 각각 해당한다. 상기 게이트 전극들(157L, 157, 157U) 중에서 최하부의 게이트 전극(157L)은 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157U)은 상부 선택 트랜지스터의 게이트에 해당할 수 있다. 상기 최하부 및 최상부의 게이트 전극들(157L, 157U) 사이의 게이트 전극들(157)은 메모리 셀들의 제어 게이트들에 각각 해당할 수 있다.
상기 트렌치(140)의 바닥면 아래의 상기 기판(100) 내에 공통 소오스 영역(170)이 형성될 수 있다. 공통 소오스 영역(170)은 상기 제2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(170)은 제2 타입의 도펀트로 도핑된 영역이다. 상기 공통 소오스 영역(170)은 상기 기판(100)에 제2 타입의 도펀트 이온들을 주입하여 형성될 수 있다. 이때, 상기 최상부의 절연 패턴(120Ua)이 이온 주입 마스크로 사용될 수 있다. 이 경우에, 상기 트렌치(140)의 바닥면 상에 위치한 상기 정보 저장막(150) 또는 상기 트렌치(140)의 바닥면 상의 버퍼 유전막(102)/정보 저장막(150)이 이온 주입 버퍼막으로 사용될 수 있다.
상기 반도체 기둥(138)의 윗부분 내에 드레인 영역(D)이 형성될 수 있다. 상기 드레인 영역(D)은 상기 제2 타입의 도펀트로 도핑된다. 상기 드레인 영역(D)은 상기 반도체 기둥(138)의 윗부분에 상기 제2 타입의 도펀트들을 제공하여 형성될 수 있다. 드레인 영역(D)의 하면은 상기 최상부의 게이트 전극(157U)의 상면보다 높을 수 있다. 이와는 달리, 상기 드레인 영역(D)의 하면은 상기 최상부의 게이트 전극(157U)의 상면과 근접한 높이일 수 있다. 상기 드레인 영역(D)은 상기 공통 소오스 영역(170)과 동시에 형성될 수 있다. 이와는 달리, 상기 드레인 영역(D)은 상기 공통 소오스 영역(170)을 형성하기 전에 형성될 수 있다. 이 경우에, 상기 드레인 영역(D)은 상기 트렌치(140)를 형성하기 전 및 상기 반도체 기둥(138)을 형성한 후에 형성될 수 있다. 이와는 달리, 상기 드레인 영역(D)은 상기 공통 소오스 영역(170)을 형성한 후에 형성될 수도 있다.
상기 트렌치(140)를 채우는 소자분리 패턴(175)이 형성될 수 있다. 상기 소자분리 패턴(175)을 형성하는 것은, 상기 기판(100) 상에 소자 분리막을 형성하는 것 및 상기 최상부의 절연 패턴(120Ua) 상의 상기 정보 저장막(150)의 상부면을 식각 정지막으로 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 소자 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 소자분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다.
상기 소자분리 패턴(175)을 형성한 후에, 노출된 정보 저장막(150)을 식각하여 상기 최상부의 절연 패턴(120Ua)을 노출시킬 수 있다. 이때, 상기 드레인 영역(D)이 노출될 수 있다.
상기 드레인 영역(165)과 전기적으로 접속되는 비트 라인(도 4 의 BL)이 형성될 수 있다. 상기 비트라인(BL)은 상기 제1 방향(x축 방향)으로 연장될 수 있다. 상기 비트라인(도 4 의 BL)은 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(175) 바로 상에 형성될 수 있다. 이와는 달리, 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(175)을 덮는 층간 유전막을 형성하고, 상기 층간 유전막 상에 상기 비트 라인(도 4 의 BL)을 형성할 수 있다. 이 경우에, 상기 비트 라인(도 4 의 BL)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(D)과 전기적으로 접속될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자가 설명된다. 도 4 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자를 설명하기 위한 사시도이다.
도 4 를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다.
상기 기판(100) 상에 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)이 교대로 그리고 반복적으로 적층될 수 있다. 교대로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)은 하나의 적층 구조체를 구성할 수 있다. 복수의 적층 구조체들이 상기 기판(100) 상에 배치될 수 있다. 상기 적층 구조체들은 기판(100)의 상면에 평행한 제1 방향으로 서로 이격될 수 있다. 상기 게이트 전극들(157 L,157,157U) 및 절연 패턴들(120a,120Ua)은 상기 기판(100)의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 나란히 연장될 수 있다. 즉, 상기 적층 구조체들은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도면의 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도면의 y축 방향에 해당할 수 있다.
상기 절연 패턴들(120a, 120Ua)는 산화물을 포함할 수 있다. 예를 들어, 상기 절연 패턴들(120a, 120Ua)는 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극들(157L, 157, 157U)은 도전물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극들(157L, 157, 157U)은 금속(예를 들어, 텅스텐, 알루미늄, 티타늄, 탄탈륨 등), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화 탄탈륨 등), 및 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘 게르마늄 등) 중에서 적어도 어느 하나를 포함할 수 있다.
인접한 상기 적층 구조체들 사이에 소자분리 패턴(175)이 배치될 수 있다. 다시 말해서, 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua) 일측의 기판(100) 상에 소자분리 패턴(175)이 배치될 수 있다. 상기 소자 분리 패턴(175)은 실리콘 산화막을 포함할 수 있다.
반도체 기둥(138)이 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)을 관통한다. 상기 반도체 기둥(138)은 상기 제1 및 제2 방향들에 수직한 제3 방향으로 연장될 수 있다. 상기 제3 방향은 상기 기판(100)의 상면에 수직한(vertical) 방향이다. 상기 제3 방향은 도면의 z축 방향에 해당할 수 있다. 상기 반도체 기둥(138)은 상기 기판(100) 상에 복수로 제공될 수 있다. 상기 복수의 상기 반도체 기둥들(138)은 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열될 수 있다. 복수의 상기 반도체 기둥들(138)이 상기 각 적층 구조체를 관통할 수 있다. 상기 각 적층 구조체를 관통하는 반도체 기둥들(138)은 상기 제2 방향으로 서로 이격될 수 있다. 상기 반도체 기둥(138)의 윗부분 내에 드레인 영역(D)이 배치될 수 있다. 상기 드레인 영역(D)은 제2 타입의 도펀트로 도핑된 영역일 수 있다. 상기 반도체 기둥(138)은 단결정 반도체 또는 다결정 반도체 일 수 있다.
상기 반도체 기둥(138)의 하부면의 일부는 상기 기판(100)과 접촉하고, 상기 반도체 기둥(138)의 나머지 일부는 상기 기판(100)과 이격될 수 있다. 예를 들어, 상기 반도체 기둥(138)의 하부면의 중앙부는 상기 기판(100)과 접촉하고, 상기 반도체 기둥(138)의 가장자리는 상기 기판(100)과 이격될 수 있다. 상기 기판(100)과 이격된 상기 반도체 기둥(138)의 상기 가장자리의 하부면 및 상기 기판(100) 사이에는 산화막(104)이 배치될 수 있다. 상기 산화막(104)은 자연 산화막일 수 있다.
상기 반도체 기둥(138)은 제1 부분(136) 및 제2 부분(137)을 포함할 수 있다. 상기 제1 부분(136)은 상기 산화막(104) 상에 배치되어, 상기 기판(100)과 이격된 상기 반도체 기둥(138)의 부분일 수 있다. 상기 제1 부분(136)은 정보 저장막(150) 및 절연 패턴들(120Ua, 120a)과 접촉할 수 있다. 상기 제2 부분(137)은 상기 기판(100)과 접촉하고, 상기 정보 저장막(150) 및 상기 절연 패턴들(120Ua, 120a)과 이격된 상기 반도체 기둥(138)의 부분일 수 있다. 도면상으로, 상기 반도체 기둥(138)의 상기 제1 부분(136) 및 상기 제2 부분(137)은 점선으로 구분되지만, 이와는 달리, 상기 제1 부분(136) 및 상기 제2 부분(137) 사이에는 불연속 경계면이 존재하지 않을 수 있다.
상기 각 반도체 기둥(138), 상기 각 반도체 기둥(138)을 둘러싸는 상기 게이트 전극들(157L, 157, 157U), 및 상기 각 반도체 기둥(138)과 상기 게이트 전극들(157L, 157, 157U) 사이에 개재된 정보 저장막(150)은 하나의 수직형 셀 스트링에 포함된다. 상기 수직형 셀 스트링은 서로 직렬로 연결되고 적층된 하부 선택 트랜지스터, 복수의 메모리 셀들 및 상부 선택 트랜지스터를 포함할 수 있다. 상기 게이트 전극들(157L, 157, 157U) 중에서 최하부의 게이트 전극(157L)은 상기 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157U)은 상기 상부 선택 트랜지스터의 게이트에 해당한다. 상기 최하부 및 최상부의 게이트 전극들(157L, 157U) 사이의 게이트 전극들(157)은 상기 메모리 셀들의 게이트들에 각각 해당한다.
상기 정보 저장막(150)은 도 3 을 참조하여 설명된, 터널 절연막(151), 전하 저장막(152) 및 블로킹막(153)을 포함할 수 있다. 상기 게이트 전극(157) 및 반도체 기둥(138) 사이에 위치한 정보 저장막(150)은 상기 메모리 셀의 데이터 저장 요소에 해당한다. 상기 최하부의 게이트 전극(157L) 및 반도체 기둥(138) 사이의 정보 저장막(150)은 상기 하부 선택 트랜지스터의 제1 게이트 절연막에 포함될 수 있다. 상기 최하부의 게이트 전극(157L) 및 상기 기판(100) 사이에 개재된 버퍼 유전막(102) 및 정보 저장막(150)은 상기 하부 선택 트랜지스터의 제2 게이트 절연막에 포함될 수 있다. 상기 최상부의 게이트 전극(157U) 및 반도체 기둥(138) 사이의 정보 저장막(150)은 상기 상부 선택 트랜지스터의 게이트 절연막에 포함될 수 있다.
상기 각 적층 구조체에 포함된 상기 최상부의 게이트 전극들(157U)은 서로 전기적으로 분리될 수 있다. 상기 제3 방향으로 상기 기판(100)으로부터 동일한 거리에 위치한 게이트 전극들(157) 서로 전기적으로 연결될 수 있다. 상기 최하부의 게이트 전극들(157L)은 서로 전기적으로 연결될 수 있다.
상기 소자분리 패턴(175) 아래의 기판(100) 내에 공통 소오스 영역(170)이 배치될 수 있다. 상기 공통 소오스 영역(170)은 상기 제2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(170)은 상기 제2 타입의 도펀트로 도핑된 영역일 수 있다. 상기 최하부의 게이트 전극들(157L)은 상기 공통 소오스 영역(170)과 상기 반도체 기둥(138)과의 전기적 연결을 제어할 수 있다.
비트 라인(BL)이 상기 드레인 영역(D)과 전기적으로 접속된다. 상기 최상부의 게이트 전극들(157U)은 상기 비트 라인(BL)과 상기 수직형 셀 스트링 사이의 전기적 연결을 제어할 수 있다. 상기 비트 라인(BL)은 상기 제1 방향(x축 방향)으로 연장된다. 즉, 상기 비트 라인(BL)은 상기 게이트 전극들(157L, 157, 157U)을 가로지른다. 상기 기판(100) 상부에 복수의 상기 비트 라인들(BL)이 배치될 수 있다. 상기 비트라인들(BL)은 서로 평행할 수 있다. 하나의 상기 비트 라인(BL)은 상기 제1 방향으로 배열된 하나의 행을 이루는 복수의 반도체 기둥들(138)에 각각 형성된 복수의 상기 드레인 영역들(D)과 전기적으로 각각 접속될 수 있다. 상기 비트 라인(BL)은 상기 드레인 영역(D)과 직접 연결될 수 있다. 이와는 다르게, 상기 비트 라인(BL)은 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(170) 상에 배치된 층간 유전막 상에 배치될 수도 있다. 이 경우에, 상기 비트라인(BL)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(D)과 전기적으로 접속될 수 있다.
상술된 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 따르면, 상기 전 세정(pre-cleaning) 공정 후, 상기 스페이서(132) 및 상기 기판(100) 사이에 개재된 상기 산화막(104)의 일부는 잔존되었다. 이와는 달리, 상기 전 세정(pre-cleaning) 공정에 의해, 상기 산화막(104)의 전체가 제거될 수 있다. 이를, 도면들을 참조하여 설명한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예가 설명된다. 도 5a 내지 도 5b 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예를 설명하기 위한 사시도들이다.
도 5a 를 참조하면, 도 1a 내지 도 1e 를 참조하여 설명된 방법과 같이, 기판(100) 상에 교대로 그리고 반복적으로 적층된 희생막들(110L, 110, 110U) 및 절연막들(120L, 120, 120U)을 관통하는 채널 개구부들(125), 산화막(104), 및 스페이서(132)가 제공될 수 있다.
상기 스페이서(132)를 갖는 상기 기판(100)에 전 세정(pre-cleaning) 공정이 수행된다. 상기 전 세정(pre-cleaning)에 의해, 상기 산화막(104) 전체가 제거되어, 상기 채널 개구부(125)의 바닥면을 이루는 상기 기판(100)의 상기 상부면 전체가 노출될 수 있다.
상기 산화막(104) 전체가 제거되어, 상기 스페이서(132)의 하부면 및 상기 기판(100)의 상부면 사이의 빈 공간(106)이 형성될 수 있다. 상기 빈 공간(106)에 의해, 상기 스페이서(132)는 상기 기판(100)과 서로 이격될 수 있다. 상기 빈 공간(106)은 상기 채널 개구부(125) 내에 정의될 수 있다. 상기 빈 공간(106)은 상기 채널 개구부(125)의 측벽을 이루는 상기 버퍼 유전막(104)의 일부분을 노출할 수 있다.
도 5b 를 참조하면, 상기 채널 개구부(125) 내에, 상기 채널 개구부(125)의 바닥면과 접촉하는 반도체막(134a)이 형성될 수 있다. 상기 반도체막(134a)은 상기 스페이서(132)로 둘러싸인 상기 채널 개구부(125) 내의 공간을 완전히 채울 수 있다. 상기 반도체막(134a)은 상기 빈 공간(106)을 완전히 채울 수 있다. 상기 반도체막(134a)은 상기 채널 개구부(125)의 바닥면을 이루는 상기 기판(100)의 상기 상부면 전체와 접촉할 수 있다. 상기 반도체막(134a)은 상기 최상부의 절연막(120U)의 상부면을 덮을 수 있다.
상기 반도체막(134a)은 상기 빈 공간(106)에 의해 노출된 상기 버퍼 유전막(102)과 접촉할 수 있다. 상기 반도체막(134a) 및 상기 채널 개구부(125)의 측벽을 이루는 상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U) 사이에 상기 스페이서(132)가 개재될 수 있다. 이로 인해, 상기 반도체막(134a)은 상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)과 서로 이격될 수 있다. 상기 스페이서(132)는 상기 빈 공간(106)을 채우는 반도체막(134a) 상에 배치되어, 상기 스페이서(132)는 상기 기판(100)과 서로 이격될 수 있다. 상기 반도체막(134a)은 화학 기상 증착법 또는 원자층 화학 증착법 중 어느 하나의 방법을 이용하여 형성될 수 있다. 상기 반도체막(134a)은 비정질 상태일 수 있다.
계속해서 도 6을 참조하여, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예가 설명된다. 도 6 을 참조하면, 상기 최상부의 절연막(120U)을 식각 정지막으로 사용하여, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백 또는 화학적 기계적 연마(CMP) 방법에 의해 수행될 수 있다. 상기 평탄화 공정에 의해, 상기 최상부의 절연막(120U) 상의 반도체 막(134a)이 제거될 수 있다. 이로써, 상기 반도체막(134a)은 상기 채널 개구부(125) 내에 한정적으로(confined) 배치될 수 있다.
상기 평탄화 공정 후, 상기 반도체 막(134a) 및 상기 스페이서(132)의 결정화 공정이 수행될 수 있다. 상기 결정화 공정에 의해, 비정질 상태의 상기 반도체 막(134a) 및 상기 스페이서(132)는 결정 상태의 반도체 기둥(138a)으로 변환될 수 있다. 상기 반도체 기둥(138a)은 단결정 상태 및/또는 다결정 상태일 수 있다. 상기 반도체 막(134a) 및 상기 스페이서(132)를 결정화시키는 것은, 상기 반도체 막(134a)및 상기 스페이서(132)에 레이저를 조사하는 것, 및 상기 반도체 막(134a) 및 상기 스페이서(132)에 열을 공급하는 것 중에서 적어도 어느 하나를 포함할 수 있다.
상기 반도체 기둥(138a)의 하부면은 상기 채널 개구부(125)의 바닥면과 접촉할 수 있다. 상기 반도체 기둥(138a)의 하부면 전체는 상기 채널 개구부(125)의 바닥면을 이루는 상기 기판(100)의 상부면과 접촉할 수 있다.
이후, 도 1i 내지 도 1l 를 참조하여 설명된 반도체 소자의 제조 방법이 제공되어, 도 6 에서 개시하는 반도체 소자가 제공될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예에 의해 형성된 반도체 소자가 설명된다. 도 6 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 변형 예에 의해 형성된 반도체 소자를 설명하기 위한 사시도이다.
도 6 을 참조하면, 본 반도체 소자는 도 4 에 도시된 반도체 소자와 유사하다. 따라서, 도 4의 반도체 소자와 동일한 구성요소들은 동일한 참조부호를 사용한다. 반도체 기둥(138a)는 교대로 그리고 반복적으로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)을 관통할 수 있다. 도 4에서 도시된 반도체 소자와는 달리, 상기 반도체 기둥(138a) 및 상기 기판(100) 사이에 산화막(도 4의 104)이 존재하지 않을 수 있다. 따라서, 상기 반도체 기둥(138a)의 하부면 전체는 상기 기판(100)의 상부면과 접촉할 수 있다.
상술된 일 및 다른 실시 예들에 따른 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시 예들에 따른 반도체 소자들이 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 7은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 7 을 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 8 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 8을 참조하면, 본 발명의 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
138: 반도체 기둥
150: 정보 저장막
157L, 157, 157U: 게이트 전극
138: 반도체 기둥
150: 정보 저장막
157L, 157, 157U: 게이트 전극
Claims (10)
- 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층시키는 것;
상기 희생막들 및 절연막들을 관통하는 개구부를 형성하는 것;
상기 개구부의 측벽을 덮는 스페이서를 형성하는 것;
상기 스페이서를 갖는 상기 기판에 전 세정(pre-cleaning)을 수행하는 것; 및
상기 전 세정(pre-cleaning)이 수행된 상기 개구부의 바닥면과 접촉되는 반도체막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 스페이서를 형성하기 전에, 상기 개구부의 상기 바닥면 상에 산화막이 생성되고,
상기 스페이서는 상기 산화막의 가장자리 상에 형성되고,
상기 전 세정(pre-cleaning)에 의해, 적어도 상기 산화막의 일부가 제거되는 반도체 소자의 제조 방법. - 제2 항에 있어서,
상기 산화막은 자연 산화막을 포함하는 반도체 소자의 제조 방법. - 제2 항에 있어서,
상기 전 세정(pre-cleaning)에 의해 상기 산화막 전체가 제거되는 반도체 소자의 제조 방법. - 제2 항에 있어서,
상기 전 세정(pre-cleaning)을 수행한 후에, 상기 스페이서와 상기 개구부의 바닥면의 가장자리 사이에 개재된 상기 산화막의 일부가 잔존되는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 스페이서는 반도체 물질로 형성되는 반도체 소자의 제조 방법. - 제6 항에 있어서
상기 스페이서 및 상기 반도체막은 비정질 상태이되,
상기 스페이서 및 상기 반도체막을 결정화시키는 것을 더 포함하는 반도체 소자의 제조 방법. - 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연 패턴들;
상기 절연 패턴들 및 게이트 전극들을 관통하고, 상기 절연 패턴들과 접촉하는 반도체 기둥; 및
상기 반도체 기둥 및 상기 게이트 전극들 사이에 개재된 정보 저장막을 포함하되,
상기 반도체 기둥의 하부면의 중앙부는 상기 기판과 접촉하고, 상기 반도체 기둥의 하부면의 가장자리는 상기 기판과 이격된 반도체 소자. - 제8 항에 있어서,
상기 반도체 기둥의 상기 하부면의 상기 가장자리와 상기 기판 사이에 개재된 산화막을 더 포함하는 반도체 소자. - 제9 항에 있어서,
상기 산화막은 자연 산화막인 반도체 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100015842A KR101652878B1 (ko) | 2010-02-22 | 2010-02-22 | 반도체 소자 및 그 제조 방법 |
| US13/030,729 US8445343B2 (en) | 2010-02-22 | 2011-02-18 | Methods of fabricating semiconductor devices including semiconductor layers formed in stacked insulating layers |
| CN2011100450616A CN102163548A (zh) | 2010-02-22 | 2011-02-22 | 制作半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100015842A KR101652878B1 (ko) | 2010-02-22 | 2010-02-22 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110096413A true KR20110096413A (ko) | 2011-08-30 |
| KR101652878B1 KR101652878B1 (ko) | 2016-09-01 |
Family
ID=44464708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100015842A KR101652878B1 (ko) | 2010-02-22 | 2010-02-22 | 반도체 소자 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8445343B2 (ko) |
| KR (1) | KR101652878B1 (ko) |
| CN (1) | CN102163548A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030557A (ja) | 2011-07-27 | 2013-02-07 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR101934426B1 (ko) * | 2012-11-26 | 2019-01-03 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN108807411B (zh) * | 2017-04-28 | 2023-06-27 | 三星电子株式会社 | 三维半导体存储器装置 |
| KR102564402B1 (ko) | 2018-12-07 | 2023-08-08 | 에스케이하이닉스 주식회사 | 반도체장치 제조 방법 |
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| WO2010004706A1 (en) * | 2008-07-11 | 2010-01-14 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128390A (ja) * | 2004-10-28 | 2006-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4822841B2 (ja) | 2005-12-28 | 2011-11-24 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP5016832B2 (ja) * | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2009094237A (ja) | 2007-10-05 | 2009-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101226685B1 (ko) | 2007-11-08 | 2013-01-25 | 삼성전자주식회사 | 수직형 반도체 소자 및 그 제조 방법. |
| JP5305980B2 (ja) * | 2009-02-25 | 2013-10-02 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| US8361875B2 (en) * | 2009-03-12 | 2013-01-29 | International Business Machines Corporation | Deep trench capacitor on backside of a semiconductor substrate |
-
2010
- 2010-02-22 KR KR1020100015842A patent/KR101652878B1/ko active IP Right Grant
-
2011
- 2011-02-18 US US13/030,729 patent/US8445343B2/en active Active
- 2011-02-22 CN CN2011100450616A patent/CN102163548A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20110207304A1 (en) | 2011-08-25 |
| KR101652878B1 (ko) | 2016-09-01 |
| CN102163548A (zh) | 2011-08-24 |
| US8445343B2 (en) | 2013-05-21 |
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