KR102564402B1 - 반도체장치 제조 방법 - Google Patents

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Abstract

본 기술은 전기적 특성이 우수한 반도체장치 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 하부 금속배선 상에 절연층을 형성하는 단계; 상기 절연층 상에 제1물질과 제2물질을 교번하되 최상층 제1물질을 포함하는 교번스택을 형성하는 단계; 상기 교번스택을 식각하여 교번스택패턴을 형성하는 단계; 상기 교번스택패턴을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 갭필층을 형성하는 단계; 상기 갭필층 및 상기 갭필층에 인접하는 최상층 제1물질의 일부를 노출시키는 자기-정렬 오프닝을 포함하는 마스크층을 형성하는 단계; 및 상기 교번스택패턴에 콘택홀을 형성하기 위해, 상기 자기-정렬 오프닝을 통해 상기 마스크층 및 노출된 최상층 제1물질을 식각배리어로 하여 상기 갭필층을 식각하는 단계를 포함할 수 있다.

Description

반도체장치 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 수직형 메모리 장치를 포함하는 반도체장치 제조 방법에 관한 것이다.
미세화 기술에 의해 반도체 장치를 대용량화할 수 있다. 최근에 보다 더 대용량화를 위해, 3차원 반도체 장치가 제안되었다. 3차원 반도체 장치는 수직형 NAND를 포함할 수 있다. 3차원 반도체장치는 서로 다른 이종의 물질들의 교번스택을 형성한 후, 식각에 의해 교번스택에 수직형 오프닝을 형성할 수 있다. 수직형 오프닝 내에 채널이 되는 반도체층을 형성할 수 있다.
이와 같이, 대용량의 3차원 반도체 장치를 제조하기 위해서는 종횡비가 높은 수직형 오프닝을 안정적으로 형성하는 기술이 필요하다.
본 발명의 실시예들은 전기적 특성이 우수한 반도체장치 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은, 하부 금속배선 상에 절연층을 형성하는 단계; 상기 절연층 상에 제1물질과 제2물질을 교번하되 최상층 제1물질을 포함하는 교번스택을 형성하는 단계; 상기 교번스택을 식각하여 교번스택패턴을 형성하는 단계; 상기 교번스택패턴을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 갭필층을 형성하는 단계; 상기 갭필층 및 상기 갭필층에 인접하는 최상층 제1물질의 일부를 노출시키는 자기-정렬 오프닝을 포함하는 마스크층을 형성하는 단계; 및 상기 교번스택패턴에 콘택홀을 형성하기 위해, 상기 자기-정렬 오프닝을 통해 상기 마스크층 및 노출된 최상층 제1물질을 식각배리어로 하여 상기 갭필층을 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 메모리 장치 제조 방법은, 하부구조물 상에 제1물질과 제2물질을 교번하되 최상층 제1물질을 포함하는 교번스택을 형성하는 단계; 상기 교번스택을 식각하여 분리부 및 상기 분리부에 의해 서로 이격되는 복수의 교번스택패턴을 형성하는 단계; 상기 교번스택패턴들 중 어느 하나의 교번스택패턴을 관통하는 관통홀을 형성하는 단계; 상기 분리부 및 관통홀을 각각 채우는 제1갭필층 및 제2갭필층을 형성하는 단계; 상기 제1갭필층을 노출시키는 홀형 오프닝과 상기 제2갭필층을 노출시키는 자기-정렬 제2오프닝이 정의된 마스크층을 형성하는 단계; 제1콘택홀을 형성하기 위해, 상기 마스크층을 식각배리어로 상기 제1갭필층을 식각하는 단계; 제2콘택홀을 형성하기 위해, 상기 자기-정렬 오프닝을 통해 상기 마스크층과 최상층 제1물질을 식각배리어로 하여 상기 제2갭필층을 식각하는 단계를 포함할 수 있다.
본 기술은 서로 다른 식각선택비를 갖는 물질들의 식각 공정시 듀얼 식각배리어를 적용하므로써 공정을 단순화할 수 있다.
본 기술은 디스차지 콘택플러그를 형성하므로써 플라즈마 식각 공정시 발생되는 아킹현상을 방지할 수 있다. 이로써, 높은 종횡비의 수직형 오프닝을 안정적으로 형성할 수 있다.
도 1a 내지 도 1g는 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법의 일예를 나타내는 단면도들이다.
도 2a 및 도 2b는 비교예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 3a 내지 도 3d은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법의 다른 예를 나타내는 단면도들이다.
도 4a 내지 도 4m은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법의 일예를 나타내는 단면도들이다.
도 5a 내지 도 5d은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법의 다른 예를 나타내는 단면도들이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
실시예들은 하이브리드 콘택(hybrid contact) 형성 방법으로서, 하부 금속층에 랜딩되는 콘택홀을 형성하기 위해 듀얼 식각배리어를 적용할 수 있다. 듀얼 식각배리어는 폴리실리콘과 포토레지스트의 스택을 포함할 수 있다.
폴리실리콘을 포함하는 듀얼 식각배리어를 이용하여 콘택홀 형성시 산화물과 폴리실리콘의 식각 공정을 각각 따로 진행하지 않고, 식각선택비를 이용하여 한번에 식각이 가능하다.
도 1a 내지 도 1g는 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법의 일예를 나타내는 단면도들이다.
도 1a에 도시된 바와 같이, 기판(100) 상에 층간절연층(101) 및 하부 배선(102)을 포함하는 하부 구조물이 형성될 수 있다. 층간절연층(101)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(101)은 실리콘산화물을 포함할 수 있다. 층간절연층(101)은 BPSG, SiO2, SOD(Spin On Dielectric), 저유전물질(low-k material) 또는 이들의 조합을 포함할 수 있다. 하부 배선(102)은 기판(100)에 접속될 수 있다. 하부 배선(102)은 다마신 프로세스(Damascene process)에 의해 형성될 수 있다. 다마신 프로세스는 싱글 다마신 프로세스(Single damascene process), 듀얼다마신 프로세스(Dual damascene process), 비아퍼스트(via-first) 듀얼다마신 프로세스 또는 트렌치퍼스트(trench-first) 듀얼다마신 프로세스 중 어느 하나의 프로세스에 의해 형성될 수 있다. 층간절연층(101)은 제1층간절연층과 제2층간절연층(도면부호 생략)을 포함할 수 있다 하부 배선(102)은 제1층간절연층을 관통할 수 있고, 하부 배선(102)이 형성된 제1층간절연층 상에 제2층간절연층이 형성될 수 있다. 하부 배선(102)은 금속-베이스 물질을 포함할 수 있다. 하부 배선(102)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 하부 배선(102)은 텅스텐, 알루미늄, 몰리브덴, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 니켈실리사이드 또는 이들의 조합을 포함할 수 있다.
다음으로, 층간절연층(101) 상에 상부 적층체(105')가 형성될 수 있다. 상부 적층체(105')는 복수의 절연층과 복수의 도전층을 포함할 수 있다. 상부 적층체(105')는 실리콘질화물, 실리콘산화물 및 폴리실리콘을 포함하는 복수층의 물질들일 수 있다.
상부 적층체(105U')는 교번스택(103/104)을 포함할 수 있다. 교번스택(103/104)은 복수의 폴리실리콘층(103)과 복수의 절연층(104)이 교대로 번갈아 적층될 수 있으며, 교번스택(103/104)의 최하부층과 최상부층은 폴리실리콘층(103)일 수 있다. 폴리실리콘층(103)은 절연층(104)보다 더 두꺼울 수 있다. 교번스택(103/104)의 절연층(104)은 실리콘산화물을 포함할 수 있다. 교번스택(103/104)의 최상층 폴리실리콘층은 도면부호 '103U'라고 도시하기로 한다. 최상층 폴리실리콘층(103U)은 후속 식각 공정시 하드마스크 역할을 할 수 있다. 최상층 폴리실리콘층(103U) 외에 다른 하드마스크 물질로서, 질화물, 금속성물질 또는 이들의 조합을 포함할 수도 있다.
도 1b에 도시된 바와 같이, 제1마스크층(106)이 형성될 수 있다. 제1마스크층(106)은 최상층 폴리실리콘층(103U)의 표면을 부분적으로 커버링할 수 있다. 제1마스크층(106)은 오프닝(106H)을 포함할 수 있다. 오프닝(106H)은 홀 형상일 수 있다. 제1마스크층(106)은 컷마스크층이라고 지칭할 수 있다.
도 1c에 도시된 바와 같이, 상부 구조물(105)이 형성될 수 있다. 상부 구조물(105)을 형성하기 위해, 제1마스크층(106)을 식각장벽으로 하여 상부 적층체(105U')가 식각될 수 있다. 상부 구조물(105)은 교번스택패턴(103/104)을 포함할 수 있다. 교번스택패턴(103/104)은 복수의 폴리실리콘층(103)과 복수의 절연층패턴(104)이 번갈아 교대로 적층된 구조일 수 있다. 교번스택패턴(103/104)은 최상층 폴리실리콘층(103U)을 포함할 수 있다.
제1마스크층(106)의 오프닝(106H)에 의해 상부구조물(105)의 일부가 식각되어 상부구조물(105)을 관통하는 관통홀(107)이 형성될 수 있다. 관통홀(107)의 저면은 층간절연층(101)의 상부 표면을 노출시킬 수 있다.
상술한 바와 같이, 본 실시예는 상부 적층체(105U')의 컷팅과 동시에 관통홀(107)을 형성할 수 있다. 이는, 제1마스크층(106) 형성시 관통홀(107)이 형성될 부분에 대응하는 오프닝(106H)을 정의하므로써 가능하다.
도 1d에 도시된 바와 같이, 제1마스크층(106)이 제거된 후, 갭필층(108)이 형성될 수 있다. 갭필층(108)은 상부구조물(105) 상에 절연물질(108')을 형성한 후, 상부 구조물(105)의 상부 표면이 노출될때까지 평탄화할 수 있다. 예컨대, 갭필층(108)은 실리콘산화물을 포함할 수 있다. 갭필층(108)은 관통홀(107)을 보이드없이 갭필할 수 있다. 갭필층(108)의 상부 표면은 상부구조물(105)의 상부 표면과 동일 레벨일 수 있다. 갭필층(108)은 상부구조물(105)의 측벽을 에워싸는 형상일 수 있고, 관통홀(107)을 채우는 희생갭필층(109)을 포함할 수 있다.
위와 같이, 갭필층(108)을 형성하므로써, 싱글레이어드층과 다층 레이어드층이 형성될 수 있다. 싱글레이어드층은 갭필층(108)을 포함하고, 다층 레이어드층은 최상층 폴리실리콘층(103U)을 포함하는 상부 구조물(105), 관통홀(107) 및 관통홀(107)에 채워진 희생갭필층(109)을 포함할 수 있다. 최상층 폴리실리콘층(103U)은 갭필층(108) 및 희생갭필층(109)보다 높은 식각선택비를 가질 수 있다.
도 1e에 도시된 바와 같이, 제2마스크층(110)이 형성될 수 있다. 제2마스크층(110)은 홀형 오프닝(H1)과 자기-정렬 오프닝(H2)을 포함할 수 있다. 홀형 오프닝(H1)은 갭필층(108)의 상부 표면을 노출시킬 수 있고, 자기-정렬 오프닝(H2)은 희생갭필층(109)의 상부 표면을 노출시킬 수 있다. 자기-정렬 오프닝(H2)은 홀형 오프닝(H1)보다 폭이 더 클 수 있다. 이에 따라, 자기-정렬 오프닝(H2)은 희생갭필층(109)을 노출시킴과 동시에 최상층 폴리실리콘층(103U)의 일부를 노출시킬 수 있다. 자기-정렬 오프닝(H2)에 의해 최상층 폴리실리콘층(103U)의 에지(103E)가 노출될 수 있다.
도 1f에 도시된 바와 같이, 제2마스크층(110)에 의해 노출된 갭필층(108)의 일부분들이 식각될 수 있다. 이에 따라, 제1콘택홀(111) 및 제2콘택홀(112)이 형성될 수 있다. 제1콘택홀(111)은 갭필층(108)의 일부분을 식각하여 형성될 수 있다. 제2콘택홀(112)은 희생갭필층(109)을 완전히 식각하여 형성될 수 있다. 제2콘택홀(112)은 상부구조물(105)의 관통홀(107)을 다시 오픈시키는 형상일 수 있다. 희생갭필층(109)을 식각하기 위해 제2마스크층(111) 및 최상층 폴리실리콘층(103U)을 식각배리어로 이용할 수 있다. 갭필층(108)을 식각하기 위해 제2마스크층(110)을 식각배리어로 이용할 수 있다.
상술한 바와 같이, 제1콘택홀(111) 및 제2콘택홀(112)은 동시에 형성될 수 있으며, 갭필층(108)과 희생갭필층(109)은 동일한 식각가스에 의해 한번에 식각될 수 있다. 이에 따라, 제1콘택홀(111)을 형성하기 위한 마스크층과 제2콘택홀(112)을 형성하기 위한 마스크층을 2회에 걸쳐 사용할 필요가 없다. 즉, 하나의 제2마스크층(110)만을 이용하여 제1콘택홀(111)과 제2콘택홀(112)을 동시에 형성할 수 있다. 갭필층(108)과 희생갭필층(109)이 실리콘산화물을 포함하는 경우, 실리콘산화물 식각가스를 이용할 수 있다. 최상층 폴리실리콘층(103U)은 실리콘산화물 식각가스에 대해 선택비를 가지므로, 희생갭필층(109)을 용이하게 식각할 수 있다.
최상층 폴리실리콘층(103U)은 희생갭필층(109) 식각시 식각배리어 또는 하드마스크로 사용될 수 있다. 위와 같이, 제2콘택홀(112)은 제2마스크층(110) 및 최상층 폴리실리콘층(103U)의 듀얼 식각배리어(Dual etch barrier)를 이용하여 형성할 수 있다. 제1콘택홀(111)은 제2마스크층(110)의 싱글 식각배리어(Single etch barrier)를 이용하여 형성할 수 있다.
후속하여, 제1콘택홀(111) 및 제2콘택홀(112)은 하부배선(102)의 상부표면이 노출되도록 하향 확장될 수 있다. 제1콘택홀(111)과 제2콘택홀(112)을 하향 확장시키기 위해, 층간절연층(101)의 상부가 식각될 수 있다. 제2콘택홀(112)의 하향 확장을 위한 식각공정시 최상층 폴리실리콘층(103U) 및 제2마스크층(110)이 듀얼식각배리어로 사용될 수 있다.
제2콘택홀(112)은 최상층 폴리실리콘층(103U)의 에지(103E)에 자기정렬될 수 있다.
도 1g에 도시된 바와 같이, 제2마스크층(110)이 제거될 수 있다.
후속하여, 제1콘택홀(111)과 제2콘택홀(112)에 각각 도전물질이 채워질 수 있다. 예컨대, 금속-베이스 물질로 제1콘택홀(111)과 제2콘택홀(112)을 채울 수 있고, 제1콘택홀(111)과 제2콘택홀(112)에 각각 제1플러그(P1) 및 제2플러그(P2)가 형성될 수 있다.
도 2a 및 도 2b는 비교예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 제1콘택홀(111')을 형성하기 위해 제3마스크층(113)을 식각배리어로 하여 갭필층(108)을 식각할 수 있다.
도 2b를 참조하면, 제3마스크층(112')을 제거한 후에, 제4마스크층(114)을 식각배리어로 하여 상부구조물(105)을 식각할 수 있다.
위와 같이, 비교예는 제1콘택홀(111') 및 제2콘택홀(112')을 형성하기 위해, 2회의 포토리소그래피, 즉 제3마스크층(113)과 제4마스크층(114)을 형성하므로 공정이 복잡해지고 비용이 증가될 수 있다.
이에 반해, 일 실시예는, 1회의 포토리소그래피, 즉 제2마스크층(110)을 이용하여 제1콘택홀(111)과 제2콘택홀(112)을 동시에 형성할 수 있다. 이에 따라, 공정이 단순해지고 비용을 절감할 수 있다.
도 3a 내지 도 3d은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법의 다른 예를 나타내는 단면도들이다.
도 3a에 도시된 바와 같이, 갭필층(108')이 형성될 수 있다. 갭필층(108')은 상부구조물(105) 상부를 덮을 수 있다. 갭필층(108')은 절연물질을 포함할 수 있고, 예컨대, 갭필층(108')은 실리콘산화물을 포함할 수 있다. 갭필층(108')은 관통홀(107)을 보이드없이 갭필할 수 있다. 갭필층(108')을 형성하는 과정은, 도 1a 내지 도 1d에 도시된 방법과 동일할 수 있다.
갭필층(108')이 평탄화될 수 있다. 갭필층(108')은 상부구조물(105)의 상부에 일정 두께가 잔류하도록 평탄화될 수 있다. 갭필층(108')의 평탄화는 CMP 공정에 의해 수행될 수 있다. 이하, 평탄화된 갭필층을 도면부호 '108'이라고 지칭한다.
갭필층(108)은 상부구조물(105)을 커버링할 수 있고, 상부 표면은 평탄할 수 있다. 갭필층(108)은 관통홀(107)을 채우는 희생갭필층(109)을 포함할 수 있다. 갭필층(108)은 상부갭필층(121)을 더 포함할 수 있다. 상부갭필층(121)은 상부구조물(105) 및 희생갭필층(109) 상에 형성될 수 있다.
도 3b에 도시된 바와 같이, 제2마스크층(110)이 형성될 수 있다. 제2마스크층(110)은 홀형 오프닝(H1)과 자기-정렬 오프닝(H2)을 포함할 수 있다. 홀형 오프닝(H1)과 자기-정렬 오프닝(H2)은 상부갭필층(121)의 상부 표면을 노출시킬 수 있다. 자기-정렬 오프닝(H2)은 홀형 오프닝(H1)보다 폭이 더 클 수 있다.
도 3c에 도시된 바와 같이, 제2마스크층(110)에 의해 노출된 갭필층(108)의 일부가 식각될 수 있다. 이에 따라, 제1콘택홀(111) 및 제2콘택홀(112)이 형성될 수 있다. 제1콘택홀(111)은 상부갭필층(121) 및 갭필층(108)의 일부분을 식각하여 형성될 수 있다. 제2콘택홀(112)은 상부갭필층(121)의 일부분 및 희생갭필층(109)을 식각하여 형성될 수 있다. 제2콘택홀(112)은 상부구조물(105)의 관통홀(107)을 다시 오픈시키는 형상일 수 있다.
제1콘택홀(111)을 형성하기 위한 식각 공정은, 홀형 오프닝(H1)을 통해 제2마스크층(110)을 식각배리어로 하여 상부 갭필층(121) 및 갭필층(108)을 식각하는 단계를 포함할 수 있다.
제2콘택홀(112)을 형성하기 위한 식각 공정은, 자기-정렬 오프닝(H2)을 통해 제2마스크층(110)을 식각배리어로 하여 상부 갭필층(121)을 식각하는 단계, 자기-정렬 오프닝(H2)을 통해 제2마스크층(110) 및 최상층 폴리실리콘층(103U)을 식각배리어로 하여 희생갭필층(109)을 식각하는 단계를 포함할 수 있다.
상술한 바와 같이, 제1콘택홀(111) 및 제2콘택홀(112)은 동시에 형성될 수 있으며, 갭필층(108)과 희생갭필층(109)은 동일한 식각가스에 의해 한번에 식각될 수 있다. 이에 따라, 제1콘택홀(111)을 형성하기 위한 마스크층과 제2콘택홀(112)을 형성하기 위한 마스크층을 2회에 걸쳐 사용할 필요가 없다. 즉, 하나의 제2마스크층(110)만을 이용하여 제1콘택홀(111)과 제2콘택홀(112)을 동시에 형성할 수 있다. 갭필층(108)과 희생갭필층(109)이 실리콘산화물을 포함하는 경우, 실리콘산화물 식각가스를 이용할 수 있다. 최상층 폴리실리콘층(103U)은 실리콘산화물 식각가스에 대해 선택비를 가지므로, 희생갭필층(109)을 용이하게 식각할 수 있다.
최상층 폴리실리콘층(103U)은 희생갭필층(109) 식각시 식각배리어 또는 하드마스크로 사용될 수 있다. 위와 같이, 제2콘택홀(112)은 제2마스크층(110) 및 최상층 폴리실리콘층(103U)의 듀얼 식각배리어(Dual etch barrier)를 이용하여 형성할 수 있다. 제1콘택홀(111)은 제2마스크층(110)의 싱글 식각배리어(Single etch barrier)를 이용하여 형성할 수 있다.
후속하여, 제1콘택홀(111) 및 제2콘택홀(112)은 하부배선(102)의 상부표면이 노출되도록 하향 확장될 수 있다. 제1콘택홀(111)과 제2콘택홀(112)을 하향 확장시키기 위해, 층간절연층(101)의 상부가 식각될 수 있다. 제2콘택홀(112)의 하향 확장을 위한 식각공정시 최상층 폴리실리콘층(103U) 및 제2마스크층(110)이 듀얼식각배리어로 사용될 수 있다.
제2콘택홀(112)은 최상층 폴리실리콘층(103U)의 에지(103E)에 자기정렬될 수 있다.
도 3d에 도시된 바와 같이, 제2마스크층(110)이 제거될 수 있다.
후속하여, 제1콘택홀(111)과 제2콘택홀(112)에 각각 도전물질이 채워질 수 있다. 예컨대, 금속-베이스 물질로 제1콘택홀(111)과 제2콘택홀(112)을 채울 수 있고, 제1콘택홀(111)과 제2콘택홀(112)에 각각 제1플러그(P11) 및 제2플러그(P12)가 형성될 수 있다.
상술한 실시예들에서, 제1플러그(P1, P11) 및 제2플러그(P2, P12) 상에 후속하여 식각대상층을 형성하고, 식각대상층을 플라즈마 식각할 수 있다. 플라즈마 식각을 진행할 때, 플라즈마 전하(Plasma charge)가 집중되어 아킹(Arcing) 현상이 발생될 수 있다. 실시예들은 플라즈마식각 이전에 접지 역할을 할 수 있도록 제2플러그(P2, P12)를 형성하여 아킹 현상을 방지할 수 있다. 제2플러그(P2, P12)는 '디스차지콘택플러그(Discharge Contact plug)'라고 지칭될 수 있다. 플라즈마식각시 발생된 플라즈마 전하들은 제2플러그(P2, P12)를 통해 기판(100)으로 디스차지(Discharge)될 수 있다.
도 4a 내지 도 4m은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법의 일예를 나타내는 단면도들이다.
도 4a에 도시된 바와 같이, 기판(11) 상에 복수의 트랜지스터(T1, T2, T3)가 형성될 수 있다. 복수의 트랜지스터(T1, T2, T3)는 소자분리층(12)에 의해 서로 분리될 수 있다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있으며, 예컨대, 분리트렌치 내에 절연물질로 채워질 수 있다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 기판(11)은 제1영역(11A)과 제2영역(11B)을 포함할 수 있다. 제1영역(11A)은 메인부(Main portion)일 수 있고, 제2영역(11B)은 에지부(edge portion)일 수 있다. 제1영역(11A) 및 제2영역(11B)은 셀영역일 수 있고, 제2영역(11B)은 셀영역의 에지영역일 수 있다. 기판(11)은 제3영역(11C)을 더 포함할 수 있고, 제3영역(11C)은 주변회로영역일 수 있다.
각각의 트랜지스터(T1, T2, T3)는 게이트절연층(13), 게이트전극(14) 및 소스/드레인영역(15)을 포함할 수 있다. 게이트절연층(13)은 실리콘산화물, 실리콘산화질화물 또는 고유전물질을 포함할 수 있다. 게이트전극(14)은 실리콘함유물질, 금속함유물질 또는 이들의 조합을 포함할 수 있다. 게이트전극(14)은 폴리실리콘, 도프드 폴리실리콘, 실리콘저마늄, 도프드 실리콘저마늄, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트전극(14)은 도프드 폴리실리콘과 금속이 적층된 다층 구조를 포함할 수 있으며, 도프드 폴리실리콘은 n형 불순물 또는 p형 불순물이 도핑되어 있을 수 있다. 소스/드레인영역(15)은 불순물을 포함할 수 있다. 예컨대, NMOS 트랜지스터의 경우에 소스/드레인영역(15)은 n형 불순물로 도핑될 수 있고, PMOS 트랜지스터의 경우에 소스/드레인영역(15)은 p형 불순물로 도핑될 수 있다. 소스/드레인영역(15)은 LDD(lightly doped drain) 구조를 가질 수 있다. 또한, 도시하지 않았으나, 게이트절연층(13) 및 게이트전극(14)의 스택 측벽에는 게이트스페이서가 더 형성될 수 있다.
도 4b에 도시된 바와 같이, 제1층간절연층(16)이 형성될 수 있다. 제1층간절연층(16)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 제1층간절연층(16)은 실리콘산화물을 포함할 수 있다. 제1층간절연층(16)은 BPSG, SiO2, SOD, 저유전물질(low-k material) 또는 이들의 조합을 포함할 수 있다. 도시하지 않았으나, 제1층간절연층(16)을 형성하기 전에, 트랜지스터들(T1, T2, T3)을 포함한 기판(11)의 전면에 식각정지층(Etch stop layer)이 얇게 형성될 수 있다. 식각정지층은 실리콘질화물, 실리콘카본질화물, 실리콘보론질화물 또는 이들의 조합을 포함할 수 있다.
제1층간절연층(16)에 복수의 제1오프닝(17W, 17N)이 형성될 수 있다. 복수의 제1오프닝(17W, 17N)은 동일한 크기를 갖거나 서로 다른 크기를 가질 수 있다. 제1오프닝(17W, 17N)은 와이드 오프닝(Wide opening, 17W)과 내로우 오프닝(Narrow opening, 17N)을 포함할 수 있다. 와이드 오프닝(17W)은 내로우 오프닝(17N)보다 폭이 더 클 수 있다. 와이드 오프닝(17W)은 게이트전극(14)의 상부 표면을 노출시킬 수 있고, 내로우 오프닝(17N)은 소스/드레인영역(15)의 상부 표면을 노출시킬 수 있다. 제1오프닝들(17W, 17N)은 각각 비아홀(17V)과 트렌치(17T)를 포함할 수 있다. 비아홀(17V)은 제1오프닝들(17W, 17N)의 하부영역을 지칭할 수 있고, 트렌치(17T)는 제1오프닝들(17W, 17N)의 상부영역을 지징할 수 있다. 비아홀(17V)은 게이트전극(14)의 상부 표면 및 소스/드레인영역(15)의 상부 표면을 노출시킬 수 있다. 탑뷰로 볼 때, 비아홀(17V)은 써클 형상일 수 있고, 트렌치(17T)는 어느 하나의 방향으로 연장된 라인 형상일 수 있다. 비아홀(17V)과 트렌치(17T)는 다마신 프로세스(Damascene process)에 의해 형성될 수 있다. 다마신 프로세스는 싱글 다마신 프로세스, 듀얼다마신 프로세스, 비아퍼스트 듀얼다마신 프로세스 또는 트렌치퍼스트 듀얼다마신 프로세스 중 어느 하나의 프로세스에 의해 형성될 수 있다. 비아홀(17V)의 직경은 트렌치(17T)의 폭보다 작을 수 있다. 와이드 오프닝(17W)의 비아홀(17V)은 내로우 오프닝(17N)의 비아홀(17V)보다 직경이 더 클 수 있고, 와이드 오프닝(17W)의 트렌치(17T)는 내로우 오프닝(17N)의 트렌치(17T)보다 폭이 더 클 수 있다.
이하 설명의 편의를 위해, 제1오프닝(17W, 17N)은 도면부호 '17'이라고 도시하기로 한다.
도 4c에 도시된 바와 같이, 제1오프닝(17)에 복수의 제1배선구조물(18L)이 형성될 수 있다. 제1배선구조물(18L)을 형성하기 위해, 도전물질로 제1오프닝(17)을 갭필한 후에 평탄화를 수행할 수 있다. 제1배선구조물(18L)의 상부 표면은 제1층간절연층(16)의 상부 표면과 동일 레벨일 수 있다. 제1배선구조물(18L)은 금속-베이스 물질을 포함할 수 있다. 제1배선구조물(18L)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 제1배선구조물(18L)은 텅스텐, 알루미늄, 몰리브덴, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 니켈실리사이드 또는 이들의 조합을 포함할 수 있다. 예컨대, 제1배선구조물(18L)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 제1오프닝(17) 상에 티타늄질화물을 얇게 형성한 후 텅스텐으로 제1오프닝(17)을 갭필한 후에 평탄화할 수 있다. 제1배선구조물(18L)은 비아(18V) 및 비아(18V) 상의 도전라인(18T)을 포함할 수 있다. 제1오프닝(17)의 비아홀(도 4b의 17V)에 채워지는 부분은 콘택, 플러그 또는 비아(18V)라고 지칭할 수 있다. 제1오프닝(17)의 트렌치(도 4b의 17T)에 채워지는 부분은 도전라인(18T)이라고 지칭할 수 있다. 제1배선구조물(18L)이 금속-베이스 물질인 경우, 제1배선구조물(18L)은 '제1금속배선구조물'이라고 지칭할 수 있다. 제1배선구조물들(18L)은 동일 레벨, 즉 상부 표면이 동일 레벨일 수 있다.
도 4d에 도시된 바와 같이, 제2배선구조물(18M) 및 제3배선구조물(18U)이 순차적으로 형성될 수 있다. 제2배선구조물(18M) 및 제3배선구조물(18U)은 제1배선구조물(18L)과 동일하게 다마신 프로세스에 의해 형성될 수 있다. 제2배선구조물(18M) 및 제3배선구조물(18U)은 금속-베이스물질을 포함할 수 있다. 제2배선구조물(18M) 및 제3배선구조물(18U)은 제1배선구조물(18L)과 동일하게 각각 비아(18V) 및 비아(18V) 상의 도전라인(18T)을 포함할 수 있다. 제2배선구조물(18M) 및 제3배선구조물(18U)은 각각 제2금속배선구조물 및 제3금속배선구조물이라고 지칭할 수 있다.
제2배선구조물(18M)을 형성하는 단계는, 제2오프닝(21)을 형성하는 단계, 도전물질로 제2오프닝(21)을 갭필하는 단계 및 도전물질의 평탄화 단계를 포함할 수 있다. 예컨대, 제1배선구조물(18L)을 포함한 제1층간절연층(16) 상에 제1식각정지층(19)과 제2층간절연층(20)을 형성한 후, 제2층간절연층(20)과 제1식각정지층(19)을 식각하여 제1배선구조물(18L)의 상부 표면을 노출시키는 제2오프닝(21)을 형성할 수 있다. 제2오프닝(21)에 금속-베이스물질을 갭필한 후 제2층간절연층(20)의 표면이 노출될때까지 금속-베이스 물질을 평탄화할 수 있다. 제2오프닝(21)은 제1오프닝(17)과 동일하게 와이드오프닝 및 내로우오프닝을 포함할 수 있다.
제3배선구조물(18U)을 형성하는 단계는, 제3오프닝(24)을 형성하는 단계, 도전물질로 제3오프닝(24)을 갭필하는 단계 및 도전물질의 평탄화 단계를 포함할 수 있다. 예컨대, 제2배선구조물(18M)을 포함한 제2층간절연층(20) 상에 제2식각정지층(22)과 제3층간절연층(23)을 형성한 후, 제3층간절연층(23)과 제2식각정지층(22)을 식각하여 제2배선구조물(18M)의 상부 표면을 노출시키는 제3오프닝(24)을 형성할 수 있다. 제3오프닝(24)에 금속-베이스물질을 갭필한 후 제3층간절연층(23)의 표면이 노출될때까지 금속-베이스 물질을 평탄화할 수 있다. 제3오프닝(24)은 제1오프닝(17)과 동일하게 와이드오프닝 및 내로우오프닝을 포함할 수 있다.
제1배선구조물(18L), 제2배선구조물(18M) 및 제3배선구조물(18U)은 수직하게 서로 연결될 수 있다. 제1배선구조물(18L)은 '하위 배선구조물(Lower wiring structure)'이라고 지칭할 수 있고, 제3배선구조물(18U)은 상위 배선구조물(Upper wiring structure)이라고 지칭할 수 있으며, 제2배선구조물(18M)은 중간 배선구조물(Middle wiring structure)이라고 지칭할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 하부 구조물(11L)이 형성될 수 있다. 하부 구조물(11L)은 기판(11), 복수의 트랜지스터(T1, T2, T3), 제1배선구조물(18L), 제2배선구조물(18M) 및 제3배선구조물(18U)을 포함할 수 있다. 하부 구조물(11L)은 제1층간절연층(16), 제1식각정지층(19), 제2층간절연층(20), 제2식각정지층(22) 및 제3층간절연층(23)을 더 포함할 수 있다. 하부 구조물(11L)은 수직하게 서로 연결되는 제1 내지 제3오프닝(17, 21, 24)을 포함할 수 있다. 제1 내지 제3오프닝(17, 21, 24)에 각각 제1배선구조물(18L), 제2배선구조물(18M) 및 제3배선구조물(18U)이 채워질 수 있다.
제1배선구조물(18L), 제2배선구조물(18M) 및 제3배선구조물(18U)의 스택은 복수의 수직형연결체(Vertical interconnection)를 정의할 수 있다. 수직형연결체는 다층레이어드 금속배선 또는 다층레벨 금속배선이라고 지칭할 수 있다. 복수의 수직형연결체는 제1수직형연결체 내지 제4수직형연결체(V1, V2, V3, V4)를 포함할 수 있다. 제1 및 제2수직형연결체(V1, V2)는 게이트전극(14)에 연결될 수 있고, 제3 및 제4수직형연결체(V3, V4)는 소스/드레인영역(15)에 연결될 수 있다. 기판(11)의 상부 표면에 대해 수평하게 이웃하는 제1 내지 제4수직형연결체들(V1, V2, V3, V4)은 서로 이격되어 배치될 수 있다.
제1수직형연결체 내지 제4수직형연결체(V1, V2, V3, V4)는 하부 금속배선이라고 약칭할 수도 있다.
도 4e에 도시된 바와 같이, 상부 적층체(11U')가 형성될 수 있다. 상부 적층체(11U')는 복수의 절연층과 복수의 도전층을 포함할 수 있다. 상부 적층체(11U')는 실리콘질화물, 실리콘산화물 및 폴리실리콘을 포함하는 복수층의 물질들일 수 있다.
상부 적층체(11U')는 상부 식각정지층(25), 버퍼층(26), 교번스택(27'/28')을 포함할 수 있다. 교번스택(27'/28')은 복수의 폴리실리콘층(27')과 복수의 절연층(28')이 교대로 번갈이 적층될 수 있으며, 교번스택(27'/28')의 최하부층과 최상부층은 폴리실리콘층(27')일 수 있다. 폴리실리콘층(27')은 절연층(28')보다 더 두꺼울 수 있다. 상부 식각정지층(25)은 제1 및 제2식각정지층(19, 22)과 동일 물질로 형성될 수 있다. 상부 식각정지층(25)은 실리콘질화물을 포함할 수 있다. 상부 식각정지층(25)은 제3배선구조물들(18U)의 상부 표면 및 제3층간절연층(23)의 상부 표면을 커버링할 수 있다. 버퍼층(26)은 절연물질을 포함할 수 있고, 예컨대, 실리콘산화물을 포함할 수 있다. 교번스택(27'/28')의 절연층(28')은 실리콘산화물을 포함할 수 있다.
도 4f에 도시된 바와 같이, 제1마스크층(29)이 형성될 수 있다. 제1마스크층(29)은 복수의 오프닝(29A, 29B)를 포함할 수 있다. 복수의 오프닝(29A, 29B)은 제1오프닝(29A)과 제2오프닝(29B)을 포함할 수 있다. 제1오프닝(29A)은 제2오프닝(29B)보다 더 큰 폭을 가질 수 있다. 제1오프닝(29A)과 제2오프닝(29B)은 하부의 상부적층체(11U')의 최상부 표면을 부분적으로 노출시킬 수 있다. 제1마스크층(29)은 컷마스크층이라고 지칭할 수 있다.
도 4g에 도시된 바와 같이, 복수의 상부 구조물(11U1, 11U2)이 형성될 수 있다. 복수의 상부 구조물(11U1, 11U2)을 형성하기 위해, 제1마스크층(29)을 식각장벽으로 하여 상부 적층체(11U')가 식각될 수 있다. 복수의 상부 구조물(11U1, 11U2)은 제1상부구조물(11U1)과 제2상부구조물(11U2)을 포함할 수 있다. 제1상부구조물(11U1)과 제2상부구조물(11U2)은 서로 이격될 수 있다. 제1상부구조물(11U1)은 제1영역(11A) 상에 위치할 수 있고, 제2상부구조물(11U2)은 제2영역(11B) 상에 위치할 수 있다. 제1상부구조물(11U1)과 제2상부구조물(11U2)은 서로 다른 폭을 가질 수 있다. 제1상부구조물(11U1)과 제2상부구조물(11U2)은 각각 교번스택패턴(27/28)을 포함할 수 있다. 교번스택패턴(27/28)은 복수의 폴리실리콘층패턴(27)과 복수의 절연층패턴(28)이 번갈아 교대로 적층된 구조일 수 있다. 교번스택패턴(27/28)의 최하부층과 최상부층은 폴리실리콘층패턴(27)일 수 있다.
제1상부구조물(11U1)은 제1수직형연결체(V1)와 오버랩되지 않을 수 있고, 제2상부구조물(11U2)은 제2수직형연결체(V2)와 오버랩될 수 있다. 제3수직형연결체(V3) 및 제4수직형연결체(V4)의 상부에는 제1상부구조물(11U1)과 제2상부구조물(11U2)이 위치하지 않을 수 있다.
제1상부구조물(11U1)과 제2상부구조물(11U2) 사이의 분리부(11US)는 제1마스크층(29)의 제1오프닝(29A)에 의해 정의될 수 있다. 분리부(11US)는 슬릿(Slit)이라고 지칭될 수 있다. 제1마스크층(29)의 제2오프닝(29B)에 의해 제2상부구조물(11U2)의 일부가 식각되어 제2상부구조물(11U2)을 관통하는 관통홀(11UV)이 형성될 수 있다. 관통홀(11UV)의 저면은 버퍼층(26)의 상부 표면을 노출시킬 수 있다.
상술한 바와 같이, 본 실시예는 분리부(11US)와 관통홀(11UV)을 동시에 형성할 수 있다. 이는, 제1마스크층(29) 형성시 관통홀(11UV)이 형성될 부분에 대응하는 제2오프닝(29B)을 정의하므로써 가능하다.
도 4h에 도시된 바와 같이, 제1마스크층(29)이 제거된 후, 갭필층(30')이 형성될 수 있다. 갭필층(30')은 제1 및 제2상부구조물(11U1, 11U2) 상부를 덮을 수 있다. 갭필층(30')은 절연물질을 포함할 수 있고, 예컨대, 갭필층(30')은 실리콘산화물을 포함할 수 있다. 갭필층(30')은 분리부(11US) 및 관통홀(11UV)을 보이드없이 갭필할 수 있다.
도 4i에 도시된 바와 같이, 갭필층(30')이 평탄화될 수 있다. 갭필층(30')은 제1상부구조물(11U1) 및 제2상부구조물(11U2)의 상부 표면이 노출될때까지 평탄화될 수 있다. 갭필층(30')의 평탄화는 CMP 공정에 의해 수행될 수 있다. 이하, 평탄화된 갭필층을 도면부호 '30'이라고 지칭한다.
갭필층(30)의 상부 표면은 제1상부구조물(11U1) 및 제2상부구조물(11U2)의 상부 표면과 동일 레벨일 수 있다. 즉, 갭필층(30)의 상부 표면, 제1상부구조물(11U1)의 상부 표면 및 제2상부구조물(11U2)의 상부 표면 사이에 단차가 존재하지 않을 수 있다.
갭필층(30)은 분리부(11US)를 채우는 제1갭필층(30A), 관통홀(11UV)을 채우는 제2갭필층(30B)을 포함할 수 있다. 제1갭필층(30A)은 제2갭필층(30B)보다 폭이 더 클 수 있다. 제2갭필층(30B)은 희생갭필층이라고 지칭될 수 있다.
도 4j에 도시된 바와 같이, 제2마스크층(31)이 형성될 수 있다. 제2마스크층(31)은 홀형 오프닝(H1) 및 자기-정렬 오프닝(H2)을 포함할 수 있다. 홀형 오프닝(H1)은 제1갭필층(30A)의 상부 표면을 노출시킬 수 있고, 자기-정렬 오프닝(H2)은 제2갭필층(30B)의 상부 표면을 노출시킬 수 있다. 자기-정렬 오프닝(H2)은 홀형 오프닝(H1)보다 폭이 더 클 수 있다. 이에 따라, 자기-정렬 오프닝(H2)은 제2갭필층(30B) 및 제2갭필층(30B)에 이웃하는 최상층 폴리실리콘층(27)의 일부(도면부호 H3 참조)를 노출시킬 수 있다. 이하, 최상층 폴리실리콘층(27)을 도면부호 '27U'라고 도시하기로 한다.
도 4k에 도시된 바와 같이, 제2마스크층(31)에 의해 노출된 갭필층(30)의 일부가 식각될 수 있다. 이에 따라, 제1콘택홀(32) 및 제2콘택홀(33)이 형성될 수 있다. 제1콘택홀(32)은 제1갭필층(30A)의 일부분을 식각하여 형성될 수 있다. 제2콘택홀(33)은 제2갭필층(30B)을 완전히 식각하여 형성될 수 있다. 제2콘택홀(33)은 제2상부구조물(11U2)의 관통홀(11UV)을 다시 오픈시키는 형상일 수 있다. 제2갭필층(30B)을 식각하기 위해 제2마스크층(31) 및 최상층 폴리실리콘층(27U)을 식각배리어로 이용할 수 있다. 제1갭필층(30A)을 식각하기 위해 제2마스크층(31)을 식각배리어로 이용할 수 있다. 제2갭필층(30B)의 식각 공정은, 자기-정렬 오프닝(H2))을 통해 최상층 폴리실리콘층(27U)의 에지에 자기정렬되어 수행될 수 있다.
상술한 바와 같이, 제1콘택홀(32) 및 제2콘택홀(33)은 동시에 형성될 수 있으며, 제1갭필층(30A)과 제2갭필층(30B)은 동일한 식각가스에 의해 한번에 식각될 수 있다. 이에 따라, 제1콘택홀(32)을 형성하기 위한 마스크층과 제2콘택홀(33)을 형성하기 위한 마스크층을 사용할 필요가 없다. 즉, 하나의 제2마스크층(31)만을 이용하여 제1콘택홀(32)과 제2콘택홀(33)을 동시에 형성할 수 있다. 제1갭필층(30A)과 제2갭필층(30B)이 실리콘산화물을 포함하는 경우, 실리콘산화물 식각가스를 이용할 수 있다. 최상층 폴리실리콘층(27U)은 실리콘산화물 식각가스에 대해 선택비를 가지므로, 제2갭필층(30B)을 용이하게 식각할 수 있다.
최상층 폴리실리콘층(27U)은 제2갭필층(30B) 식각시 식각배리어 또는 하드마스크로 사용될 수 있다. 위와 같이, 제2콘택홀(33)은 제2마스크층(31) 및 최상층 폴리실리콘층(27U)의 듀얼 식각배리어(Dual etch barrier)를 이용하여 형성할 수 있다. 제1콘택홀(32)은 제2마스크층(31)의 싱글 식각배리어(Single etch barrier)를 이용하여 형성할 수 있다.
후속하여, 제1콘택홀(32)은 제1수직형연결체(V1)의 상부표면이 노출되도록 하향 확장될 수 있고, 제2콘택홀(33)은 제2수직형연결체(V2)의 상부 표면이 노출되도록 하향 확장될 수 있다. 제1콘택홀(32)과 제2콘택홀(33)을 하향 확장시키기 위해, 버퍼층(26) 및 상부 식각정지층(25)이 식각될 수 있다. 제2콘택홀(33)의 하향 확장을 위한 식각공정시 최상층 폴리실리콘층(27U) 및 제2마스크층(31)이 듀얼식각배리어로 사용될 수 있다.
도 4l에 도시된 바와 같이, 제2마스크층(31)이 제거될 수 있다.
후속하여, 제1콘택홀(32)과 제2콘택홀(33)에 각각 도전물질이 채워질 수 있다. 예컨대, 금속-베이스 물질로 제1콘택홀(32)과 제2콘택홀(33)을 채울 수 있고, 제1콘택홀(32)과 제2콘택홀(33)에 각각 제1플러그(34) 및 제2플러그(35)가 형성될 수 있다. 제1수직형연결체 및 제2수직형연결체(V1, V2) 상에 각각 제1플러그(34) 및 제2플러그(354)가 형성될 수 있다. 제1수직형연결체 및 제2수직형연결체(V1, V2)는 하부 금속배선의 일부일 수 있고, 제1플러그(34) 및 제2플러그(35)는 상부 금속배선이라고 약칭할 수 있다.
도 4m에 도시된 바와 같이, 제2마스크층(31)이 제거된 후에, 제1 및 제2상부구조물(11U1, 11U2) 및 갭필층(30) 상에 다층 레이어드 스택(MLS)이 형성될 수 있다. 다층 레이어드 스택(MLS)은 복수의 제1식각대상층(ML1)과 복수의 제2식각대상층(ML2)이 교대로 적층될 수 있다.
다층 레이어드 스택(MLS)을 플라즈마 식각(PE)할 수 있다. 플라즈마 식각(PE)에 의해 고종횡비의 오프닝(HA)이 형성될 수 있다.
플라즈마 식각(PE)을 진행할 때, 플라즈마 전하(Plasma charge)가 집중되어 아킹(Arcing) 현상이 발생될 수 있다. 본 실시예들은 다층 레이어드 스택(MLS)의 플라즈마 식각(PE) 이전에 제2플러그(35)를 형성함에 따라 제2플러그(35)가 접지 역할을 할 수 있다. 따라서, 제2플러그(35)를 통해 아킹 현상을 방지할 수 있다.
제2플러그(35)는 디스차지콘택(Dis-Charge Contact, DCC)라고 지칭할 수 있다. 제2플러그(35)가 금속물질을 포함하는 경우, 제2플러그(35)는 디스차지 금속 플러그(Discharge metal contact plug)라고 지칭될 수도 있다.
위와 같이, 제2플러그(35)를 형성하므로써, 플라즈마 식각(PE)시 아킹현상없이 고종횡비의 오프닝(HA)을 안정적으로 형성할 수 있다.
도 5a 내지 도 5d은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법의 다른 예를 나타내는 단면도들이다.
도 5a에 도시된 바와 같이, 분리부(11US) 및 관통홀(11UV)이 형성될 수 있다. 분리부(11US) 및 관통홀(11UV)을 형성하기 위한 일련의 공정은, 도 4a 내지 도 4g에 도시된 방법과 동일할 수 있다. 제1상부구조물(11U1) 및 제2상부구조물(11U2)이 분리부(11US)에 의해 분리될 수 있다. 제2상부구조물(11U2)은 그 내부를 관통하는 관통홀(11UV)을 포함할 수 있다.
기판(11) 상에 제1상부구조물(11U1) 및 제2상부구조물(11U2)을 형성하는 방법은 도 4a 내지 도 4g를 참조하기로 한다.
도 5b에 도시된 바와 같이, 갭필층(30')이 형성될 수 있다. 갭필층(30')은 제1 및 제2상부구조물(11U1, 11U2) 상부를 덮을 수 있다. 갭필층(30')은 절연물질을 포함할 수 있고, 예컨대, 갭필층(30')은 실리콘산화물을 포함할 수 있다. 갭필층(30')은 분리부(11US) 및 관통홀(11UV)을 보이드없이 갭필할 수 있다.
갭필층(30')이 평탄화될 수 있다. 갭필층(30')은 제1상부구조물(11U1) 및 제2상부구조물(11U2)의 상부에 일정 두께가 잔류하도록 평탄화될 수 있다. 갭필층(30')의 평탄화는 CMP 공정에 의해 수행될 수 있다. 이하, 평탄화된 갭필층을 도면부호 '30'이라고 지칭한다.
갭필층(30)은 제1상부구조물(11U1) 및 제2상부구조물(11U2)을 커버링할 수 있고, 상부 표면은 평탄할 수 있다. 갭필층(30)은 분리부(11US)를 채우는 제1갭필층(30A), 관통홀(11UV)을 채우는 제2갭필층(30B)을 포함할 수 있다. 제1갭필층(30A)은 제2갭필층(30B)보다 폭이 더 클 수 있다. 갭필층(30)은 상부갭필층(30U)을 더 포함할 수 있다. 상부갭필층(30U)은 제1 및 제2갭필층(30A, 30B) 상에 형성될 수 있다.
도 5c에 도시된 바와 같이, 제2마스크층(31)이 형성될 수 있다. 제2마스크층(31)은 복수의 홀형 오프닝(H1, H2)을 포함할 수 있다. 홀형 오프닝들(H1, H2) 중 제1홀형 오프닝(H1)은 상부갭필층(30U)의 상부 표면을 노출시킬 수 있고, 제2홀형 오프닝(H2)은 상부갭필층(30U)의 상부 표면을 노출시킬 수 있다. 제2홀형 오프닝(H2)은 제1홀형 오프닝(H1)보다 폭이 더 클 수 있다.
도 5d에 도시된 바와 같이, 제2마스크층(31)에 의해 노출된 갭필층(30)의 일부가 식각될 수 있다. 이에 따라, 제1콘택홀(32) 및 제2콘택홀(33)이 형성될 수 있다. 제1콘택홀(32)은 상부갭필층(30U) 및 제1갭필층(30A)의 일부분을 식각하여 형성될 수 있다. 제2콘택홀(33)은 상부갭필층(30U) 및 제2갭필층(30B)을 식각하여 형성될 수 있다. 제2콘택홀(33)은 제2상부구조물(11U2)의 관통홀(11UV)을 다시 오픈시키는 형상일 수 있다. 제2갭필층(30B)을 식각하기 위해 제2마스크층(31) 및 최상층 폴리실리콘층(27U)을 식각배리어로 이용할 수 있다. 제1갭필층(30A)을 식각하기 위해 제2마스크층(31)을 식각배리어로 이용할 수 있다. 제2갭필층(30B)은 최상층 폴리실리콘층(27U)에 자기정렬되어(Self-aligned) 식각될 수 있다.
상술한 바와 같이, 제1콘택홀(32) 및 제2콘택홀(33)은 동시에 형성될 수 있으며, 제1갭필층(30A)과 제2갭필층(30B)은 동일한 식각가스에 의해 한번에 식각될 수 있다. 이에 따라, 제1콘택홀(32)을 형성하기 위한 마스크층과 제2콘택홀(33)을 형성하기 위한 마스크층을 사용할 필요가 없다. 즉, 하나의 제2마스크층(31)만을 이용하여 제1콘택홀(32)과 제2콘택홀(33)을 동시에 형성할 수 있다. 제1갭필층(30A)과 제2갭필층(30B)이 실리콘산화물을 포함하는 경우, 실리콘산화물 식각가스를 이용할 수 있다. 최상층 폴리실리콘층(27U)은 실리콘산화물 식각가스에 대해 선택비를 가지므로, 제2갭필층(30B)을 용이하게 식각할 수 있다.
최상층 폴리실리콘층(27U)은 제2갭필층(30B) 식각시 식각배리어 또는 하드마스크로 사용될 수 있다. 위와 같이, 제2콘택홀(33)은 제2마스크층(31) 및 최상층 폴리실리콘층(27U)의 듀얼 식각배리어(Dual etch barrier)를 이용하여 형성할 수 있다. 제1콘택홀(32)은 제2마스크층(31)의 싱글 식각배리어(Single etch barrier)를 이용하여 형성할 수 있다.
후속하여, 제1콘택홀(32)은 제1수직형연결체(V1)의 상부표면이 노출되도록 하향 확장될 수 있고, 제2콘택홀(33)은 제2수직형연결체(V2)의 상부 표면이 노출되도록 하향 확장될 수 있다. 제1콘택홀(32)과 제2콘택홀(33)을 하향 확장시키기 위해, 버퍼층(26) 및 상부 식각정지층(25)이 식각될 수 있다. 제2콘택홀(33)의 하향 확장을 위한 식각공정시 최상층 폴리실리콘층(27U) 및 제2마스크층(31)이 듀얼식각배리어로 사용될 수 있다.
본 실시예들에 따른 반도체 장치 제조 방법은 기판 상부에 수직연결구조체를 형성하는 단계; 상기 수직연결구조체 상에 디스차지구조체를 형성하는 단계; 상기 디스차지구조체 상에 다층 레이어드 스택을 형성하는 단계; 및 상기 디스차지구조체를 노출시키는 오프닝을 형성하기 위해 상기 다층 레이어드 스택에 대한 플라즈마식각을 수행하는 단계를 포함하고, 상기 디스차지구조체를 형성하는 단계는, 제1물질과 제2물질을 교번하되 최상층 제1물질을 포함하는 교번스택을 형성하는 단계; 상기 교번스택을 식각하여 교번스택패턴을 형성하는 단계; 상기 교번스택패턴을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 갭필층을 형성하는 단계; 상기 갭필층 및 상기 갭필층에 인접하는 최상층 제1물질의 일부를 노출시키는 자기-정렬 오프닝을 포함하는 마스크층을 형성하는 단계; 및 상기 교번스택패턴에 콘택홀을 형성하기 위해, 상기 자기-정렬 오프닝을 통해 상기 마스크층 및 노출된 최상층 제1물질을 식각배리어로 하여 상기 갭필층을 식각하는 단계를 포함할 수 있다.
본 실시예들에 따른 반도체 장치 제조 방법은 기판 상부에 싱글 레이어드층을 형성하는 단계; 상기 기판 상부에 최상층 하드마스크물질을 포함하는 교번스택, 상기 교번스택을 관통하는 관통홀, 상기 관통홀에 채워진 희생물질을 포함하는 다층 레이어드층을 형성하는 단계; 상기 다층 레이어드층의 희생물질 및 상기 희생물질에 인접하는 최상층 하드마스크물질의 일부를 노출시키는 자기-정렬 오프닝을 포함하는 마스크층을 형성하는 단계; 및 상기 자기-정렬 오프닝을 통해 상기 마스크층 및 노출된 최상층 하드마스크물질을 식각배리어로 하여 상기 희생물질을 식각하는 식각프로세스를 수행하는 단계를 포함하고, 상기 최상층 하드마스크물질은 상기 희생물질 및 싱글레이어드층보다 높은 식각선택비를 갖고, 상기 마스크층은 상기 싱글 레이어드층의 일부를 노출시키는 홀형 오프닝을 더 포함하고, 상기 식각프로세스 수행시 상기 홀형 오프닝을 통해 상기 싱글레이어즈층의 일부가 식각될 수 있다.
본 실시예들에 따른 반도체 장치 제조 방법은 기판 상부에 싱글 레이어드층을 형성하는 단계; 상기 기판 상부에 상기 싱글레어드층보다 높은 식각선택비를 갖는 최상층 하드마스크물질을 포함하는 다층 레이어드층을 형성하는 단계; 상기 싱글 레이어드층의 일부를 노출시키는 홀형 오프닝 및 상기 최상층 하드마스크물질의 일부를 노출시키는 자기-정렬 오프닝을 포함하는 마스크층을 형성하는 단계; 상기 마스크층을 식각배리어로 하여 상기 싱글레이어드층을 식각하고, 상기 마스크층 및 최상층 하드마스크물질을 식각배리어로 하여 상기 다층 레이어드층을 식각하는 식각프로세스를 수행하는 단계를 포함하고, 상기 다층 레이어드층은, 관통홀 및 상기 관통홀에 채워지며 상기 싱글레이어드층과 동일 물질인 희생물질을 포함하고, 상기 희생물질은 상기 식각프로세스에 의해 식각될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
11 : 기판 12 : 소자분리층
13 : 게이트절연층 14 : 게이트전극
15 : 소스/드레인영역 16 : 제1층간절연층
18L : 제1배선구조물 18M : 제2배선구조물
18U : 제3배선구조물 19 : 제1식각정지층
20 : 제2층간절연층 22 : 제2식각정지층
23 : 제3층간절연층 25 : 상부 식각정지층
26 : 버퍼층 27/28 : 교번스택
29 : 제1마스크층 30 : 갭필층
31 : 제2마스크층 32 : 제1콘택홀
33 : 제2콘택홀
T1, T2, T3 : 트랜지스터
V1, V2, V3, V4 : 수직연결구조체
H1 : 홀형 오프닝
H2 : 자기-정렬 오프닝

Claims (23)

  1. 하부 금속배선 상에 절연층을 형성하는 단계;
    상기 절연층 상에 제1물질과 제2물질을 교번하되 최상층 제1물질을 포함하는 교번스택을 형성하는 단계;
    상기 교번스택을 식각하여 교번스택패턴을 형성하는 단계;
    상기 교번스택패턴을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 갭필층을 형성하는 단계;
    상기 갭필층 및 상기 갭필층에 인접하는 최상층 제1물질의 일부를 노출시키는 자기-정렬 오프닝을 포함하는 마스크층을 형성하는 단계; 및
    상기 교번스택패턴에 콘택홀을 형성하기 위해, 상기 자기-정렬 오프닝을 통해 상기 마스크층 및 노출된 최상층 제1물질을 식각배리어로 하여 상기 갭필층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 자기-정렬 오프닝은 상기 갭필층의 폭보다 더 큰 폭을 갖고 형성되는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 콘택홀은, 상기 최상층 제1물질의 에지에 자기-정렬되는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 최상층 제1물질은 상기 갭필층에 대해 높은 식각선택비를 갖는 물질을 포함하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 갭필층은 실리콘산화물을 포함하고, 상기 최상층 제1물질은 폴리실리콘, 질화물, 금속성물질 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 마스크층 및 최상층 제1물질은 상기 갭필층에 대해 높은 식각선택비를 갖는 물질을 포함하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 갭필층은 실리콘산화물을 포함하고, 상기 최상층 제1물질은 폴리실리콘을 포함하고, 상기 마스크층은 포토레지스트를 포함하는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 교번스택을 형성하는 단계에서,
    상기 제1물질 및 최상층 제1물질은 폴리실리콘을 포함하고, 상기 제2물질은 실리콘산화물을 포함하되, 상기 제1물질 및 최상층 제1물질은 상기 제2물질보다 더 두껍게 형성하는 반도체장치 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 콘택홀을 확장시키기 위해, 상기 자기-정렬 오프닝을 통해 상기 마스크층 및 노출된 최상층 제1물질을 식각배리어로 하여 상기 절연층을 식각하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 콘택홀을 확장시키는 단계 이후에,
    상기 확장된 콘택홀을 채우는 상부 금속배선을 형성하는 단계를 더 포함하고, 상기 상부 금속배선과 상기 하부 금속배선은 전기적으로 접속되는
    반도체장치 제조 방법.
  11. 하부구조물 상에 제1물질과 제2물질을 교번하되 최상층 제1물질을 포함하는 교번스택을 형성하는 단계;
    상기 교번스택을 식각하여 분리부 및 상기 분리부에 의해 서로 이격되는 복수의 교번스택패턴을 형성하는 단계;
    상기 교번스택패턴들 중 어느 하나의 교번스택패턴을 관통하는 관통홀을 형성하는 단계;
    상기 분리부 및 관통홀을 각각 채우는 제1갭필층 및 제2갭필층을 형성하는 단계;
    상기 제1갭필층을 노출시키는 홀형 오프닝과 상기 제2갭필층을 노출시키는 자기-정렬 오프닝이 정의된 마스크층을 형성하는 단계;
    제1콘택홀을 형성하기 위해, 상기 마스크층을 식각배리어로 상기 제1갭필층을 식각하는 단계; 및
    제2콘택홀을 형성하기 위해, 상기 자기-정렬 오프닝을 통해 상기 마스크층과 최상층 제1물질을 식각배리어로 하여 상기 제2갭필층을 식각하는 단계
    를 포함하는 수직형 메모리 장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 마스크층을 형성하는 단계에서,
    상기 자기-정렬 오프닝은 상기 관통홀보다 더 큰 폭을 갖는 수직형 메모리 장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 최상층 제1물질은 상기 제1갭필층 및 제2갭필층에 대해 높은 식각선택비를 갖는 물질을 포함하는 수직형 메모리 장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1갭필층 및 제2갭필층은 실리콘산화물을 포함하고, 상기 최상층 제1물질은 상기 실리콘산화물에 대해 식각선택비를 갖는 물질을 포함하는 수직형 메모리 장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 최상층 제1물질은 폴리실리콘을 포함하고, 상기 제1 및 제2갭필층은 실리콘산화물을 포함하는 수직형 메모리 장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 최상층 제1물질은 질화물 또는 금속성물질을 포함하는 수직형 메모리 장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 최상층 제1물질과 마스크층은 상기 제1 및 제2갭필층에 대해 높은 식각선택비를 갖는 물질을 포함하는 수직형 메모리 장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 최상층 제1물질은 폴리실리콘을 포함하고, 상기 마스크층은 포토레지스트를 포함하는 수직형 메모리 장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 교번스택을 형성하는 단계에서,
    상기 제1물질은 폴리실리콘을 포함하고, 상기 제2물질은 실리콘산화물을 포함하는 수직형 메모리 장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 분리부 및 복수의 교번스택패턴을 형성하는 단계와 상기 교번스택패턴을 관통하는 관통홀을 형성하는 단계는,
    하나의 컷마스크층을 이용하여 동시에 수행되는 수직형 메모리 장치 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 컷마스크층은,
    상기 분리부에 대응하는 제1오프닝 및 상기 관통홀에 대응하는 제2오프닝을 포함하는 수직형 메모리 장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 하부구조물은 다층 레이어드 금속배선을 포함하는 복수의 수직형 연결체 및 상기 수직형연결체들 상의 절연층을 포함하고, 상기 제1콘택홀 및 제2콘택홀은 상기 수직형연결체들을 각각 노출시키도록 상기 절연층을 관통하는 수직형 메모리 장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2콘택홀에 디스차지콘택플러그를 채우는 단계;
    상기 디스차지콘택플러그를 포함한 전면에 다층 레이어드 스택을 형성하는 단계; 및
    상기 디스차지콘택플러그를 노출시키도록 상기 다층 레이어드 스택에 대한 플라즈마식각을 수행하는 단계
    를 더 포함하는 수직형 메모리 장치 제조 방법.
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