CN107996000B - 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区 - Google Patents

用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区 Download PDF

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Abstract

在衬底之上形成绝缘层和牺牲材料层的交替堆叠体。穿过交替堆叠体形成存储器堆叠体结构。形成背侧沟槽，并且用导电层替换牺牲材料层。在沟槽中形成绝缘间隔体之后，从背侧沟槽下面的半导体部分生长外延基座结构。通过在外延生长期间和/或之后将掺杂剂引入到外延基座结构和下面的半导体部分中来形成源极区。可替代地，可以与形成存储器开口同时地形成背侧沟槽。可以与在每个存储器开口的底部处形成外延沟道部分同时地形成外延基座结构。在背侧沟槽中形成并后续移除虚设沟槽填充结构之后，通过将掺杂剂引入到外延基座结构中来形成源极区。

Description

用于3D存储器器件中的垂直晶体管的均匀阈值电压的外延源 极区
相关申请的交叉引用
本申请要求于2015年9月28日提交的申请号为14/867,351的美国申请的优先权，其公开通过引用以其整体并入本文。
技术领域
本公开总体上涉及半导体器件的领域，并且具体地涉及三维存储器结构，诸如垂直NAND串和其他三维器件，以及其制造方法。
背景技术
在T.Endoh等人发表于IEDM Proc.(2001)33-36的、题为“Novel Ultra HighDensity Memory With A Stacked-Surrounding Gate Transistor(S-SGT)StructuredCell”的文章中公开了具有每单元一位的三维垂直NAND串。
发明内容
根据本公开的方面，提供了三维存储器器件，其包括绝缘层和导电层的交替堆叠体，且所述交替堆叠体位于衬底之上；存储器堆叠体结构延伸穿过交替堆叠体；以及源极区，源极区包括位于衬底中的衬底源极部分，以及在衬底源极部分的上面且与之外延对准的外延基座源极部分。
根据本公开的另一方面，提供了制造三维存储器器件的方法。在衬底的单晶半导体材料部分之上形成包括绝缘层和牺牲材料层的交替堆叠体。形成延伸穿过交替堆叠体的存储器堆叠体结构。穿过交替堆叠体形成背侧沟槽。单晶半导体材料部分的顶表面在背侧沟槽的底部物理暴露。外延基座结构形成在单晶半导体材料部分的顶表面上，且与单晶半导体材料部分外延对准。通过掺杂外延基座结构和单晶半导体材料部分的在外延基座结构下面的表面区域来形成源极区。掺杂的步骤发生在形成外延基座结构的步骤期间，在形成外延基座结构的步骤之后，或在形成外延基座结构的步骤期间和形成外延基座结构的步骤之后。
附图说明
图1是根据本公开的第一实施例的在形成绝缘层和牺牲材料层的交替堆叠体和延伸穿过交替堆叠体的存储器开口之后的第一示例性结构的垂直截面图。
图2A-2H是根据本公开的第一实施例的在用来形成存储器堆叠体结构的各种工艺步骤期间的第一示例性结构内的存储器开口的顺序垂直截面图。
图3是根据本公开的第一实施例的在形成存储器堆叠体结构之后的第一示例性结构的垂直截面图。
图4是根据本公开的第一实施例的在形成阶梯表面和反向阶梯电介质材料部分的组之后的第一示例性结构的垂直截面图。
图5是根据本公开的第一实施例的在形成电介质柱结构之后的第一示例性结构的垂直截面图。
图6A是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构的垂直截面图。
图6B是图6A的第一示例性结构的透视俯视图。垂直平面A-A’是图6A的垂直截面图的平面。
图7是根据本公开的第一实施例的在形成背侧凹陷之后的第一示例性结构的垂直截面图。
图8是根据本公开的第一实施例的在背侧凹陷和背侧沟槽中沉积导电材料之后的第一示例性结构的垂直截面图。
图9是根据本公开的第一实施例的在从背侧沟槽移除导电材料之后的第一示例性结构的垂直截面图。
图10是根据本公开的第一实施例的在形成绝缘间隔体之后的第一示例性结构的垂直截面图。
图11是根据本公开的第一实施例的在形成外延柱结构之后的第一示例性结构的垂直截面图。
图12A是根据本公开的第一实施例的在形成源极区之后的第一示例性结构垂的直截面图。图12B是图12A中的放大区域M的垂直截面图。
图12C图示了图12A的源极区中的各种类型的垂直掺杂剂浓度分布。
图12D和12E分别是根据现有技术和根据本公开的实施例的存储器器件的示意性电流-电压图。
图13是根据本公开的第一实施例的在形成背侧接触通孔结构之后的第一示例性结构的垂直截面图。
图14A是根据本公开的实施例的在形成各种附加接触通孔结构之后的第一示例性结构的垂直截面图。
图14B是图14A的第一示例性结构的透视俯视图。垂直平面A-A’是图14A的垂直截面图的平面。
图15A是根据本公开的第二实施例的在形成存储器开口和背侧沟槽之后的第二示例性结构的垂直截面图。
图15B是图15A的示例性结构的透视俯视图。垂直平面A-A’是图15A的垂直截面图的平面。
图16是根据本公开的第二实施例的在形成外延沟道部分和外延柱结构之后的第二示例性结构的垂直截面图。
图17是根据本公开的第二实施例的在形成存储器堆叠体结构和虚设沟槽填充结构之后的第二示例性结构的垂直截面图。
图18是根据本公开的第二实施例的在形成阶梯表面、反向阶梯电介质材料部分和第二接触级电介质层之后的第二示例性结构的垂直截面图。
图19是根据本公开的第二实施例的在移除虚设沟槽填充结构和可选的外延柱结构的凹陷之后的第二示例性结构的垂直截面图。
图20是根据本公开的第二实施例的在形成绝缘间隔体之后的第二示例性结构的垂直截面图。
图21是根据本公开的第二实施例的在形成源极区之后的第二示例性结构的垂直截面图。
图22A是根据本公开的第二实施例的在形成背侧接触通孔结构和附加接触通孔结构之后的第二示例性结构的垂直截面图。
图22B是图22A中的放大区域M的垂直截面图。
具体实施方式
如上面所讨论的，本公开涉及三维存储器结构，诸如垂直NAND串和其他三维器件，以及其制造方法，以下描述了其各方面。本公开的实施例可以用来形成包含多级存储器结构的各种结构，其非限制性示例包含半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图未按比例绘制。在图示了元件的单个实例的情况下，可以复制元件的多个实例，除非相反地明确描述或清楚指示了不存在元件的复制。诸如“第一”、“第二”以及“第三”的序数仅用来识别相似元件，并且在本公开的说明书和权利要求中可能采用不同的序数。如本文中所使用的，第一元件位于第二元件“上”可以是位于第二元件的表面的外部侧上或在第二元件的内部侧上。如本文中所使用的，如果在第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文中所使用的，“层”是指包含具有实质上均匀厚度的区域的材料部分。层可以在下面或上面的结构的整体之上延伸，或可以具有小于下面或上面的结构的范围。此外，层可以为均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于任意水平平面的对之间，水平平面在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处。层可以水平地、垂直地，和/或沿着渐缩表面延伸。衬底可以是层，可以在其中包含一个或多个层，和/或可以在其上、在其上方，和/或在其之下具有一个或多个层。
如本文中所使用的，“场效应晶体管”是指具有半导体沟道的任何半导体器件，电流以由外部电场调制的电流密度通过所述半导体沟道流动。。如本文中所使用的，“有源区”是指场效应晶体管的源极区或场效应晶体管的漏极区。“顶部有源区”是指位于另一场效应晶体管的有源区上方的场效应晶体管的有源区。“底部有源区”是指位于另一场效应晶体管的有源区之下的场效应晶体管的有源区。单片三维存储器阵列是其中多个存储器级形成在诸如半导体晶片的单个衬底上方的存储器阵列，而没有介于中间的衬底。术语“单片”是指阵列的每级的层直接沉积在阵列的每个下面的级的层上。与之相比，二维阵列可以分开地形成，并且然后封装在一起以形成非单片存储器器件。例如，已经通过在分开的衬底上形成存储器级并垂直地堆叠存储器级形成了非单片堆叠存储器，如专利号为5,915,167、题为“Three-dimensional Structure Memory”的美国专利中所描述。衬底可以在接合之前被减薄或从存储器级移除，但因为存储器级初始地形成在分开的衬底之上，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文中所描述的各种实施例制造。
参考图1，图示了根据本公开的实施例的第一示例性结构，其例如可以用来制造含有垂直NAND存储器器件的器件结构。示例性结构包含衬底，其可以为半导体衬底(例如，单晶硅晶片)。衬底可以包含衬底半导体层10。衬底半导体层10可以为衬底的上部部分(例如，硅晶片的顶部部分)或其可以为位于衬底的顶部之上(例如，在硅晶片的顶表面之上)的半导体材料层，并且可以包含至少一种单质半导体材料(例如，硅，诸如单晶硅)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。
如本文中所使用的，“半导体材料”是指电导率在从1.0×10-6S/cm至1.0×105S/cm的范围内的材料，并且一经用电掺杂剂适当掺杂，则能够产生电导率在从1.0S/cm至1.0×105S/cm范围内的掺杂材料。如本文中所使用的，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构能带导带的n型掺杂剂。如本文中所使用的，“导电材料”是指电导率大于1.0×105S/cm的材料。如本文中所使用的，“绝缘材料”或“电介质材料”是指电导率小于1.0×10-6S/cm的材料。电导率的全部测量在标准条件下进行。衬底半导体层10可以包含至少一个掺杂阱(未明确示出)，其在其中具有实质上均匀的掺杂剂浓度。
示例性结构可以具有多个区域，以构建不同类型的器件。这样的区域可以包含，例如，器件区100、接触区300，以及外围器件区200。在一个实施例中，衬底半导体层10可以包含器件区100中的至少一个掺杂阱。如本文中所使用的，“掺杂阱”是指半导体材料的具有相同导电类型(其可以为p型或n型)和通体实质上相同水平的掺杂剂浓度的掺杂的部分。掺杂阱可以与衬底半导体层10相同或可以为衬底半导体层10的一部分。掺杂阱的导电类型在本文中称为第一导电类型，其可以为p型或n型。掺杂阱的掺杂剂浓度水平在本文中称为第一掺杂剂浓度水平。在一个实施例中，第一掺杂剂浓度水平可以在从1.0×1015/cm3至1.0×1018/cm3的范围内，虽然也可以采用更低或更高的掺杂剂浓度水平。如本文中所使用的，掺杂剂浓度水平是指给定区域的平均掺杂剂浓度。
外围器件210可以形成在衬底半导体层10的位于外围器件区200内的部分中或上。外围器件可以包含用来操作要形成在器件区100中的存储器器件的各种器件，并且可以包含例如存储器器件的各种部件的驱动电路。外围器件210可以包含例如场效应晶体管和/或无源部件，诸如电阻器、电容器、电感器、二极管等等。
可选地，栅极电介质层12可以形成在衬底半导体层10上方。栅极电介质层12可以用作第一源极选择栅极电极的栅极电介质。栅极电介质层12可以包含例如硅氧化物和/或电介质金属氧化物(诸如HfO2、ZrO2、LaO2等等)。栅极电介质层12的厚度可以在从3nm至30nm的范围内，虽然也可以采用更小或更大的厚度。
第一材料层(其可以为绝缘层32)和第二材料层(其称为间隔体材料层)的交替堆叠体形成在衬底的顶表面上，其可以例如在栅极电介质层12的顶表面上。如本文中所使用的，“材料层”是指其整体通体包含材料的层。如本文中所使用的，“间隔体材料层”是指位于两个其他材料层之间(即，在上面的材料层与下面的材料层之间)的材料层。间隔体材料层可以形成为导电层，或可以在后续工艺步骤中用导电层替换。
如本文中所使用的，第一元件和第二元件的交替堆叠体是指其中第一元件的实例和第二元件的示例交替的结构。第一元件中不是交替多重体的端部元件的每个示例在两侧由第二元件的两个实例邻接，并且第二元件中不是交替多重体的端部元件的每个实例在两端由第一元件的两个实例邻接。第一元件可以在其之间具有相同的厚度，或可以具有不同的厚度。第二元件可以具有其之间相同的厚度，或可以具有不同的厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或开始于第二材料层的实例，并且可以终止于第一材料层的实例或终止于第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成单元，其在交替多重体内以周期重复。
每个第一材料层包含第一材料，并且每个第二材料层包含与第一材料不同的第二材料。在一个实施例中，每个第一材料层可以为绝缘层32，并且每个第二材料层可以为牺牲材料层42。在此情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文中所使用的，“原型”结构或“过程中”结构是指暂时结构，其随后在其中的至少一个组成物的形状或组分上被修改。
交替多重体的堆叠体在本文中称为交替堆叠体(32，42)。在一个实施例中，交替堆叠体(32，42)可以包含由第一材料构成的绝缘层32，以及由与绝缘层32的材料不同的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以为至少一个绝缘材料。从而，每个绝缘层32可以为绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂或未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高介电常数(高k)电介质氧化物(例如，铝氧化物、铪氧化物等等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以为硅氧化物。
牺牲材料层42的第二材料是牺牲材料，其可以对绝缘层32的第一材料有选择性地被移除。如本文中所使用的，如果移除工艺以第二材料的移除速率的至少两倍的速率来移除第一材料，则第一材料的移除是“对”第二材料“有选择性”的。第一材料的移除的速率与第二材料的移除的速率的比例在本文中称为第一材料的移除工艺关于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料，或导电材料。牺牲材料层42的第二材料可以后续用导电电极替换，导电电极可以起到例如垂直NAND器件的控制栅极电极的功能。第二材料的非限制性示例包含硅氮化物、非晶半导体材料(诸如非晶硅)，以及多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以为间隔体材料层，其包括硅氮化物、或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如通过CVD或原子层沉积(ALD)来形成牺牲材料层42的第二材料。
可以将牺牲材料层42适当地图案化，使得将通过牺牲材料层42的替换而后续形成的导电材料部分可以用作导电电极，诸如将后续形成的单片三维NAND串存储器器件的控制栅极电极。牺牲材料层42可以包括具有实质上平行于衬底的顶表面延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以在从20nm至50nm的范围内，虽然对于每个绝缘层32和对于每个牺牲材料层42可以采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复的数目可以在从2至1024的范围内，并且典型地从8至256，虽然也可以采用更大数目的重复。堆叠体中的顶部和底部栅极电极可以用作选择栅极电极。在一个实施例中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有均匀的厚度，其在每个相应的牺牲材料层42内实质上不变。
可选地，绝缘帽层70可以形成在交替堆叠体(32，42)之上。绝缘帽层70包含与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘帽层70可以包含电介质材料，其可以用于上述绝缘层32。绝缘帽层70的厚度可以大于比绝缘层32中的每一个。可以例如通过化学气相沉积来沉积绝缘帽层70。在一个实施例中，绝缘帽层70可以为硅氧化物层。
至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)可以形成在绝缘帽层70和交替堆叠体(32，42)之上，并且可以被光刻法地图案化，以在其中形成开口。光刻材料堆叠体中的图案可以通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻来转印穿过绝缘帽层70并且穿过交替堆叠体(32，42)的整体。交替堆叠体(32，42)在图案化的光刻材料堆叠体中的开口下面的部分被蚀刻，以形成第一存储器开口49。换而言之，图案化的光刻材料堆叠体中的图案穿过交替堆叠体(32，42)的转印形成延伸穿过交替堆叠体(32，42)的第一存储器开口。可以交替用来蚀刻穿过交替堆叠体(32，42)的材料的各向异性蚀刻工艺的化学过程，以最优化交替堆叠体(32，42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以为例如一系列的反应离子蚀刻。可选地，栅极电介质层12可以用作交替堆叠体(32，42)与衬底之间的蚀刻停止层。第一存储器开口的侧壁可以是实质上垂直的，或可以是渐缩的。图案化的光刻材料堆叠体可以例如通过灰化被后续移除。
可以在每个存储器开口中形成存储器堆叠体结构。图2A-2H图示了在形成示例性存储器堆叠体结构期间的存储器开口的顺序垂直截面图。可以在图1所示的示例性结构中的存储器开口49中的每一个内执行示例性存储器堆叠体结构的形成。
参考图2A，图示了存储器开口49。存储器开口49延伸穿过绝缘帽层70、交替堆叠体(32，42)，以及栅极电介质层12，并且可选地到衬底半导体层10的上部部分中。每个存储器开口49的底表面相对于衬底半导体层10的顶表面的凹陷深度可以在从0nm至30nm的范围内，虽然可以采用更大的凹陷深度。可选地，牺牲材料层42可以例如通过各向同性蚀刻而部分地横向地凹陷，以形成横向凹陷(未示出)。
参考图2B，外延沟道部分11可以通过半导体材料的选择性外延可选地形成在每个存储器开口49的底部处。在选择性外延工艺期间，反应物气体和蚀刻剂气体可以同时地或交替地流入到工艺室中。示例性结构的半导体表面和电介质表面提供半导体材料的不同成核速率。通过将半导体材料的蚀刻速率(由蚀刻剂气体流决定)设定为大于电介质表面上的半导体材料的成核速率且小于半导体表面上的半导体材料的成核速率，半导体材料可以从物理暴露的半导体表面(即，从每个存储器开口49的底部处的衬底半导体层10的物理暴露的表面)生长。沉积的半导体材料的每个部分构成外延沟道部分11，其包括与衬底半导体层10的单晶半导体材料(例如，单晶硅)外延对准的单晶半导体材料(例如，单晶硅)。从而，外延沟道部分11形成在每个存储器开口49的底部处，且直接在作为衬底的最顶部分的衬底半导体层10的单晶半导体表面上。每个外延沟道部分11用作垂直场效应晶体管的沟道的一部分。外延沟道部分11的顶表面可以在牺牲材料层42的对之间。换而言之，每个外延沟道部分11的外围可以与绝缘层32的侧壁物理接触。腔49’在每个存储器开口49中存在于外延沟道部分11之上。
参考图2C，包含至少一个阻挡电介质层(501L，503L)、连续存储器材料层504、隧穿电介质层506L，以及可选的第一半导体沟道层601L的一系列层可以按顺序地沉积在存储器开口49中。至少一个阻挡电介质层(501L，503L)可以包含例如第一阻挡电介质层501L和第二阻挡电介质层503L。
在说明性示例中，第一阻挡电介质层501L可以通过保形(conformal)沉积法沉积在每个存储器开口49的侧壁上。第一阻挡电介质层501L包含电介质材料，其可以为电介质金属氧化物。如本文中所使用的，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧构成，或可以基本上由至少一种金属元素、氧，以及诸如氮的至少一种非金属元素构成。在一个实施例中，第一阻挡电介质层501L可以包含电介质金属氧化物，其具有大于7.9的介电常数，即，具有大于硅氮化物的介电常数的介电常数。
电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钽氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金，及其堆叠体。第一阻挡电介质层501L可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液态源雾化化学沉积，或其组合而沉积。第一阻挡电介质层501L的厚度可以在从1nm至20nm的范围内，虽然也可以采用更小或更大的厚度。第一阻挡电介质层501L可以随后用作电介质材料部分，其阻挡储存的电荷泄漏到控制栅极电极。在一个实施例中，第一阻挡电介质层501L包含铝氧化物。
第二阻挡电介质层503L可以形成在第一阻挡电介质层501L上。第二阻挡电介质层503L可以包含与第一阻挡电介质层501L的电介质材料不同的电介质材料。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物、具有与第一阻挡电介质层501L不同组分的电介质金属氧化物、硅氮氧化物、硅氮化物，或其组合。在一个实施例中，第二阻挡电介质层503L可以包含硅氧化物。可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积，或其组合)来形成第二阻挡电介质层503L。第二阻挡电介质层503L的厚度可以在从1nm至20nm的范围内，虽然也可以采用更小或更大的厚度。可替代地，第一阻挡电介质层501L和/或第二阻挡电介质层503L可以省略，并且可以在将后续形成的存储器薄膜的表面上形成背侧凹陷之后形成阻挡电介质层。
可以按顺序地形成连续存储器材料层504、隧穿电介质层506L，以及可选的第一半导体沟道层601L。在一个实施例中，连续存储器材料层504可以为包含电介质电荷捕获材料的电荷捕获材料，电介质电荷捕获材料可以例如是硅氮化物。可替代地，连续存储器材料层504可以包含诸如掺杂多晶硅或金属材料的导电材料，其例如通过在横向凹陷内形成到牺牲材料层42中而被图案化为多个电隔离的部分(例如，浮置栅极)。在一个实施例中，连续存储器材料层504包含硅氮化物层。
连续存储器材料层504可以形成为均质组分的单个存储器材料层，或可以包含多个存储器材料层的堆叠体。多个存储器材料层(如果采用)可以包括多个间隔开的浮置栅极材料层，浮置栅极材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌，以及其合金的金属，或诸如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物，或其组合的金属硅化物)和/或半导体材料(例如，包含至少一种单质半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。可替代地，或附加地，连续存储器材料层504可以包括绝缘电荷捕获材料，诸如一个或多个硅氮化物片段。可替代地，连续存储器材料层504可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以例如为钌纳米颗粒。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)，或任意适当沉积技术来形成连续存储器材料层504，以在其中储存电荷。连续存储器材料层504的厚度可以在从2nm至20nm的范围内，虽然也可以采用更小或更大的厚度。
隧穿电介质层506L包含电介质材料，在适当的电偏压条件下，可以执行穿过电介质材料的电荷隧穿。电荷隧穿可以通过热载流子注入或通过Fowler-Nordheim隧穿诱导的电荷转移来执行，这取决于要形成的单片三维NAND串存储器器件的操作模式。隧穿电介质层506L可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(诸如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层506L可以包含第一硅氧化物层、硅氮氧化物层，以及第二硅氧化物层的堆叠体，其通常已知为ONO堆叠体。在一个实施例中，隧穿电介质层506L可以包含实质上不含碳的硅氧化物层或实质上不含碳的硅氮氧化物层。隧穿电介质层506L的厚度可以在从2nm至20nm的范围内，虽然也可以采用更小或更大的厚度。
可选的第一半导体沟道层601L包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601L包含非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第一半导体沟道层601L。第一半导体沟道层601L的厚度可以在从2nm至10nm的范围内，虽然也可以采用更小或更大的厚度。腔49’形成在每个存储器开口49的未填充有沉积的材料层(501L，503L，504L，506L，601L)的体积内。
参考图2D，采用至少一个各向异性蚀刻工艺来按顺序地各向异性地蚀刻可选的第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504、至少一个阻挡电介质层(501L，503L)。可以通过至少一个各向异性蚀刻工艺来移除第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504，以及至少一个阻挡电介质层(501L，503L)的位于绝缘帽层70的顶表面上方的部分。此外，可以移除第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504，以及至少一个阻挡电介质层(501L，503L)的在每个腔49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601L、隧穿电介质层506L、连续存储器材料层504，以及至少一个阻挡电介质层(501L，503L)中的每一个。
第一半导体沟道层601L的每个剩余部分构成第一半导体沟道部分601。隧穿电介质层506L的每个剩余部分构成隧穿电介质506。连续存储器材料层504的每个剩余部分在本文中称为存储器材料层504。存储器材料层504可以包括电荷捕获材料或浮置栅极材料。在一个实施例中，每个存储器材料层504可以包含电荷储存区的垂直堆叠体，电荷储存区在编程时储存电荷。在一个实施例中，存储器材料层504可以为电荷储存层，其中与牺牲材料层42相邻的每个部分构成电荷储存区。第二阻挡电介质层503L的每个剩余部分在本文中称为第二阻挡电介质503。第一阻挡电介质层501L的每个剩余部分在本文中称为第一阻挡电介质501。
外延沟道部分11的表面(或在不采用外延沟道部分11的情况下，衬底半导体层10的表面)可以穿过第一半导体沟道部分601、隧穿电介质506、存储器材料层504，以及至少一个阻挡电介质(501，503)在开口下面物理暴露。可选地，每个腔49’的底部处的物理暴露的半导体表面可以垂直地凹陷，使得在腔49’下面的凹陷的半导体表面从外延沟道部分11的(或在不采用外延沟道部分11的情况下，衬底半导体层10的)最顶表面垂直地偏移凹陷距离。隧穿电介质506位于存储器材料层504之上。存储器开口49中的至少一个阻挡电介质(501，503)、存储器材料层504，以及隧穿电介质506的组构成存储器薄膜50，其包含多个电荷储存区(实施为存储器材料层504)，电荷储存区通过至少一个阻挡电介质(501，503)和隧穿电介质506与周围的材料绝缘。
在一个实施例中，第一半导体沟道部分601、隧穿电介质506、存储器材料层504、第二阻挡电介质503，以及第一阻挡电介质501可以具有垂直重合的侧壁。如本文中所使用的，如果存在包含第一表面和第二表面两者的垂直平面，则第一表面与第二表面“垂直重合”。这样的垂直平面可以或可以不具有水平曲率，但不包含任何沿着垂直方向的曲率，即，笔直向上或向下延伸。
参考图2E，第二半导体沟道层602L可以直接沉积在外延沟道部分11的半导体表面上(或如果部分11被省略，则直接沉积在衬底半导体层10上)，并且直接沉积在第一半导体沟道部分601上。第二半导体沟道层602L包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料，至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602L包含非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第二半导体沟道层602L。第二半导体沟道层602L的厚度可以在从2nm至10nm的范围内，虽然也可以采用更小或更大的厚度。第二半导体沟道层602L可以部分地填充每个存储器开口中的腔49’，或可以完全填充每个存储器开口中的腔。
第一半导体沟道部分601和第二半导体沟道层602L的材料共同地称为半导体沟道材料。换而言之，半导体沟道材料是第一半导体沟道部分601和第二半导体沟道层602L中的全部半导体材料的组。
参考图2F，在每个存储器开口中的腔49’未被第二半导体沟道层602L完全填充的情况下，可以将电介质芯层62L沉积在腔49’中以填充每个存储器开口内的腔49’的任何剩余部分。电介质芯层62L包含诸如硅氧化物或有机硅酸盐玻璃的电介质材料。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法，或通过诸如旋涂的自平坦化沉积工艺来沉积电介质芯层62L。
参考图2G，可以例如通过凹陷蚀刻从绝缘帽层70的顶表面上方移除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。此外，可以通过平坦化工艺来移除第二半导体沟道层602L的位于绝缘帽层70的顶表面上方的水平部分，平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(CMP)。存储器开口内的第二半导体沟道层602L的每个剩余部分构成第二半导体沟道部分602。
第一半导体沟道部分601和第二半导体沟道部分602的每个邻接对可以共同地形成半导体沟道60，当包含半导体沟道60的垂直NAND器件导通时，电流可以穿过半导体沟道60流动。隧穿电介质506嵌入在存储器材料层504内，并且横向地围绕半导体沟道60的部分。第一阻挡电介质501、第二阻挡电介质503、存储器材料层504，以及隧穿电介质506的每个邻接组共同地构成存储器薄膜50，其能够以宏观存留时间储存电荷。在一些实施例中，在此步骤中，第一阻挡电介质501和/或第二阻挡电介质503可以不存在于存储器薄膜50中，并且可以在形成背侧凹陷之后随后形成阻挡电介质。如本文中所使用的，宏观存留时间是指适于作为永久存储器器件的存储器器件的操作的存留时间，诸如超过24小时的存留时间。
参考图2H，每个电介质芯62的顶表面可以例如通过凹陷蚀刻而在每个存储器开口内进一步凹陷到位于绝缘帽层70的顶表面与绝缘帽层70的底表面之间的深度。可以通过在电介质芯62上方的每个凹陷区内沉积掺杂半导体材料来形成漏极区63。掺杂半导体材料可以为例如掺杂多晶硅。可以例如通过化学机械平坦化(CMP)或凹陷蚀刻来从绝缘帽层70的顶表面上方移除沉积的半导体材料的多余部分，以形成漏极区63。
示例性存储器堆叠体结构55可以嵌入到图1中所示的示例性结构中。图3图示了并入图2H的示例性存储器堆叠体结构的多个实例的示例性结构。存储器堆叠体结构55形成在相应的外延沟道部分之上且直接在其上面。每个示例性存储器堆叠体结构55包含半导体沟道(601，602)；隧穿电介质层506，其横向地围绕半导体沟道(601，602)；以及电荷储存区的垂直堆叠体，其横向地围绕隧穿电介质层506(如实施为存储器材料层504)。示例性结构包含半导体器件，其包括包含位于半导体衬底之上(例如，衬底半导体层10之上)的交替的多个材料层(例如，牺牲材料层42)和绝缘层32的堆叠体(32，42)，以及延伸穿过堆叠体(32，42)的存储器开口。半导体器件还包括第一阻挡电介质501，其从堆叠体的最底层(例如，最底牺牲材料层42)垂直地延伸到堆叠体的最顶层(例如，最顶牺牲材料层42)，并且接触存储器开口的侧壁和半导体衬底的水平表面。尽管采用存储器堆叠体结构的图示配置描述了本公开，但本公开的方法可以适用于包含多晶半导体沟道的替代存储器堆叠体结构。
参考图4，可选的第一接触级电介质层71可以形成在衬底半导体层10之上。作为可选结构，可以或可以不形成第一接触级电介质层71。在形成第一接触级电介质层71的情况下，第一接触级电介质层71包含电介质材料，诸如硅氧化物、硅氮化物、硅氮氧化物、多孔或非多孔有机硅酸盐玻璃(OSG)，或其组合。如果采用有机硅酸盐玻璃，则有机硅酸盐玻璃可以或可以不掺杂有氮。第一接触级电介质层71可以形成在包含绝缘帽层70的顶表面和漏极区63的顶表面的水平平面之上。可以通过化学气相沉积、原子层沉积(ALD)、旋涂，或其组合来沉积第一接触级电介质层71。第一接触级电介质层71的厚度可以在从10nm至300nm的范围内，虽然也可以采用更小或更大的厚度。
在一个实施例中，第一接触级电介质层71可以形成为具有通体均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或可以形成为多个电介质材料层的堆叠体。可替代地，第一接触级电介质层71的形成可以与至少一个线级电介质层(未示出)的形成合并。尽管采用其中第一接触级电介质层71是与可选的第二接触级电介质层或要后续沉积的至少一个线级电介质层分开的结构的实施例描述了本公开，但本文中明确预期其中第一接触级电介质层71和至少一个线级电介质层在相同的工艺步骤中形成和/或形成为相同的材料层的实施例。
在一个实施例中，可以例如通过掩模蚀刻工艺来从外围器件区200移除第一接触级电介质层71、绝缘帽层70，以及交替堆叠体(32，42)。此外，可以通过图案化交替堆叠体(32，42)的一部分来在接触区300内形成阶梯腔。如本文中所使用的，“阶梯腔”是指具有阶梯表面的腔。如本文中所使用的，“阶梯表面”是指表面的组，其包含至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接于从水平表面的第一边缘朝上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘朝下延伸的第二垂直表面。“阶梯”是指在邻接表面的组的高度上的垂直偏移。
阶梯腔可以具有各种阶梯表面，使得阶梯中的阶梯腔的水平截面形状作为与衬底半导体层10的顶表面的垂直距离的函数而变化。在一个实施例中，可以通过重复地执行工艺步骤的组来形成阶梯腔。工艺步骤的组可以包含例如将腔的深度垂直地增加一个或多个级的第一类型的蚀刻工艺，以及将待在后续的第一类型的蚀刻工艺中垂直地蚀刻的区域横向地扩展的第二类型的蚀刻工艺。如本文中所使用的，包含交替堆叠体的结构的“级”限定为结构内的第一材料层和第二材料层的对的相对位置。在形成全部阶梯表面之后，可以例如通过灰化来移除用来形成阶梯表面的掩模材料层。可以使用多个光致抗蚀剂层和/或多个蚀刻工艺来形成阶梯表面。
在阶梯腔中和外围器件区200中的外围器件210之上沉积诸如硅氧化物的电介质材料。可以例如通过化学机械平坦化(CMP)来从第一接触级电介质层71的顶表面上方移除沉积的电介质材料的多余部分。沉积的电介质材料的填充接触区300中的阶梯腔且在外围器件区200中的衬底半导体层10上面的剩余部分构成反向阶梯电介质材料部分65。如本文中所使用的，“反向阶梯”元件是指具有阶梯表面，且其水平截面积作为与其上存在元件的衬底的顶表面的垂直距离的函数而单调增加的元件。如果采用硅氧化物作为电介质材料，则反向阶梯电介质材料部分65的硅氧化物可以或可以不掺杂有诸如B、P和/或F的掺杂剂。反向阶梯电介质材料部分65的顶表面可以与第一接触级电介质层71的顶表面共面。
外围器件210之上的区域和阶梯腔之上的区域可以同时地用相同的电介质材料填充，或在不同工艺步骤中用相同的电介质材料或用不同的电介质材料填充。可以在用电介质材料填充接触区300的阶梯表面之上的腔之前、同时或之后，用电介质材料填充外围器件210之上的腔。尽管采用了其中同时地填充外围器件区200中的腔和接触区300中的阶梯腔的实施例描述了本公开，本文中明确预期其中在不同的工艺步骤中填充外围器件区200中的腔和接触区300中的阶梯腔的实施例。
参考图5，电介质支承柱7P可以可选地穿过反向阶梯电介质材料部分65和/或穿过第一接触级电介质层71和/或穿过交替堆叠体(32，42)形成。在一个实施例中，电介质支承柱7P可以形成在位于器件区100附近的接触区300中。电介质支承柱7P可以例如通过以下方式来形成：形成延伸穿过反向阶梯电介质材料部分65和/或穿过交替堆叠体(32，42)并且至少到达衬底半导体层10的顶表面的开口，并且使用对用来移除牺牲材料层42的蚀刻化学反应有抗性的电介质材料填充开口。
在一个实施例中，电介质支承柱7P可以包含硅氧化物和/或电介质金属氧化物(诸如铝氧化物)。在一个实施例中，电介质材料的与沉积电介质支承柱7P同时地沉积在第一接触级电介质层71之上的部分可以存在于第一接触级电介质层71之上，作为第二接触级电介质层73。电介质支承柱7P和第二接触级电介质层73中的每一个是可选结构。从而，第二接触级电介质层73可以或可以不存在于绝缘帽层70和反向阶梯电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中共同地称为至少一个接触级电介质层(71，73)。在一个实施例中，至少一个接触级电介质层(71，73)可以包含第一和第二接触级电介质层(71，73)两者，并且可选地包含可以后续形成的任意附加的通孔级电介质层。在另一实施例中，至少一个接触级电介质层(71，73)可以仅包含第一接触级电介质层71或第二接触级电介质层73，并且可选地包含可以后续形成的任意附加的通孔级电介质层。可替代地，可以省略第一和第二接触级电介质层(71，73)的形成，并且可以后续形成至少一个通孔级电介质层，即，在形成第一源极接触通孔结构之后。
第二接触级电介质层73和电介质支承柱7P可以形成为整体构造的单个连续结构，即，在其之间不存在任何材料界面。在另一实施例中，可以例如通过化学机械平坦化或凹陷蚀刻来移除与沉积电介质材料与电介质支承柱7P同时地沉积在第一接触级电介质层71之上的部分。在此情况下，第二接触级电介质层73不存在，并且第一接触级电介质层71的顶表面可以物理暴露。
参考图6A和图6B，光致抗蚀剂层(未示出)可以施加在至少一个接触级电介质层(71，73)之上，并且可以光刻法地图案化，以在存储器块之间的区域内形成开口。在一个实施例中，存储器块可以沿着第一水平方向hd1(例如，位线方向)彼此横向地间隔开，并且光致抗蚀剂层中的每个开口沿着第一水平方向hd1的尺寸可以小于存储器堆叠体结构55的相邻簇(cluster)(即，组)沿着第二水平方向hd2(例如，字线方向)的间隔。此外，光致抗蚀剂层中的每个开口沿着第二水平方向hd2(其平行于存储器堆叠体结构55的每个簇的纵向方向)的尺寸可以大于存储器堆叠体结构55的每个簇沿着第一水平方向hd1的范围。
可以通过将光致抗蚀剂层中的开口的图案转印穿过至少一个接触级电介质层(71，73)、反向阶梯电介质材料部分65，以及交替堆叠体(32，42)，来将背侧沟槽79形成在存储器堆叠体结构55的簇的每个相邻对之间。衬底半导体层10的顶表面可以在每个背侧沟槽79的底部处物理暴露。在一个实施例中，每个背侧沟槽79可以沿着第二水平方向hd2延伸，使得存储器堆叠体结构55的簇沿着第一水平方向hd1横向地间隔。存储器堆叠体结构55的每个簇连同交替堆叠体(32，42)围绕簇的部分构成存储器块。每个存储器块由背侧沟槽79相互横向地间隔。
参考图7，可以例如采用蚀刻工艺来将关于绝缘层32的第一材料有选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧沟槽79中。背侧凹陷43形成在移除了牺牲材料层42从的体积中。牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、电介质支承柱7P的材料、反向阶梯电介质材料部分65的材料、衬底半导体层10的半导体材料，以及第一存储器薄膜50的最外层的材料有选择性。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32、电介质支承柱7P，以及反向阶梯电介质材料部分65的材料可以选自硅氧化物和电介质金属氧化物。在另一实施例中，牺牲材料层42可以包含诸如多晶硅的半导体材料，并且绝缘层32、电介质支承柱7P，以及反向阶梯电介质材料部分65的材料可以选自硅氧化物、硅氮化物，以及电介质金属氧化物。在此情况下，可以改变背侧沟槽79的深度，使得背侧沟槽79的最底表面位于栅极电介质层12内，即，避免衬底半导体层10的顶表面的物理暴露。
对第一材料和第一存储器薄膜50的最外层有选择性地移除第二材料的蚀刻工艺可以为采用湿法蚀刻溶液的湿法蚀刻工艺，或可以为其中将蚀刻剂以汽相引入到背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以为其中示例性结构浸没在包含磷酸的湿法蚀刻槽内的湿法蚀刻工艺，磷酸对硅氧化物、硅，以及本领域采用的各种其他材料有选择性地蚀刻硅氮化物。电介质支承柱7P、反向阶梯电介质材料部分65，以及存储器堆叠体结构55提供结构支承，而背侧凹陷43存在于之前由牺牲材料层42占据的体积内。
每个背侧凹陷43可以为横向地延伸的腔，腔的横向尺寸大于腔的垂直范围。换而言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在移除了牺牲材料层42的第二材料体积内。与背侧凹陷43相比，其中形成存储器堆叠体结构55的第一存储器开口在本文中称为前侧凹陷或前侧腔。在一个实施例中，器件区100包括具有在衬底上方(例如，在衬底半导体层10上方)设置的多个器件级的单片三维NAND串的阵列。在此情况下，每个背侧凹陷43可以限定空间，以接收单片三维NAND串的阵列的对应的字线。
多个背侧凹陷43中的每一个可以实质上平行于衬底半导体层10的顶表面延伸。背侧凹陷43可以由下面的绝缘层32的顶表面和上面的绝缘层32的底表面垂直地界定。在一个实施例中，每个背侧凹陷43可以具有通体均匀的高度。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
随后，外延沟道部分11和源极区61的物理暴露的表面部分可以通过将半导体材料热转换和/或等离子体转换为电介质材料而被转换为电介质材料部分。例如，热转换和/或等离子体转换可以用来将每个外延沟道部分11的表面部分转变为电介质间隔体116，并且将每个源极区61的表面部分转变为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以与环面(torus)(即，大致环形形状)拓扑同胚。如本文中所使用的，如果元件的形状可以在不破坏孔或形成新的孔的情况下连续拉伸为环面的形状，则元件与环面拓扑同胚。电介质间隔体116包含含有与外延沟道部分11相同的半导体元素，且附加地包含诸如氧和/或氮的至少一种非金属元素的电介质材料，使得电介质间隔体116的材料为电介质材料。在一个实施例中，电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物、或电介质氮氧化物。同样地，每个牺牲电介质部分616包含含有与源极区61相同的半导体元素，且附加地包含诸如氧和/或氮的至少一种非金属元素的电介质材料，使得牺牲电介质部分616的材料为电介质材料。在一个实施例中，牺牲电介质部分616可以包含源极区61的半导体材料的电介质氧化物、电介质氮化物、或电介质氮氧化物。
可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在)包括电介质材料，其用作要随后在背侧凹陷43中形成的控制栅极的控制栅极电介质。在每个存储器堆叠体结构55内存在至少一个阻挡电介质的情况下，背侧阻挡电介质层是可选的。在存储器堆叠体结构55中不存在阻挡电介质的情况下，存在背侧阻挡电介质层。
参考图8，采用诸如化学气相沉积或原子层沉积的至少一个保形沉积方法来在背侧凹陷43和背侧沟槽79中沉积至少一种导电材料。至少一种导电材料沉积在背侧凹陷43中的部分构成导电层46。至少一种导电材料沉积在背侧沟槽中且在至少一个接触级电介质层(71，73)之上的部分构成连续导电材料层46L。连续导电材料层46L是覆于背侧沟槽79的侧壁和至少一个接触级电介质层(71，73)上的至少一种导电材料的连续层。
至少一种导电材料可以包含导电金属化合物材料，其起到扩散屏障材料和/或粘合增进剂材料的功能。例如，导电金属化合物材料可以包括导电金属氮化物(诸如TiN、TaN，或WN)或导电金属碳化物(诸如TiC、TaC，或WC)。至少一种导电材料还可以包含导电金属填充材料，诸如Cu、W、Al、Co、Ni、Ru、Mo、Pt，或其组合。在一个实施例中，至少一种导电材料可以包含导电金属化合物材料(诸如TiN)和导电金属填充材料(诸如W或Co)的堆叠体。选择沉积的至少一种导电材料的厚度，使得导电层46填充背侧凹陷43的整体，而在形成连续导电材料层46L之后在每个背侧沟槽79中存在背侧腔79’。
参考图9，可以通过蚀刻工艺来回蚀刻连续导电材料层46L，而每个导电层46的主要部分不被蚀刻。在一个实施例中，各向异性或各向同性蚀刻可以用来移除连续导电材料层46L的(多种)材料。例如，采用氢氟酸和硝酸的混合物、硝酸和过氧化氢的混合物、盐酸和过氧化氢的混合物、硫酸、或王水的湿法蚀刻化学过程可以用来各向同性地回蚀刻连续导电材料层46L的(多种)金属材料。通过蚀刻工艺从背侧沟槽79内侧和从至少一个接触级电介质层(71，73)上方移除连续导电材料层46L。导电层46在蚀刻工艺之后保留在背侧凹陷43的体积中。
随后，可以通过各向异性蚀刻来移除牺牲电介质部分616。在移除牺牲电介质部分616之后，衬底半导体层10内的单晶半导体材料部分的顶表面在每个背侧沟槽79的底部处物理暴露。
每个导电层46可以用作多个控制栅极电极和电连接(即，电短接)多个控制栅极电极的字线的组合。每个导电层46内的多个控制栅极电极可以包含位于与包含存储器堆叠体结构55的垂直存储器器件相同级处的控制栅极电极。换而言之，每个导电层46可以为字线，其用作多个垂直存储器器件的公共控制栅极电极。
参考图10，绝缘材料层保形地沉积在背侧沟槽79中和在至少一个接触级电介质层(71，73)之上。绝缘材料层包含绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物，和/或电介质金属氧化物。选择绝缘材料层的厚度，使得在沉积绝缘材料层之后，在每个背侧沟槽79内存在背侧腔79’。
各向异性地蚀刻绝缘材料层，以移除水平部分。绝缘材料层的每个剩余垂直部分构成绝缘间隔体74，绝缘间隔体74横向地围绕相应的背侧腔79’。
参考图11，采用选择性外延工艺来在每个背侧腔79’的底部处形成外延柱结构61’。外延柱结构61’包含半导体材料，其可以为单质半导体材料(诸如硅或锗)、化合物半导体材料(诸如硅锗)，或其组合。在一个实施例中，外延柱结构61’可以包含未掺杂半导体材料或掺杂半导体材料。如本文中所使用的，“未掺杂半导体材料”是指由不将任何掺杂剂气体提供到工艺室中的沉积工艺沉积的半导体材料。未掺杂半导体材料可以是本征的，或可以具有低水平的自掺杂(autodoping)，即，由衬底或工艺室在沉积工艺期间提供的残留掺杂剂导致的掺杂。“掺杂半导体材料”是指具有高水平掺杂的半导体材料，例如，由于以大于1.0×1016/cm3的原子浓度存在的电掺杂剂。
选择性外延工艺采用至少一种反应物气体和至少一种蚀刻剂气体的并流(concurrent flow)或错流(alternate flow)。至少一种反应物气体可以包含例如SiH4、SiH2Cl2、SiHCl3、SiCl4、Si2H6、GeH4、Ge2H6、用于半导体材料的任意其他已知的有机或无机前驱体气体，或其组合。蚀刻剂气体的示例是HCl。半导体表面和电介质表面提供不同的成核速率，并且从而提供由至少一种反应物气体衍生的半导体材料的沉积的不同沉积速率。特别地，半导体表面提供比电介质表面更高的成核速率，并且从而提供更高的沉积速率。半导体材料的蚀刻速率与下面的表面无关。
选择至少一种反应物气体和蚀刻剂气体的流率，使得在半导体表面上沉积速率大于蚀刻速率，而在电介质表面上沉积速率小于蚀刻速率。从而，半导体材料的沉积初始地仅发生在衬底半导体层10的物理暴露的半导体表面上，以形成过程中外延柱结构，而半导体材料不沉积在绝缘间隔体74和至少一个接触级电介质层(71，73)的物理暴露的电介质表面上。一经形成过程中外延柱结构，半导体材料的沉积仅发生在过程中外延柱结构的表面上，而半导体材料不沉积在绝缘间隔体74和至少一个接触级电介质层(71，73)的物理暴露的电介质表面上。
选择性沉积工艺继续进行，直到过程中外延柱结构的高度达到目标高度，从而完成外延基座结构61’的形成。每个外延基座结构61’形成在单晶半导体材料部分的顶表面上并与之外延对准，所述单晶半导体材料部分在背侧沟槽79下面并且存在于衬底半导体层10的上部部分处。每个外延基座结构61’接触相应的绝缘间隔体74的侧壁。外延基座结构61’的顶表面的高度可以高于最底导电层46S的底表面的高度，并且可以高于最底导电层46S的顶表面的高度。层46S可以包括源极侧选择晶体管的选择栅极电极，如下面更详细描述的。可选地，外延基座结构61’的顶表面的高度可以在从底部数第二个导电层46(即，直接位于最底导电层46S上方的导电层46)的顶表面的高度处或上方。如果期望，则外延基座结构61’的顶表面的高度可以高于外延沟道部分11的顶表面的高度。外延沟道部分的顶表面的高度优选地低于堆叠体中最低的控制栅极电极46。换而言之，部分11可以在一个或多个选择栅极电极46S的高度处延伸，但优选地位于控制栅极电极46之下。
外延基座结构61’的半导体组分可以与外延沟道部分11的半导体组分相同或不同。如本文中所使用的，元件的“半导体组分”是指元件的半导体材料的本征组成物的组分，其为元件的组分减去全部电掺杂剂(即，p型掺杂剂和n型掺杂剂)。从而，外延基座结构61’的组分是指外延基座结构61’的全部元素的组分减去外延基座结构61’中的电掺杂剂。
在一个实施例中，外延基座结构61’的半导体组分可以与外延沟道部分11的半导体组分相同。例如，外延基座结构61’和外延沟道部分11的半导体组分可以为100％硅。在另一实施例中，外延基座结构61’的半导体组分可以与外延沟道部分11的半导体组分不同。例如，外延基座结构61’和外延沟道部分11’中的一个可以具有100％硅的半导体组分，并且外延基座结构61’和外延沟道部分11’中的另一个可以具有硅-锗合金的半导体组分。
在一个实施例中，外延基座结构61’的半导体组分可以与衬底半导体层10的半导体组分相同。例如，外延基座结构61’和衬底半导体层10的半导体组分可以为100％硅。在另一实施例中，外延基座结构61’的半导体组分可以与衬底半导体层10的半导体组分不同。例如，外延基座结构61’和衬底半导体层10中的一个可以具有100％硅的半导体组分，并且外延基座结构61’和衬底半导体层10中的另一个可以具有硅-锗合金的半导体组分。
参考图12A和图12B，可以将电掺杂剂(即，p型掺杂剂或n型掺杂剂s)引入到外延基座结构61’中，并且可选地引入到衬底半导体层10在背侧沟槽79下面的部分中。可以通过外延基座结构61’的选择性外延期间的原位(in-situ)掺杂(例如，通过与流通至少一个半导体前驱体气体同时地流通掺杂剂气体)，将电掺杂剂引入到外延基座结构61’中，并且可选地引入到衬底半导体层10的下面的部分中。可替代地，或附加地，可以在形成外延基座结构61’之后，通过离子注入将电掺杂剂引入到外延基座结构61’中，并且可选地引入到衬底半导体层10的下面的部分中。引入到外延基座结构61’中的电掺杂剂的导电类型可以与衬底半导体层10的导电类型相反，并且与漏极区63的导电类型相同。例如，衬底半导体层10可以具有第一导电类型的掺杂，并且漏极区63和引入到外延基座结构61’中的电掺杂剂可以具有与第一导电类型相反的第二导电类型的掺杂。第一导电类型可以为p型且第二导电类型可以为n型，或反之亦然。外延沟道部分11和半导体沟道(601，602)可以是未掺杂的，或可以具有第一导电类型的掺杂。
通过将第二导电类型的电掺杂剂引入到外延基座结构61’以及衬底半导体层10的下面的部分中，来形成源极区61。每个源极区61包含整个连续体积，整个连续体积具有第二导电类型的掺杂，并且与衬底半导体层10具有第一导电类型的掺杂的部分形成p-n结。在形成每个源极区61期间，外延基座结构61’和衬底半导体层10在外延基座结构61’下面的单晶半导体材料部分的表面区域被用第二导电类型的电掺杂剂掺杂，并且成为源极区61，其是具有第二导电类型的掺杂的连续半导体材料部分。在替代实施例中，可以例如通过形成穿过层71和73的开口，来使存储器堆叠体结构55的顶部与外延基座结构61’的顶部同时暴露。在此情况下，可以通过在相同的注入步骤期间将第二导电类型(例如，n型)的掺杂剂离子注入到结构61’和55中，来同时形成源极61和漏极63区。
如图12B中所示，每个源极区61包括位于衬底中(例如，在衬底半导体层10中)的衬底源极部分61A和在衬底源极部分61A上面并与之外延对准的外延基座源极部分61B。衬底源极部分61A具有与衬底半导体层10的剩余部分(即，衬底半导体层10具有第一导电类型的掺杂的部分)相同的半导体组分。特别地，第二导电类型的衬底源极部分61A与第一导电类型的水平沟道部分HC外延对准，水平沟道部分HC是场效应晶体管的沟道的一部分。场效应晶体管(例如，NAND存储器器件)包含漏极区63、在漏极区63下面且与之接触的半导体沟道(601，602)、与半导体沟道(601，602)接触的外延沟道部分11、与外延沟道部分11接触的水平沟道部分HC，以及与水平沟道部分HC接触的源极区61。水平沟道部分HC、外延沟道部分11，以及半导体沟道(601，602)的组合共同地构成场效应晶体管的沟道。每个源极区61外延对准到相邻水平沟道部分HC的单晶结构。此外，每个外延沟道部分11外延对准到相邻水平沟道部分HC。部分HC和11形成含有选择栅极电极46S的源极侧选择晶体管Tr1的沟道。源极区61与衬底半导体层10之间的p-n结可以从衬底源极部分61A与外延基座源极部分61B之间的界面59C垂直地偏移。
在采用离子注入的情况下，在升高的温度下执行退火，以愈合源极区61中的结构损伤，并且通过将电掺杂剂从间隙位点(interstitial site)扩散到替换位点(substitutional site)来激活第二导电类型的电掺杂剂。因为电掺杂剂在退火期间扩散，退火可以改变垂直掺杂分布。
图12C图示了在退火之前和之后的可以用来形成源极区61的各种示例性垂直掺杂分布。特别地，可以实现阶梯状或分级的(graded)第二导电类型(例如，n型)掺杂剂分布。例如，通过在相对低的温度下的外延生长期间的硅外延基座结构61’的原位掺杂，可以实现阶梯状磷掺杂分布。如果生长温度升高，则由于磷在外延生长期间扩散到衬底半导体层10中，可以实现中间分布。如果使用磷或砷离子注入，则注入的磷离子可以更深得扩散到源极区中，以在退火之后实现分级的掺杂剂分布。
在一个实施例中，外延基座结构61’为位于相应的存储器开口中的每个NAND串的底部选择晶体管(例如，Tr1，Tr2)提供更均匀的阈值电压(Vth)分布。图12D图示了缺少外延基座结构61’的现有技术NAND器件的典型电流-电压(Icell-Vg)特性。如该图中所示，位于更接近于源极区61(例如，更接近于沟槽79)的第一底部(源极侧)选择晶体管Tr1具有比位于与源极区61更远(例如，与沟槽79更远)的第二底部选择晶体管Tr2更小的有效栅极长度(Leff)。从而，第一和第二选择晶体管的阈下摆动彼此不同，导致阵列中的NAND串的不均匀性能。
图12E图示了包含外延基座结构61’的本公开的实施例的NAND器件的计算的电流-电压(Icell-Vg)特性。如该图中所示，与图12D相比，电流-电压(Icell-Vg)特性得到改善。栅极长度(Lg)被更好地控制，且对于选择晶体管Tr1和Tr2两者更加均匀。从而，两个选择晶体管的阈下特性和阈值电压期望比现有技术器件中更加均匀(即，彼此更接近)。
再次参考图12B，选择晶体管的阈值电压取决于在与源极区61/沟槽79相邻的区域A中的晶体管的结构，以及在与存储器开口49的底部相邻的区域B中的晶体管的结构。
在不希望受特定理论限制的情况下，据信，当施加栅极到漏极电压(Vg～Vdd)时，在存储器开口49中的外延沟道部分11中的区域C中，并在直接在选择栅极电极46S下面的水平沟道部分HC中形成强反转层。然而，因为选择栅极电极的角部不具有足够的电场以形成强反转层，在与选择栅极电极46S的角部处的绝缘层(即，在绝缘间隔体74和选择晶体管栅极电介质层12下面)相邻(即，在下面)的区域A和B中形成弱反转层。从而，选择晶体管阈值电压由选择栅极电极角部区域A和B限定。
如图12B中所示，在本公开的一个实施例中，第二导电类型(例如，n型)的源极区61(即，部分61B)延伸到区域A中。因此，不存在位于区域A中的选择栅极电极46S的角部处的绝缘间隔体74下面的第二导电类型(例如，p型)的沟道区，并且此区域A不影响选择晶体管的阈值电压。
与之相比，不论选择晶体管是位于与源极区61更近或更远，在存储器开口的底部处的区域B对于全部源极侧选择晶体管(例如，Tr1和Tr2)是相同的。从而，来自源极区61的第二导电类型掺杂剂优选地不扩散到每个选择晶体管的区域B中，以在区域B中留下第一导电类型的沟道。这使得均匀的区域B对于设定全部源极侧选择晶体管的阈值电压是关键因素。因此，外延基座结构提供更加均匀的有效栅极长度且改善NAND器件的底部(即，源极侧)选择晶体管的阈值电压裕度(margin)。
以上特征在区域B中提供了栅极电介质层12与源极区61之间的区域重叠。此外，控制了第二导电类型的掺杂剂的扩散的横向范围，使得源极区61不延伸到其中水平沟道部分HC接触外延沟道部分11的区域B。区域A和区域B的轮廓的组合为共用水平沟道部分HC和源极区61的场效应晶体管提供稳定的阈值电压。
参考图13，在背侧腔49’中沉积至少一种导电材料。至少一种导电材料可以包含导电金属衬垫材料和金属填充材料。例如，导电金属衬垫材料可以包含金属氮化物(诸如TiN、TaN，或WN)，并且金属填充材料可以包含金属(诸如W、Cu、Al、Co、Ru、Mo、Pt，或其合金)。可以从至少一个接触级电介质层(71，73)的顶表面上方移除至少一种导电材料的多余部分。至少一种导电材料的每个剩余部分构成背侧接触通孔结构76，其可以为源极接触通孔结构。
参考图14A和图14B，光致抗蚀剂层(未示出)可以被施加在第一示例性结构的最顶层(其可以为例如至少一个接触级电介质层(71，73))之上，并且被光刻法地图案化，以在器件区100、外围器件区200，以及接触区300中形成各种开口。选择各种开口的位置和形状，以对应于要由接触通孔结构电接触的各种器件的电节点。在一个实施例中，可以采用单个光致抗蚀剂层来图案化对应于要形成的接触通孔腔的全部开口，并且可以通过采用图案化的光致抗蚀剂层作为蚀刻掩模的至少一个各向异性蚀刻工艺来同时地形成全部接触通孔腔。在另一实施例中，多个光致抗蚀剂层可以与多个各向异性蚀刻工艺组合使用，以形成具有光致抗蚀剂层中的开口的不同图案的接触通孔腔的不同组。在相应的各向异性蚀刻工艺之后，可以移除(多个)光致抗蚀剂层，相应的各向异性蚀刻工艺将相应的光致抗蚀剂层中的图案转印穿过下面的电介质材料层并且到相应的导电结构的顶表面。
在说明性示例中，漏极接触通孔腔可以形成在器件区100中的每个存储器堆叠体结构55之上，使得漏极区63的顶表面在每个漏极接触通孔腔的底部处物理暴露。可以将字线接触通孔腔形成到交替堆叠体(32，46)的阶梯表面，使得导电层46的顶表面在接触区300中的每个字线接触通孔腔的底部处物理暴露。可以将器件接触通孔腔形成到外围器件210的每个电节点，以由外围器件区中的接触通孔结构接触。
各种通孔腔可以填充有至少一种导电材料，其可以为导电金属衬垫材料(诸如TiN、TaN，或WN)和金属填充材料(诸如W、Cu，或Al)的组合。可以通过平坦化工艺从至少一个接触级电介质层(71，73)上方移除至少一种导电材料的多余部分，平坦化工艺可以包含例如化学机械平坦化(CMP)和/或凹陷蚀刻。漏极接触通孔结构88可以形成在相应的漏极区63上。字线接触通孔结构84可以形成在相应的导电层46上。外围器件接触通孔结构8P可以形成在外围器件210的相应的节点上。附加的金属互连结构(未示出)和层间电介质材料层(未示出)可以形成在第一示例性结构之上，以提供各种接触通孔结构之间的电布线。
第一示例性结构可以包含三维存储器器件。三维存储器器件可以包含绝缘层32和导电层46并且位于衬底10之上的交替堆叠体，以及延伸穿过交替堆叠体(32，46)的存储器堆叠体结构55。三维存储器器件包含源极区61，源极区61包括位于衬底中的衬底源极部分61A，以及在衬底(例如，在衬底半导体层10中)源极部分61A的上面且与之外延对准的外延基座源极部分61B。
背侧沟槽延伸穿过交替堆叠体(32，46)。绝缘间隔体74位于背侧沟槽中，并且接触外延基座源极部分61B的侧壁表面。绝缘间隔体74的底表面接触衬底源极部分61A的顶表面，并且部分61A在间隔体74之下延伸，以与选择栅极电极46S的底部重叠。然而，部分61A不延伸到选择栅极电极46S与存储器堆叠体结构55相邻的角部，使得第一导电类型的沟道位于选择栅极电极46S与层116相邻的角部之下。外延基座源极部分61B与衬底源极部分61A之间的水平界面59C可以与绝缘间隔体74的底表面共面。在一个实施例中，外延基座源极部分61B与衬底源极部分61A之间的水平界面59C可以位于在衬底的包含衬底半导体层10的最顶表面处或之下的平面内。
在一个实施例中，外延基座源极部分61B可以具有与衬底源极部分61A的半导体组分相同或不同的半导体组分。背侧接触通孔结构76可以由绝缘间隔体74横向地围绕，并且可以接触源极区61。在一个实施例中，背侧接触通孔结构76可以包括金属衬垫，其接触外延基座源极部分61B的顶表面。在一个实施例中，外延基座源极部分61B的顶表面可以位于包含交替堆叠体(32，46)内的最底导电层46S(例如，选择栅极电极)的底表面的水平平面上方。在另一实施例中，外延基座源极部分61B的顶表面可以定位为与包含最底导电层46S(例如，选择栅极电极)的底表面的水平平面平齐或在其下方。
外延沟道部分11可以接触衬底10。每个外延沟道部分11可以在相应的存储器堆叠体结构55的下面。在一个实施例中，外延沟道部分11可以具有与外延基座源极部分61B相同的半导体组分但不同的导电类型。在另一实施例中，外延沟道部分11可以具有与外延基座源极部分61B不同的半导体组分。p-n结位于源极区61与衬底内(例如，在衬底半导体层10中)的掺杂半导体沟道部分HC之间。p-n结可以从衬底源极部分61A与外延基座源极部分61B之间的界面在空间上(即，垂直地和/或水平地)偏移。
参考图15A和图15B，可以从图6A和图6B的过程中示例性结构衍生第二示例性结构。图15A和图15B图示了在通过穿过交替堆叠体(32，42)形成存储器开口49和背侧沟槽79而形成绝缘帽层70之后的第二实施例的结构。在第二实施例中，与外延沟道结构同时，且在形成栅极电极46，46S和绝缘间隔体74之前形成外延基座结构。在第二实施例中，可以采用相同的光刻图案化工艺和各向异性蚀刻来同时地形成存储器开口49和背侧沟槽79。存储器开口49和背侧沟槽79两者可以都凹陷到衬底半导体层10中。在此情况下，背侧沟槽79和存储器开口49可以在相同的各向异性蚀刻工艺期间形成。衬底半导体层10中的单晶半导体材料部分的顶表面在每个背侧沟槽79的底部处物理暴露。在另一实施例中，可以在不同的工艺步骤中形成存储器开口49和背侧沟槽79，不同的工艺步骤各自采用光刻图案化步骤和各向异性蚀刻的组合。在此情况下，可以在形成存储器开口49之前或之后执行背侧沟槽79的形成。
参考图16，可以执行选择性外延工艺，以在相同的生长步骤中形成外延沟道部分11和外延柱结构161。如果存储器开口具有比背侧沟槽79更窄的宽度，则外延沟道部分11可以高于外延柱结构161。每个外延沟道部分11形成在存储器开口49的底部处。存储器腔49’存在于每个外延沟道部分11的上方。每个外延基座结构161形成在背侧沟槽79的底部处。背侧腔179存在于每个外延基座结构161的上方。每个外延基座结构161具有与外延沟道部分11相同的组分。
用来形成外延沟道部分11和外延柱结构161的选择性外延工艺可以与用来形成第一实施例的外延沟道部分11的选择性外延工艺相同。从而，外延沟道部分11和外延基座结构161的组分可以与第一实施例的外延沟道部分11的组分相同。从而，形成的外延沟道部分11和外延基座结构161可以是未掺杂的，或可以具有轻度第一导电类型的掺杂(例如，约1.0×1016/cm3～1.0×1017/cm3的掺杂剂浓度，虽然也可以采用更高或更低的浓度)。可以对选择性外延工艺的持续时间进行选择，使得外延沟道部分11的最顶表面形成在绝缘层32的一水平处，所述水平直接位于要用源极侧选择栅极电极的替换的最顶牺牲材料层上，且位于要用控制栅极电极替换的牺牲材料层之下。外延基座结构161和外延沟道部分11中的每一个可以形成在衬底半导体层10内的作为衬底的最顶部分的单晶半导体材料部分的顶表面处且与之外延对准。
参考图17，执行图2C-2H的工艺步骤，以在每个存储器腔49’内形成存储器堆叠体结构55。每个存储器堆叠体结构55形成在相应的外延沟道部分11之上。在形成存储器堆叠体结构55的同时，虚设沟槽填充结构155并行地(collaterally)形成在每个背侧腔179内。虚设沟槽填充结构155内的每个部件包括与一个存储器堆叠体结构55内相应的对应部件相同的材料。例如，每个虚设沟槽填充结构155可以包含虚设存储器薄膜150、第一虚设半导体沟道611，以及第二虚设半导体沟道612，虚设存储器薄膜150具有与存储器堆叠体结构55中的存储器薄膜50相同的组分和厚度，第一虚设半导体沟道611具有与存储器堆叠体结构55中的第一半导体沟道601相同的组分和厚度，并且第二虚设半导体沟道612具有与存储器堆叠体结构55中的第二半导体沟道602相同的组分和厚度。此外，每个背侧沟槽内的虚设电介质芯162可以具有与存储器开口中的电介质芯62相同的组分，并且在虚设电介质芯162上面的每个虚设漏极区163可以具有与存储器开口中的漏极区63相同的组分。
参考图18，可以执行图4和图5的工艺步骤，以形成反向阶梯电介质材料部分65、至少一个接触级电介质层(71，73)，以及电介质支承柱7P。
参考图19，可以例如通过以下方式在每个虚设沟槽填充结构155上方形成开口：将光致抗蚀剂层施加在第二示例性结构之上，图案化光致抗蚀剂层以形成在虚设沟槽填充结构155上面的开口，以及各向异性地蚀刻至少一个接触级电介质层(71，73)在虚设沟槽填充结构155上面的部分。随后，可以通过对外延基座结构161有选择性的蚀刻工艺(其可以包含至少一个各向异性蚀刻工艺和/或至少一个各向同性蚀刻工艺)的组合来将虚设沟槽填充结构155移除。光致抗蚀剂层可以在一个蚀刻工艺中期间被并行地移除，或可以在将虚设沟槽填充结构155的顶表面物理暴露的各向异性蚀刻之后被移除。背侧腔179形成在每个背侧沟槽内。每个外延基座结构161的顶表面在每个背侧沟槽179的底部处物理暴露。
随后，外延基座结构161的顶表面可以凹陷到包含最底牺牲材料层42S的底表面的水平平面的下方。外延基座结构161的顶表面的凹陷可以通过各向同性蚀刻或各向异性蚀刻执行。
参考图20，可以执行图7至图10的工艺步骤，以用栅极电极46，46S替换层42，42S，并且在每个背侧沟槽79内形成绝缘间隔体74。每个绝缘间隔体74的最底表面形成在背侧沟槽79内的外延基座结构161的顶表面上。
参考图21，通过离子注入将第二导电类型的掺杂剂注入到每个外延基座结构161中，并可选地注入到衬底半导体层10的下面的单晶半导体材料部分中。在每个背侧沟槽79’之下，通过用所注入的第二导电类型的电掺杂剂来掺杂外延基座结构161和在外延基座结构161下面的(衬底半导体层10的)单晶半导体材料部分的表面区域，从而形成源极区61。
参考图22A和图22B，执行图13、图14A，以及图14B的工艺步骤，以形成背侧接触通孔结构76，背侧接触通孔结构76包括金属衬垫/屏障(例如，TiN或WN)层76A和金属填充(例如，钨)层76B，以及各种附加接触通孔结构(88，84，8P)。
每个源极区61包括位于衬底中(例如，在衬底半导体层10中)的衬底源极部分61A，以及在衬底源极部分61A的上面且与之外延对准的外延基座源极部分61B。衬底源极部分61A具有与衬底半导体层10的其余部分(即，衬底半导体层10具有第一导电类型的掺杂(例如，用硼掺杂的p型单晶硅)的部分)相同的半导体组分但相反的导电类型(例如，用磷或砷掺杂的n型单晶硅)。特别地，衬底源极部分61A与水平沟道部分HC外延对准，水平沟道部分HC是场效应晶体管的沟道的一部分，场效应晶体管的沟道包含漏极区63、在漏极区63下面且与之接触的半导体沟道(601，602)、与半导体沟道(601，602)接触的外延沟道部分11、与外延沟道部分11接触的水平沟道部分HC，以及与水平沟道部分HC接触的源极区61。水平沟道部分HC、外延沟道部分11，以及半导体沟道(601，602)共同地构成场效应晶体管的沟道。每个源极区61外延对准到相邻的水平沟道部分HC的单晶结构。此外，每个外延沟道部分11外延对准到相邻的水平沟道部分HC。源极区61与衬底半导体层10之间的p-n结59E可以从衬底源极部分61A与外延基座源极部分61B之间的界面59C垂直地偏移。
第二示例性结构可以包含三维存储器器件。三维存储器器件可以包含绝缘层32和导电层46且位于衬底10之上的交替堆叠体，以及延伸穿过交替堆叠体(32，46)的存储器堆叠体结构55。三维存储器器件包含源极区61，源极区61包括位于衬底中的衬底源极部分61A，以及在衬底源极部分61A上面其与之外延对准的外延基座源极部分61B。
背侧沟槽延伸穿过交替堆叠体(32，46)。绝缘间隔体74位于背侧沟槽中，并且接触外延基座源极部分61B的侧壁表面。绝缘间隔体74的底表面接触衬底源极部分61A的表面。外延基座源极部分61B与衬底源极部分61A之间的水平界面59C可以与绝缘间隔体74的底表面共面。在一个实施例中，外延基座源极部分61B与衬底源极部分61A之间的水平界面可以位于在包含衬底半导体层10的衬底的最顶表面之下的平面内。
在一个实施例中，外延基座源极部分61B可以具有与衬底源极部分61A的半导体组分相同或不同的半导体组分。背侧接触通孔结构76可以由绝缘间隔体74横向地围绕，并且可以接触源极区61。在一个实施例中，背侧接触通孔结构76可以包括金属衬垫，金属衬垫接触外延基座源极部分61B的顶表面。在一个实施例中，外延基座源极部分61B的顶表面可以位于包含交替堆叠体(32，46)内的最底导电层46S(例如，源极侧选择栅极电极)的底表面的水平平面之下。
外延沟道部分11可以接触衬底10。每个外延沟道部分11可以在相应的存储器堆叠体结构55的下面。在一个实施例中，外延沟道部分11可以具有与外延基座源极部分61B(例如，n型单晶硅)相同的半导体组分(例如，p型或本征单晶硅)但相反的导电类型。在一个实施例中，外延沟道部分11可以具有与外延基座源极部分61B不同的半导体组分。p-n结位于源极区61与衬底内(例如，在衬底半导体层10内)的掺杂半导体沟道部分HC之间。p-n结可以从衬底源极部分61A与外延基座源极部分61B之间的界面在空间上偏移。
在一个实施例中，第一示例性结构或第二示例性结构中的器件可以包含位于器件区100中的垂直NAND器件，并且堆叠体(32，46)中的导电层46，46S中的至少一个可以包括或可以分别电连接到NAND器件的字线和源极侧选择栅极电极。漏极侧选择栅极电极可以位于堆叠体的顶部处。器件区100可以包含多个半导体沟道(601，602)。多个半导体沟道(601，602)中的每一个的至少一个端部部分实质上垂直于半导体衬底的顶表面延伸。器件区100还包含位于每个存储器层50内的多个电荷储存区。每个电荷储存区位于多个半导体沟道(601，602)中的相应的一个附近。器件区100还包含具有条形的多个控制栅极电极，条形实质上平行于衬底的(例如，衬底半导体层10的)顶表面延伸。多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。堆叠体(32，46)中的多个导电层46可以与多个控制栅极电极电接触或可以包括多个控制栅极电极，并且从器件区100延伸到包含多个导电接触通孔结构的接触区300。
在第一示例性结构或第二示例性结构包含三维NAND器件的情况下，交替的多个字线46和绝缘层32的堆叠体(32，46)可以位于半导体衬底之上。字线46和绝缘层32中的每一个位于与半导体衬底的顶表面垂直地间隔开不同距离的不同级。存储器堆叠体结构55的阵列嵌入堆叠体(32，46)内。每个存储器堆叠体结构55包括半导体沟道(601，602)和位于半导体沟道(601，602)附近的至少一个电荷储存区。半导体沟道(601，602)的至少一个端部部分实质上垂直于半导体衬底的顶表面延伸穿过堆叠体(32，46)。
尽管前述涉及特定优选的实施例，应当理解，本公开不限于此。本领域普通技术人员将明白，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中图示了采用特定结构和/或配置的实施例的情况下，应当理解，本公开可以用功能上等同的任意其他兼容结构和/或配置来实践，前提是这样的替换未被明确禁止或对于本领域普通技术人员已知为不可能。本文中所引用的全部出版物、专利申请和专利通过引用以其整体整合于本文。

Claims (12)

1.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，并且位于衬底之上；
存储器堆叠体结构，所述存储器堆叠体结构延伸穿过所述交替堆叠体；以及
源极区，所述源极区包括位于所述衬底中的衬底源极部分，以及与所述衬底源极部分的顶表面直接接触且与所述衬底源极部分外延对准的外延基座源极部分；以及
源极接触通孔结构，所述源极接触通孔结构直接接触所述外延基座源极部分的顶表面，其中所述外延基座源极部分的侧壁与所述源极接触通孔结构的侧壁垂直重合。
2.根据权利要求1所述的三维存储器器件，还包括：
背侧沟槽，所述背侧沟槽延伸穿过所述交替堆叠体；以及
绝缘间隔体，所述绝缘间隔体位于所述背侧沟槽中并且直接接触所述外延基座源极部分的侧壁，
其中所述源极接触通孔结构被所述绝缘间隔体横向地围绕。
3.根据权利要求2所述的三维存储器器件，其中所述绝缘间隔体的底表面直接接触所述衬底源极部分的表面。
4.根据权利要求2所述的三维存储器器件，其中所述外延基座源极部分与所述衬底源极部分之间的水平界面和所述绝缘间隔体的底表面共面。
5.根据权利要求2所述的三维存储器器件，其中所述外延基座源极部分包括单晶硅，并且所述衬底包括含有所述衬底源极部分的单晶硅晶片或单晶硅层。
6.根据权利要求2所述的三维存储器器件，其中：
所述源极区与所述衬底内的掺杂半导体沟道部分之间的p-n结从所述衬底源极部分与所述外延基座源极部分之间的界面在空间上偏移；
所述绝缘间隔体的底表面接触所述衬底源极部分的顶表面；
在沿着垂直于所述衬底的顶表面的方向的视图中，所述衬底源极部分在所述绝缘间隔体的下面延伸，以在一区域中与所述交替堆叠体中的源极侧选择栅极电极的底部重叠；并且
所述衬底源极部分不延伸到所述源极侧选择栅极电极的与所述存储器堆叠体结构相邻的角部。
7.根据权利要求1所述的三维存储器器件，其中所述外延基座源极部分的顶表面位于所述交替堆叠体中的源极侧选择栅极电极的上方或下方。
8.根据权利要求1所述的三维存储器器件，还包括外延沟道部分，所述外延沟道部分接触所述衬底，且在对应的存储器堆叠体结构下面，且具有与所述外延基座源极部分相同的半导体组分。
9.根据权利要求1所述的三维存储器器件，其中所述存储器堆叠体结构中的每一个从内侧到外侧包括：
半导体沟道；
隧穿电介质层，所述隧穿电介质层横向地围绕所述半导体沟道；以及
电荷储存区，所述电荷储存区横向地围绕所述隧穿电介质层。
10.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括形成在器件区中的垂直NAND器件；
所述器件区包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；
多个电荷储存区，每个电荷储存区位于与所述多个半导体沟道中的对应的一个附近；以及
多个控制栅极电极，所述多个控制栅极电极实现为所述导电层的部分，具有实质上平行于所述衬底的顶表面延伸的相应的条形；
所述多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极；并且
所述堆叠体中的所述导电层从所述器件区延伸到接触区，所述接触区包含多个导电通孔连接；并且
所述衬底包括硅衬底，所述硅衬底含有所述NAND器件的驱动电路。
11.如权利要求2所述的三维存储器器件，其中所述绝缘间隔体与所述源极接触通孔结构的侧壁直接接触。
12.如权利要求2所述的三维存储器器件，其中所述绝缘间隔体沿着垂直方向具有均匀的厚度。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US10084081B2 (en) 2017-01-23 2018-09-25 International Business Machines Corporation Vertical transistor with enhanced drive current
KR102313920B1 (ko) 2017-07-31 2021-10-19 삼성전자주식회사 수직형 반도체 소자
CN107591409B (zh) * 2017-08-24 2019-01-18 长江存储科技有限责任公司 一种3d nand闪存中沟道结构的制作方法
CN107731844B (zh) * 2017-08-30 2020-02-14 长江存储科技有限责任公司 3d存储器的蚀刻方法
KR102442214B1 (ko) * 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107818984B (zh) * 2017-11-01 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
JP2019161042A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体装置
KR102592882B1 (ko) 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP7058346B2 (ja) 2018-04-19 2022-04-21 長江存儲科技有限責任公司 メモリデバイスおよびその形成方法
KR102600999B1 (ko) 2018-04-20 2023-11-13 삼성전자주식회사 수직형 메모리 장치
CN108666318B (zh) * 2018-05-21 2019-06-07 长江存储科技有限责任公司 形成三维存储器的下部半导体图案的方法以及三维存储器
CN109075167B (zh) * 2018-05-24 2020-08-25 长江存储科技有限责任公司 用于修复衬底晶格以及选择性外延处理的方法
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
KR102618494B1 (ko) * 2018-06-15 2023-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10566251B2 (en) 2018-07-17 2020-02-18 International Business Machines Corporation Techniques for forming vertical transport FET
CN109244075B (zh) * 2018-09-04 2021-10-12 长江存储科技有限责任公司 3d存储器件的制造方法
US10622367B1 (en) * 2018-09-26 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including three-dimensional bit line discharge transistors and method of making the same
US10825828B2 (en) * 2018-10-11 2020-11-03 Micron Technology, Inc. Semiconductor devices and systems with channel openings or pillars extending through a tier stack, and methods of formation
KR102675751B1 (ko) 2019-01-08 2024-06-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 장치 및 이의 제조 방법
CN109698203B (zh) * 2019-01-08 2021-10-19 长江存储科技有限责任公司 一种三维存储器及其制备方法
US10840260B2 (en) * 2019-01-18 2020-11-17 Sandisk Technologies Llc Through-array conductive via structures for a three-dimensional memory device and methods of making the same
US11127655B2 (en) * 2019-03-07 2021-09-21 Sandisk Technologies Llc Memory die containing through-memory-level via structure and methods for making the same
JP2020155485A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10804291B1 (en) * 2019-05-09 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device using epitaxial semiconductor channels and a buried source line and method of making the same
US10930658B2 (en) 2019-06-24 2021-02-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR102644013B1 (ko) * 2019-06-27 2024-03-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 신규 3d nand 메모리 디바이스 및 그 형성 방법
JP2021044358A (ja) 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置及び半導体装置の製造方法
US11152388B2 (en) 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11069707B2 (en) * 2019-10-29 2021-07-20 Sandisk Technologies Llc Variable die size memory device and methods of manufacturing the same
CN111066146A (zh) 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
US11335694B2 (en) 2019-12-03 2022-05-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN111211047B (zh) * 2020-01-14 2022-11-01 长江存储科技有限责任公司 半导体结构及其制备方法
US11183456B2 (en) * 2020-01-15 2021-11-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
CN111211128B (zh) * 2020-01-15 2023-12-01 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113380765B (zh) * 2020-01-21 2024-04-23 长江存储科技有限责任公司 三维存储器件的互连结构
JP2021145053A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
WO2021191951A1 (ja) * 2020-03-23 2021-09-30 キオクシア株式会社 半導体記憶装置
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
DE102021102235A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis mit rückseitiger durchkontaktierung
US11404436B2 (en) * 2020-06-03 2022-08-02 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN111785731A (zh) * 2020-06-18 2020-10-16 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
CN113838863B (zh) * 2020-07-09 2023-09-05 长江存储科技有限责任公司 三维存储器的制作方法及三维存储器
WO2022016479A1 (en) * 2020-07-24 2022-01-27 Yangtze Memory Technologies Co., Ltd. Two-step l-shaped selective epitaxial growth
JP2023526476A (ja) * 2020-07-31 2023-06-21 長江存儲科技有限責任公司 コンタクト構造体を形成するための方法およびその半導体デバイス
US11361816B2 (en) 2020-08-18 2022-06-14 Sandisk Technologies Llc Memory block with separately driven source regions to improve performance
US11545430B2 (en) * 2020-08-28 2023-01-03 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
CN112437982B (zh) * 2020-10-19 2023-06-13 长江存储科技有限责任公司 三维半导体器件及其制造方法
CN113454781B (zh) * 2021-05-28 2024-05-28 长江存储科技有限责任公司 三维存储器件及其形成方法
CN116507110A (zh) * 2022-01-17 2023-07-28 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
US20230413569A1 (en) * 2022-05-18 2023-12-21 Applied Materials, Inc. Epitaxial silicon channel growth

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
CN102194826A (zh) * 2010-03-03 2011-09-21 三星电子株式会社 三维半导体存储装置及其形成方法
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN104241294A (zh) * 2014-09-16 2014-12-24 华中科技大学 一种非易失性三维半导体存储器及其制备方法
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
WO2015105709A1 (en) * 2014-01-08 2015-07-16 Sandisk 3D Llc Trench multilevel contact to a 3d memory array and method of making thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
CN101620991B (zh) * 2008-07-02 2011-08-17 中芯国际集成电路制造(上海)有限公司 Tft快闪存储单元的原子层沉积外延硅生长
KR101543331B1 (ko) * 2009-07-06 2015-08-10 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8928061B2 (en) * 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
KR101857681B1 (ko) * 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR102054226B1 (ko) * 2013-03-14 2019-12-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9893076B2 (en) * 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
CN102194826A (zh) * 2010-03-03 2011-09-21 三星电子株式会社 三维半导体存储装置及其形成方法
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
WO2015105709A1 (en) * 2014-01-08 2015-07-16 Sandisk 3D Llc Trench multilevel contact to a 3d memory array and method of making thereof
CN104241294A (zh) * 2014-09-16 2014-12-24 华中科技大学 一种非易失性三维半导体存储器及其制备方法

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