CN111211047B - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制备方法，包括如下步骤：形成结构层，包括第一区域及第二区域；结构层内形成有沟道通孔，第一区域内沟道通孔的密度大于第二区域内沟道通孔的密度；于结构层内形成栅极间隙，包括第一沟槽、第二沟槽及第三沟槽；第一沟槽位于第一区域内，第三沟槽位于第二区域内，第二沟槽位于第一区域与第二区域的交界处，第二沟槽的深度小于第一沟槽的深度及第三沟槽的深度。本发明的半导体结构中，栅极间隙位于沟道通孔密度不同的第一区域及第二区域的交界处的第二沟槽深度小于位于第一区域及第二区域的第一沟槽及第三沟槽的深度，可以避免栅极间隙向沟道通孔延伸，从而避免在对栅极间隙填充后造成漏电。
Description
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在现有技术中，随着工艺的发展，3D NAND(三维存储器)中的叠层结构的牺牲层及栅间介质层层数越来越多，对于包括层数较多的所述叠层结构的三维存储而言，由于在所述叠层结构的核心区域(Core区域)及台阶区域形成的沟道通孔的密度不同(譬如，所述核心区域为9排沟道通孔的排列方式，所述沟道通孔的密度较大，而所述台阶区域为3排沟道通孔的排列方式，所述沟道通孔的密度较小)，这会导致在核心区域及台阶区域的交界处(即所述沟槽通孔的密度不同的两个区域的交界处)存在局部应力差；又所述叠层结构中的所述牺牲层一般为氮化硅层，所述栅间介质层一般为氧化硅层，所述氮化硅层中的Si-N键的键能低于Si-O键的键能，在所述核心区域与所述台阶区域交界处的所述氮化硅层中的Si-N键长被拉更长，键长被拉长的Si-N键更容易在采用干法刻蚀工艺形成栅极间隙时被刻蚀机台上电极产生并加速的正离子打断并反应，从而在所述核心区域与所述台阶区域交界处造成损伤而形成栅极间隙向所述沟道通孔方向的凸起(即所述核心区域与所述台阶区域交界处的所述栅极间隙向所述沟道通孔方向延伸)；随着栅极间隙深度的增加，所述核心区域与所述台阶区域交界处的所述损伤越明显，甚至会使得栅极间隙延伸至沟道通孔内；又沟道通孔内形成有功能侧壁及沟道层，若栅极间隙延伸至沟道通孔内，在栅极间隙内填充形成共源线后很容易造成漏电的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
形成结构层，所述结构层包括第一区域及第二区域；所述结构层内形成有沟道通孔，所述沟道通孔位于所述第一区域及所述第二区域内，且所述第一区域内所述沟道通孔的密度大于所述第二区域内所述沟道通孔的密度；及
于所述结构层内形成栅极间隙，所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域内，所述第三沟槽位于所述第二区域内，所述第二沟槽位于所述第一区域与所述第二区域的交界处，一端与所述第一沟槽相连接，另一端与所述第三沟槽相连接，所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。
上述实施例中形成的半导体结构中，所述栅极间隙位于所述沟道通孔密度不同的所述第一区域及所述第二区域的交界处的所述第二沟槽深度小于位于所述第一区域及所述第二区域的所述第一沟槽及所述第三沟槽的深度，所述第一区域及所述第二区域的交界处没有深度较大的沟槽，可以避免由于所述第一区域与所述第二区域的交界处存在应力差而导致的所述栅极间隙向所述沟道通孔延伸，从而避免在对栅极间隙填充后造成漏电。
可选地，形成所述结构层包括如下步骤：
形成包括依次交替叠置的牺牲层及栅间介质层的叠层结构，所述叠层结构包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为所述第一区域，所述台阶区域为所述第二区域；
于所述叠层结构内形成所述沟道通孔，所述沟道通孔沿厚度方向贯穿所述叠层结构；及
于所述叠层结构的上表面形成覆盖介质层。
可选地，于所述叠层结构的上表面形成所述覆盖介质层之前还包括如下步骤：
于所述沟道通孔内形成功能侧壁；及
于所述功能侧壁的表面形成沟道层。
可选地，所述牺牲层包括氮化硅层，所述栅间介质层包括氧化硅层。
可选地，于所述叠层结构内形成所述栅极间隙包括如下步骤：
于所述第一区域内形成所述第一沟槽，并于所述第二区域内形成所述第三沟槽；所述第一沟槽及所述第三沟槽均沿厚度方向贯穿所述覆盖介质层及所述叠层结构；及
于所述结构层内形成第二沟槽，所述第二沟槽沿厚度方向贯穿所述覆盖介质层以暴露出所述叠层结构。
可选地，形成所述栅极间隙之后还包括于所述栅极间隙内形成共源线的步骤。
可选地，于所述栅极间隙内形成所述共源线之前还包括于所述栅极间隙的侧壁形成绝缘隔离层的步骤。
可选地，于所述栅极间隙的侧壁形成所述绝缘隔离层之前还包括如下步骤：
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；及
于所述牺牲间隙内形成栅极层。
可选地，于所述结构层内形成所述第二沟槽之前还包括如下步骤：
基于所述第一沟槽及所述第三沟槽去除所述牺牲层，以形成牺牲间隙；
于所述牺牲间隙内形成栅极层；及
于所述第一沟槽及所述第三沟槽内形成第一导电层。
可选地，形成所述第二沟槽之后还包括于所述第二沟槽内形成第二导电层的步骤，所述第二导电层与位于所述第一沟槽及所述第三沟槽内的所述第一导电层均相连接，以形成共源线。
可选地，于所述第一沟槽及所述第三沟槽内形成所述第一导电层之前包括于所述第一沟槽的侧壁及所述第三沟槽的侧壁形成第一绝缘隔离层的步骤；于所述第二沟槽内形成所述第二导电层之前还包括于所述第二沟槽的侧壁形成第二绝缘隔离层的步骤。
本发明还提供一种半导体结构，所述半导体结构包括：
结构层，所述结构层包括第一区域及第二区域；
沟道通孔，位于所述第一区域及所述第二区域内，且所述第一区域内所述沟道通孔的密度大于所述第二区域内所述沟道通孔的密度；及
栅极间隙，位于所述结构层内；所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽，所述第一沟槽位于所述第一区域内，所述第三沟槽位于所述第二区域内，所述第二沟槽位于所述第一区域与所述第二区域的交界处，一端与所述第一沟槽相连接，另一端与所述第三沟槽相连接，所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。
上述实施例中的半导体结构中，所述栅极间隙位于所述沟道通孔密度不同的所述第一区域及所述第二区域的交界处的所述第二沟槽深度小于位于所述第一区域及所述第二区域的所述第一沟槽及所述第三沟槽的深度，所述第一区域及所述第二区域的交界处没有深度较大的沟槽，可以避免由于所述第一区域与所述第二区域的交界处存在应力差而导致的所述栅极间隙向所述沟道通孔延伸，从而避免在对栅极间隙填充后造成漏电。
可选地，所述半导体结构还包括：
功能侧壁，位于所述沟道通孔内；及
沟道层，位于所述功能侧壁的表面。
可选地，所述半导体结构还包括共源线，所述共源线位于所述栅极间隙内。
可选地，所述半导体结构还包括绝缘隔离层，所述绝缘隔离层位于所述栅极间隙的侧壁，且位于所述共源线与所述结构层之间。
可选地，所述结构层包括：
叠层结构，所述叠层结构包括依次交替叠置的牺牲层及栅间介质层，所述叠层结构包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为所述第一区域，所述台阶区域为所述第二区域；所述沟道通孔位于所述叠层结构内，且沿厚度方向贯穿所述叠层结构；及
覆盖介质层，位于所述叠层结构的上表面；
所述第一沟槽及所述第三沟槽均沿厚度方向贯穿所述覆盖介质层及所述叠层结构；所述第二沟槽沿厚度方向贯穿所述覆盖介质层以暴露出所述叠层结构。
可选地，所述牺牲层包括氮化硅层，所述栅间介质层包括氧化硅层。
可选地，所述结构层包括：
叠层结构，所述叠层结构包括依次交替叠置的栅极层及栅间介质层，所述叠层结构包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为所述第一区域，所述台阶区域为所述第二区域；所述沟道通孔位于所述叠层结构内，且沿厚度方向贯穿所述叠层结构；及
覆盖介质层，位于所述叠层结构的上表面；
所述第一沟槽及所述第三沟槽均沿厚度方向贯穿所述覆盖介质层及所述叠层结构；所述第二沟槽沿厚度方向贯穿所述覆盖介质层以暴露出所述叠层结构。
附图说明
图1显示为本发明实施例一中提供的半导体结构的制备方法的流程图。
图2显示为本发明实施例一中提供的半导体结构的制备方法中形成结构层中的叠层结构后所得结构的截面结构示意图。
图3显示为本发明实施例一中提供的半导体结构的制备方法中于叠层结构中形成沟道通孔后所得结构的俯视结构示意图。
图4显示为沿图3中AA方向的截面结构示意图。
图5显示为本发明实施例一种提供的半导体结构的制备方法中形成功能侧壁及沟道层后所得结构的俯视结构示意图。
图6显示为沿图5中AA方向的截面结构示意图。
图7显示为本发明实施例一中提供的半导体结构的制备方法中形成覆盖介质层后所得结构的截面结构示意图。
图8显示为本发明实施例一种提供的半导体结构的制备方法中形成第一沟槽及第三沟槽后所得结构的俯视结构示意图。
图9显示为本发明实施例一种提供的半导体结构的制备方法中形成第二沟槽后所得结构的俯视结构示意图。
图10显示为沿图9中AA方向的截面结构示意图。
图11显示为沿图9中BB方向的截面结构示意图。
图12显示为本发明实施例一种提供的半导体结构的制备方法中形成共源线后所得结构的俯视结构示意图；其中，图12亦为本发明实施例二中提供的一种半导体结构的俯视结构示意图。
图13显示为沿图12中AA方向的截面结构示意图。
图14显示为沿图12中BB方向的截面结构示意图。
图15显示为沿图12中CC方向的截面结构示意图。
图16显示为本发明实施例一中提供的半导体结构的制备方法中去除牺牲层以形成牺牲间隙后所得结构的截面结构示意图。
图17显示为本发明实施例一中提供的半导体结构的制备方法中形成栅极层后所得结构的截面结构示意图。
图18显示为本发明实施例一种提供的半导体结构的制备方法中形成绝缘隔离层及共源线后所得结构的俯视结构示意图；其中，图18亦为本发明实施例二中提供的一种半导体结构的俯视结构示意图。
图19显示为沿图18中AA方向的截面结构示意图。
图20显示为沿图18中BB方向的截面结构示意图。
元件标号说明
10、17 结构层
101、102 叠层结构
1011 牺牲层
1012 栅间介质层
1013 牺牲间隙
1021 栅极层
103 覆盖介质层
104 第一区域
105 第二区域
11 沟道通孔
12 功能侧壁
13 沟道层
14 栅极间隙
141 第一沟槽
142 第二沟槽
143 第三沟槽
15 绝缘隔离层
16 共源线
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本实施例还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)形成结构层，所述结构层包括第一区域及第二区域；所述结构层内形成有沟道通孔，所述沟道通孔位于所述第一区域及所述第二区域内，且所述第一区域内所述沟道通孔的密度大于所述第二区域内所述沟道通孔的密度；及
2)于所述结构层内形成栅极间隙，所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域内，所述第三沟槽位于所述第二区域内，所述第二沟槽位于所述第一区域与所述第二区域的交界处，一端与所述第一沟槽相连接，另一端与所述第三沟槽相连接，所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。
作为示例，所述结构层10可以形成于以基底(未示出)上，所述基底可以包括硅基底、锗(Ge)基底、锗化硅(SiGe)基底、SOI(Silicon-on-insulator，绝缘体上硅)基底或GOI(Germanium-on-Insulator，绝缘体上锗)基底等等；优选地，本实施例中，所述基底10包括硅基底。
作为示例，步骤1)中，形成所述结构层10可以包括如下步骤：
11)形成包括依次交替叠置的牺牲层1011及栅间介质层1012的叠层结构101，所述叠层结构101包括核心区域及位于所述叠层结构101边缘的台阶区域，其中，所述核心区域为所述第一区域104，所述台阶区域为所述第二区域105，如图2至图3所示；
12)于所述叠层结构101内形成所述沟道通孔11，所述沟道通孔11沿厚度方向贯穿所述叠层结构101，如图3及图4所示；及
13)于所述叠层结构101的上表面形成覆盖介质层103，如图7所示。
作为示例，所述叠层结构101的层数可以根据实际需要进行设定，本实施例中，所述叠层结构13的层数可以包括但不仅限于32层、64层或128层等等。
作为示例，在相同的刻蚀条件下，所述牺牲层1011相较于所述栅间介质层1012具有较高的刻蚀选择比，以确保在去除所述牺牲层1011时所述栅间介质层1012几乎不被去除；具体的，所述栅间介质层1012可以包括但不仅限于氧化硅层，所述牺牲层1011可以包括氮化硅层。所述牺牲层1011中的Si-N键的键能低于所述栅间介质层1012中的Si-O键的键能，在所述第一区域104与所述第二区域105交界处的所述牺牲层1011中的Si-N键长被拉更长，键长被拉长的Si-N键更容易在采用干法刻蚀工艺形成栅极间隙14时被刻蚀机台上电极产生并加速的正离子打断并反应，从而在所述第一区域104与所述第二区域105交界处造成损伤而形成栅极间隙14向所述沟道通孔11方向的凸起(即所述第一区域104与所述第二区域105 交界处的所述栅极间隙14向所述沟道通孔11方向延伸)；随着所述栅极间隙14深度的增加，所述第一区域104与所述第二区域105交界处的所述损伤越明显，甚至会使得所述栅极间隙 14延伸至所述沟道通孔11内。而本实施中，所述栅极间隙14位于所述沟道通孔11密度不同的所述第一区域104及所述第二区域105的交界处的所述第二沟槽142深度小于位于所述第一区域104及所述第二区域105的所述第一沟槽141及所述第三沟槽143的深度，所述第一区域104及所述第二区域105的交界处没有深度较大的沟槽，可以避免由于所述第一区域 104与所述第二区域105的交界处存在应力差而导致的所述栅极间隙14向所述沟道通孔11 延伸，从而避免在对栅极间隙14填充后造成漏电。
作为示例，所述覆盖介质层103可以包括但不仅限于氧化硅层或氮化硅层，优选地，本实施例中，所述覆盖介质层103的材料与所述栅间介质层1012的材料可以相同。
作为示例，如图5至图6所示，步骤12)与步骤13)之间还可以包括如下步骤：
121)于所述沟道通孔11内形成功能侧壁12；及
122)于所述功能侧壁12的表面形成沟道层13。
作为示例，所述功能侧壁12可以包括依次叠置的阻挡层(未示出)、存储层(未示出) 及隧穿层(未示出)；其中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。
作为示例，所述沟道层13可以包括但不仅限于多晶硅层。
作为示例，形成所述沟道层13后，所述沟道层13可以填满所述沟道通孔11；当然，也可以为形成所述沟道层13后远离功能侧壁12的一侧还有间隙，即所述沟道层13并未填满所述沟道通孔11，此时，还包括于所述沟道层13的表面形成填充绝缘层(未示出)的步骤，所述填充绝缘层填满所述沟道通孔11。
作为示例，所述填充绝缘层17可以包括但不仅限于氧化硅层。
在一个示例中，如图8至图11所示，步骤2)可以包括如下步骤：
21)于所述第一区域104内形成所述第一沟槽141，并于所述第二区域105内形成所述第三沟槽143；所述第一沟槽141及所述第三沟槽143均沿厚度方向贯穿所述覆盖介质层103 及所述叠层结构101，如图8及图11所示；及
22)于所述结构层10内形成第二沟槽142，所述第二沟槽142沿厚度方向贯穿所述覆盖介质层103以暴露出所述叠层结构101，如图9及图10所示。
具体的，步骤21)中，可以采用同一步光刻工艺及同一步刻蚀工艺同时形成所述第一沟槽141及所述第二沟槽142。
具体的，步骤22)中，所述第二沟槽142可以贯穿所述覆盖介质层103内后延伸至所述叠层结构101内一定的深度，譬如，如图10所示，所述第二沟槽142延伸至所述叠层结构101内的深度可以大于一层所述牺牲层1011与一层所述栅间介质层1012的厚度之和，且小于一层所述牺牲层1011与两层所述栅间介质层1012的厚度之和。当然，在其他示例中，所述第二沟槽142延伸至所述叠层结构101内的深度可以根据实际需要设定，并不以此为限。
作为示例，所述第二沟槽142一端延伸至所述第一区域104内与所述第一沟槽141相连接，另一端延伸至所述第二区域105内与所述第三沟槽143相连接。所述第二沟槽142延伸至所述第一区域104及所述第二区域105的长度可以根据实际需要进行设定，譬如，所述第二沟槽142延伸至所述第一区域104内的长度可以为所述第一区域104内相邻两列所述沟道通孔11之间的间距的2～10倍，具体的，可以为2倍、3倍、4倍、5倍、6倍、7倍、8倍、9倍或10倍；所述第二沟槽142延伸至所述第二区域105内的长度可以为所述第二区域105 内相邻两列所述沟道通孔11之间的间距的2～10倍，具体的，可以为2倍、3倍、4倍、5倍、 6倍、7倍、8倍、9倍或10倍。
在一个示例中，如图12至图15所示，步骤2)之后还包括如下步骤：
3)于所述栅极间隙14内形成共源线16的步骤。
作为示例，可以于所述栅极间隙14内形成导电层作为所述共源线16，所述共源线16的材料可以包括但不仅限于铜、铝、镍或掺杂多晶硅等等。
在一个可选的示例中，形成所述共源线16之前还包括如下步骤：
基于所述栅极间隙14去除所述牺牲层1011，以形成牺牲间隙1013，如图16所示；及
于所述牺牲间隙1013内形成栅极层1021；此时所述叠层结构为包括依次交替叠置的栅极层1021与所述栅间介质层1012的叠层结构102，所述结构层为包括所述叠层结构102及位于所述叠层结构102上表面的所述覆盖介质层103的结构层17，如图17所示。
在一个示例中，如图18至图20所示，去除所述牺牲层1011之前还包括如下步骤：于所述栅极间隙14的侧壁形成绝缘隔离层15，所述绝缘隔离层15可以包括但不仅限于氧化硅层或氮化硅层。
在另一个可选的实施例中，步骤2)中，于所述结构层10内形成所述第二沟槽142之前还包括如下步骤：
211)基于所述第一沟槽141及所述第三沟槽143去除所述牺牲层1011，以形成牺牲间隙 1013；
212)于所述牺牲间隙1013内形成栅极层1021；及
213)于所述第一沟槽141及所述第三沟槽143内形成第一导电层(未标示出)；需要说明的是，此处所述第一导电层即为图12或图18中所述共源线16位于所述第一沟槽141及所述第三沟槽143中的部分。
作为示例，于所述第一沟槽141及所述第三沟槽143内形成所述第一导电层之前包括于所述第一沟槽141的侧壁及所述第三沟槽143的侧壁形成第一绝缘隔离层(未示出)的步骤。需要说明的是，所述第一绝缘隔离层即为图18中所述绝缘隔离层15位于所述第一沟槽141 及所述第三沟槽143的部分。
作为示例，形成所述第二沟槽142之后还包括如下步骤：
23)于所述第二沟槽142内形成第二导电层(未示出)。需要说明的是，此处的所述第二导电层即为图12或图18中所述共源线16位于所述第二沟槽142中的部分。所述第二导电层与位于所述第一沟槽141及所述第三沟槽143所述第一导电层均相连接，以形成所述共源线 16。
作为示例，于所述第二沟槽142内形成所述第二导电层之前还包括于所述第二沟槽142 的侧壁形成第二绝缘隔离层(未示出)的步骤。需要说明的是，所述第二绝缘隔离层即为所述绝缘隔离层15位于所述第二沟槽142中的部分。
上述实施例中形成的半导体结构中，所述栅极间隙14位于所述沟道通孔11密度不同的所述第一区域104及所述第二区域105的交界处的所述第二沟槽142深度小于位于所述第一区域104及所述第二区域105的所述第一沟槽141及所述第三沟槽143的深度，所述第一区域104及所述第二区域105的交界处没有深度较大的沟槽，可以避免由于所述第一区域104 与所述第二区域105的交界处存在应力差而导致的所述栅极间隙14向所述沟道通孔11延伸，从而避免在对栅极间隙14填充后造成漏电。
实施例二
请结合图2至图11继续参阅图12至图15，本实施例中还提供一种半导体结构，所述半导体结构包括：结构层10，所述结构层10包括第一区域104及第二区域105；沟道通孔11，所述沟道通孔11位于所述第一区域104及所述第二区域105内，且所述第一区域104内所述沟道通孔11的密度大于所述第二区域105内所述沟道通孔11的密度；及栅极间隙14，所述栅极间隙14位于所述结构层10内；所述栅极间隙14包括第一沟槽141、第二沟槽142及第三沟槽143，所述第一沟槽141位于所述第一区域104内，所述第三沟槽143位于所述第二区域105内，所述第二沟槽142位于所述第一沟槽141与所述第三沟槽143之间，所述第二沟槽142一端与所述第一沟槽141相连接，另一端与所述第三沟槽143相连接，所述第二沟槽142的深度小于所述第一沟槽141的深度及所述第三沟槽143的深度。
作为示例，所述结构层10可以形成于以基底(未示出)上，所述基底可以包括硅基底、锗(Ge)基底、锗化硅(SiGe)基底、SOI(Silicon-on-insulator，绝缘体上硅)基底或GOI(Germanium-on-Insulator，绝缘体上锗)基底等等；优选地，本实施例中，所述基底10包括硅基底。
作为示例，所述结构层10可以包括：叠层结构101，所述叠层结构101包括依次交替叠置的牺牲层1011及栅间介质层1012，所述叠层结构101包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为所述第一区域104，所述台阶区域为所述第二区域 105；所述沟道通孔11位于所述叠层结构101内，且沿厚度方向贯穿所述叠层结构101；及覆盖介质层103，所述覆盖介质层103位于所述叠层结构101的上表面；所述第一沟槽141 及所述第三沟槽143均沿厚度方向贯穿所述覆盖介质层103及所述叠层结构101；所述第二沟槽142沿厚度方向贯穿所述覆盖介质层103以暴露出所述叠层结构101。
作为示例，所述叠层结构101的层数可以根据实际需要进行设定，本实施例中，所述叠层结构13的层数可以包括但不仅限于32层、64层或128层等等。
作为示例，在相同的刻蚀条件下，所述牺牲层1011相较于所述栅间介质层1012具有较高的刻蚀选择比，以确保在去除所述牺牲层1011时所述栅间介质层1012几乎不被去除；具体的，所述牺牲层1011可以包括但不仅限于氮化硅层，所述栅间介质层1012可以包括氧化硅层。所述牺牲层1011中的Si-N键的键能低于所述栅间介质层1012中的Si-O键的键能，在所述第一区域104与所述第二区域105交界处的所述牺牲层1011中的Si-N键长被拉更长，键长被拉长的Si-N键更容易在采用干法刻蚀工艺形成栅极间隙14时被刻蚀机台上电极产生并加速的正离子打断并反应，从而在所述第一区域104与所述第二区域105交界处造成损伤而形成栅极间隙14向所述沟道通孔11方向的凸起(即所述第一区域104与所述第二区域105 交界处的所述栅极间隙14向所述沟道通孔11方向延伸)；随着所述栅极间隙14深度的增加，所述第一区域104与所述第二区域105交界处的所述损伤越明显，甚至会使得所述栅极间隙 14延伸至所述沟道通孔11内。而本实施中，所述栅极间隙14位于所述沟道通孔11密度不同的所述第一区域104及所述第二区域105的交界处的所述第二沟槽142深度小于位于所述第一区域104及所述第二区域105的所述第一沟槽141及所述第三沟槽143的深度，所述第一区域104及所述第二区域105的交界处没有深度较大的沟槽，可以避免由于所述第一区域 104与所述第二区域105的交界处存在应力差而导致的所述栅极间隙14向所述沟道通孔11 延伸，从而避免在对栅极间隙14填充后造成漏电。
作为示例，所述覆盖介质层103可以包括但不仅限于氧化硅层或氮化硅层，优选地，本实施例中，所述覆盖介质层103的材料与所述栅间介质层1012的材料可以相同。
作为示例，所述半导体结构还包括：功能侧壁12，所述功能侧壁12位于所述沟道通孔 11内；及沟道层13，所述沟道层13位于所述功能侧壁12的表面。
作为示例，所述功能侧壁12可以包括依次叠置的阻挡层(未示出)、存储层(未示出) 及隧穿层(未示出)；其中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。
作为示例，所述沟道层13可以包括但不仅限于多晶硅层。
作为示例，形成所述沟道层13后，所述沟道层13可以填满所述沟道通孔11；当然，也可以为形成所述沟道层13后远离功能侧壁12的一侧还有间隙，即所述沟道层13并未填满所述沟道通孔11，此时，还包括于所述沟道层13的表面形成填充绝缘层(未示出)的步骤，所述填充绝缘层填满所述沟道通孔11。
作为示例，所述填充绝缘层17可以包括但不仅限于氧化硅层。
作为示例，所述第一沟槽141及所述第三沟槽143均沿厚度方向贯穿所述覆盖介质层103 及所述叠层结构101；所述第二沟槽142沿厚度方向贯穿所述覆盖介质层103以暴露出所述叠层结构101，所述第二沟槽142可以贯穿所述覆盖介质层103内后延伸至所述叠层结构101 内一定的深度，譬如，如图10所示，所述第二沟槽142延伸至所述叠层结构101内的深度可以大于一层所述牺牲层1011与一层所述栅间介质层1012的厚度之和，且小于一层所述牺牲层1011与两层所述栅间介质层1012的厚度之和。当然，在其他示例中，所述第二沟槽142 延伸至所述叠层结构101内的深度可以根据实际需要设定，并不以此为限。
作为示例，所述第二沟槽142一端延伸至所述第一区域104内与所述第一沟槽141相连接，另一端延伸至所述第二区域105内与所述第三沟槽143相连接。所述第二沟槽142延伸至所述第一区域104及所述第二区域105的长度可以根据实际需要进行设定，譬如，所述第二沟槽142延伸至所述第一区域104内的长度可以为所述第一区域104内相邻两列所述沟道通孔11之间的间距的2～10倍，具体的，可以为2倍、3倍、4倍、5倍、6倍、7倍、8倍、 9倍或10倍；所述第二沟槽142延伸至所述第二区域105内的长度可以为所述第二区域105 内相邻两列所述沟道通孔11之间的间距的2～10倍，具体的，可以为2倍、3倍、4倍、5倍、 6倍、7倍、8倍、9倍或10倍。
作为示例，所述半导体结构还包括共源线16，所述共源线16位于所述栅极间隙14内。
请继续参阅图18至图20，在另一个实施例中，本发明还提供一种半导体结构，该实施例中所述的半导体结构与图12至图15所示的半导体结构大致相同，二者的区别在于，图12 至图15中所述的结构层10中的所述叠层结构101包括依次交替叠置的所述牺牲层1011及所述栅间介质层1012，所述栅极间隙14内形成有所述共源线16；而本实施例中所述的半导体结构中所述的结构层17中的所述叠层结构102包括依次交替叠置的所述栅极层1021及所述栅间介质层1012，所述栅极间隙14的侧壁形成有绝缘隔离层15，即所述共源线16与所述叠层结构102之间形成有所述绝缘隔离层15。
作为示例，所述共源线16的材料可以包括但不仅限于铜、铝、镍或掺杂多晶硅等等。
作为示例，所述绝缘隔离层15可以包括但不仅限于氧化硅层或氮化硅层。
上述实施例中的半导体结构中，所述栅极间隙14位于所述沟道通孔11密度不同的所述第一区域104及所述第二区域105的交界处的所述第二沟槽142深度小于位于所述第一区域104及所述第二区域105的所述第一沟槽141及所述第三沟槽143的深度，所述第一区域104 及所述第二区域105的交界处没有深度较大的沟槽，可以避免由于所述第一区域104与所述第二区域105的交界处存在应力差而导致的所述栅极间隙14向所述沟道通孔11延伸，从而避免在对栅极间隙14填充后造成漏电。
如上所述，本发明的半导体结构及其制备方法，所述半导体结构的制备方法包括如下步骤：形成结构层，所述结构层包括第一区域及第二区域；所述结构层内形成有沟道通孔，所述沟道通孔位于所述第一区域及所述第二区域内，且所述第一区域内所述沟道通孔的密度大于所述第二区域内所述沟道通孔的密度；及于所述结构层内形成栅极间隙，所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域内，所述第三沟槽位于所述第二区域内，所述第二沟槽位于所述第一区域与所述第二区域的交界处，一端与所述第一沟槽相连接，另一端与所述第三沟槽相连接，所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。上述实施例中形成的半导体结构中，所述栅极间隙位于所述沟道通孔密度不同的所述第一区域及所述第二区域的交界处的所述第二沟槽深度小于位于所述第一区域及所述第二区域的所述第一沟槽及所述第三沟槽的深度，所述第一区域及所述第二区域的交界处没有深度较大的沟槽，可以避免由于所述第一区域与所述第二区域的交界处存在应力差而导致的所述栅极间隙向所述沟道通孔延伸，从而避免在对栅极间隙填充后造成漏电。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
形成结构层，其过程为：形成包括依次交替叠置的牺牲层及栅间介质层的叠层结构，所述叠层结构包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为第一区域，所述台阶区域为第二区域；于所述叠层结构内形成沟道通孔，所述沟道通孔沿厚度方向贯穿所述叠层结构，所述第一区域内所述沟道通孔的密度大于所述第二区域内所述沟道通孔的密度；于所述叠层结构的上表面形成覆盖介质层；
于所述结构层内形成栅极间隙，所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域内，所述第三沟槽位于所述第二区域内，所述第二沟槽位于所述第一区域与所述第二区域的交界处，一端与所述第一沟槽相连接，另一端与所述第三沟槽相连接，所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述叠层结构的上表面形成所述覆盖介质层之前还包括如下步骤：
于所述沟道通孔内形成功能侧壁；及
于所述功能侧壁的表面形成沟道层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述牺牲层包括氮化硅层，所述栅间介质层包括氧化硅层。
4.根据权利要求1至3中任一项所述的半导体结构的制备方法，其特征在于：于所述叠层结构内形成所述栅极间隙包括如下步骤：
于所述第一区域内形成所述第一沟槽，并于所述第二区域内形成所述第三沟槽；所述第一沟槽及所述第三沟槽均沿厚度方向贯穿所述覆盖介质层及所述叠层结构；及
于所述结构层内形成第二沟槽，所述第二沟槽沿厚度方向贯穿所述覆盖介质层以暴露出所述叠层结构。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于：形成所述栅极间隙之后还包括于所述栅极间隙内形成共源线的步骤。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，于所述栅极间隙内形成所述共源线之前还包括于所述栅极间隙的侧壁形成绝缘隔离层的步骤。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，于所述栅极间隙的侧壁形成所述绝缘隔离层之前还包括如下步骤：
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；及
于所述牺牲间隙内形成栅极层。
8.根据权利要求4所述的半导体结构的制备方法，其特征在于，于所述结构层内形成所述第二沟槽之前还包括如下步骤：
基于所述第一沟槽及所述第三沟槽去除所述牺牲层，以形成牺牲间隙；
于所述牺牲间隙内形成栅极层；及
于所述第一沟槽及所述第三沟槽内形成第一导电层。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，形成所述第二沟槽之后还包括于所述第二沟槽内形成第二导电层的步骤，所述第二导电层与位于所述第一沟槽及所述第三沟槽内的所述第一导电层均相连接，以形成共源线。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，于所述第一沟槽及所述第三沟槽内形成所述第一导电层之前包括于所述第一沟槽的侧壁及所述第三沟槽的侧壁形成第一绝缘隔离层的步骤；于所述第二沟槽内形成所述第二导电层之前还包括于所述第二沟槽的侧壁形成第二绝缘隔离层的步骤。
11.一种半导体结构，其特征在于，包括：
结构层，所述结构层包括叠层结构及位于所述叠层结构上表面的覆盖介质层，所述叠层结构包括依次交替叠置的牺牲层及栅间介质层，所述叠层结构包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为第一区域，所述台阶区域为第二区域，沟道通孔位于所述叠层结构内，且沿厚度方向贯穿所述叠层结构，所述第一区域内所述沟道通孔的密度大于所述第二区域内所述沟道通孔的密度；
栅极间隙，位于所述结构层内；所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽，所述第一沟槽位于所述第一区域内，所述第三沟槽位于所述第二区域内，所述第二沟槽位于所述第一区域与所述第二区域的交界处，一端与所述第一沟槽相连接，另一端与所述第三沟槽相连接，所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。
12.根据权利要求11所述的半导体结构，其特征在于：所述半导体结构还包括：
功能侧壁，位于所述沟道通孔内；及
沟道层，位于所述功能侧壁的表面。
13.根据权利要求11所述的半导体结构，其特征在于：所述半导体结构还包括共源线，所述共源线位于所述栅极间隙内。
14.根据权利要求13所述的半导体结构，其特征在于：所述半导体结构还包括绝缘隔离层，所述绝缘隔离层位于所述栅极间隙的侧壁，且位于所述共源线与所述结构层之间。
15.根据权利要求11至14中任一项所述的半导体结构，其特征在于：
所述第一沟槽及所述第三沟槽均沿厚度方向贯穿所述覆盖介质层及所述叠层结构；所述第二沟槽沿厚度方向贯穿所述覆盖介质层以暴露出所述叠层结构。
16.根据权利要求15所述的半导体结构，其特征在于：所述牺牲层包括氮化硅层，所述栅间介质层包括氧化硅层。
17.根据权利要求11至14中任一项所述的半导体结构，其特征在于：所述结构层包括：
叠层结构，所述叠层结构包括依次交替叠置的栅极层及栅间介质层，所述叠层结构包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为所述第一区域，所述台阶区域为所述第二区域；所述沟道通孔位于所述叠层结构内，且沿厚度方向贯穿所述叠层结构；及
覆盖介质层，位于所述叠层结构的上表面；
所述第一沟槽及所述第三沟槽均沿厚度方向贯穿所述覆盖介质层及所述叠层结构；所述第二沟槽沿厚度方向贯穿所述覆盖介质层以暴露出所述叠层结构。
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