KR20020016855A - 인터포저 및 그 제조 방법 - Google Patents

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보어마크티.
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피터 엔. 데트킨
인텔 코오퍼레이션
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Abstract

집적회로를 지지 기판에 연결시키는데 적합한 구조가 기재되어 있는데, 여기서 이 구조는 집적회로에 잘 매칭되는 열 팽창 특성을 가지는 인터포저(interposer)이다. 집적회로와 인터포저는 실질적으로 유사한 열 팽창 계수를 갖는 바디로 구성된다. 인터포저는 집적회로에 전기적 및 기계적으로 결합시키는데 적합한 제1 표면을 가진다. 그리고, 인터포저는 지지 기판에 전기적 및 기계적으로 결합시키는데 적합한 제2 표면을 가진다. 도전성 비아(vias)가 인터포저의 제1 표면과 제2 표면 사이에 신호 경로를 제공한다. 여러 회로 소자들이 인터포저 안에 포함될 수 있다. 이 회로 소자들은 능동 소자, 수동 소자, 또는 능동 및 수동 소자의 조합이 될 수 있다.

Description

인터포저 및 그 제조 방법{INTERPOSER AND METHOD OF MAKING SAME}
수년 동안 집적회로가 제조되어 오고 있다. 통상적으로, 이러한 제조 과정은 다이(die)라고 부르는 한 조각의 반도체 물질에 여러 가지 능동 또는 수동 회로 소자들을 집적하는 과정을 포함한다. 그리고 나서, 이러한 패키지들은 통상적으로, 패키지의 주변을 따라 배열된 핀을 연결함으로써 인쇄 회로 기판에 부착된다. 다양한 집적회로 패키지를 인쇄 회로 기판에 연결함으로써 전자 시스템이 형성될 수 있다.
반도체 제조 기술에서의 진보가 각 집적회로 상의 트랜지스터의 수를 실질적으로 증가시킴에 따라, 각 집적회로의 기능을 대응적으로 증가시키는 것이 가능해 졌다. 그리고, 증가된 기능은, 집적회로와 그 집적회로가 일부가 되는 전자 시스템의 나머지 부분 간의 입/출력(I/O) 커넥션의 수를 증가시켜야 하는 필요성을 초래하였다. 증가되는 I/O 커넥션의 필요성을 위해 설계된 하나의 방법은 패키지에 추가의 핀들을 간단히 추가하는 것이었다. 불행하게도, 패키지에 핀을 추가하는 것은 그 패키지에 의해 소모되는 영역을 증가시켰다. 수용하기 어려운 많은 양의 영역을 소모하지 않고, 증가되는 I/O 커넥션의 필요성을 위해 설계된 또다른 방법은 PGA(pin grid array) 및 BGA(ball grid array) 패키지의 개발이었다. 이러한 패키지에서는, 많은 수의 I/O 커넥션 단자들이 패키지의 대부분의 표면의 실질적인 부분 위에 2차원 어레이로 배치된다. 이들 PGA 및 BGA 패키지는 통상적으로 집적회로 다이를 포함하고, 인쇄 회로 기판과 같은 지지 기판에 부착된다.
PGA 및 BGA 패키지가 많은 수의 I/O 커넥션을 필요로 하는 집적회로에 대해 공간-절약(space-saving)을 제공하지만, 그것으로부터 제조되는 물질은 통상적으로, 그들 각각의 열 팽창 계수의 관점에서, 집적회로 다이의 물질과 잘 매칭되지 않는다.
따라서, 집적회로에 잘 매칭되는(well-matched) 열 팽창 특성을 가지며, 집적 회로를 지지 기판에 전기적 및 기계적으로 결합시키는데 적합한 기판이 요구된다. 또한, 이러한 기판을 제조하는 방법이 요구된다.
본 발명은 집적회로와 인쇄 회로 기판과 같은 지지 기판 간의 커넥션(connections)에 관한 것이다. 특히 본 발명은 집적회로를 지지 기판(supporting substrate)에 결합시키기 위한 인터포저(interposer)에 관한 것이다.
도1은 솔더 범프에 의해 OLGA 패키지에 결합된 실리콘-기반 집적회로 다이 및 솔더 볼에 의해 인쇄 회로 기판에 결합된 OLGA 패키지의 구조적 측면도.
도2는 OLGA 패키지의 구조적 단면도.
도3은 본 발명에 따른 실리콘-기반 인터포저의 구조적 단면도.
도4는 많은 커넥션 단자를 도시한 실리콘-기반 인터포저의 다른 구조적 단면도.
도5는 집적된 감결합 커패시터를 도시한 본 발명에 따른 실리콘-기반 인터포저의 구조적 단면도.
도6은 집적된 트랜지스터들을 도시한 본 발명에 따른 실리콘-기반 인터포저의 구조적 단면도.
도7-10은 딥-비아가 칩-사이드 인터커넥트 형성 전에 형성되는, 본 발명의 제1 실시예에 따른 실리콘-기반 인터포저의 제조 단계를 도시한 도면으로써,
도7은 딥-비아가 에칭된 후의 인터포저의 구조적 단면도.
도8은 절연층이 딥-비아의 측벽에 형성되고, 딥-비아가 도전성 물질로 채워진 후의 도7의 인터포저를 도시한 구조적 단면도.
도9는 다른 금속화 공정 후의 도8의 인터포저를 도시한 구조적 단면도.
도10은 또다른 금속화 공정 후의 도9의 인터포저를 도시한 구조적 단면도.
도11은 인터포저의 칩-사이드에 형성된 금속화된 제1 층을 갖는 인터포저의 구조적 단면도.
도12는 부가적인 칩-사이드 금속화 층이 형성된 후의 도11의 인터포저를 도시한 구조적 단면도.
도13은 딥-비아가 인터포저의 바디를 관통하여 형성되고, 절연층이 딥-비아의 측벽 표면 상에 형성된 후의 도12의 인터포저를 도시한 구조적 단면도.
도14는 딥-비아가 도전성 물질로 채워진 후의 도13의 인터포저를 도시한 구조적 단면도.
도15-16은 도7-10에 도시된 공정 및 도11-14에 도시된 공정에 공통되는 것으로써,
도15는 칩-사이드 및 보드-사이드의 금속화 층이 연마 및 도금된 후의, 본 발명에 따른 인터포저의 구조적 단면도.
도16은 칩-사이드 솔더 범프 및 보드-사이드 솔더 볼에 사용되는 Pb/Sn 패턴의 형성 후의, 도15의 인터포저를 도시한 구조적 단면도.
도17은 본 발명에 따른 공정을 도시한 흐름도.
도18-21은 딥-비아의 제1 부분에 경사진 측벽을 형성하는 2단계 공정으로 딥-비아가 형성된, 본 발명의 제3 실시예에 따른 실리콘-기반 인터포저의 제조 단계를 도시한 도면으로써,
도18은 경사진 측벽을 가진 딥-비아가 에칭된 후의 인터포저의 구조적 단면도.
도19는 절연층이 딥-비아의 측벽에 형성되고, 도전성 물질이 딥-비아 안에 형성된 후의, 도18의 인터포저를 도시한 구조적 단면도.
도20은 다른 금속화 공정 후의 도19의 인터포저를 도시한 구조적 단면도.
도21은 또다른 금속화 공정 후의 도20의 인터포저를 도시한 구조적 단면도.
발명의 요약
간단히 말해서, 집적회로를 지지 기판에 연결시키는데 적합한 구조가 기재되어 있는데, 여기서, 이 구조는 집적회로에 잘 매칭되는 열 팽창 특성을 가지는 인터포저(interposer)이다. 집적회로와 인터포저는 실질적으로 유사한 열 팽창 계수를 갖는 바디(body)로 구성된다. 인터포저는 집적회로에 전기적 및 기계적으로 결합시키는데 적합한 제1 표면을 가진다. 그리고, 인터포저는 지지 기판에 전기적 및 기계적으로 결합시키는데 적합한 제2 표면을 가진다. 도전성 비아(vias)가 인터포저의 제1 표면과 제2 표면 사이에 신호 경로를 제공한다.
본 발명의 다른 양태에서는, 다양한 회로 소자가 인터포저에 포함될 수 있다. 이 회로 소자들은 능동 소자, 수동 소자 또는 능동 및 수동 소자의 조합이 될 수 있다.
개요
실리콘 집적회로와 인쇄 회로 기판 사이에 커넥션을 형성하기 위한 최근 방법은 패키지 또는 인터포저의 사용을 포함한다. 이 패키지 및 인터포저는 다른 것들 사이에 공간 변형 기능(space transformation function)을 제공한다. 즉, 집적회로와 인쇄 회로 기판을 제조하는데 사용되는 공정은 실질적으로 상이한 인터커넥트 피치(pitches)를 초래하기 때문에, 이에 따라, 패키지 및 인터포저는 집적된 회로의 좁은 피치의 I/O 커넥션 단자를 인쇄 회로 기판의 비교적 큰 피치의 I/O 커넥션 단자와 연결할 필요가 있다. 통상적인 패키지 및 인터포저는 실리콘 집적회로를 형성하는 물질과는 실질적으로 상이한 물질로 형성된다. 통상적인 패키지 및 인터포저 커넥션 구조에 관련된 문제점은 집적회로와 기판을 연결하는데 필요한 인터커넥트 피치에서의 차이, 및 집적회로와 기판 사이의 패키지 또는 인터포저를 관통함에 따라, 커넥션 상에 위치하는 커패시턴스, 레지스턴스 및 인덕턴스에서의 제약을 포함한다. 인터커넥트 피치에 관하여, 오늘날의 제조에서의 통상적인 요구 조건은 집적회로와의 인터페이스를 위해 통상적으로 200μ보다 작은 조밀한 피치, 및 인쇄 회로 기판과 같은 기판에 대한 인터페이스를 위해 약 1mm 의 성긴 피치를 포함한다.
현재 이용가능한 기술에 따르면, OLGA(Organic Land Grid Array) 패키지는 트랜지스터를 만드는데 사용될 수 없다. 또한, OLGA 패키지의 온도 제약은, 예를 들면 바륨 스트론튬 티타네이트(BaSrTiO3)와 같은, 높은 유전율을 갖는 유전체를 형성하기 위해 도전되지 못한다. 바륨 스트론튬 티타네이트는 BST라고도 한다. 높은 유전율을 갖는 물질로 형성된 커패시터는 감결합 커패시터(decoupling capacitors)로 사용하는데 매우 적합하다. OLGA 패키지는 또한 이루어질 수 있는 인터커넥트 피치의 관점에서 제한된다. 실리콘 집적회로 다이가 OLGA 패키징 기판에 부착되었을 때에, 그들 각각의 열팽창 계수에서의 미스매치로 인해, 200μ보다 큰 C4 범프 피치가 요구된다. 본 발명에 따른, 집적회로 다이와 인터포저 모두에 대한 실리콘 웨이퍼의 사용은 실질적으로 이 차이를 감소시키고, 이에 따라, 그렇지 않으면 C4 범프가 겪게 될 기계적인 스트레스(mechanical stress)를 감소시킨다. 기계적인 스트레스의 감소는 보다 작은 범프 및 보다 조밀한 피치의 사용을 가능하게 한다. 오늘날의 제조 기술의 관점에서, OLGA 패키지 상의 인터커넥트 피치는 약 225μ또는 보다 크게 제한된다.
본 발명의 예시적인 실시예는 인터포저를 만들기 위해 실리콘-기반 인터커넥트 기술을 사용하는데, 이것은, 이후에 인쇄 회로 기판과 같은 기판에 실리콘-기반 집적회로를 연결하기 위해 OLGA 또는 다른 타입의 패키지를 대신하여 사용될 수 있다. 본 발명에 따른 인터포저는, 조밀하고 성긴 인터커넥트 피치 뿐만 아니라, 인터포저 내에, 또는 인터포저 상에 형성되는 인터커넥트를 위한 레지스턴스, 커패시턴스 및 인덕턴스 요건을 쉽게 달성할 수 있다. 칩에서의 조밀한 인터커넥트 피치로부터 인쇄 회로 기판, 또는 다른 타입의 지지 기판 또는 회로 기판에서의 비교적 성긴 인터커넥트 피치로의 공간 변형 기능을 제공하는 것을 종종 팬아웃(fanout)이라 한다. 또한, 본 발명의 실시예는 인터포저 안에 회로 소자의 집적을 가능하게 한다.
인터포저를 형성하기 위한 실리콘 기판의 사용은, 인터포저 상에 커패시터와 같은 수동 회로 소자 및 트랜지스터와 같은 능동 회로 소자의 집적을 가능하게 한다. 이들 회로 소자들은 집적회로 상에 사용되는 소자들을 증가시킬 수 있고, 중요하게, 집적회로의 소자들로부터 개별적으로 최적화될 수 있다. 인터포저에 집적된 커패시터는 감결합 커패시터로 사용될 수 있다.
용어
칩, 집적회로, 모놀리식 장치, 반도체 장치 및 마이크로일렉트로닉 장치 등의 용어는 종종 이 분야에서 서로 바꾸어 사용된다. 본 발명은, 이 분야에서 일반적으로 이해되는 것과 같이, 상기의 모든 것에 적용될 수 있다.
금속 라인, 트레이스(trace), 와이어(wire), 도체(conductor), 신호 경로 및 시그널링 매체 등의 용어는 모두 관련된다. 상기 열거된 관련 용어들은 일반적으로 서로 바꾸어 사용될 수 있으며, 특수한 것으로부터 일반적인 것의 순서로 나타내고 있다. 이 분야에서, 금속 라인은 종종 트레이스, 와이어, 라인, 인터커넥트 또는 간단히 금속으로 불려진다. 일반적으로 알루미늄(Al), 구리(Cu) 또는 알루미늄과 구리의 합금인 금속 라인은 전기적인 회로와의 결합 또는 인터커넥트를 위한 신호 경로를 제공하는 도체가다. 금속 이외의 도체가 마이크로일렉트로닉 장치에서 이용될 수 있다. 도핑된 폴리실리콘, 도핑된 단결정 실리콘(이러한 도핑이 열 확산 또는 이온 주입으로 인해 이루어지는지의 여부와는 상관없이, 간단히 확산이라 부름), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 니켈(Ni), 텅스텐(W) 및 내열성 금속 실리사이드와 같은 물질들이 그 밖의 도체의 예들이 된다.
콘택(contact) 및 비아(via)라는 용어는 모두 상이한 인터커넥트 레벨로부터의 도체의 전기적인 커넥션을 위한 구조를 말한다. 이 용어들은 종종 이 분야에서, 그 구조가 완성될 절연체 내의 오프닝(opening), 및 그 완성된 구조 자체를 모두 설명하는데 사용된다. 이 설명을 위해, 콘택 및 비아는 완성된 구조로 언급된다.
낮은 유전율 물질이라는 표현은 실리콘의 옥사이드보다 낮은 유전율을 갖는물질을 말한다. 예를 들면, 유기 폴리머(organic polymers), 나노폼(nanofoams), 유기 폴리머를 포함하는 실리콘 기반 절연체, 및 플루오르를 포함한 실리콘 옥사이드는 실리콘 다이옥사이드 보다 낮은 유전율을 가진다.
문자 k는 종종 유전율을 말하는데 사용된다. 마찬가지로, 고-k 및 저-k라는 용어는 이 분야에서 높은 유전율 및 낮은 유전율을 각각 일컫는데 사용된다.
이 분야에서 사용되는 내부층 유전체(intralayer dielectric)는 주어진 인터커넥트 레벨 상의 인터커넥트 라인 사이에 배치된 유전 물질을 일컫는 것으로 이해된다. 즉, 내부층 유전체는 인터커넥트 라인의 수직으로 위 또는 아래 보다는 인접한 인터커넥트 라인 사이에 있다.
에피택셜 층은 단결정 반도체 물질 층을 말한다.
"게이트"는 문맥에 따라 집적회로를 설명할 때에 두 가지로 사용될 수 있다. 여기서 사용되는 바와 같이, 게이트는 트랜지스터 회로 구성과 관련하여 사용될 때에는 3단자 FET의 절연 게이트 단자를 말하고, 로직 게이트와 관련하여 사용될 때에는 임의의 로직 기능을 실현하기 위한 회로를 말한다. FET는 반도체 바디를 고려하면 4단자 장치로 보일 수 있다.
다결정 실리콘은 임의적으로 방향된 정자(crystallites) 또는 도메인(domains)으로 구성된 비다공성(nonporous) 형태의 실리콘이다. 다결정 실리콘은 종종 실리콘 소스 가스로부터의 화학 증기 증착 또는 다른 방법에 의해 형성되고, 큰-각도 그레인 경계(large-angle grain boundaries), 트윈 경계 또는 양쪽 모두를 포함하는 구조를 가진다. 다결정 실리콘은 종종 이 기술 분야에서 폴리실리콘이라 불리거나, 또는 보다 간단히 폴리라고 부른다.
소스/드레인 단자는 FET의 단자를 말하는데, 이들 사이에 전계 효과 하에서 전도가 발생하고, 이어 전계 효과 하에서 반도체 표면의 반전이 게이트 단자에 인가된 전압의 결과로 발생한다. 일반적으로, 소스와 드레인 단자는 기하학적으로 대칭이 되도록 제조된다. 기하학적으로 대칭인 소스와 드레인 단자에 대해, 이들 단자를 소스/드레인 단자로 간단히 말하는 것이 일반적이고, 이 명칭이 여기서 사용된다. 설계자들은 종종 FET가 회로에서 동작할 때에 그 단자에 인가되는 전압에 기반하여, 특정한 소스/드레인 단자를 "소스" 또는 "드레인으로 나타낸다.
여기서 사용된 수직(vertical)이라는 용어는 대상의 표면에 대해 실질적으로 수직이라는 것을 의미한다.
도1을 참조하면, 실리콘-기반 집적회로 다이(102)가 OLGA 패키지(104)에 부착된 종래의 배치를 도시하고 있다. 솔더 범프(106)는 집적회로 다이(102)와 OLGA 패키지(104) 사이의 전기적인 커넥션을 제공하는데 사용된다. 솔더 범프(106)는 때때로, 이 스타일의 인터커넥션이 C4(controlled collapse chip connection) 패키징에서 사용되기 때문에, C4 범프라고 부른다. OLGA 패키지(104)는 솔더 볼(110)에 의해 인쇄 회로 기판(108)에 부착된다. 솔더 볼(108)은 OLGA 패키지(104)와 인쇄 회로 기판(108) 사이에 전기적인 커넥션을 제공한다. 집적회로 다이(102)와 인쇄 회로 기판(108) 사이의 이러한 방식의 전기적 커넥션은 OLGA 패키지(104)를 통해 이루어진다.
도2는 OLGA(104)의 구조적인 단면도이다. 솔더 범프(106)가 인터커넥션(112)에 의해 솔더 볼(110)에 전기적으로 연결되어 있는 것을 볼 수 있다. 인터커넥션(112)은 통상적으로 하나 또는 그 이상의 인터커넥트 레벨 상에서의 금속 라인이다. 하나 이상의 인터커넥트 레벨이 사용될 때에, 많은 층에서의 금속 라인 사이의 커넥션은 통상적으로 비아의 사용을 통해 이루어진다.
도3은 본 발명에 따른 인터포저(115)의 일실시예의 구조적 단면도이다. 인터포저(115)는 바디 부분(116), 솔더 범프(106), 솔더 볼(110), 인터커넥션(118), 절연 물질(120) 및 딥-비아(122)를 포함한다. 이 예시적인 실시예에서, 바디 부분(116)은 실리콘 기판이다. 통상적으로, 이 실리콘 기판은 인터포저(115)에 부착될 집적회로 다이(102)를 생성하는데 사용되는 기판과 유사하다. 인터커넥션(118)은 구리와 같은 금속으로 형성될 수 있고, 상감 공정(damascene process), 이중 상감 금속 공정, 감법 밀 공정(subtractive meal process) 또는 도전성 인터커넥션을 형성하는 다른 적합한 방법에 의해 형성될 수 있다. 솔더 범프(106)는 집적회로 다이(102)에 결합시키는데 적합하다. 솔더 볼(110)은 인쇄 회로 기판(108)에 결합시키는데 적합하다. 딥-비아(122)는 인터포저(115)의 제1 사이드와 제2 사이드 사이의 도전 경로이다. 솔더 범프(106)와 접한 인터포저(115)의 면을 칩-사이드(chip-side)라고 부르거나, 또는 대안적으로, 탑-사이드(top-side) 또는 프런트-사이드(front-side)라고 부른다. 솔더 볼(110)에 접한 인터포저(115)의 면을 보드-사이드(board-side)라고 부르거나, 또는 대안적으로 바텀-사이드(bottom side) 또는 백-사이드(back-side)라고 부른다.
도4는 본 발명에 따른 인터포저(115)의 다른 구조적 단면도이다. 이 도면에서는, 다수의 솔더 볼이 인터포저(115)의 일부로서 포함될 수 있다는 것을 보다 명확하게 볼 수 있다. 또한, 칩-사이드 인터커넥션 피치가 보드-사이드 인터커넥션 피치보다 더 조밀한 것을 볼 수 있다. 본 발명에 의해 칩-사이드와 보드-사이드의 피치 사이에 특정한 관계가 요구되지 않지만, 칩-사이드 인터커넥션의 피치가 보드-사이드 인터커넥션의 피치보다 더 조밀한, 즉 보다 작은 것이 통상적이다.
도5는 본 발명에 따른 인터포저(115)의 다른 구조적 단면도이다. 이 도면에서는, 커패시터(130, 134)가 인터포저(115) 안에 집적되어 있는 것을 볼 수 있다. 커패시터(130)는 한 쌍의 금속 플레이트와 유전층(132)을 포함한다. 금속 플레이트는 본질적으로 금속 인터커넥션(118)과 동일하다. 통상적으로 커패시터(130)는 직사각형 플레이트를 가지지만, 이 금속은 어떤 요구된 형태로 패터닝될 수 있다. 유전 물질(132)은 바륨 스트론튬 티타네이트와 같은 높은 유전율 물질일 수 있다. 커패시터(134)는 하나의 플레이트와, 이로 제한되지 않지만, 금속 또는 도핑된 폴리실리콘과 같은 도전 물질로 형성될 수 있는 제2 플레이트로서 기판 또는 바디 부분(116)을 포함한다. 유전층(136)은 높은 유전율 물질일 수 있고, 또는 실리콘 옥사이드일 수 있다. 본 발명에 의해 특정한 유전 물질 또는 유전체 두께가 요구되지는 않는다. 종래의 패키지와 인터포저로써 가능했던 것 보다, 집적회로 다이에 보다 더 근접하게 감결합 커패시터를 배치함으로써, 종래 배치에 따른 바람직하지 않은 기생 인덕턴스가 실질적으로 감소된다.
도6은 본 발명에 따른 인터포저(115)의 다른 구조적 단면도이다. 이 도면에서는, 트랜지스터(140)가 인터포저(115) 안에 집적되어 있는 것을 볼 수 있다. 트랜지스터(140)는 절연 게이트 FET이고, 도6에 도시된 바와 같이, 소스/드레인 단자(142), 게이트 전극(144) 및 게이트 유전체(145)를 포함한다. 트랜지스터(140)는 n-채널 FET 또는 p-채널 FET 일 수 있다. 이 기술 분야의 통상의 지식을 가진 자는 n-채널과 p-채널 FET의 조합이 기판(116)에 형성될 수 있다는 것을 알 수 있을 것이다. 본 발명은 FET(140)에 대해 특정한 전기적인 특성 또는 물리적인 치수를 요구하지 않는다. 본 발명은 여러 가지 수동 또는 능동 회로 소자를 인터포저(115) 안에 집적할 수 있다.
여러 능동 및 수동 회로 소자를 인터포저에 집적함으로써, 회로 기능을 인터포저 안에 포함시키는 것이 가능하다. 예를 들면, ESD(electrostatic discharge) 보호 회로가 인터포저에 포함될 수 있고, 이에 따라, 인터포저에 부착될 집적회로 다이 상에 이러한 모든 보호 회로를 포함하는 부담을 줄일 수 있다. 유사하게, 다른 타입의 회로 기능도 인터포저 안에 포함될 수 있다. 예를 들어, 이로 제한되지 않지만, 캐시 메모리 회로, I/O 버퍼 회로, 전력 조정 회로, 전압 레벨 시프팅 회로 등을 포함할 수 있다. 이 기술 분야의 통상의 지식을 가진 자는, 많은 회로 기능들이 본 발명의 여러 실시예에 따라 능동 및 수동 회로 소자를 제공하는 인터포저 안에 집적될 수 있다는 것을 알 수 있을 것이다.
인터포저에 집적된 트랜지스터는, 반드시 그럴 필요는 없지만, 집적회로 다이에 형성되는 트랜지스터를 생성하는데 사용되는 것과 동일한 제조 공정으로 만들어질 수 있다. 예를 들면, 집적회로 다이 상의 트랜지스터와, 그들과 함께 형성된 회로는 제1 전압 범위에서 동작하도록 설계될 수 있고, 반면에, 인터포저 상의 트랜지스터와, 그들과 함께 형성된 회로는 제2 전압 범위에서 동작하도록 설계될 수 있다. 마찬가지로, 인터포저 상의 회로 소자의 전기적인 특성 중의 여러 가지가 집적회로 다이의 회로 소자의 전기적인 특성과 상이할 수 있다. 인터포저와 집적회로 다이 간에 다를 수 있는, 전계 효과 트랜지스터의 전기적인 특성의 예는, 이로 제한되지 않지만, 임계 전압, 게이트 유전체 항복 전압, 캐리어 이동도(carrier mobility), 오프-상태 누설 전류, 접합 누설 전류 및 접합 커패시턴스를 포함한다. 이러한 전기적 특성들은 트랜지스터의 물리적인 설계에 강하게 작용하기 때문에, 집적회로 다이와 인터포저의 회로 소자들을 개별적으로 설계할 수 있다. 예를 들면, 인터포저 상의 회로들이 집적회로 다이 상의 회로보다 더 높은 전압에서 동작하도록 설계될 수 있다.
도7-10을 참조하여, 본 발명을 실시하는 공정이 설명된다. 이 예시적인 실시예에서, 딥-비아는 탑-사이드(즉, 칩-사이드) 금속화 공정 전에 기판을 관통하여 형성된다.
도7에 도시된 바와 같이, 실리콘 기판(202)은 실리콘 다이옥사이드(SiO2)층(204)과, 반대 면에 형성된 SiO2층(206)을 가진다. 이 특정 실시예에서, SiO2층(204, 206)은 약 0.5μ두께로 열적 성장된다. 그리고 나서, 통상적으로 약 0.2μ두께인 실리콘 나이트라이드(Si3N4)층(208)이 SiO2층(206) 다음에 형성된다. Si3N4층(208)은 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 형성될 수 있다. 딥-비아를 에칭하기 위한 마스킹층이 그 다음에 형성되고,SiO2층(204)의 노출된 표면 위에 패터닝된다. 그리고 나서, SiO2층(204)의 노출된 부분이 에칭되는데, 이것은 실리콘 기판(202)의 대응하는 부분을 노출시킨다. 그리고, 실리콘 기판(202)의 노출된 부분이 도7에 도시된 바와 같이 딥-비아 오프닝(209)을 형성하도록 에칭된다. 하나의 딥-비아 오프닝이 도7에 도시되었지만, 본 발명에 따라 인터포저를 제조할 때에, 통상적으로 다수의 딥-비아 오프닝들이 형성된다. SiO2층(206)에 도달하면 딥-비아 오프닝(209)의 에칭을 멈춘다. 다시 말해서, SiO2층(206)은 딥-비아 오프닝(209)의 형성 동안에 에칭 정지층(etch stop)으로 동작한다.
도8을 참조하면, 딥-비아 오프닝(209)의 형성 후에, 딥-비아 오프닝(209) 위의 SiO2층(206)의 부분이 에칭된다. Si3N4층(208)은 SiO2층(206)의 에칭을 위한 에칭 정지층으로 동작한다. 그리고 나서, 옥사이드층(210)이 딥-비아 오프닝(209)의 내부 표면 상에 성장된다. 도8을 참조하여 설명되는 본 발명의 예시적인 실시예에서, 옥사이드층(210)은 약 0.5μ두께이다. 옥사이드층(210)은 또한 측벽 옥사이드층으로 불릴 수 있다. 옥사이드층(210)의 형성 이후에, 배리어층(barrier layer) 및 구리 시드층(copper seed layer)이 딥-비아 오프닝(209) 안에 스퍼터링 증착된다. 스퍼터링된 배리어층은 10-50nm 범위의 두께를 갖는 Ta 또는 TaN 일 수 있다. 스퍼터링된 시드층은 100-300nm 범위의 두께를 갖는 Cu 이다. 대안적으로, 구리 시드층은 화학적 증기 증착(CVD)에 의해 형성될 수 있다. 구리 시드층의 형성을 위한 CVD 공정은 보다 나은 측벽 범위를 제공할 수 있다.
그리고 나서, 구리층(212)이 전기 도금되어, 딥-비아(209)가 실질적으로 구리로 채워지고, 구리층이 인터포저의 백사이드 위에 배치된다. 처리 과정 중 이 단계에서 인터포저의 백사이드는 SiO2층(204)과, SiO2층(204) 상에 형성된 배리어층 및 구리 시드층 뿐만 아니라, 여기에 전기 도금된 구리를 포함한다.
이제 도9를 참조하면, SiO2층(214)은 약 5μ두께로 증착되어, 실리콘 나이트라이드층(208) 위에 증착된다. 그후, 통상적으로 포토레지스터를 포함하는, 마스킹(미도시)이 형성되어, SiO2층(204) 위에 패터닝된다. 사용된 패턴은, 상감 구리 금속화 공정을 용이하게 하기 위해, 옥사이드층(214) 및 나이트라이드층(208)에 형성되어질 트렌치에 대응하는 것이다. 패터닝된 마스킹층이 형성되면, 옥사이드층(214)의 노출된 부분이 에칭된다. 그후, 이것은 나이트라이드층(208) 부분을 노출시킨다. 그리고 나서, 포토레지스트 마스킹층이 제거될 수 있다. 그리고, 나이트라이드층(208)의 노출된 부분이 에칭된다. 그 다음에, 구리 배리어층과 구리 시드층은, 전술된 옥사이드층(214)과 나이트라이드층(208)의 에칭에 의해 형성된 트렌치 안에 포함하는, 인터포저의 칩-사이드 표면 위에 증착된다. 그리고, 구리층(215)이 구리 시드층 위에 전기 도금된다. 구리층(215)은 실질적으로 트렌치를 채우고, 옥사이드층(214) 위에 증착된 배리어층의 표면을 덮는다. 그리고 나서, 여분의 구리와 배리어층의 대응하는 아래에 놓인 부분이 옥사이드층(214)의 표면으로부터 제거되도록 구리층(215)을 연마하는 평탄화(planarization) 공정이 수행된다. 이 평탄화/연마 공정은 통상적으로 CMP(chemical mechanical polishing)에 의해 이루어진다. 연마 공정을 최적화하기 위해, 구리 및 배리어층을 연마하는데 상이한 슬러리 화학작용(slurry chemistries)이 사용될 수 있다. 이어서, 실리콘 나이트라이드층(216)이 도9에 도시된 바와 같이 구리층(215)과 옥사이드층(214) 위에 증착된다. 실리콘 나이트라이드층(216)은 통상적으로 PECVD 공정에 의해 형성되고, 약 0.1μ두께로 형성된다.
도10은 부가적인 절연 및 이중 상감 전도층이 인터포저의 탑-사이드 위에 형성되어 패터닝된 후의 도9의 구조를 도시하고 있다. 옥사이드층(218)이 나이트라이드층(216) 위에 증착된다. 옥사이드층(218)은 중간-층 유전체(inter-layer dielectric : ILD)이고, 예시적인 실시예에서는 약 10μ두께로 형성된다. 종래의 이중 상감 처리에 따라, ILD 비아 오프닝을 위한 마스킹층이 패터닝되고, 그후 ILD 비아 오프닝이 옥사이드층(218)에서 에칭된다. 그리고 나서, ILD 비아 오프닝 마스킹층이 제거된다. 그후, 금속-2(M2) 트렌치를 위한 마스킹층이 패터닝되어, M2 트렌치가 옥사이드층(218)에서 에칭된다. 그리고 나서, M2 트렌치 마스킹층이 제거되고, ILD 비아 오프닝의 바닥에 노출된 실리콘 나이트라이드층(216) 부분이 에칭되어, 구리의 아래에 놓인 층이 노출된다. 그리고, 구리 배리어층 및 구리 시드층이 M2 트렌치 및 ILD 비아 오프닝으로 스퍼터링된다. 그리고 나서, 구리층(220)이 구리 시드층 상에 전기 도금된다. 구리층(220)은 ILD 비아 오프닝 및 M2 트렌치를 채우고, 옥사이드층(218) 위를 형성한다.
도11-14를 참조하여, 본 발명을 실시한 대안적인 과정이 설명되어 있다. 이 예시적인 실시예에서, 딥-비아는 탑-사이드(즉, 칩-사이드) 금속화 공정 이후에 기판을 관통하여 형성된다.
도11에 도시된 바와 같이, 실리콘 기판(202)은 실리콘 다이옥사이드(SiO2)층(204) 및 반대면에 형성된 실리콘 다이옥사이드(SiO2)층(206)을 가진다. 이 특정 실시예에서, SiO2층(204, 206)은 약 0.5μ두께로 열적 성장된다. 그리고 나서, 통상적으로, 약 0.2μ두께인 실리콘 나이트라이드(Si3N4)층(208)이 SiO2층(206) 위에 형성된다. Si3N4층(208)은 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 형성될 수 있다. 그리고 나서, SiO2층(214)이 중간-층 유전체로 형성될 수 있다. 이 예시적인 실시예에서, SiO2층(214)은 약 5μ두께로 Si3N4층(208) 위에 증착된다. 그리고 나서, 통상적으로 포토레지스트층인 마스킹(미도시)이 SiO2층(214) 위에 형성되고, 상감 금속 공정을 위한 트렌치를 형성하기 위해 제거되어질 SiO2층(214)의 부분을 노출하도록 패터닝된다. 포토레지스트를 패터닝한 후에, SiO2층(214)의 노출된 부분이 에칭된다. 실리콘 나이트라이드층(208)이 이 SiO2에칭 공정을 위한 에칭 정지층으로 동작한다. SiO2에칭 공정 후에, 포토레지스트가 제거된다. 그리고 나서, 구리 배리어층과 구리 시드층이 인터포저의 칩-사이드 표면 상에 스퍼터링 증착된다. 배리어층은 통상적으로 도전성 있는 Ta 또는 TaN 과 같은 물질이고, 구리에 대해 이동 배리어를 제공하며, 구리를 위한 유착층(adhesion layer)으로 동작한다. 그리고 나서, 트렌치들이 구리로 채워지고,구리층이 또한 칩-사이드 표면의 나머지 부분 위에 형성되도록, 구리가 시드층 위에 전기 도금된다. 트렌치 외부에 형성된 구리 부분은 여분으로 간주된다. 그후, 이 여분의 구리를 제거하기 위해 화학 기계적 연마(chemical mechanical polishing) 공정이 수행된다. 이것은 도11의 구조적 단면도에 도시된 바와 같이 독립적인 구리 인터커넥트 라인(215)을 만든다. 그리고 나서, Si3N4층(216)이 인터포저의 칩-사이드 표면 위에 증착된다. Si3N4층(216)은 통상적으로 PECVD 공정에 의해 형성되고, 약 0.1μ두께로 형성된다. Si3N4층(216)은 후속의 비아 형성 공정을 위한 에칭 정지층으로 동작하고, 또한 구리 이동에 대해 배리어 역할을 한다.
전술된 여분의 구리의 제거에 대하여, 이 여분의 구리가 잠재적으로 상이한 화학적, 기계적인 특성을 갖는 배리어층 위에 증착되기 때문에, 이에 제한되지는 않지만, 슬러리 화학작용, 다운-포스(down-force), 회전 속도, 온도 등을 포함하는 CMP 조건은, 요구되는 결과를 달성하기 위해 구리층과 배리어층 사이에서 변화될 수 있다.
도12는 금속 인터커넥트 라인의 부가 레벨을 생성하기 위해 다른 처리 공정을 수행한 후의 도11의 구조를 도시하고 있다. 이 예시적인 실시예에서, 인터커넥트 레벨들 사이에 부가적인 인터커넥트 라인 및 비아를 형성하기 위해 이중 상감 금속화 공정이 사용된다. 이 기술 분야의 통상의 지식을 가진 자는 인터커넥트의 몇몇 레벨들이 이 방식으로 제조될 수 있다는 것을 이해할 것이다. 이 예시적인 실시예에서, 옥사이드층(218)은, 중간-층 유전체를 형성하기 위해, 약 10μ두께로 나이트라이드층(216) 위에 증착된다. 통상적으로 포토레지스트층인 제1 마스킹층(미도시)이 SiO2층(218) 위에 형성되고, 이중 상감 금속 공정을 위한 비아 오프닝을 형성하기 위해 제거될 SiO2층(218)의 부분을 노출되도록 패터닝된다. 포토레지스트를 패터닝한 후에, SiO2층(218)의 노출된 부분이 에칭된다. 실리콘 나이트라이드층(216)은 이 SiO2에칭 공정을 위한 에칭 정지층으로 동작한다. SiO2에칭 공정 후에 포토레지스트가 제거된다. 그리고, 제2 마스킹층(미도시)이 SiO2층(218) 위에 형성되고, 금속 인터커넥트 라인을 위한 트렌치를 형성하기 위해 에칭될 SiO2층(218)의 부분이 노출되도록 패터닝된다. 트렌치 에칭은, 요구된 두께의 금속 인터커넥트 라인에 실질적으로 대응하는 깊이로, 노출된 SiO2를 제거한다. 그리고 나서, 제2 마스킹층이 제거된다. 그후, 비아 오프닝의 바닥에 노출된 실리콘 나이트라이드층(216)의 부분이 에칭되고, 이에 따라, 아래에 놓인 구리 인터커넥트 라인(215)이 노출된다. 그리고 나서, 구리 배리어층 및 구리 시드층이 인터포저의 칩-사이드 표면 상에 스퍼터링 증착된다. 그리고, 비아와 트렌치들이 구리로 채워지고, 구리층이 칩-사이드 표면의 나머지 부분 위에 형성되도록, 구리가 시드층 상에 전기 도금된다. 트렌치 외부에 형성된 구리 부분은 여분으로 간주된다.
도13은 딥-비아 오프닝(209)을 생성하기 위해 다른 처리 공정을 수행한 후의 도13의 구조를 도시하고 있다. 딥-비아(209)의 형성을 위해 제거될 옥사이드층(204)의 부분을 노출시키기 위해, 포토레지스트(미도시)와 같은 마스킹층이 인터포저의 백사이드(즉, 보드 사이드)에 형성되어 패터닝된다. 그리고 나서, 옥사이드층(204)의 노출된 부분이 에칭되어, 이에 따라, 실리콘 기판 또는 인터포저의 바디(202)의 부분들이 노출된다. 그후, 딥-비아 오프닝(209)이 실리콘 기판(202)을 통해 에칭 정지층으로 동작하는 옥사이드층(206)을 이용하여 에칭된다. 단면도에 도시되었지만, 딥-비아 오프닝(209)은 특정한 형태로 제한되지 않고, 그 오프닝을 백-사이드 표면에서 보았을 때에, 원형, 사각형 또는 어떤 복잡한 다각형 형태가 될 수 있다. 딥-비아 오프닝(209)의 형성 후에, SiO2층(210)이 노출된 내부 표면 - 딥-비아 오프닝(209)의 측벽이라 부름 - 상에 형성된다. 예시적인 실시예에서 SiO2층(210)은 약 0.5μ두께이고, CVD 공정에 의해 증착될 수 있다. 그리고 나서, 딥-비아(209)에 의해 노출되는 옥사이드층(206)의 부분이 에칭된다. 도13에서 볼 수 있는 바와 같이, 옥사이드층(206)의 노출된 부분을 제거하는 것은 실리콘 나이트라이드층(208)의 대응하는 부분을 노출시킨다. 그후, 실리콘 나이트라이드층(208)의 노출된 부분이 구리층(215)의 대응하는 부분을 노출하도록 에칭된다.
도14는 딥-비아 오프닝(209)을 채우는 구리층(212)을 생성하고, 인터포저의 백사이드 상에서 옥사이드층(204)을 덮기 위해 다른 처리 공정을 수행한 후의 도13의 구조를 도시하고 있다. 도14에 나타난 바와 같이, 딥-비아 오프닝(209)에 의해 노출된 실리콘 나이트라이드층(208)의 부분은 에칭에 의해 제거된다. 그리고 나서, 구리 배리어층 및 구리 시드층이 딥-비아 오프닝(209) 안에 스퍼터링 증착된다. 그리고, 딥-비아 오프닝(209)안과 인터포저의 백사이드 표면에 구리가 전기 도금된다.
도15-16은 도7-10(딥-비아 최초 공정) 및 도11-14(딥-비아 최후 공정)와 관련하여 도시 및 설명된 공정 모두에 공통되는 처리 공정을 도시하고 있다.
도15를 참조하면, 인터포저의 보드-사이드 상의 여분의 구리가 CMP에 의해 제거된다. 이 기술 분야의 통상의 지식을 가진 자에게는 이해되는 바와 같이, 제1 슬러리 화학작용은 구리를 제거하는데 사용되고, 제2 슬러리 화학작용은 배리어층을 제거하는데 사용되는, 2단계 CMP 공정이 사용될 수 있다. 마찬가지로, 여분의 구리와 인터포저의 칩-사이드 상의 배리어층의 불필요한 부분이 CMP에 의해 제거된다. 그리고 나서, 나머지 노출된 구리는, Ni/Au 층(224)이 인터포저의 칩-사이드와 보드-사이드 모두에 형성되도록, 무전해 Ni/Au 도금 공정이 수행된다. 무전해 화학작용은 노출된 금속 표면 상에 선택적인 증착을 제공한다.
도16은 집적회로 다이를 인터포저에, 인터포저를 회로 기판에 부착시키는데 사용되는 스크린 인쇄 공융 솔더(screen printed eutectic solder)를 생성하기 위해 몇몇 부가적인 처리 공정을 수행한 후의 도15의 구조를 도시하고 있다. 특히, 도15에 도시된 구조는 백사이드, 즉 보드-사이드 상에 Pb/Sn 스퍼터링 증착 공정이 수행된다. 그리고 나서, 이 스퍼터링에 의해 형성된 Pb/Sn층은, 솔더 볼 선행 구조(226)를 형성하기 위해, 종래의 리소그래픽 방법을 이용하여 패터닝된다. 이어서, 도16에 도시된 바와 같이, 인터포저의 칩-사이드 상에 폴리이미드(polyimide)층(228)이 형성된다. 그리고 나서, Ni/Au층(224)의 일부를 노출시키기 위해, 종래의 리소그래픽 방법을 이용하여 폴리이미드층(228)이 패터닝된다. 그리고, 인터포저의 탑-사이드, 즉, 칩-사이드를 덮는 Pb/Sn층을 생성하기 위해 또다른 Pb/Sn 스퍼터링 증착 공정이 수행된다. 그리고 나서, Pb/Sn의 칩-사이드층은, 도16에 도시된 바와 같이 솔더 범프 선행 구조(230)를 형성하도록 패터닝된다. 이 기술 분야의 통상의 지식을 가진 자는, 임의의 공정 동작의 순서가 변경되어 요구된 구조를 달성할 수 있다는 것을 이해할 것이다. 공정 동작의 순서에서의 이러한 변경은 본 발명의 범위 안에 있는 것을 간주된다.
도17은 본 발명에 따른 공정을 도시한 흐름도이다. 집적회로와 인터포저가 결합된다(302). 본 발명의 원리에 따라, 인터포저와 집적회로는 실질적으로 유사한 열 팽창 계수를 갖는다. 특정한 실시예에서, 인터포저와 집적회로는 실질적으로 동일한 물질로 만들어진, 바디라고 부르는 기판을 가진다. 일례로서, 인터포저와 집적회로는 모두 실리콘 기판으로 제조될 수 있다. 인터포저가 실리콘과 같은 물질로 만들어지는 경우에, 이에 제한되지는 않지만, 커패시터 및 트랜지스터를 포함하는 여러 회로 소자들이 종래의 반도체 제조 방법에 의해 형성될 수 있다. 또한, 회로 기판, 예를 들면, 인쇄 회로 기판과 인터포저가 연결된다(304). 인터포저는 집적회로와 회로 기판 사이에 기계적인 커넥션을 제공한다. 또한, 인터포저는 집적회로를 회로 기판에 전기적으로 연결하기 위해, 그 바디를 통해 전도 신호 경로를 제공한다.
본 발명의 다른 대안적인 실시예가 도18-21을 참고하여 설명되어 있는데, 이것은 실리콘-기반 인터포저의 여러 제조 단계를 도시하고 있고, 여기서, 딥-비아는, 딥-비아의 제1 부분에 경사진 측벽을 만드는 2단계 공정으로 형성된다. 이 인터포저 구조를 형성하는 공정은, 딥-비아가 실질적으로 수직이 아니라 경사진 측벽의 부분으로 형성되는 것을 제외하면, 도7-10에 도시된 실시예와 관련하여 설명된 것과 유사하다.
도18을 참조하면, 경사진 측벽을 가진 딥-비아 오프닝이 에칭된 후의 인터포저의 구조적 단면이 도시되어 있다. 특히, 실리콘 기판(202)은 각 주요 표면에 열적 성장된, 약 0.5μ두께의 실리콘 옥사이드층(204)을 가진다. 그리고 나서, 실리콘 나이트라이드층이 옥사이드층(206) 위에 약 0.1μ두께로 증착된다. 그후, 딥-비아 오프닝을 형성하기 위해 에칭될 영역을 제외한, 옥사이드층(204)을 덮기 위해, 딥-비아 마스킹층이 패터닝된다. 그리고, 옥사이드층(204)의 노출된 부분이 에칭되고, 이에 따라 기판(202)의 부분들이 노출된다. 그후, 도18에 도시된 바와 같이, 부분적으로 실리콘 기판(202)을 통하여 경사진 측벽을 생성하기 위해, 실리콘 기판(202)의 등방성 에칭이 수행된다. 그리고 나서, 도18에 도시된 바와 같이, 딥-비아 오프닝(409)을 완성하기 위해 비등방성 에칭이 수행된다. 비등방성 에칭과 등방성 에칭의 조합으로 옥사이드 오버행(overhang) 부분(410)을 생성한다.
도19는 딥-비아의 측벽에 절연층을 형성하고, 도전 물질이 딥-비아 안에 형성된 후의 도18의 인터포저를 도시한 구조적 단면도이다. 오버행(410)은 옥사이드층(204)의 두께를 반으로 제거하도록 설계된 습식 에칭에 의해 제거된다. 오버행(410)의 양쪽 사이드가 습식 에칭(etchant)에 노출되기 때문에, 오버행은 옥사이드층(204)의 2배의 비율로 효과적으로 에칭된다. 오버행(410)의 제거 후에, 측벽 옥사이드(210)가 딥-비아 측벽의 경사진 부분과 수직인 부분 위에 약 0.5μ두께로 성장된다. 그리고 나서, 구리 확산 배리어층 및 시드층이 딥-비아 오프닝(409) 안에 스퍼터링 확산된다. 그리고, 딥-비아(409)의 경사진 측벽 위에 도전 코팅을 제공하고, 옥사이드층(204) 위에 도전층을 제공하기 위해, 구리가 실질적으로 수직인 측벽을 가진 딥-비아 오프닝(409)의 부분을 실질적으로 채우도록 전기 도금된다. 도19에 도시된 바와 같이, 그루브(groove) 타입 구조가 형성되도록, 구리가 딥-비아 오프닝(409)의 경사진 측벽의 다음에 온다.
도20 및 도21은 2개의 금속층과 2개의 비아 층의 형성을 도시하고 있다. 이들 금속과 비아 쌍의 각각은 도9-10 및 도13-14와 관련하여 전술된 이중 상감 금속 공정에 의해 형성된다.
결론
본 발명의 실시예들은, 열 팽창 특성의 매칭, 조밀한 인터커넥트 피치, 및 인터포저 안에 능동 및 수동 회로 소자들의 집적을 제공하면서, 집적회로 다이와 기판을 전기적 및 기계적으로 결합시키는데 적합한 인터포저를 제공한다.
본 발명의 특정 실시예의 장점은 높은 유전율 물질이 인터포저 안에 쉽게 집적될 수 있다는 것이다. 이것은, 다른 것들 사이에서, 감결합 커패시터로 사용될 수 있는 커패시터의 형성을 용이하게 한다.
본 발명의 특정 실시예의 장점은 전계 효과 트랜지스터가 인터포저 안에 쉽게 집적될 수 있다는 것이다.
이 기술 분야의 통상의 지식을 가진 자는 본 발명의 범위 안에서 많은 설계 선택이 가능하다는 것을 이해할 것이다. 예를 들면, 집적회로 다이와 인터포저의바디는 실리콘 이외의 물질로 형성될 수 있다. 마찬가지로, 구리 이외의 도전 물질이 인터포저 또는 집적회로 상의 여러 인터커넥트를 형성하는데 사용될 수 있다. 다른 대안예는 트랜지스터를 포함하지 않거나, 또는 트랜지스터 간에 큰 공간을 가진, 인터포저 상의 구리 배리어층 대신에 유착층을 사용하는 것을 포함한다. 이러한 유착층 물질의 예로는, 이에 제한되지는 않지만, Ti 및 TiN을 포함한다. 다른 대안예는, 이에 제한되지 않지만, 중간-층 유전체로서 SiO2보다는 실리콘 플루오르 도핑 옥사이드를 포함하는 저-k(low-k) 물질의 사용할 수 있다.
이 기술 분야의 통상의 지식을 가진 자는, 본 발명의 원리 및 범위에서 벗어나지 않는 한, 첨부된 청구범위에 표현한 바와 같이, 설명 및 도시된 부분 및 단계의 세부사항, 물질 및 배치에서의 여러 다른 변경이 이루어질 수 있다는 것을 이해할 것이다.

Claims (5)

  1. 제1 물질을 포함하는 바디(body)를 가진 다이; 및
    제1 사이드 및 제2 사이드를 가진 인터포저(interposer) - 여기서, 상기 다이는 상기 인터포저의 제1 사이드에 결합됨 -
    를 포함하고,
    여기서, 상기 인터포저는 상기 제1 물질을 포함하고, 상기 제1 사이드는 상기 다이에 전기적 및 기계적으로 결합되는
    조립체(assembly).
  2. 실리콘 기판 상에 형성된 집적회로;
    제1 표면 및 마주보는 제2 표면을 가진 인터포저; 및
    회로 기판
    을 포함하고,
    여기서, 상기 인터포저는 상기 집적회로와 회로 기판 사이에 배치되고, 상기 인터포저는 실리콘을 포함하는
    조립체.
  3. 실리콘 기판을 가진 다이;
    제1 표면 및 마주보는 제2 표면을 가진 실리콘 기판을 가진 인터포저 - 여기서, 상기 제1 표면은 솔더 범프(solder bumps)에 의해 상기 다이에 부착됨 -; 및
    솔더 볼에 의해 상기 제2 표면에 부착된 회로 기판
    을 포함하고,
    여기서, 상기 인터포저는 회로 소자들을 포함하는
    전자 조립체.
  4. 집적회로(IC)와 인터포저를 결합시키는 단계; 및
    회로 기판과 상기 인터포저를 결합시키는 단계
    를 포함하고,
    여기서, 상기 IC와 상기 인터포저는 각각 실질적으로 동일한 물질을 포함하는 바디를 가지고, 상기 결합 단계는 기계적으로 부착하는 단계와 전기적으로 연결하는 단계를 포함하는
    전자 조립체 제조 방법.
  5. 기판의 제1 표면 및 제2 표면의 각각에 옥사이드층을 형성하는 단계;
    상기 기판의 부분들을 노출시키기 위해 상기 제1 표면의 상기 옥사이드층을 패터닝하는 단계;
    딥-비아 오프닝(deep-via opening)의 제1 부분을 형성하기 위해 상기 노출된 기판의 제1 부분을 통해 등방성 에칭하는 단계;
    딥-비아 오프닝의 제2 부분을 형성하기 위해 상기 노출된 기판의 제2 부분을 통해 비등방성 에칭하는 단계;
    상기 딥-비아 오프닝의 상기 제1 및 제2 부분에 구리 배리어(barrier) 및 구리 시드층(seed layer)을 스퍼터링하는 단계;
    딥-비아를 형성하기 위해 상기 시드층 위에 도전 물질을 전기 도금하는 단계; 및
    상기 기판의 상기 제2 표면 위에 비아 및 인터커넥트 라인을 형성하는 단계
    를 포함하고,
    여기서, 적어도 하나의 인터커넥트 라인은 적어도 하나의 딥-비아에 전기적으로 결합되는
    인터포저 제조 방법.
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