JPH09232507A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH09232507A JPH09232507A JP8032488A JP3248896A JPH09232507A JP H09232507 A JPH09232507 A JP H09232507A JP 8032488 A JP8032488 A JP 8032488A JP 3248896 A JP3248896 A JP 3248896A JP H09232507 A JPH09232507 A JP H09232507A
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Abstract
(57)【要約】
【課題】 ＩＣのコアについての微細化・高密度化の要
求、Ｉ／Ｏの静電耐圧等についての要求を共に満たした
ＩＣを実現する。 【解決手段】 所定の機能を果す電子回路を形成したコ
アチップ１０と、外部装置と信号の授受を行うためのＩ
／Ｏを各辺に配置したＩ／Ｏチップ２０によりＩＣを構
成する。コアチップ１０は、Ｉ／Ｏチップ２０の中央の
空きエリアに固定され、ボンディングワイヤ４０によっ
てＩ／Ｏチップ２０と接続される。コアチップ１０およ
びＩ／Ｏチップ２０は各々にとって適切な製造プロセス
により別々に製造する。
求、Ｉ／Ｏの静電耐圧等についての要求を共に満たした
ＩＣを実現する。 【解決手段】 所定の機能を果す電子回路を形成したコ
アチップ１０と、外部装置と信号の授受を行うためのＩ
／Ｏを各辺に配置したＩ／Ｏチップ２０によりＩＣを構
成する。コアチップ１０は、Ｉ／Ｏチップ２０の中央の
空きエリアに固定され、ボンディングワイヤ４０によっ
てＩ／Ｏチップ２０と接続される。コアチップ１０およ
びＩ／Ｏチップ２０は各々にとって適切な製造プロセス
により別々に製造する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
およびその製造方法に関する。
およびその製造方法に関する。
【０００２】
【従来の技術】近年の半導体製造技術の進歩により、ト
ランジスタ等の素子として極めて微細なものを形成する
ことが可能となり、また、これらの素子を半導体ウェハ
上に極めて高密度に形成することが可能となった。この
ような素子の微細化および高密度化は、一方では、より
大規模な電子回路を搭載した高機能の半導体集積回路
（以下、ＩＣという）の実現に貢献し、他方では、シュ
リンク（比例縮小）化、すなわち、より小さなサイズの
半導体チップ上に電子回路を形成することを可能にし、
ＩＣ製品の低価格化に貢献している。
ランジスタ等の素子として極めて微細なものを形成する
ことが可能となり、また、これらの素子を半導体ウェハ
上に極めて高密度に形成することが可能となった。この
ような素子の微細化および高密度化は、一方では、より
大規模な電子回路を搭載した高機能の半導体集積回路
（以下、ＩＣという）の実現に貢献し、他方では、シュ
リンク（比例縮小）化、すなわち、より小さなサイズの
半導体チップ上に電子回路を形成することを可能にし、
ＩＣ製品の低価格化に貢献している。
【０００３】
【発明が解決しようとする課題】さて、以上は半導体製
造技術における素子の微細化・高密度化の一般的な効果
であるが、いわゆるサブミクロンの時代に入った今日で
は、素子の微細化・高密度化により、むしろ以下の問題
が生じ、上記効果を無条件に期待することができない状
況になってきている。
造技術における素子の微細化・高密度化の一般的な効果
であるが、いわゆるサブミクロンの時代に入った今日で
は、素子の微細化・高密度化により、むしろ以下の問題
が生じ、上記効果を無条件に期待することができない状
況になってきている。
【０００４】（１）チップの縮小化の限界 半導体集積回路のチップレイアウトは、製品により様々
であるが、当該製品の機能を果す電子回路（以下、コア
という）がチップの中央に形成され、このコアを取り囲
むように多くの入出力回路（以下、Ｉ／Ｏという）が形
成されているのが一般的である。
であるが、当該製品の機能を果す電子回路（以下、コア
という）がチップの中央に形成され、このコアを取り囲
むように多くの入出力回路（以下、Ｉ／Ｏという）が形
成されているのが一般的である。
【０００５】このコアとＩ／Ｏのうちコアについては、
微細な素子を形成し得る製造プロセスを使用することに
より、比較的容易にサイズを縮小することができる。と
ころが、Ｉ／Ｏについては製造プロセスの改良のみでは
サイズを縮小することが困難なのである。
微細な素子を形成し得る製造プロセスを使用することに
より、比較的容易にサイズを縮小することができる。と
ころが、Ｉ／Ｏについては製造プロセスの改良のみでは
サイズを縮小することが困難なのである。
【０００６】その理由の１つとして静電破壊の問題があ
る。すなわち、Ｉ／ＯはＩＣのピンに直接接続されてい
るため、外来の静電気を直接受ける。このため、Ｉ／Ｏ
には静電破壊からの保護を行うため比較的サイズの大き
な保護回路を設ける必要がある。また、外来のサージに
十分に耐え得るようＩ／Ｏを構成するトランジスタの拡
散層をサイズの大きなものとしておく必要があるのであ
る。
る。すなわち、Ｉ／ＯはＩＣのピンに直接接続されてい
るため、外来の静電気を直接受ける。このため、Ｉ／Ｏ
には静電破壊からの保護を行うため比較的サイズの大き
な保護回路を設ける必要がある。また、外来のサージに
十分に耐え得るようＩ／Ｏを構成するトランジスタの拡
散層をサイズの大きなものとしておく必要があるのであ
る。
【０００７】また、他の理由としてラッチアップの問題
がある。ここで、ラッチアップとは、ＩＣチップ上に形
成された各トランジスタの拡散層によって電源と接地線
との間に寄生サイリスタが構成され、この寄生サイリス
タが外来ノイズ等によってトリガされてオン状態とな
り、電源および接地線間が短絡状態になる現象をいう。
このラッチアップを防止するためには、サイズの大きな
トランジスタ同士を接近させない等、チップレイアウト
上の制約が課される。このため、Ｉ／Ｏは、ある程度の
間隔をおいてＩＣチップ上に並べる必要がある。
がある。ここで、ラッチアップとは、ＩＣチップ上に形
成された各トランジスタの拡散層によって電源と接地線
との間に寄生サイリスタが構成され、この寄生サイリス
タが外来ノイズ等によってトリガされてオン状態とな
り、電源および接地線間が短絡状態になる現象をいう。
このラッチアップを防止するためには、サイズの大きな
トランジスタ同士を接近させない等、チップレイアウト
上の制約が課される。このため、Ｉ／Ｏは、ある程度の
間隔をおいてＩＣチップ上に並べる必要がある。
【０００８】以上のように、Ｉ／Ｏを配置するためのス
ペースを縮小することはコアのためのスペースを縮小す
ることに比べて困難なのである。そして、最悪の場合に
は、Ｉ／Ｏがボトルネックとなり、チップサイズを縮小
することができないという事態が生じ得る。すなわち、
次の通りである。
ペースを縮小することはコアのためのスペースを縮小す
ることに比べて困難なのである。そして、最悪の場合に
は、Ｉ／Ｏがボトルネックとなり、チップサイズを縮小
することができないという事態が生じ得る。すなわち、
次の通りである。
【０００９】まず、図５（ａ）は、あるＩＣのチップレ
イアウトを示すものである。この例では、中央のコア１
がチップ周辺にあるＩ／Ｏ２，２，…の中に丁度収って
おり、無駄のないチップレイアウトとなっている。この
ＩＣをさらに微細な素子を形成し得る製造プロセスを使
用して製造するものとすると、図５（ｂ）のようなチッ
プレイアウトとなることもあり得る。すなわち、コア１
については縮小されるが、Ｉ／Ｏ２，２，…について
は、上述の問題によって縮小することができず、改良さ
れた製造プロセスを使用したにも拘わらずチップサイズ
を縮小することができない、ということが起こり得る。
イアウトを示すものである。この例では、中央のコア１
がチップ周辺にあるＩ／Ｏ２，２，…の中に丁度収って
おり、無駄のないチップレイアウトとなっている。この
ＩＣをさらに微細な素子を形成し得る製造プロセスを使
用して製造するものとすると、図５（ｂ）のようなチッ
プレイアウトとなることもあり得る。すなわち、コア１
については縮小されるが、Ｉ／Ｏ２，２，…について
は、上述の問題によって縮小することができず、改良さ
れた製造プロセスを使用したにも拘わらずチップサイズ
を縮小することができない、ということが起こり得る。
【００１０】また、Ｉ／Ｏをチップ上に配置するために
チップサイズを必要以上に大きくしなければならないと
いうことも起こり得る。図６は、多数のＩ／Ｏ２を配置
するためにチップサイズを大きくした例を示している。
この例の場合、コア１にとってはこのような広大なチッ
プは必要ないのである。
チップサイズを必要以上に大きくしなければならないと
いうことも起こり得る。図６は、多数のＩ／Ｏ２を配置
するためにチップサイズを大きくした例を示している。
この例の場合、コア１にとってはこのような広大なチッ
プは必要ないのである。
【００１１】（２）Ｉ／Ｏの設計における問題 また、素子の微細化・高密度化がＩ／Ｏの設計を難しい
ものにしてしまうという問題もある。例えばＭＯＳＦＥ
Ｔ（金属−酸化膜−半導体構造の電界効果トランジス
タ）を使用したＩＣの場合、チップ上に多数のＭＯＳＦ
ＥＴを形成するためには個々のＭＯＳＦＥＴのサイズを
小さなものとする必要がある。しかしながら、ＭＯＳＦ
ＥＴのサイズを小さくすると、その駆動能力も低下して
しまうため十分な動作速度が得られないという問題が生
じる。そこで、サイズ縮小に伴う駆動力の低下を補償す
べく、ＭＯＳＦＥＴのソース・ドレインの拡散層を浅く
すると共にゲート長を短くし、さらにゲート酸化膜を薄
くする、といった製造プロセスの改良がなされることと
なる。ところが、ゲート酸化膜を薄くしたのではＩ／Ｏ
を構成するＭＯＳＦＥＴのゲート酸化膜の静電破壊に対
する耐性を低下させてしまい、また、ソース・ドレイン
の拡散層を浅くすると、Ｉ／Ｏを構成するＭＯＳＦＥＴ
のドレインの静電破壊に対する耐性が低下することとな
る。このため、素子の微細化・高密度化を行う場合には
Ｉ／Ｏの保護回路に対する要求が厳しいものとなるので
ある。
ものにしてしまうという問題もある。例えばＭＯＳＦＥ
Ｔ（金属−酸化膜−半導体構造の電界効果トランジス
タ）を使用したＩＣの場合、チップ上に多数のＭＯＳＦ
ＥＴを形成するためには個々のＭＯＳＦＥＴのサイズを
小さなものとする必要がある。しかしながら、ＭＯＳＦ
ＥＴのサイズを小さくすると、その駆動能力も低下して
しまうため十分な動作速度が得られないという問題が生
じる。そこで、サイズ縮小に伴う駆動力の低下を補償す
べく、ＭＯＳＦＥＴのソース・ドレインの拡散層を浅く
すると共にゲート長を短くし、さらにゲート酸化膜を薄
くする、といった製造プロセスの改良がなされることと
なる。ところが、ゲート酸化膜を薄くしたのではＩ／Ｏ
を構成するＭＯＳＦＥＴのゲート酸化膜の静電破壊に対
する耐性を低下させてしまい、また、ソース・ドレイン
の拡散層を浅くすると、Ｉ／Ｏを構成するＭＯＳＦＥＴ
のドレインの静電破壊に対する耐性が低下することとな
る。このため、素子の微細化・高密度化を行う場合には
Ｉ／Ｏの保護回路に対する要求が厳しいものとなるので
ある。
【００１２】（３）経済性の問題 微細な素子を形成し得る優れた製造プロセスは、それを
実施するためのコストも高い。従って、優れた製造プロ
セスを使用した場合には、そのコストに見合っただけの
多数の製品を製造し販売しないと、コストを取り戻すこ
とができない。図５（ｂ）および図６に示すようなチッ
プレイアウトのＩＣをコストの掛る製造プロセスで製造
したのでは著しい経済的不利益を被ることになる。
実施するためのコストも高い。従って、優れた製造プロ
セスを使用した場合には、そのコストに見合っただけの
多数の製品を製造し販売しないと、コストを取り戻すこ
とができない。図５（ｂ）および図６に示すようなチッ
プレイアウトのＩＣをコストの掛る製造プロセスで製造
したのでは著しい経済的不利益を被ることになる。
【００１３】以上のように、従来の技術においては、製
造プロセスの改良により、ＩＣのコアの微細化・高密度
化を図ることができるが、Ｉ／Ｏを配置するためのエリ
アを縮小することが困難であるため、これがＩＣのチッ
プサイズを縮小する上でのボトルネックとなっていた。
また、コアの縮小化のための製造プロセスの改良がＩ／
Ｏにとっては却って悪影響を及ぼし、さらに上記の経済
性の問題も生じさせていた。
造プロセスの改良により、ＩＣのコアの微細化・高密度
化を図ることができるが、Ｉ／Ｏを配置するためのエリ
アを縮小することが困難であるため、これがＩＣのチッ
プサイズを縮小する上でのボトルネックとなっていた。
また、コアの縮小化のための製造プロセスの改良がＩ／
Ｏにとっては却って悪影響を及ぼし、さらに上記の経済
性の問題も生じさせていた。
【００１４】この発明の目的は、まさにこのような問題
を解決し得る半導体集積回路およびその製造方法を提供
することにある。
を解決し得る半導体集積回路およびその製造方法を提供
することにある。
【００１５】
【課題を解決するための手段】請求項１に係る発明は、
所定の機能を果す電子回路が形成されてなるコアチップ
と、外部の装置との間で信号の授受を行うための入出力
回路が形成されたＩ／Ｏチップとを有し、前記コアチッ
プにおける電子回路と前記Ｉ／Ｏチップにおける入出力
回路とを電気的に接続してなることを特徴とする半導体
集積回路を要旨とする。
所定の機能を果す電子回路が形成されてなるコアチップ
と、外部の装置との間で信号の授受を行うための入出力
回路が形成されたＩ／Ｏチップとを有し、前記コアチッ
プにおける電子回路と前記Ｉ／Ｏチップにおける入出力
回路とを電気的に接続してなることを特徴とする半導体
集積回路を要旨とする。
【００１６】請求項２に係る発明は、所定の機能を果す
電子回路が形成されてなるコアチップと、前記コアチッ
プが中央の空きエリアに固定され、外部の装置との間で
信号の授受を行うための入出力回路が該空きエリアを取
り囲む周辺領域に形成されてなるＩ／Ｏチップとを有
し、前記コアチップにおける電子回路と前記Ｉ／Ｏチッ
プにおける入出力回路とを電気的に接続してなることを
特徴とする半導体集積回路を要旨とする。
電子回路が形成されてなるコアチップと、前記コアチッ
プが中央の空きエリアに固定され、外部の装置との間で
信号の授受を行うための入出力回路が該空きエリアを取
り囲む周辺領域に形成されてなるＩ／Ｏチップとを有
し、前記コアチップにおける電子回路と前記Ｉ／Ｏチッ
プにおける入出力回路とを電気的に接続してなることを
特徴とする半導体集積回路を要旨とする。
【００１７】請求項３に係る発明は、外部の装置との間
で信号の授受を行うための入出力回路を半導体ウェハ上
に形成し、該半導体ウェハを切断し分離することによ
り、各々前記入出力回路を有する複数のＩ／Ｏチップを
製造するＩ／Ｏチップ製造工程と、所定の機能を果す電
子回路を前記半導体ウェハとは別の半導体ウェハ上に形
成し、該半導体ウェハを切断し分離することにより各々
前記電子回路が形成された複数のコアチップを製造する
コアチップ製造工程と、前記コアチップおよび前記Ｉ／
Ｏチップを同一のパッケージに搭載し、該コアチップに
おける電子回路と該Ｉ／Ｏチップにおける入出力回路と
を電気的に接続する組み立て工程とを具備することを特
徴とする半導体集積回路の製造方法を要旨とする。
で信号の授受を行うための入出力回路を半導体ウェハ上
に形成し、該半導体ウェハを切断し分離することによ
り、各々前記入出力回路を有する複数のＩ／Ｏチップを
製造するＩ／Ｏチップ製造工程と、所定の機能を果す電
子回路を前記半導体ウェハとは別の半導体ウェハ上に形
成し、該半導体ウェハを切断し分離することにより各々
前記電子回路が形成された複数のコアチップを製造する
コアチップ製造工程と、前記コアチップおよび前記Ｉ／
Ｏチップを同一のパッケージに搭載し、該コアチップに
おける電子回路と該Ｉ／Ｏチップにおける入出力回路と
を電気的に接続する組み立て工程とを具備することを特
徴とする半導体集積回路の製造方法を要旨とする。
【００１８】請求項４に係る発明は、外部の装置との間
で信号の授受を行うための入出力回路のうち配線パター
ンを除いた部分が形成された下地ウェハを製造する下地
ウェハ製造工程と、所定の機能を果す電子回路を前記下
地ウェハとは別の半導体ウェハ上に複数形成し、該半導
体ウェハを切断し分離することにより各々前記電子回路
が形成された複数のコアチップを製造するコアチップ製
造工程と、前記コアチップにおける電子回路に対応した
入出力回路を構成するための配線パターンを前記下地ウ
ェハ上に形成し、該下地ウェハを切断し分離することに
より、各々前記入出力回路を有する複数のＩ／Ｏチップ
を製造するＩ／Ｏチップ製造工程と、前記コアチップお
よび前記Ｉ／Ｏチップを同一のパッケージに搭載し、該
コアチップにおける電子回路と該Ｉ／Ｏチップにおける
入出力回路とを電気的に接続する組み立て工程とを具備
することを特徴とする半導体集積回路の製造方法を要旨
とする。
で信号の授受を行うための入出力回路のうち配線パター
ンを除いた部分が形成された下地ウェハを製造する下地
ウェハ製造工程と、所定の機能を果す電子回路を前記下
地ウェハとは別の半導体ウェハ上に複数形成し、該半導
体ウェハを切断し分離することにより各々前記電子回路
が形成された複数のコアチップを製造するコアチップ製
造工程と、前記コアチップにおける電子回路に対応した
入出力回路を構成するための配線パターンを前記下地ウ
ェハ上に形成し、該下地ウェハを切断し分離することに
より、各々前記入出力回路を有する複数のＩ／Ｏチップ
を製造するＩ／Ｏチップ製造工程と、前記コアチップお
よび前記Ｉ／Ｏチップを同一のパッケージに搭載し、該
コアチップにおける電子回路と該Ｉ／Ｏチップにおける
入出力回路とを電気的に接続する組み立て工程とを具備
することを特徴とする半導体集積回路の製造方法を要旨
とする。
【００１９】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００２０】図１は、この発明の一実施形態を示すもの
であり、同実施形態に係るＩＣのパッケージを開封し、
チップを露出させた状態を表している。図１において、
１０はコアチップ、２０はＩ／Ｏチップ、３０，３０，
…はこのＩＣのパッケージのリードである。また、４
０，４０，…はコアチップ１０とＩ／Ｏチップ２０とを
電気的に接続するボンディングワイヤ、５０，５０，…
はＩ／Ｏチップ２０とパッケージのリード３０，３０，
…とを電気的に接続するボンディングワイヤである。
であり、同実施形態に係るＩＣのパッケージを開封し、
チップを露出させた状態を表している。図１において、
１０はコアチップ、２０はＩ／Ｏチップ、３０，３０，
…はこのＩＣのパッケージのリードである。また、４
０，４０，…はコアチップ１０とＩ／Ｏチップ２０とを
電気的に接続するボンディングワイヤ、５０，５０，…
はＩ／Ｏチップ２０とパッケージのリード３０，３０，
…とを電気的に接続するボンディングワイヤである。
【００２１】コアチップ１０は、その表面にこのＩＣの
本来の機能（例えば当該ＩＣが通信制御用ＩＣである場
合には通信制御機能）を果すための電子回路が形成され
ている。また、コアチップ１０は、図２（ａ）に示すよ
うに、チップの各辺に沿って多数のボンディグパッド１
１，１１，…が形成されている。ただし、コアチップ１
０は、外部装置と信号の授受を行うためのＩ／Ｏを有し
ておらず、コアチップ１０上の電子回路はボンディング
パッド１１，１１，…に直接接続されている。
本来の機能（例えば当該ＩＣが通信制御用ＩＣである場
合には通信制御機能）を果すための電子回路が形成され
ている。また、コアチップ１０は、図２（ａ）に示すよ
うに、チップの各辺に沿って多数のボンディグパッド１
１，１１，…が形成されている。ただし、コアチップ１
０は、外部装置と信号の授受を行うためのＩ／Ｏを有し
ておらず、コアチップ１０上の電子回路はボンディング
パッド１１，１１，…に直接接続されている。
【００２２】Ｉ／Ｏチップ２０は、その各辺に沿ってＩ
／Ｏセル２１，２１，…が多数形成されている。また、
図２（ｂ）に示すように、Ｉ／Ｏチップ２０のＩ／Ｏセ
ル２１，２１，…の内側は何も形成されていない空きエ
リアとなっており、この空きエリアはコアチップ１０を
包含し得る広さを有している。コアチップ１０は、この
空きエリアの上に固定されており、Ｉ／Ｏチップ２０上
のＩ／Ｏセル２１，２１，…によって周囲が取り囲めて
ている。
／Ｏセル２１，２１，…が多数形成されている。また、
図２（ｂ）に示すように、Ｉ／Ｏチップ２０のＩ／Ｏセ
ル２１，２１，…の内側は何も形成されていない空きエ
リアとなっており、この空きエリアはコアチップ１０を
包含し得る広さを有している。コアチップ１０は、この
空きエリアの上に固定されており、Ｉ／Ｏチップ２０上
のＩ／Ｏセル２１，２１，…によって周囲が取り囲めて
ている。
【００２３】図３（ａ）および（ｂ）は、各Ｉ／Ｏセル
２１の構成例を示すものである。これらの図に示すよう
に、１個のＩ／Ｏセル２１は、外部装置との間で信号の
授受を行うための入出力回路および該入出力回路を静電
破壊等から保護するための保護回路を含んだセル２１０
と、このセル２１０の信号入力端（または信号出力端）
および信号出力端（または信号入力端）に各々接続され
た２個のボンディングパッド２１１、２１２により構成
されている。これらのうちボンデイングパッド２１１
は、図１に示すボンディングワイヤ４０によってコアチ
ップ１０上のパッド１１と接続される。また、ボンディ
ングパッド２１２はボンディングワイヤ５０によってパ
ッケージのリード３０と接続される。このような接続が
行われているため、外来の入力信号はパッケージのリー
ド３０→ボンディングワイヤ５０→Ｉ／Ｏセル２１のボ
ンディングパッド２１２→セル２１０→ボンディングパ
ッド２１１→ボンディングワイヤ４０→コアチップ１０
のボンディングパッド１１→コアチップ１０内の電子回
路という経路を伝播する。また、コアチップ１０から外
部装置への信号の出力は、これと全く逆の経路を辿るこ
ととなる。２個のボンディングパッド２１１、２１２と
Ｉ／Ｏセル２１０との位置関係は各種考えられるが、図
３（ａ）および（ｂ）はその代表例を示すものである。
２１の構成例を示すものである。これらの図に示すよう
に、１個のＩ／Ｏセル２１は、外部装置との間で信号の
授受を行うための入出力回路および該入出力回路を静電
破壊等から保護するための保護回路を含んだセル２１０
と、このセル２１０の信号入力端（または信号出力端）
および信号出力端（または信号入力端）に各々接続され
た２個のボンディングパッド２１１、２１２により構成
されている。これらのうちボンデイングパッド２１１
は、図１に示すボンディングワイヤ４０によってコアチ
ップ１０上のパッド１１と接続される。また、ボンディ
ングパッド２１２はボンディングワイヤ５０によってパ
ッケージのリード３０と接続される。このような接続が
行われているため、外来の入力信号はパッケージのリー
ド３０→ボンディングワイヤ５０→Ｉ／Ｏセル２１のボ
ンディングパッド２１２→セル２１０→ボンディングパ
ッド２１１→ボンディングワイヤ４０→コアチップ１０
のボンディングパッド１１→コアチップ１０内の電子回
路という経路を伝播する。また、コアチップ１０から外
部装置への信号の出力は、これと全く逆の経路を辿るこ
ととなる。２個のボンディングパッド２１１、２１２と
Ｉ／Ｏセル２１０との位置関係は各種考えられるが、図
３（ａ）および（ｂ）はその代表例を示すものである。
【００２４】以上のように、本実施形態においては、Ｉ
Ｃを構成するコアとＩ／Ｏのうち、コアはコアチップ１
０により構成され、Ｉ／Ｏはコアチップ１０とは別のＩ
／Ｏチップ２０により構成されている。従って、ＩＣを
構成するコアとＩ／Ｏを各々にとって最適な別々の製造
プロセスで製造することができる。すなわち、コアチッ
プ１０は、微細な素子を形成するのに適した製造プロセ
スにより製造し、Ｉ／Ｏチップ２０は、静電破壊等に対
する耐性の強い高耐圧の素子を形成し得る製造プロセス
により製造することができる。
Ｃを構成するコアとＩ／Ｏのうち、コアはコアチップ１
０により構成され、Ｉ／Ｏはコアチップ１０とは別のＩ
／Ｏチップ２０により構成されている。従って、ＩＣを
構成するコアとＩ／Ｏを各々にとって最適な別々の製造
プロセスで製造することができる。すなわち、コアチッ
プ１０は、微細な素子を形成するのに適した製造プロセ
スにより製造し、Ｉ／Ｏチップ２０は、静電破壊等に対
する耐性の強い高耐圧の素子を形成し得る製造プロセス
により製造することができる。
【００２５】また、コアチップ１０は、入出力回路等の
サイズの大きなセルを含んでいないため、チップサイズ
を小型化することができ、１枚の半導体ウェアから多数
のチップを得ることができる。また、Ｉ／Ｏチップ２０
については、チップサイズは多少大きくなるものの、素
子数が少ないことから高歩留りを期待することができ、
結局、１枚の半導体ウェハから十分な数の良品チップを
得ることができる。しかも、Ｉ／Ｏチップ２０について
は、微細な素子を形成する必要はないので、コストの掛
る製造プロセスを使用する必要はない。
サイズの大きなセルを含んでいないため、チップサイズ
を小型化することができ、１枚の半導体ウェアから多数
のチップを得ることができる。また、Ｉ／Ｏチップ２０
については、チップサイズは多少大きくなるものの、素
子数が少ないことから高歩留りを期待することができ、
結局、１枚の半導体ウェハから十分な数の良品チップを
得ることができる。しかも、Ｉ／Ｏチップ２０について
は、微細な素子を形成する必要はないので、コストの掛
る製造プロセスを使用する必要はない。
【００２６】次に図４を参照し、本発明に係るＩＣの製
造方法の実施形態について説明する。既に説明したこと
から理解されるように、Ｉ／Ｏチップはコアチップを収
容し得る空きエリアを有しており、かつ、コアチップが
必要とするＩ／Ｏセルを備えていればよい。従って、こ
の条件さえ満たされるのであれば、各製品毎にそのコア
チップに対応したＩ／Ｏチップを全く新規に開発する必
要はないのである。図４に示す製造方法は、このような
考えに基づくものであり、Ｉ／Ｏチップをゲートアレイ
と同様な製造方法で製造することにより、設計コストお
よび製造コストの低減を図ったものである。すなわち、
次の通りである。
造方法の実施形態について説明する。既に説明したこと
から理解されるように、Ｉ／Ｏチップはコアチップを収
容し得る空きエリアを有しており、かつ、コアチップが
必要とするＩ／Ｏセルを備えていればよい。従って、こ
の条件さえ満たされるのであれば、各製品毎にそのコア
チップに対応したＩ／Ｏチップを全く新規に開発する必
要はないのである。図４に示す製造方法は、このような
考えに基づくものであり、Ｉ／Ｏチップをゲートアレイ
と同様な製造方法で製造することにより、設計コストお
よび製造コストの低減を図ったものである。すなわち、
次の通りである。
【００２７】まず、Ｉ／Ｏチップのレイアウト設計の
際、全てのＩ／Ｏセルについて、配線パターンの変更の
みにより入力回路または出力回路のいずれとすることも
できるようにトランジスタの拡散層、多結晶シリコン層
等のパターンを設計する。また、多くの種類の製品に対
応できるよう十分な個数のＩ／ＯセルをＩ／Ｏチップ上
に配置する。そして、このレイアウト設計によって得ら
れたマスクパターン情報に従って各層に対応したマスク
を製作し、これらのマスクを使用して半導体ウェハ上に
拡散層パターンの形成等を行い、メタライズ（配線形
成）前の状態の下地ウェハ２００，２００，…を製造
し、ストックしておく。この下地ウェハ２００の製造
は、コアチップの製造とは独立して進めることができ
る。
際、全てのＩ／Ｏセルについて、配線パターンの変更の
みにより入力回路または出力回路のいずれとすることも
できるようにトランジスタの拡散層、多結晶シリコン層
等のパターンを設計する。また、多くの種類の製品に対
応できるよう十分な個数のＩ／ＯセルをＩ／Ｏチップ上
に配置する。そして、このレイアウト設計によって得ら
れたマスクパターン情報に従って各層に対応したマスク
を製作し、これらのマスクを使用して半導体ウェハ上に
拡散層パターンの形成等を行い、メタライズ（配線形
成）前の状態の下地ウェハ２００，２００，…を製造
し、ストックしておく。この下地ウェハ２００の製造
は、コアチップの製造とは独立して進めることができ
る。
【００２８】各製品（例えば図４では製品Ａ，Ｂ）のコ
アチップの製造は、製品毎に異なったマスクを使用して
行うこととなる。図４における１００Ａは製品Ａに対応
して製造されたコアチップ用ウェハであり、１００Ｂは
製品Ｂに対応して製造されたコアチップ用ウェハであ
る。これらのウェハのダイシングが行われることによ
り、製品Ａに対応したコアチップ１０Ａおよび製品Ｂに
対応したコアチップ１０Ｂが得られる。
アチップの製造は、製品毎に異なったマスクを使用して
行うこととなる。図４における１００Ａは製品Ａに対応
して製造されたコアチップ用ウェハであり、１００Ｂは
製品Ｂに対応して製造されたコアチップ用ウェハであ
る。これらのウェハのダイシングが行われることによ
り、製品Ａに対応したコアチップ１０Ａおよび製品Ｂに
対応したコアチップ１０Ｂが得られる。
【００２９】下地ウェハ２００に対するメタライズ工程
は、各製品毎に異なったマスクを使用して行われる。下
地ウェハ２００内の各Ｉ／Ｏチップ上の各Ｉ／Ｏセルを
入力回路とするか出力回路とするかは製品Ａ，Ｂに対応
した各コアチップのレイアウトにより異なってくるから
である。すなわち、例えば製品Ａに対応したコアチップ
１０Ａのあるボンディングパッドが電子回路の入力端子
となっている場合にはこのボンディングパッドと接続さ
れるＩ／Ｏセルには入力回路を構成するための配線パタ
ーンを形成しなければならない。逆にコアチップ１０Ａ
の当該ボンディングパッドが電子回路の出力端子となっ
ている場合にはこのボンディングパッドと接続されるＩ
／Ｏセルには出力回路を構成するための配線パターンを
形成しなければならない。従って、Ｉ／Ｏチップ上に配
線パターンを形成するためのマスクについては各製品毎
に用意する必要があるのである。この各製品毎のマスク
を使用したメタライズ工程により、下地ウェハ２００，
２００上に各製品に対応した入出力回路を構成するため
の配線パターンが各々形成され、製品Ａ，Ｂの各々に対
応したＩ／Ｏチップ用ウェハ２００Ａ，２００Ｂが得ら
れる。そして、これらのダイシングが行われることによ
り、製品Ａ，Ｂに対応したＩ／Ｏチップ２０Ａ，２０Ｂ
が得られる。
は、各製品毎に異なったマスクを使用して行われる。下
地ウェハ２００内の各Ｉ／Ｏチップ上の各Ｉ／Ｏセルを
入力回路とするか出力回路とするかは製品Ａ，Ｂに対応
した各コアチップのレイアウトにより異なってくるから
である。すなわち、例えば製品Ａに対応したコアチップ
１０Ａのあるボンディングパッドが電子回路の入力端子
となっている場合にはこのボンディングパッドと接続さ
れるＩ／Ｏセルには入力回路を構成するための配線パタ
ーンを形成しなければならない。逆にコアチップ１０Ａ
の当該ボンディングパッドが電子回路の出力端子となっ
ている場合にはこのボンディングパッドと接続されるＩ
／Ｏセルには出力回路を構成するための配線パターンを
形成しなければならない。従って、Ｉ／Ｏチップ上に配
線パターンを形成するためのマスクについては各製品毎
に用意する必要があるのである。この各製品毎のマスク
を使用したメタライズ工程により、下地ウェハ２００，
２００上に各製品に対応した入出力回路を構成するため
の配線パターンが各々形成され、製品Ａ，Ｂの各々に対
応したＩ／Ｏチップ用ウェハ２００Ａ，２００Ｂが得ら
れる。そして、これらのダイシングが行われることによ
り、製品Ａ，Ｂに対応したＩ／Ｏチップ２０Ａ，２０Ｂ
が得られる。
【００３０】このようにしてコアチップおよびＩ／Ｏチ
ップの製造が完了すると、各製品毎に組み立てが行われ
る。すなわち、製品Ａを搭載するためのパッケージにＩ
／Ｏチップ２０Ａがマウントされ、このＩ／ＯチップＡ
の空きエリアにコアチップ１０Ａがマウントされる。そ
して、コアチップ１０ＡおよびＩ／Ｏチップ２０Ａの各
ボンディングパッド間がボンディングワイヤ４０で接続
され、Ｉ／Ｏチップ２０Ａのボンディングパッドとパッ
ケージのリードとの間がボンディングワイヤ５０で接続
される。製品Ｂに対応したコアチップ１０ＢおよびＩ／
Ｏチップ２０Ｂについても同様である。
ップの製造が完了すると、各製品毎に組み立てが行われ
る。すなわち、製品Ａを搭載するためのパッケージにＩ
／Ｏチップ２０Ａがマウントされ、このＩ／ＯチップＡ
の空きエリアにコアチップ１０Ａがマウントされる。そ
して、コアチップ１０ＡおよびＩ／Ｏチップ２０Ａの各
ボンディングパッド間がボンディングワイヤ４０で接続
され、Ｉ／Ｏチップ２０Ａのボンディングパッドとパッ
ケージのリードとの間がボンディングワイヤ５０で接続
される。製品Ｂに対応したコアチップ１０ＢおよびＩ／
Ｏチップ２０Ｂについても同様である。
【００３１】このように本製造方法によれば、下地ウェ
ハを製造するためのマスクについては複数種類の製品間
で共用することができるため、製造コストを大幅に削減
することができる。また、各製品のマスクパターンを設
計する際、Ｉ／Ｏチップについてはメタライズ工程用の
マスクパターンの設計のみをすればよいので開発コスト
を節約することができる。なお、以上説明した製造方法
は、あくまでも一例であり、このような方法によりＩ／
Ｏチップを製造するか、あるいは製品毎にコアチップに
合わせてＩ／Ｏチップを開発し製造するかは、コアチッ
プのチップサイズ、当該製品の生涯生産数量等を考慮し
て選択すればよい。
ハを製造するためのマスクについては複数種類の製品間
で共用することができるため、製造コストを大幅に削減
することができる。また、各製品のマスクパターンを設
計する際、Ｉ／Ｏチップについてはメタライズ工程用の
マスクパターンの設計のみをすればよいので開発コスト
を節約することができる。なお、以上説明した製造方法
は、あくまでも一例であり、このような方法によりＩ／
Ｏチップを製造するか、あるいは製品毎にコアチップに
合わせてＩ／Ｏチップを開発し製造するかは、コアチッ
プのチップサイズ、当該製品の生涯生産数量等を考慮し
て選択すればよい。
【００３２】以上、本発明の一実施形態について説明し
たが、本発明の要旨から外れない範囲で種々の変形が可
能であることは言うまでもない。例えば上記実施形態で
はコアチップとＩ／Ｏチップとをボンディングワイヤに
よって接続したが各チップ間を電気的に接続する手段は
これに限定されるものではない。また、Ｉ／Ｏセルはコ
アチップを取り囲む必要はなく、コアチップの左右両側
に位置するようにＩ／Ｏチップ上にＩ／Ｏセルを配置し
てもよい。
たが、本発明の要旨から外れない範囲で種々の変形が可
能であることは言うまでもない。例えば上記実施形態で
はコアチップとＩ／Ｏチップとをボンディングワイヤに
よって接続したが各チップ間を電気的に接続する手段は
これに限定されるものではない。また、Ｉ／Ｏセルはコ
アチップを取り囲む必要はなく、コアチップの左右両側
に位置するようにＩ／Ｏチップ上にＩ／Ｏセルを配置し
てもよい。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、ＩＣのコアとＩ／Ｏとを別チップとしているので、
各々にとって適切な製造プロセスを使用し、コア部分に
対する微細化・高密度化の要求およびＩ／Ｏに対する静
電耐圧等についての要求を共に満たしたＩＣを容易に製
造することができるという効果がある。
ば、ＩＣのコアとＩ／Ｏとを別チップとしているので、
各々にとって適切な製造プロセスを使用し、コア部分に
対する微細化・高密度化の要求およびＩ／Ｏに対する静
電耐圧等についての要求を共に満たしたＩＣを容易に製
造することができるという効果がある。
【図１】 この発明の一実施形態による半導体集積回路
の構成を示す平面図である。
の構成を示す平面図である。
【図２】 同実施形態におけるコアチップおよびＩ／Ｏ
チップの平面図である。
チップの平面図である。
【図３】 同実施形態におけるＩ／Ｏセルを示す平面図
である。
である。
【図４】 この発明の一実施形態による半導体集積回路
の製造方法を示す平面図である。
の製造方法を示す平面図である。
【図５】 従来の半導体集積回路の問題点を示す図であ
る。
る。
【図６】 従来の半導体集積回路の問題点を示す図であ
る。
る。
１０……コアチップ、２０……Ｉ／Ｏチップ、４０……
ボンディングワイヤ。
ボンディングワイヤ。
Claims (4)
- 【請求項１】 所定の機能を果す電子回路が形成されて
なるコアチップと、 外部の装置との間で信号の授受を行うための入出力回路
が形成されたＩ／Ｏチップとを有し、 前記コアチップにおける電子回路と前記Ｉ／Ｏチップに
おける入出力回路とを電気的に接続してなることを特徴
とする半導体集積回路。 - 【請求項２】 所定の機能を果す電子回路が形成されて
なるコアチップと、 前記コアチップが中央の空きエリアに固定され、外部の
装置との間で信号の授受を行うための入出力回路が該空
きエリアを取り囲む周辺領域に形成されてなるＩ／Ｏチ
ップとを有し、 前記コアチップにおける電子回路と前記Ｉ／Ｏチップに
おける入出力回路とを電気的に接続してなることを特徴
とする半導体集積回路。 - 【請求項３】 外部の装置との間で信号の授受を行うた
めの入出力回路を半導体ウェハ上に形成し、該半導体ウ
ェハを切断し分離することにより、各々前記入出力回路
を有する複数のＩ／Ｏチップを製造するＩ／Ｏチップ製
造工程と、 所定の機能を果す電子回路を前記半導体ウェハとは別の
半導体ウェハ上に形成し、該半導体ウェハを切断し分離
することにより各々前記電子回路が形成された複数のコ
アチップを製造するコアチップ製造工程と、 前記コアチップおよび前記Ｉ／Ｏチップを同一のパッケ
ージに搭載し、該コアチップにおける電子回路と該Ｉ／
Ｏチップにおける入出力回路とを電気的に接続する組み
立て工程とを具備することを特徴とする半導体集積回路
の製造方法。 - 【請求項４】 外部の装置との間で信号の授受を行うた
めの入出力回路のうち配線パターンを除いた部分が形成
された下地ウェハを製造する下地ウェハ製造工程と、 所定の機能を果す電子回路を前記下地ウェハとは別の半
導体ウェハ上に複数形成し、該半導体ウェハを切断し分
離することにより各々前記電子回路が形成された複数の
コアチップを製造するコアチップ製造工程と、 前記コアチップにおける電子回路に対応した入出力回路
を構成するための配線パターンを前記下地ウェハ上に形
成し、該下地ウェハを切断し分離することにより、各々
前記入出力回路を有する複数のＩ／Ｏチップを製造する
Ｉ／Ｏチップ製造工程と、 前記コアチップおよび前記Ｉ／Ｏチップを同一のパッケ
ージに搭載し、該コアチップにおける電子回路と該Ｉ／
Ｏチップにおける入出力回路とを電気的に接続する組み
立て工程とを具備することを特徴とする半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032488A JPH09232507A (ja) | 1996-02-20 | 1996-02-20 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032488A JPH09232507A (ja) | 1996-02-20 | 1996-02-20 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232507A true JPH09232507A (ja) | 1997-09-05 |
Family
ID=12360383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8032488A Pending JPH09232507A (ja) | 1996-02-20 | 1996-02-20 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232507A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
-
1996
- 1996-02-20 JP JP8032488A patent/JPH09232507A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503855A (ja) * | 1999-06-28 | 2003-01-28 | インテル・コーポレーション | インターポーザおよびその製造方法 |
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