KR101225450B1 - 다마신 실리콘 인터포저 - Google Patents

다마신 실리콘 인터포저 Download PDF

Info

Publication number
KR101225450B1
KR101225450B1 KR1020120046250A KR20120046250A KR101225450B1 KR 101225450 B1 KR101225450 B1 KR 101225450B1 KR 1020120046250 A KR1020120046250 A KR 1020120046250A KR 20120046250 A KR20120046250 A KR 20120046250A KR 101225450 B1 KR101225450 B1 KR 101225450B1
Authority
KR
South Korea
Prior art keywords
silicon
damascene
silicon substrate
interposer
conductive material
Prior art date
Application number
KR1020120046250A
Other languages
English (en)
Inventor
김구성
금병훈
Original Assignee
(주) 이피웍스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주) 이피웍스 filed Critical (주) 이피웍스
Priority to KR1020120046250A priority Critical patent/KR101225450B1/ko
Application granted granted Critical
Publication of KR101225450B1 publication Critical patent/KR101225450B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

평탄도가 개선되고, 다마신 금속 배선과 관통 실리콘 비아홀의 동일 공정으로 도전성 물질로 채울 수 있는 다마신 배선 혹은 커패시터 배선을 갖는 다마신 실리콘 인터포저에 관해 개시한다. 이를 위해 본 발명은 반도체 패키지의 인터포저로 사용되는 실리콘 기판과, 상기 실리콘 기판을 관통하여 형성되는 관통 실리콘 비아홀과, 상기 실리콘 기판의 일면을 식각하여 형성되는 음각부와, 상기 관통 실리콘 비아홀에 도전성 물질이 매립되어 형성되는 관통 비아전극 및 상기 음각부에 상기 도전성 물질이 매립되어 형성되는 다마신 배선을 구비한다. 이때, 상기 다마신 배선은 상기 관통 비아전극의 위치를 재배치하기 위하여, 상기 관통 비아전극에 전기적으로 연결된다.

Description

다마신 실리콘 인터포저{A Damascene Silicon interposer}
본 발명은 반도체 패키지 제조공정에 사용되는 인터포저(interposer)에 관한 것으로, 더욱 상세하게는 재활용되는 실리콘웨이퍼를 이용하고 내부에 다마신 배선(damascene metal line) 혹은 커패시터(capacitor) 형성을 위한 음각부가 형성된실리콘 인터포저에 관한 것이다.
반도체 소자는 그 용량 및 기능을 확장하기 위하여 웨이퍼 제조공정에서 집적도가 점차 증가하고 있으며, 반도체 패키지 조립 공정에서 두 개 이상의 반도체 칩 혹은 두 개 이상의 반도체 패키지를 하나로 통합된 반도체 패키지의 사용이 일반화되고 있다.
이렇게 통합형 반도체 패키지가 일반화되는 이유는, 웨이퍼 상태에서 반도체 소자의 용량 및 기능을 확장하는 것은, 웨이퍼 제조공정에서 많은 설비 투자가 필요하며, 많은 비용이 소요되며, 웨이퍼 제조공정에서 발생할 수 있는 여러 가지 문제점들이 선결되어야 하기 때문이다.
그러나 웨이퍼 상태로 반도체 칩을 완전히 만든 후, 반도체 패키지로 조립(assembly)하는 과정에서 두 개 이상의 반도체 칩 혹은 두개 이상의 반도체 패키지를 하나로 통합하는 것은 적은 비용과 간단한 공정을 통해 달성이 가능하다. 또한 웨이퍼 제조단계에서 설계 변경을 통해 그 용량 및 기능을 확장하는 방식과 비교하여 반도체 패키지 조립 공정에서 내부의 용량 및 기능을 확장하는 방식은 적은 설비투자와 비용으로 달성이 가능한 장점이 있다. 이에 따라 반도체 소자 제조업체는 SIP(System In Package, 이하 SIP'라 함), MCP(Multi Chip Package, 이하 MCP'라 함) 및 POP(Package On Package, 이하 POP'라 함)와 같은 통합형 반도체 패키지에 대한 연구 개발에 박차를 가하고 있다.
한편, 상기 SIP, MCP 및 POP 구조의 통합형 반도체 패키지를 효율적으로 제조하기 위해, 반도체 패키지의 기본 프레임 혹은 상하간 반도체 칩을 연결하는 연결 경로(connection path)로 사용되는 인터포저(interposer)가 소개되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 평탄도를 개선하고 금속 배선의 선폭을 줄이기 위해 다마신 배선을 포함하는 실리콘 인터포저를 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 평탄도를 개선하고 금속 배선의 선폭을 줄이기 위해 다마신 형태의 커패시터를 포함하는 인터포저를 제공하는데 있다.
본 발명의 기술적 사상의 일 양태에 의한 다마신 실리콘 인터포저는, 반도체 패키지의 인터포저로 사용되는 실리콘 기판; 상기 실리콘 기판을 관통하여 형성되는 관통 실리콘 비아홀; 상기 실리콘 기판의 일면을 식각하여 형성되는 음각부; 상기 관통 실리콘 비아홀에 도전성 물질이 매립되어 형성되는 관통 비아전극; 상기 음각부에 상기 도전성 물질이 매립되어 형성되는 다마신 배선을 구비한다. 이때, 상기 다마신 배선은 상기 관통 비아전극의 위치를 재배치하기 위하여, 상기 관통 비아전극에 전기적으로 연결된다.
삭제
본 발명의 실험적인 실시예에 의하면, 상기 도전성 물질은 구리인 것이 적합하다.
본 발명의 기술적 사상의 다른 양태에 의한 다마신 커패시터를 포함하는 실리콘 인터포저는, 반도체 패키지의 인터포저로 사용되는 실리콘 기판; 상기 실리콘 기판을 관통하여 형성되는 관통 실리콘 비아홀; 상기 실리콘 기판의 일면을 식각하여 형성되는 음각부; 상기 관통 실리콘 비아홀에 도전성 물질이 매립되어 형성되는 관통 비아전극; 및 상기 음각부에 형성되며 전하를 축전할 수 있는 다마신 커패시터를 구비한다. 상기 다마신 커패시터는 상기 음각부의 표면에 스퍼터링에 의하여 형성되는 하부 전극층; 상기 하부 전극층의 상부에 형성되는 유전체막; 및 상기 유전체막이 형성된 상기 음각부에 상기 도전성 물질이 매립되어 형성되는 상부 전극층을 구비한다. 이때, 상기 상부 전극층의 상기 도전성 물질의 매립은 상기 관통 비아 전극의 상기 도전성 물질의 매립과 동시에 수행된다.
삭제
따라서, 상술한 본 발명의 기술적 사상에 의하면, 첫째 금속 배선을 다마신 형태로 만들기 때문에 좁은 선폭(line width)의 배선 라인을 실현시킬 수 있으며, 인터포저의 평탄도를 개선할 수 있다. 둘째, 관통 실리콘 비아홀과 다마신 배선용 음각부를 채우는 금속배선 공정을 하나의 공정으로 실현할 수 있기 때문에 별도의 다마신 배선을 형성하는 공정이 생략되어 공정을 단순화시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 관통 비아 전극과, 다마신 배선을 갖는 다마신 실리콘 인터포저의 제조 공정을 설명하기 위한 플로 차트(flow chart)이다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 관통 비아 전극과 다마신 배선을 갖는 다마신 실리콘 인터포저의 제조 공정을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 의한 관통 비아 전극과, 다마신 형태의 커패시터를 갖는 다마신 실리콘 인터포저의 제조 공정을 설명하기 위한 플로 차트(flow chart)이다.
도 7은 다른 실시예에 의한 관통 비아 전극과, 다마신 형태의 커패시터를 갖는 다마신 실리콘 인터포저의 제조 공정을 설명하기 위한 단면도이다.
도 8은 본 발명의 바람직한 실시예에 의한 다마신 배선을 갖는 인터포저 및 다마신 형태의 커패시터를 갖는 다마신 실리콘 인터포저가 응용되는 전자 시스템을 나타내는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에 있다" 또는 "연결되어 있다"라고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에 있다"라고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함하는 것으로 이해한다. 예로서, "가진다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 의한 관통 비아 전극과, 다마신 배선을 갖는 다마신 실리콘 인터포저의 제조 공정을 설명하기 위한 플로 차트(flow chart)이다.
도 1을 참조하면, 인터포저(interposer)로 사용될 수 있는 실리콘 기판을 준비한다. 상기 인터포저용으로 사용되는 실리콘 기판은, 반도체 패키지 내부에서 금속 배선을 통해 단순 연결 용도로만 사용되기 때문에 실리콘웨이퍼 제조공정에서 불량이 발생된 실리콘웨이퍼를 재활용하여 사용할 수도 있다.
이어서 상기 실리콘 기판에 관통 실리콘 비아(TSV) 홀을 도 2와 같이 형성(S100)한다. 그 후 도 3과 같이 상기 관통 실리콘 비아홀이 형성된 실리콘 기판의 일면을 식각하여 음각부를 형성(S200)한다. 그리고 상기 실리콘 기판 전체 표면에 제1 보호막을 도 4와 같이 형성(S300)한다. 계속해서 상기 실리콘 기판 전체에 장벽층(barrier layer) 및 시드층(seed layer)을 형성(S400)한 후, 상기 시드층을 전기도금 방식으로 성장시켜, 상기 관통 실리콘 비아홀과 상기 다마신 배선을 위한 음각부를 채우는 배선을 도 5와 같이 형성(S500)한다.
이하, 도 2 내지 도 5의 단면도를 참조하여 본 발명의 일 실시예에 의한 관통 비아 전극과 다마신 배선을 갖는 다마신 실리콘 인터포저의 제조 공정을 상세히 설명하기로 한다.
도 2 내지 도 5를 참조하면, 먼저 재활용되는 실리콘 기판(100)을 준비한다. 이어서 상기 실리콘 기판(100)에 습식식각, 건식식각 및 레이저 드릴링(LASER drilling) 중에서 선택된 하나의 방법을 사용하여 관통 실리콘 비아홀(TSV, 102)을 도 2와 같이 형성한다. 이어서 상기 관통 실리콘 비아홀(102)이 형성된 실리콘 기판(100)의 일면(본 실시예에서는, 상부면)에 건식식각을 진행한다. 이에 따라 실리콘 기판(100)의 상부면을 식각한 형태의 음각부(104)가 도 3과 같이 형성된다. 상기 음각부(104)는 다마신 배선을 채우기 위한 음각 구조일 수 있다. 한편 상기 음각부(104)는 필요에 따라 실리콘 기판(100)의 하부면에도 형성될 수 있다.
계속해서 상기 음각부(104)가 형성된 실리콘 기판(100)의 전체 표면에 제1 보호막(106)을 도 3과 같이 형성한다. 이때 상기 제1 보호막(106)은 산화막(SiO2)을 재질로 사용할 수 있다. 상기 제1 보호막(106)의 재질은 본 발명이 속한 기술 분야에서 통상의 기술자의 창작 범위 내에서 다양한 종류의 다른 막질로 대체가 가능하다.
상기 제1 보호막(106)이 형성된 실리콘 기판(100)의 표면에 장벽층(미도시) 및 시드층(미도시)을 스퍼터링 방식으로 형성한다. 상기 장벽층은 티타늄(Ti), 질화티타늄(TiN) 등의 재질을 사용하여 형성할 수 있다. 상기 시드층(seed layer)은 전기 도금이 용이한 구리를 재질로 사용하여 형성하는 것이 적합하다. 이어서 상기 시드층을 이용하여 상기 실리콘 기판(100)에 전기 도금을 진행하여 구리층을 성장시킨 후, 백그라인딩(back grinding) 및 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 이용하여 평탄화 공정을 도 5와 같이 진행한다. 상기 화학 기계적 연마 공정에서 상기 제1 보호막(106)은 연마저지층(polishing stopper)으로 사용될 수 있다.
본 발명의 일 실시예에 의한 다마신 배선을 갖는 다마신 실리콘 인터포저는, 반도체 패키지의 인터포저로 사용되는 실리콘 기판(100)과, 상기 실리콘 기판(100)을 관통하여 형성되는 관통 실리콘 비아홀(102)과, 상기 실리콘 기판(100)의 일면을 식각하여 형성되는 음각부(104)와, 상기 관통 실리콘 비아홀(102)에 도전성 물질이 매립되어 형성되는 관통 비아전극(108) 및 상기 음각부(104)에 도전성 물질이 매립되어 형성되는 다마신 배선(110)을 포함할 수 있다.
한편, 본 발명에 의한 다마신 실리콘 인터포저에서 다마신 배선(110)은 상기 관통 비아 전극(108)에 연결되는 금속 배선일 수 있다. 이와 같이, 상기 다마신 배선(110)이 상기 관통 비아 전극(108)에 연결됨에 의하여, 상기 관통 비아 전극(108)의 위치가 재배치될 수 있다. 그리고, 이러한 금속배선이 실리콘 기판(100)의 일면을 식각하여 음각된 형태로 만들어지기 때문에, 인터포저에서 배선라인의 선폭을 줄이고 평탄도를 개선할 수 있다. 이와 함께 관통 비아 전극(108)과 다마신 배선(110)을 동시에 형성할 수 있기 때문에, 별도의 다마신 배선용 금속배선을 형성하기 위한 공정이 생략되어 공정을 단순화시킬 수 있다.
도 6은 본 발명의 다른 실시예에 의한 관통 비아 전극과, 다마신 형태의 커패시터를 갖는 다마신 실리콘 인터포저의 제조 공정을 설명하기 위한 플로 차트(flow chart)이다.
도 6을 참조하면, 재활용된 실리콘 기판을 준비한다. 그리고 상기 실리콘 기판에 관통 실리콘 비아홀을 형성(P100)한다. 그 후, 상기 관통 실리콘 비아홀이 형성된 실리콘 기판의 일면(본 실시예에서는, 상부면)을 식각하여 음각부를 형성(P200)한다. 계속해서 상기 실리콘 기판 표면에 제1 보호막을 형성(P300)한다.
상기 제1 보호막이 형성된 실리콘 기판에 커패시터 배선용 하부전극 및 유전체막을 형성(P400)한다. 그 후 상기 실리콘 기판 표면에 장벽층 및 시드층을 형성(P500)한다. 마지막으로 상기 시드층을 이용하여 상기 실리콘 기판에 전기 도금을 진행하고 평탄화 공정을 진행하여 관통 실리콘 비아홀을 채우는 관통 비아 전극 및 커패시터 상부전극을 형성(P600)한다.
도 7은 다른 실시예에 의한 관통 비아 전극과, 다마신 형태의 커패시터를 갖는 다마신 실리콘 인터포저의 제조 공정을 설명하기 위한 단면도이다.
도 7을 참조하면, 먼저 재활용 웨이퍼로 실리콘 기판(200)을 준비한다. 그 후 상기 실리콘 기판(100)에 관통 실리콘 비아홀(202)을 형성한다. 상기 관통 실리콘 비아홀(202)은 습식식각, 건식식각 및 레이저 드릴링 중에 선택된 어느 하나의 방식으로 형성될 수 있다. 계속해서 상기 실리콘 기판(200)의 상부면을 건식식각하여 다마신 배선을 위한 음각부(204)를 형성한다. 필요에 따라 상기 음각부(204)는 실리콘 기판(200)의 하부면에도 형성될 수 있다.
이어서 열산화 공정을 이용하여 상기 음각부(204)가 형성된 실리콘 기판(200)의 표면에 제1 보호막(206)을 형성한다. 상기 제1 보호막(206)은 산화막이 재질일 수 있다. 또한 상기 제1 보호막(206)은 당업자의 창작 능력에 따라 다양한 재질의 막질로 대체될 수도 있다.
계속해서 상기 음각부(204) 위에 하부전극층(208)을 스퍼터링 방식으로 형성하고, 상기 하부전극층(208) 위에 유전체막(210)을 BST, AgNbO3 등의 고유전율 물질을 사용하여 형성한다. 상기 유전체막(210)이 형성된 실리콘 기판(200)의 표면에 장벽층(미도시) 및 시드층(미도시)을 스퍼터링 방식으로 형성한다. 상기 장벽층은 티타늄(Ti), 질화티타늄(TiN) 등의 재질을 사용하여 형성할 수 있다. 상기 시드층(seed layer)은 전기 도금이 용이한 구리를 재질로 사용하여 형성하는 것이 적합하다. 이어서 상기 시드층을 이용하여 상기 실리콘 기판(200)에 전기 도금을 진행하여 구리층을 성장시킨 후, 백그라인딩(back grinding) 및 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 이용하여 평탄화 공정을 진행하여 관통 실리콘 비아홀(202)을 채우는 관통 비아 전극(214)과, 유전체막(210)이 형성된 음각부(204)를 채우는 상부전극층(212)을 형성한다.
본 발명에 의한 다마신 커패시터를 포함하는 실리콘 인터포저는, 반도체 패키지의 인터포저로 사용되는 실리콘 기판(200)과, 상기 실리콘 기판(200) 내에 형성된 관통 실리콘 비아홀(202)과, 상기 실리콘 기판(200)의 일면을 식각하여 형성되는 음각부(204)와, 상기 관통 실리콘 비아홀(202)에 도전성 물질이 매립되어 형성되는 관통 비아전극(214) 및 상기 음각부(204)에 형성되며 전하를 축전할 수 있는 다마신 커패시터(DCAP)를 구비한다.
그리고, 상기 다마신 커패시터(DCAP)는 상기 음각부(204)의 표면에 스퍼터링에 의하여 형성되는 하부 전극층(208)과, 상기 하부 전극층(208)의 상부에 형성되는 유전체막(210)과, 상기 유전체막(210)이 형성된 상기 음각부(204)에 상기 도전성 물질이 매립되어 형성되는 상부 전극층(212)을 포함한다.
이때, 상기 상부 전극층(212)의 상기 도전성 물질의 매립은 상기 관통 비아 전극(214)의 상기 도전성 물질의 매립과 동시에 수행된다.
그리고, 상기 커패시터 상부전극층(212)과 상기 관통 비아 전극(214)의 도전성 물질은 동일한 구리 재질인 것이 적합하다.
한편 본 발명에 의한 다마신 커패시터를 포함하는 다마신 실리콘 인터포저는, 커패시터 배선(208, 210, 212)이 실리콘 기판(200)의 상부면을 식각하여 음각된 형태로 만들어지기 때문에, 인터포저에서 평탄도를 개선할 수 있다. 이와 함께 관통 비아 전극(214)과 커패시터의 상부전극층(212)을 동시에 형성할 수 있기 때문에, 공정을 단순화시킬 수 있다.
도 8은 본 발명의 바람직한 실시예에 의한 다마신 배선을 갖는 인터포저 및 다마신 형태의 커패시터를 갖는 다마신 실리콘 인터포저가 응용되는 전자 시스템을 나타내는 블록도이다.
도 8을 참조하면, 전자 시스템은 상술한 도 1 내지 도 7의 실시예들에서 설명된 다마신 배선을 갖는 다마신 실리콘 인터포저를 적어도 하나 이상 포함할 수 있다. 도면의 전자 시스템은 모바일 기기나 컴퓨터 등에 적용될 수 있다. 예를 들어, 상기 전자 시스템은 프로세서(1210), 메모리 시스템(1220), 램(1230), 및 유저 인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 250)를 이용하여 서로 데이터 통신을 할 수 있다. 상기 프로세서(1210)는 프로그램을 실행하고 전자 시스템을 제어하는 역할을 할 수 있다. 상기 램(1230)은 프로세서(1210)의 동작 메모리로서 사용될 수 있다. 이때 상기 프로세서(1210)와 램(1230)이 하나의 반도체 패키지에 통합될 수 있으며, 이때 본 발명에 의한 다마신 실리콘 인터포저가 프로세서(1210)용 반도체 칩과 램(1230)용 반도체 칩 사이에 적용될 수 있다. 또한 메모리(1220)가 적층형 반도체 칩 구조의 멀티칩 패키지(MCP: Multi Chip Package)인 경우, 위에서 설명된 본 발명에 의한 다마신 배선을 갖는 다마신 실리콘 인터포저가 상기 각각의 메모리용 반도체 칩을 서로 연결하는 기능을 수행하여 성능이 개선된 전자 시스템이 제공될 수 있다.
상기 유저인터페이스(1240)는 전자 시스템에 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 메모리 시스템(1220)은 상기 프로세서(1210)의 동작을 위한 코드, 프로세서(1210)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 상기 메모리 시스템(1220)은 제어기 및 메모리를 포함할 수 있다. 이러한 전자 시스템은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 그 외에도 도 8의 전자 시스템은 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
100: 실리콘 기판, 102: 관통 실리콘 비아홀,
104: 음각부, 106: 제1 보호막,
108: 관통 비아 전극, 110: 다마신 배선.
200: 실리콘 기판, 202: 관통 실리콘 비아홀,
204: 음각부, 206: 제1 보호막,
208: 커패시터 하부전극층, 210: 커패시터 유전체막,
212: 커패시터 상부전극층.

Claims (7)

  1. 반도체 패키지의 인터포저로 사용되는 실리콘 기판;
    상기 실리콘 기판을 관통하여 형성되는 관통 실리콘 비아홀;
    상기 실리콘 기판의 일면을 식각하여 형성되는 음각부;
    상기 관통 실리콘 비아홀에 도전성 물질이 매립되어 형성되는 관통 비아전극;
    상기 음각부에 상기 도전성 물질이 매립되어 형성되는 다마신 배선을 구비하며,
    상기 다마신 배선은
    상기 관통 비아전극의 위치를 재배치하기 위하여, 상기 관통 비아전극에 전기적으로 연결되는 것을 특징으로 하는 다마신 실리콘 인터포저.
  2. 제1항에 있어서,
    상기 실리콘 기판은 재활용되는 실리콘 기판인 것을 특징으로 하는 다마신 실리콘 인터포저.
  3. 삭제
  4. 제1항에 있어서,
    상기 도전성 물질은 구리인 것을 특징으로 하는 다마신 실리콘 인터포저.
  5. 반도체 패키지의 인터포저로 사용되는 실리콘 기판;
    상기 실리콘 기판을 관통하여 형성되는 관통 실리콘 비아홀;
    상기 실리콘 기판의 일면을 식각하여 형성되는 음각부;
    상기 관통 실리콘 비아홀에 도전성 물질이 매립되어 형성되는 관통 비아전극; 및
    상기 음각부에 형성되며 전하를 축전할 수 있는 다마신 커패시터를 구비하며,
    상기 다마신 커패시터는
    상기 음각부의 표면에 스퍼터링에 의하여 형성되는 하부 전극층;
    상기 하부 전극층의 상부에 형성되는 유전체막; 및
    상기 유전체막이 형성된 상기 음각부에 상기 도전성 물질이 매립되어 형성되는 상부 전극층을 구비하며,
    상기 상부 전극층의 상기 도전성 물질의 매립은
    상기 관통 비아 전극의 상기 도전성 물질의 매립과 동시에 수행되는 것을 특징으로 하는 다마신 실리콘 인터포저.
  6. 삭제
  7. 제5항에 있어서,
    상기 도전성 물질은 구리인 것을 특징으로 하는 다마신 실리콘 인터포저.
KR1020120046250A 2012-05-02 2012-05-02 다마신 실리콘 인터포저 KR101225450B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120046250A KR101225450B1 (ko) 2012-05-02 2012-05-02 다마신 실리콘 인터포저

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120046250A KR101225450B1 (ko) 2012-05-02 2012-05-02 다마신 실리콘 인터포저

Publications (1)

Publication Number Publication Date
KR101225450B1 true KR101225450B1 (ko) 2013-01-24

Family

ID=47842446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120046250A KR101225450B1 (ko) 2012-05-02 2012-05-02 다마신 실리콘 인터포저

Country Status (1)

Country Link
KR (1) KR101225450B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150090397A (ko) * 2014-01-29 2015-08-06 (주) 이피웍스 제조 비용 및 제조 시간을 저감하고 종횡비를 향상시키는 실리콘 인터포저의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102479A (ja) * 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
KR20020016855A (ko) * 1999-06-28 2002-03-06 피터 엔. 데트킨 인터포저 및 그 제조 방법
US6392296B1 (en) * 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
US7763965B2 (en) * 2007-09-25 2010-07-27 International Business Machines Corporation Stress relief structures for silicon interposers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392296B1 (en) * 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
KR20020016855A (ko) * 1999-06-28 2002-03-06 피터 엔. 데트킨 인터포저 및 그 제조 방법
JP2001102479A (ja) * 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
US7763965B2 (en) * 2007-09-25 2010-07-27 International Business Machines Corporation Stress relief structures for silicon interposers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150090397A (ko) * 2014-01-29 2015-08-06 (주) 이피웍스 제조 비용 및 제조 시간을 저감하고 종횡비를 향상시키는 실리콘 인터포저의 제조방법
KR101579669B1 (ko) 2014-01-29 2015-12-23 (주) 이피웍스 제조 비용 및 제조 시간을 저감하고 종횡비를 향상시키는 실리콘 인터포저의 제조방법

Similar Documents

Publication Publication Date Title
TWI728002B (zh) 改良晶粒的尺寸及效能之技術
JP6310217B2 (ja) Ｔｓｖ構造を備える集積回路素子及びその製造方法
US9941196B2 (en) Semiconductor device, fabricating method thereof and semiconductor package including the semiconductor device
KR102190382B1 (ko) 반도체 패키지
TWI692074B (zh) 使用交替硬遮罩及包封蝕刻停止襯墊架構的以導孔接觸緊密間距導電層的方法及結構
US9570370B2 (en) Multi chip package and method for manufacturing the same
US8786058B2 (en) Semiconductor devices and methods of manufacturing the same
KR102064863B1 (ko) 관통 비아 구조체를 갖는 반도체 소자 제조 방법
US9653680B2 (en) Techniques for filament localization, edge effect reduction, and forming/switching voltage reduction in RRAM devices
US20110309468A1 (en) Semiconductor chip package and method of manufacturing the same
CN108074912B (zh) 包括互连器的半导体封装
US9595499B2 (en) Semiconductor devices having through electrodes, methods of manufacturing the same, and semiconductor packages including the same
KR20120128457A (ko) 반도체 장치 및 그 형성방법
US9129963B1 (en) Semiconductor devices having through electrodes, semiconductor packages including the same, electronic systems including the same, and methods of manufacturing the same
KR102078072B1 (ko) 리세스되지 않은 필드 절연체 및 그 필드 절연체 위의 더 얇은 전극들을 갖는 트라이게이트 트랜지스터 구조
US9006902B2 (en) Semiconductor devices having through silicon vias and methods of fabricating the same
CN104733398A (zh) 一种晶圆三维集成引线工艺
US9412610B2 (en) Semiconductor devices and methods of manufacturing the same
US9040419B2 (en) Semiconductor package and method for manufacturing the same
KR101225450B1 (ko) 다마신 실리콘 인터포저
KR20110063266A (ko) 반도체 장치
US20170287734A1 (en) Semiconductor packages including interposer and methods of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151216

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161227

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee