TW201336000A - 製作包含有具導電貫孔間置結構之半導體構造之方法及其相關構造與元件 - Google Patents

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Abstract

製作含有居間結構之半導體元件之方法包括形成穿透一可回收底材上一材料層之多個導電貫孔。將一載體底材鍵結於該材料層上方，然後使該可回收底材從該材料層分離，以回收該可回收底材。一可分離界面可提供於該材料層與該可回收底材間以利分離。在就該材料層而言相反於該載體底材之一面，可將在電性上與該些導電貫孔有連通之電接點形成於該材料層上方。應用此等方法所形成之半導體結構及元件。

Description

製作包含有具導電貫孔間置結構之半導體構造之方法及其相關構造 與元件
本申請案之主題標的與以下申請案之主題標的相關：2011年3月31日提出之美國專利申請案13/077,365號，其名稱為「形成包含由一共同底材承載之兩個或更多已處理半導體結構之鍵結半導體結構之方法及應用此等方法所形成之半導體結構
本發明與製作半導體元件期間形成及利用居間結構之方法，及應用此等方法所製作之結構及元件有關。
製作含有積體電路之半導體元件，像是電子信號處理器、記憶元件及感光元件(例如發光二極體(LED)、雷射二極體、光電池、光檢測器等等)時，經常需要在兩個元件間(例如兩個積體電路元件間)、一元件與一結構間，或兩個結構間使用本發明所屬技術領域所稱之「居間結構(interposer)」。居間結構被設置成介於兩個元件及/或結構間，可用於在該兩個元件及/或結構間提供結構上及電性上之互連。
在某些情況下，居間結構可用於重新分佈一電性連接之圖案。舉例而言，一積體電路元件可具有排成第一圖案之電性接觸部件陣列，而該積體電路元件所要耦合之另一元件或結構可具有排成不同之第二圖案之電性接觸部件陣列。這樣，該積體電路元件便無法只藉由緊靠及鍵結至該另一元件或結構，而在該積體電路元件之電性接觸部件與該另一元件或結構之電性接觸部件間建立電性連接。
為利於電性互連，可製作一居間結構，該居間結構在其第一面包含排成第一圖案之第一組電性接觸部件，並在相反之第二面包含排成另一圖案之第二組電性接觸部件，其中第一圖案為該積體電路元件之電性接觸部件圖案之鏡像，另一圖案為該另一元件或結構之電性接觸部件圖案之鏡像。該居間結構可包含以下所列之一種或多種：導電通孔，其在垂直於該居間結構之主要平面之縱向上穿過該居間結構之至少一部分；導電跡線，其在平行於該居間結構之主要平面之橫向上橫越該居間結構；及導電接觸墊，其定義出欲與該積體電路元件及該另一元件或結構建立電性接觸之位置。該些導電通孔及跡線可用於將該居間結構之第一面上之接觸墊之圖案，在該居間結構之相反第二面「重分佈」為一不同之接觸墊圖案。在此組構下，該居間結構之第一面上之接觸墊可在結構上及電性上耦合至該積體電路元件之電性接觸部件，該居間結構之相反第二面上之接觸墊則可在結構上及電性上耦合至該另一元件或結構之電性接觸部件，從而透過該居間結構在該積體電路元件與該另一元件或結構間提供一電性互連。
為使居間結構能夠用一般的半導體製造加工設備處理及操作，居間結構通常相對厚。舉例而言，居間結構可具有200微米(200 μm)或更厚之平均層厚度。
半導體元件之部件持續縮減至更小尺寸。由於穿透居間結構所形成之導電貫孔之平均截面尺寸(例如平均直徑)減少，該些導電貫孔之高寬比(aspect ratio)因而增加。一導電貫孔之高寬比被定義為：該導電貫孔之長度(垂直於該居間結構之主要平面之縱向尺寸)除以該導電貫孔之平均截面尺寸。舉 例而言，若一導電貫孔具有之長度為200微米(200 μm)，平均截面尺寸為40微米(40 μm)，則該導電貫孔所具有之高寬比為5(亦即200/40=5)。
形成具有高高寬比之導電貫孔並不容易。要在居間結構中形成導電貫孔，首先需形成穿透居間結構之洞孔，接著需利用一種或多種電鍍製程(例如在一無電電鍍製程後接著一電解電鍍製程)以導電金屬填充該些洞孔。由於所沉積之金屬必須有良好之階梯覆蓋能力且無空隙，因此具有高高寬比之洞孔在電鍍製程中不易以金屬填充。舉例而言，在接近居間結構中間之洞孔區域完全填滿前，靠近居間結構之相反主要表面之洞孔區域便可能已被金屬堵塞，因而使金屬無法進一步在洞孔內沉積，造成所產生之導電貫孔內有空隙。此等空隙可能使得導電貫孔無法操作。再者，較大的導電貫孔需要使用較多金屬，這會增加成本及金屬沉積製程之時間。較大導電貫孔還會在居間結構上佔據較多面積，使得在該居間結構之給定面積內可形成之導電貫孔數目受到限制，進而局限諸如居間結構等半導體元件之整體操作頻寬。
本概要之提供旨在以簡要形式介紹一系列概念。該些概念將在本發明示範性實施例中進一步詳述。本概要之用意並非指出所主張專利標的之主要特點或基本特點，亦非用於限制所主張專利標的之範圍。
在一些實施例中，本發明包括製作含有居間結構之半導體元件之方法。根據此等方法，形成導電貫孔使之穿透一可回收底材上之一材料層。在就該材料層而言相反於該可回收底材之一面，將一載體底材鍵結於該材料層上方，並使該可回收底材從該材料層分離以回收該可回收底材。在就該材料層 而言相反於該載體底材之一面，將多個電接點形成於該材料層上方，該些電接點在電性上與該些導電貫孔有連通。
製作含有居間結構之半導體元件之其他方法包括，使一可分離界面形成於一半導體層與一可回收底材之間。該可分離界面包含該半導體層與該可回收底材間受到控制之一機械強度。然後，形成導電貫孔使之穿透該可回收底材上之半導體層。在就該半導體層而言相反於該可回收底材之一面，將一載體底材鍵結於該半導體層上方，並使該可回收底材從該半導體層分離以回收該可回收底材。之後，可在就該半導體層而言相反於該載體底材之一面，將電性上與該些導電貫孔有連通之電接點形成於該半導體層上方。
本發明之進一步實施例包含應用本說明書所述方法所形成之中間半導體結構和元件及完全製作之半導體結構和元件。
舉例而言，在一些實施例中，製作半導體元件期間所形成之中間結構包含鍵結在一可回收底材上方之一半導體層及穿透該半導體層之導電貫孔，其中該可回收底材具有一可分離界面，該可分離界面在該半導體層與該可回收底材間有受到控制之一機械強度。在就該半導體層而言相反於該可回收底材之一面，可將一載體底材鍵結於該半導體層上方。
本說明書所提出之闡釋，其用意並非對任何特定半導體材料、結構、元件或方法之實際意見，而僅是用來描述本發明實施例之理想化陳述。本說明書之任何標題不應視為限制本發明實施例之範圍，本發明之範圍乃是由以下申請專利範圍及其法律均等範圍所界定。在任何特定標題下所敘述之概念通 常亦適用於整份說明書之其他部分。本說明書引用了若干參考資料，但相對於本發明所主張之專利標的，所引用之參考資料不論本說明書如何描述其特點，均不予承認為習知技術。
製作包含本說明書所述居間結構之半導體元件之方法可提供相對薄之一居間結構，其包含具有相對低之高寬比之導電貫孔。如下文所進一步討論，該些方法大致包含形成穿透一底材上之一材料層之多個導電貫孔，該底材可為一可回收底材。在就該材料層而言相反於該可回收底材之一面，將一載體底材鍵結於該材料層上方，之後，使該可回收底材從該材料層分離以回收該可回收底材。接著，在就該材料層而言相反於該載體底材之一面，將電性上與該些導電貫孔有連通之多個電接點形成於該材料層上方。
圖1呈現一結構100，其包含一可回收底材102。該可回收底材102上面設置一材料層104。在一些實施例中，一可分離界面106可形成或以其他方式提供於該材料層104與該可回收底材102之間。該可分離界面106可在該材料層104與該可回收底材102間提供機械強度受到控制之一鍵結，且在下文所討論之進一步處理後，該可分離界面106可用於將該可回收底材102從該材料層104分離。
在一些實施例中，該材料層104可包含一層半導體材料。換言之，該材料層104可包含一半導體層。作為非限制性質之範例，該材料層104可包含矽、鍺、碳化矽、鑽石及一種III-V族半導體材料當中至少一者。在一些實施例中，該材料層104實質上可由矽構成，且構成該材料層之矽可為多晶或單晶。
該可回收底材102可包含一種半導體材料(例如矽(採用生產等級(prime grade)或機械等級(mechanical grade)以達到較低之擁有成本)、鍺、一種III-V族半導體材料等等)或一種陶瓷材料，譬如一種氧化物(例如氧化鋁、氧化矽、氧化鋯等等)、一種氮化物(例如氮化矽)或一種碳化物(例如碳化矽)。
介於該可回收底材102與該材料層104間之可分離界面106可以諸如下列任何專利公開案所揭露之方式形成：2004年11月11日以Aspar等人之名公開之美國專利申請公開案2004/0222500號、2007年5月31日以Martinez等人之名公開之美國專利申請公開案2007/0122926號，以及2010年2月11日以Faure等人之名公開之國際專利申請公開案WO 2010/015878 A2號。
在一些實施例中，該可分離界面106可包含該材料層104與該可回收底材102間之直接分子鍵結。在其他實施例中，如圖1所示者，該可分離界面106可包含設置在該材料層104與該可回收底材102間之一種中間材料107。此種中間材料107可包含一種半導體材料、一種介電材料或一種陶瓷材料(例如上文所述之任何一種)當中的一者或多者。在其他實施例中，該中間材料107可包含一種金屬。在進一步之實施例中，該中間材料107可包括含有兩種或更多種此等材料之多層結構。
作為非限制性質之一範例，在該材料層104鍵結於該可回收底材102上方前，該可分離界面106之機械強度可透過控制該材料層104及該可回收底材102之相對面之粗度及親水性當中至少一者而加以操縱，如美國專利申請公開案2004/0222500號所述。舉例而言，若相對面當中一者或兩者包含SiO2，則該SiO2表面可用氫氟酸加以蝕刻，以控制其表面粗度。其他化學處理亦可 視所要蝕刻材料之性質而採用。舉例而言，磷酸(H3PO4)可用於蝕刻及粗化氮化矽(Si3N4)，而氫氧化銨(NH4OH)、過氧化氫(H2O2)與水(H2O)之溶液則可用於蝕刻及粗化矽。在其他技術中，受到選擇性控制之熱處理可用於控制該材料層104與該可回收底材102間之分子鍵結之機械強度。
因此，在一些實施例中，空隙108可存在於該可分離界面106。該些空隙108可因相鄰鍵結表面間之初始表面粗度所致，且該些空隙108可隨機分佈於該可分離界面106。在其他實施例中，該些空隙108可在鍵結前便形成於該些相鄰鍵結表面其中一者或兩者，且該些空隙108可分佈於該可分離界面106中預定及選定之位置。該些空隙108之數目及尺寸可用於選擇性地控制該材料層104與該可回收底材102間之鍵結之機械強度。
在實施例中，若該材料層104包含一種半導體材料，且該可分離界面106包含一種中間材料107，其含有一電絕緣材料者，則圖1之結構100可包含本發明所屬技術領域中稱為「絕緣體上半導體(SeOI)」類型之底材，像是絕緣體上矽(SOI)底材或絕緣體上鍺(GeOI)底材。在此等實施例中，該可回收底材102構成該SeOI類型底材之基底，該中間材料107則構成該材料層104與該基底間之一絕緣層。
在一些實施例中，該可回收底材102可被選定成包含一種材料，其所展現之熱膨脹係數與該材料層104所展現之熱膨脹係數高度匹配。舉例而言，該可回收底材102所展現之熱膨脹係數可在該材料層104所展現之熱膨脹係數之大約10%以內、在該材料層104所展現之熱膨脹係數之大約5%以內，或甚至在該材料層104所展現之熱膨脹係數之大約2.5%以內。當該結構100之溫度在後續製程期間有所變化時，該可回收底材102及該材料層104之熱 膨脹係數之高度匹配可使該可分離界面106附近之熱應力減少或降至最低，且可防止該材料層104意外過早從該可分離界面106分離。
該可回收底材102可較該材料層104厚。作為非限制性質之範例，該材料層104可具有一平均層厚度T，其大約為200微米(200 μm)或更薄、大約50微米(50 μm)或更薄、大約1微米(1 μm)或更薄，或甚至大約100奈米(100 nm)或更薄。在一些實施例中，該平均層厚度T可介於大約15奈米(15 nm)及大約100微米(100 μm)之間。在一些實施例中，該可回收底材102可具有一平均層厚度，其大約為200微米(200 μm)或更厚、大約500微米(500 μm)或更厚，或甚至大約700微米(700 μm)或更厚。在該可分離界面106包含一中間材料107之實施例中，該中間材料107可較該材料層104薄，且該中間材料107可具有一平均層厚度，其大約為，舉例而言，100奈米(100 nm)或更薄、大約50奈米(50 nm)或更薄，或甚至大約25奈米(25 nm)或更薄。
具有如此薄之平均層厚度T之材料層104，可利用諸如本發明所屬技術領域稱為SMART-CUT®製程者提供於該可回收底材102上方。該SMART-CUT®製程描述於，舉例而言，美國專利RE39,484號(2007年2月6日核發予Bruel)、美國專利6,303,468號(2001年10月16日核發予Aspar等人)、美國專利6,335,258號(2002年1月1日核發予Aspar等人)、美國專利6,756,286號(2004年6月29日核發予Moriceau等人)、美國專利6,809,044號(2004年10月26日核發予Aspar等人)，以及美國專利6,946,365號(2005年9月20日核發予Aspar等人)。
簡言之，該SMART-CUT®製程包含將離子植入相對厚之一材料層，以在該材料層內形成大致平坦之一弱化離子植入平面。該相對厚材料層可鍵結於該可回收底材102上方。接著可使該相對厚材料層沿著當中之弱化離子植入平面裂開，留下具有所需平均層厚度T之材料層104鍵結於該可回收底材102上方。或者，可在該SMART-CUT®製程後，將額外之半導體材料(其可具有多晶或非晶質之微結構)沉積在該移轉材料層104上面，以提供具有所需平均層厚度T之材料層104。
在額外實施例中，具有如此薄之平均層厚度T之材料層104，可經由以下方式提供於該可回收底材102上方：先將相對厚之一材料層鍵結於該可回收底材102上方，接著利用一磨削製程、一研磨製程及一蝕刻製程(例如使用一化學機械研磨(CMP)製程)當中的一種或多種，將該材料層薄化至該平均層厚度T。此種鍵結及薄化製程適於提供平均層厚度T大約為150微米(150 μm)或更厚之材料層104，而SMART-CUT®製程則適於提供平均層厚度T大約為1.5微米(1.5 μm)或更厚之材料層104。
參照圖2，多個導電貫孔110可在該材料層104位於該可回收底材102上時形成並穿透該材料層104，以產生圖2之結構112。該些導電貫孔110可利用本發明所屬技術領域中已知之技術形成。
舉例而言，可將一有圖案光罩提供於該材料層104之一曝露主要表面114上方。該光罩層可以包含多個孔隙，該些孔隙可在該材料層104中欲形成該些導電貫孔110之處貫穿該有圖案光罩層。一非等向性蝕刻製程，例如乾式反應離子蝕刻(RIE)製程，可用於穿過貫穿該光罩層之孔隙而在該材料層 104蝕刻出穿過該材料層104之洞孔，而該光罩層可阻隔該材料層104之其他部分不受蝕刻劑影響及防止此等部分被移除。
穿透該材料層104之洞孔形成後，便可將一介電材料(例如一種氧化物)沉積在該些洞孔104內以提供絕緣，之後，可用導電材料，例如一種金屬，填充該些洞孔104，以在該些洞孔內形成導電貫孔110。舉例而言，該金屬可包含銅、鋁、銀、鎢、鈦、鎳等等當中的一種或多種。在一些實施例中，該些導電貫孔110可包含多個金屬層，且其中兩層或更多層可具有不同組成。舉例而言，一第一無電電鍍製程可用於將相對薄之一金屬種子層沉積在該些洞孔內之材料層104之表面上。此等製程可提供相對緻密之一金屬薄層，其具有良好之階梯覆蓋性，因此可使至少實質上連續之一金屬層得以沉積在該些洞孔內所有表面上。沉積此種種子層後，便可利用另一電鍍製程，譬如一電解電鍍製程，以相對較高之速率將額外之金屬沉積在該種子層上，直到該些洞孔至少實質上被金屬填滿，以形成該些導電貫孔110。在額外實施例中亦可使用其他沉積製程，例如物理氣相沉積(PVD)製程及/或化學氣相沉積(CVD)製程，將導電材料沉積於該些洞孔內。
如圖2所示，該些導電貫孔110可從該曝露主要表面114延伸至該可分離界面106，穿透整個該材料層104。因此，在該材料層104含有矽之實施例中，該些導電貫孔110可包含本發明所屬技術領域稱為「穿透晶圓通孔(TWVs)」或「穿透矽通孔(TSVs)」者。
在一些實施例中，所形成之導電貫孔110可具有大約2.5或更低之高寬比，或甚至大約1.6或更低之高寬比。藉由形成該些導電貫孔110使其具有 相對低之高寬比，可使本說明書先前所討論因形成高高寬比之導電貫孔所造成之相關問題獲得改善。
此外，本說明書所述方法之實施例可以不涉及該材料層104之任何顯著薄化，在此等情況下，該些導電貫孔110係在該些導電貫孔110形成於該材料層104中之後形成。
參照圖3，形成該些導電貫孔110後，便可在就該材料層104而言相反於該可回收底材102之一面，將選擇性質之一重分佈層118形成於該材料層104上方，以產生圖3之結構120。該些導電貫孔110之位置及圖案可不需與所要耦合之另一結構或元件之電性接觸部件互補。這樣，該重分佈層118便可用於重新分佈該電接點圖案。該重分佈層118可包含縱向延伸之導電通孔122、橫向延伸之導電跡線124及導電接觸墊126當中的一種或多種。該些導電通孔122及跡線124可用於將該材料層104中該些導電貫孔110之圖案，在就該重分佈層118而言相反於該材料層104之一面上重新分佈為一不同圖案。該重分佈層118可利用本發明所屬技術領域已知之技術，在一逐層微影製程中形成。
如圖4所示，在就該材料層104而言相反於該可回收底材102之一面，可將一載體底材130暫時鍵結於該材料層104上方，以形成圖4之結構132。該載體底材130可為大致平坦，且可包含若干材料中的任一種。舉例而言，該載體底材130可包含上文討論該可回收底材102時所述及之材料中的任一種。該載體底材130所具有之平均層厚度，足以使該結構132能夠在後續製程中以半導體製造設備加以處理及操作。舉例而言，該載體底材130所具有之平均層厚度可為大約200微米(200 μm)或更厚、大約500微米(500 μ m)或更厚，或甚至大約700微米(700 μm)或更厚。該載體底材130可利用一直接分子鍵結製程鍵結在該材料層104上方，或者，可在欲鍵結之表面間利用一黏著劑或其他鍵結材料，將該載體底材130鍵結在該材料層104上方。
在實施例中，若在就該材料層104而言相反於該可回收底材102之一面，有一重分佈層118形成於該材料層104上方，則該載體底材130可鍵結至該材料層104上方之重分佈層118。若在實施例中並未形成此種重分佈層118，則該載體底材130可鍵結至該材料層118。
參照圖5，將該載體底材130鍵結於該材料層104上方後(如參照圖4所述者)，便可使該可回收底材102從該材料層104分離，以回收該可回收底材102及形成圖5所示之結構138。特定而言，該可回收底材102可沿著該可分離界面106從該材料層104分離。如有需要，該可回收底材102之後可重複使用。換言之，該可回收底材102可循環使用。循環使用該可回收底材102可減少廢料及製造成本。
將該可回收底材102從該材料層104分離，可利用諸如前述2007年5月31日以Martinez等人之名公開之美國專利申請公開案2007/0122926號所述之設備及方法。如該公開案所述，固定之一定位件可用於固定圖4之結構132，且含有刀片之一切割裝置可以引發傳遞至整個該可分離界面106之一切割波之方式接觸該結構132。在一些實施例中，可於圖4之結構132之側邊表面形成一切口，該切割裝置之刀片可施力插入該切口，以沿著該可回收底材102與該材料層104間之可分離界面106引發該切割波。
如圖5所示，將該可回收底材102從該材料層104分離後，該結構138之一斷裂表面140可能會相對粗糙，而且，在一些實施例中，該結構138之斷裂表面140可能包含殘餘之中間材料107。因此，該斷裂表面140可視需要加以清潔及/或平滑化。舉例而言，可利用一蝕刻製程、一磨削製程及一研磨製程(例如使用一化學機械研磨(CMP)製程)當中的一種或多種，使該斷裂表面140變得平滑。在該斷裂表面140經過平滑處理後，便可使用一標準清潔製程將殘留在其上之任何非所需材料去除。
如圖6所示，在就該材料層104而言相反於該載體底材130之一面，可將選擇性質之一重分佈層144形成於該材料層104上方，以產生圖6之結構146。如前文所討論，該些導電貫孔110之位置及圖案可不需與所要耦合之另一結構或元件之電性接觸部件互補。因此，該重分佈層144可像該重分佈層118一樣，用於重新分佈該電接點圖案。該重分佈層144可包含縱向延伸之導電通孔150、橫向延伸之導電跡線152及導電接觸墊154當中的一種或多種。該些導電通孔150及跡線152可用於將該材料層104中該些導電貫孔110之圖案，在就該重分佈層144而言相反於該材料層104之一面上重新分佈為一不同圖案。該重分佈層144可利用本發明所屬技術領域已知之技術，在一逐層微影製程中形成。
參照圖7，在就該材料層104而言相反於該載體底材130之一面，可將多個電接點160形成於該材料層104上方，以產生圖7之結構162。該些電接點160在電性上與該些導電貫孔110有連通。在該結構162包含該選擇性質重分佈層144之實施例中，該些電接點160係透過該重分佈層144中該些導電通孔150、跡線152及接觸墊154在電性上與該些導電貫孔110有連通。 在該結構162不包含該選擇性質重分佈層144之實施例中，該些電接點160可直接形成於該些導電貫孔110上，以建立與該些導電貫孔110之直接電性連通。
不同類型之電接點160為本發明所屬技術領域所已知，且可為本發明實施例所採用。作為非限制性質之一範例，該些電接點160可包含形成於該材料層104上方之導電凸塊。如本發明所屬技術領域已知，一介電材料164可提供於該材料層104上方，且在該介電材料164中欲形成該些導電凸塊之處，可形成多個孔隙並使之穿過該介電材料164。接著，可利用所謂之「凸塊下冶金(under-bump metallurgy)」製程，將一層或多層導電金屬166沉積於該些孔隙內。然後便可在穿過該介電材料164之該些孔隙內之導電金屬166上形成該些導電凸塊。
這樣，如上所述，一居間結構170便告形成，該居間結構170包含被該些導電貫孔110(例如穿透晶圓通孔(TWVs))所穿透之材料層104。該居間結構170亦可在該材料層104之一第一面包含一選擇性質重分佈層118，及/或在該材料層104之一相反第二面包含一選擇性質重分佈層144。在圖7之情形下，亦即該居間結構170維持暫時鍵結至該載體底材130時，在就該材料層104相反於該載體底材130之一面，該居間結構170可包含該材料層104上方之電接點160。將該載體底材130從該居間結構170分離後，便可接著在該材料層104之另一面將額外之電接點形成於該居間結構170上，如下文進一步所討論。
參照圖8，將該載體底材130從該材料層104移除前，可使一第一結構或元件(例如一積體電路元件172)之導電部件171在結構上及電性上耦合 至該居間結構170之電接點160，以形成圖8之結構174。該積體電路元件172可被選定成包含一電子信號處理器、一記憶元件及一感光元件(例如發光二極體(LED)、雷射二極體、光電池、光檢測器等等)當中的一種或多種。
如圖9所示，接著可使該載體底材130從該材料層104分離，以形成圖9之結構176，其包含該居間結構170及該積體電路元件172。移除該載體底材130後，可使圖9之結構176在結構上及電性上耦合至另一結構或元件182之導電部件180，以形成圖10之結構184。該另一結構或元件182可包含，舉例而言，另一積體電路元件(像是前文所述及之積體電路元件當中任何一者)、一印刷電路板等等。這樣，電性接觸便在該居間結構170之材料層104之導電貫孔110與該結構或元件182之導電部件180間建立起來。此外，透過該居間結構170之材料層104之導電貫孔110(該居間結構170係插置在該積體電路元件172與該結構或元件182間)電性接觸亦會在該積體電路元件172與該結構或元件182建立。
本發明所屬技術領域中已知之各種技術皆可用於使圖9之結構176在結構上及電性上耦合至該結構或元件182之導電部件180。作為非限制性質之一範例，導電凸塊186可形成於該些導電部件180上，或形成於該居間結構170之互補導電部件上，像是該些導電貫孔110之曝露端(若該居間結構未包含該選擇性質重分佈層144)，或形成於該選擇性質重分佈層144之導電墊154。作為非限制性質之一範例，該些導電凸塊186可利用諸如上文討論該些電接點160時所述及之技術形成於該材料層104上方。在額外實施例中，導電凸塊可形成於該結構或元件182之導電部件180上。
利用本發明書所述技術可製作出許多居間結構170，該些居間結構所具有之導電貫孔110係製作成普遍、通用之一圖案，即使該些居間結構170係為了搭配具有各種各樣接觸部件圖案之若干不同結構及元件使用亦無妨。該些重分佈層118、144則可針對該些居間結構170之不同子集以不同方式組構及製作，以按不同結構及元件所需客製化該些不同子集。
茲將本發明其他非限制性質實施例敘述如下：
實施例1：一種製作含有一居間結構之半導體元件之方法，該方法包括：形成穿透一可回收底材上一材料層之多個導電貫孔；在就該材料層而言相反於該可回收底材之一面，將一載體底材鍵結於該材料層上方；使該可回收底材從該材料層分離以回收該可回收底材；以及在就該材料層而言相反於該載體底材之一面，將多個電接點形成於該材料層上方，該些電接點在電性上與該些導電貫孔有連通。
實施例2：如實施例1之方法，其更包括選定該材料層使之具有大約100微米(100 μm)或更薄之平均層厚度。
實施例3：如實施例2之方法，其更包括選定該材料層使其平均層厚度介於大約15奈米(15 nm)與大約100微米(100 μm)之間。
實施例4：如實施例1至3中任一例之方法，其更包括選定該材料層使之包含一種半導體材料。
實施例5：如實施例4之方法，其更包括選定該材料層使之包含矽、鍺及一種III-V族半導體材料當中至少一者。
實施例6：如實施例5之方法，其更包括選定該材料層使之包含矽。
實施例7：如實施例1至6中任一例之方法，其中形成穿透該可回收底材上之材料層之多個導電貫孔包含形成該些導電貫孔使之穿透一絕緣體上半導體(SeOI)結構之一半導體材料層，該SeOI結構包含一基底，該基底包含該可回收底材及介於該基底與該半導體材料層間之一絕緣層。
實施例8：如實施例7之方法，其中該基底包含一種材料，該材料所展現之熱膨脹係數與該半導體材料層所展現之熱膨脹係數高度匹配。
實施例9：如實施例7或實施例8之方法，其中使該可回收底材從該材料層分離以回收該可回收底材包含使該半導體材料層沿著該絕緣層從該基底分離。
實施例10：如實施例1至9中任一例之方法，其更包括形成該些導電貫孔使之具有大約2.5或更低之高寬比。
實施例11：如實施例10之方法，其更包括形成該些導電貫孔使之具有大約1.6或更低之高寬比。
實施例12：如實施例1至11中任一例之方法，其更包括在使該可回收底材從該材料層分離以回收該可回收底材前，於該可回收底材及該材料層間形成一可分離界面，該可分離界面包含該可回收底材與該材料層間機械強度受到控制之一鍵結。
實施例13：如實施例1至12中任一例之方法，其更包括在就該材料層而言相反於該可回收底材之一面將該載體底材鍵結於該材料層上方前，於就該材料層而言相反於該可回收底材之一面，將一重分佈層形成於該材料層上方。
實施例14：如實施例13之方法，其更包括在就該材料層而言相反於該載體底材之一面將多個電接點形成於該材料層上方前，於就該材料層而言相反於該載體底材之一面，將另一重分佈層形成於該材料層上方，該些電接點係透過該另一重分佈層在電性上與該些導電貫孔有連通。
實施例15：如實施例1至12中任一例之方法，其更包括在就該材料層而言相反於該載體底材之一面將多個電接點形成於該材料層上方前，於就該材料層而言相反於該載體底材之一面，將另一重分佈層形成於該材料層上方，該些電接點係透過該另一重分佈層在電性上與該些導電貫孔有連通。
實施例16：如實施例1至15中任一例之方法，其中在就該材料層而言相反於該載體底材之一面將多個電接點形成於該材料層上方包含將多個導電凸塊形成於該材料層上方。
實施例17：如實施例1至16中任一例之方法，其更包括使一積體電路元件之導電部件在結構上及電性上耦合至該些電接點。
實施例18：如實施例17之方法，其更包括選定該積體電路元件使之包含一電子信號處理器、一記憶元件及一感光元件當中至少一者。
實施例19：如實施例17或實施例18之方法，其更包括在就該材料層而言相反於該積體電路元件之一面，於該些導電貫孔及一結構或元件之導電部件間建立電性接觸，該材料層及該些導電貫孔係插置在該積體電路元件與該另一結構或元件之間。
實施例20：如實施例1至19中任一例之方法，其更包括使該載體底材從該材料層分離。
實施例21：製作一半導體元件期間所形成之一中間結構，該中間結構包括：一半導體層，其被鍵結在一可回收底材上方，該可回收底材具有一可分離界面，該可分離界面在該可回收底材與該材料層間有受到控制之一機械強度：多個導電貫孔，其穿透該半導體層；以及一載體底材，其在就該半導體層而言相反於該可回收底材之一面被鍵結在該半導體層上方。
實施例22：如實施例21之中間結構，其中該半導體層所具有之平均層厚度介於大約15奈米(15 nm)與大約100微米(100 μm)之間。
實施例23：如實施例21或實施例22之中間結構，其中該半導體層包含矽。
實施例24：如實施例21至23中任一例之中間結構，其中該些導電貫孔具有大約2.5或更低之高寬比。
實施例25：如實施例21至24中任一例之中間結構，其更包括該半導體層上方之一重分佈層，該重分佈層介於該載體底材與該半導體層之間。
實施例26：一種製作含有一居間結構之半導體元件之方法，該方法包括：在一半導體層與一可回收底材間形成一可分離界面，該可分離界面包含該半導體層與該可回收底材間受到控制之一機械強度；形成穿透該可回收底材上之半導體層之多個導電貫孔；在就該半導體層而言相反於該可回收底材之一面，將一載體底材鍵結於該半導體層上方；使該可回收底材從該半導體層分離以回收該可回收底材；以及在就該半導體層而言相反於該載體底材之一面，將多個電接點形成於該半導體層上方，該些電接點在電性上與該些導電貫孔有連通。
實施例27：如實施例26之方法，其更包括選定該半導體層使其具有之平均層厚度介於大約15奈米(15 nm)與大約100微米(100 μm)之間。
實施例28：如實施例26或實施例27之方法，其更包括選定該半導體層使之包含矽。
實施例29：如實施例26至28中任一例之方法，其更包括形成該些導電貫孔使之具有大約2.5或更低之高寬比。
實施例30：如實施例29之方法，其更包括形成該些導電貫孔使之具有大約1.6或更低之高寬比。
實施例31：如實施例26至30中任一例之方法，其更包括在就該半導體層而言相反於該可回收底材之一面將該載體底材鍵結於該半導體層上方前，於就該半導體層而言相反於該可回收底材之一面，將一重分佈層形成於該半導體層上方。
實施例32：如實施例26至31中任一例之方法，其更包括在就該半導體層而言相反於該載體底材之一面將多個電接點形成於該半導體層上方前，於就該半導體層而言相反於該載體底材之一面，將一重分佈層形成於該半導體層上方，該些電接點係透過該重分佈層在電性上與該些導電貫孔有連通。
實施例33：如實施例26至32中任一例之方法，其更包括：使一積體電路元件之導電部件在結構上及電性上耦合至該些電接點；以及使該載體底材從該半導體層分離。
實施例34：如實施例33之方法，其更包括選定該積體電路元件使之包含一電子信號處理器、一記憶元件及一感光元件當中至少一者。
實施例35：如實施例33或實施例34之方法，其更包括在就該半導體層而言相反於該積體電路元件之一面，於該些導電貫孔及另一結構或元件之導電部件間建立電性接觸，該半導體層及該些導電貫孔係插置在該積體電路元件與該另一結構或元件之間。
上述該些示範性實施例並不會限制本發明之範圍，因該些實施例僅為本發明實施例之範例，本發明乃是由所附之申請專利範圍及其法律均等範圍所定義。任何均等之實施例均屬本發明之範圍。事實上，對於本發明所屬技術領域具有通常知識者而言，除本說明書所示及所述者外，對於本發明之各種修改，例如替換所述元件之有用組合，都會因本說明書之敘述而變得顯而易見。換言之，本說明書所述任一示範性實施例之一項或多項特點，可以與本說明書所述另一示範性實施例之一項或多項特點結合，而成為本發明之額外實施例。此等修改及額外實施例亦落在所附之申請專利範圍內。
100‧‧‧結構
102‧‧‧可回收底材
104‧‧‧材料層
106‧‧‧可分離界面
107‧‧‧中間材料
108‧‧‧空隙
110‧‧‧導電貫孔
112‧‧‧結構
114‧‧‧曝露主要表面
118‧‧‧重分佈層
120‧‧‧結構
122‧‧‧導電通孔
124‧‧‧導電跡線
126‧‧‧導電接觸墊
130‧‧‧載體底材
132‧‧‧結構
138‧‧‧結構
140‧‧‧斷裂表面
144‧‧‧重分佈層
146‧‧‧結構
150‧‧‧導電通孔
152‧‧‧導電跡線
154‧‧‧導電接觸墊
160‧‧‧電接點
162‧‧‧結構
164‧‧‧介電材料
166‧‧‧導電金屬
170‧‧‧居間結構
171‧‧‧導電部件
172‧‧‧積體電路元件
174‧‧‧結構
176‧‧‧結構
180‧‧‧導電部件
182‧‧‧結構或元件
184‧‧‧結構
186‧‧‧導電凸塊
雖然本說明書以申請專利範圍作結，且該些申請專利範圍明確指出及主張可認為是本發明實施例者，但配合所附圖式閱讀本發明實施例某些範例之敘述，將更容易確知本發明實施例之優點，在所附圖式中：圖1為一材料層之簡化截面圖，該材料層係用於在一可回收底材上形成一居間結構，在該材料層與該可回收底材間具有一可分離界面；圖2為一簡化截面圖，其概要呈現多個導電貫孔形成並穿透圖1所示結構之材料層，以構成該居間結構之至少一部分；圖3為一簡化截面圖，其概要呈現在就該材料層而言相反於該可回收底材之一面，一重分佈層形成於圖2所示之居間結構之材料層上方； 圖4為一簡化截面圖，其概要呈現在就該材料層而言相反於該可回收底材之一面，一載體底材暫時鍵結於圖3所示之居間結構之材料層上方；圖5為一簡化截面圖，其概要呈現該居間結構之材料層沿著該居間結構與該可回收底材間之可分離界面，從圖4所示之可回收底材分離；圖6為一簡化截面圖，其概要呈現在就該材料層而言相反於該載體底材之一面，另一重分佈層形成於圖5所示之居間結構之材料層上方；圖7為一簡化截面圖，其概要呈現在就該材料層而言相反於該載體底材之一面，多個電接點形成於圖6所示之居間結構之材料層上方；圖8為一簡化截面圖，其概要呈現在就該居間結構而言相反於該載體底材之一面，一積體電路元件在結構上及電性上耦合至圖7所示之結構；圖9呈現該載體底材從圖8之結構移除；以及圖10呈現在就該居間結構而言相反於該積體電路元件之一面，另一結構或元件在結構上及電性上耦合至該居間結構。
100‧‧‧結構
102‧‧‧可回收底材
104‧‧‧材料層
106‧‧‧可分離界面
107‧‧‧中間材料
108‧‧‧空隙

Claims (20)

  1. 一種製作含有一居間結構之半導體元件之方法，該方法包括：形成穿透一可回收底材上之一材料層之多個導電貫孔；在就該材料層而言相反於該可回收底材之一面，將一載體底材鍵結於該材料層上方；在該可回收底材及該材料層間形成一可分離界面，該可分離界面包含該可回收底材與該材料層間機械強度受到控制之一鍵結，該鍵結為直接之分子鍵結；使該可回收底材從該材料層分離以回收該可回收底材；以及在就該材料層而言相反於該載體底材之一面，將多個電接點形成於該材料層上方，該些電接點在電性上與該些導電貫孔有連通。
  2. 如申請專利範圍第1項之方法，其更包括選定該材料層使之具有大約100微米(100 μm)或更薄之平均層厚度。
  3. 如申請專利範圍第1項之方法，其更包括選定該材料層使之包含一種半導體材料，及選定該半導體材料使之包含矽、鍺及一種III-V族半導體材料當中至少一者。
  4. 如申請專利範圍第3項之方法，其更包括選定該材料層使之包含矽。
  5. 如申請專利範圍第1項之方法，其中形成穿透該可回收底材上之該材料層之多個導電貫孔包含形成該些導電貫孔使之穿透一絕緣體上半導體(SeOI)結構之一半導體材料層，該SeOI結構包含一基底，該基底包含該可回收底材及介於該基底與該半導體材料層間之一絕緣層。
  6. 如申請專利範圍第5項之方法，其中該基底包含一種材料，該材料所展現之熱膨脹係數與該半導體材料層所展現之熱膨脹係數高度匹配。
  7. 如申請專利範圍第5項之方法，其中使該可回收底材從該材料層分離以回收該可回收底材包含使該半導體材料層沿著該絕緣層從該基底分離。
  8. 如申請專利範圍第1項之方法，其更包括形成該些導電貫孔使之具有大約2.5或更低之高寬比。
  9. 如申請專利範圍第1項之方法，其更包括在就該材料層而言相反於該可回收底材之一面將該載體底材鍵結於該材料層上方前，於就該材料層而言相反於該可回收底材之一面，將一重分佈層形成於該材料層上方。
  10. 如申請專利範圍第9項之方法，其更包括在就該材料層而言相反於該載體底材之一面將多個電接點形成於該材料層上方前，於就該材料層而言相反於該載體底材之一面，將另一重分佈層形成於該材料層上方，該些電接點係透過該另一重分佈層在電性上與該些導電貫孔有連通。
  11. 如申請專利範圍第1項之方法，其更包括在就該材料層而言相反於該載體底材之一面將多個電接點形成於該材料層上方前，於就該材料層而言相反於該載體底材之一面，將一重分佈層形成於該材料層上方，該些電接點係透過該重分佈層在電性上與該些導電貫孔有連通。
  12. 如申請專利範圍第1項之方法，其中在就該材料層而言相反於該載體底材之一面將多個電接點形成於該材料層上方包含將多個導電凸塊形成於該材料層上方。
  13. 如申請專利範圍第1項之方法，其更包括使一積體電路元件之導電部件在結構上及電性上耦合至該些電接點，及選定該積體電路元件使之包含一電子信號處理器、一記憶元件及一感光元件當中至少一者。
  14. 如申請專利範圍第13項之方法，其更包括使該載體底材從該材料層分離。
  15. 如申請專利範圍第14項之方法，其更包括在就該材料層而言相反於該積體電路元件之一面，於該些導電貫孔及另一結構或元件之導電部件間建立電性接觸，該材料層及該些導電貫孔係插置在該積體電路元件與該另一結構或元件之間。
  16. 製作一半導體元件期間所形成之一中間結構，該中間結構包括：一半導體層，其被鍵結於一可回收底材上方，該可回收底材具有一可分離界面，該可分離界面在該可回收底材與該材料層間有受到控制之一機械強度；多個導電貫孔，其穿透該半導體層；以及一載體底材，其在就該半導體層而言相反於該可回收底材之一面被鍵結於該半導體層上方。
  17. 如申請專利範圍第16項之中間結構，其中該半導體層所其有之平均層厚度介於大約15奈米(15 nm)與大約100微米(100μm)之間。
  18. 如申請專利範圍第16項之中間結構，其中該半導體層包含矽。
  19. 如申請專利範圍第16項之中間結構，其中該些導電貫孔具有大約2.5或更低之高寬比。
  20. 如申請專利範圍第16項之中間結構，其更包括該半導體層上方之 一重分佈層，該重分佈層介於該載體底材與該半導體層之間。
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Publication number Priority date Publication date Assignee Title
TW200300291A (en) * 2001-11-05 2003-05-16 Mitsumasa Koyanagi Solid-state image sensor and its production method
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP4179186B2 (ja) * 2004-02-25 2008-11-12 ソニー株式会社 配線基板およびその製造方法および半導体装置
US7098070B2 (en) * 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
CN101128761A (zh) * 2005-02-04 2008-02-20 斯欧普迪克尔股份有限公司 包含基于soi的光学部件的多个集成电路的垂直堆叠
US20060177173A1 (en) * 2005-02-04 2006-08-10 Sioptical, Inc. Vertical stacking of multiple integrated circuits including SOI-based optical components
KR101152822B1 (ko) * 2009-07-31 2012-06-12 에스케이하이닉스 주식회사 웨이퍼의 형성방법
JP5729932B2 (ja) * 2010-07-22 2015-06-03 キヤノン株式会社 基板貫通孔内への金属充填方法

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