FR2858111A1 - Procede d'assemblage et d'interconnexion de composants, modules et empilements de modules ainsi obtenus - Google Patents

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Jean Charles Souriau
Christiane Puget
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Abstract

Un procédé d'enrobage et de connexion de composants électroniques (4) est décrit, dans lequel les composants électroniques (4) sont directement hybridés sur un réseau d'interconnexions (3) avant d'être enrobés dans une couche (7) diélectrique. Le procédé peut comporter des étapes pour aboutir à la formation de modules (10) de forme contrôlée, à faces parallèles dont l'une comprend un réseau d'interconnexions (3) et l'autre des composants électroniques (4), et empilables les uns sur les autres.

Description

PROCEDE D'ASSEMBLAGE ET D'INTERCONNEXION DE COMPOSANTS,
MODULES ET EMPILEMENTS DE MODULES AINSI OBTENUS
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention se rapporte à la mise en forme de composants électroniques, en particulier l'enrobage de composants électroniques pour faciliter leur utilisation.
L'invention sous un de ses aspects concerne un procédé permettant la connexion collective de composants, qui peuvent être de nature et taille différentes, ainsi que le module de composants résultant et son utilisation dans un empilement.
ETAT DE LA TECHNIQUE ANTERIEURE
L'interconnexion de puces et, plus généralement, de tout composant électronique entre eux est principalement réalisée par l'intermédiaire d'un substrat dans des boîtiers ou sur des cartes. Soit la 20 face active des puces est positionnée de façon accessible (en particulier sur le dessus) et un câblage filaire y est réalisé, soit un substrat avec les interconnexions est d'abord mis en place, et les composants électroniques sont directement connectés par 25 leur face active localisée vers le bas (technologie connue sous le nom anglo-saxon de Flip Chip ).
b i =- -| La miniaturisation des composants, les besoins en matrices en trois dimensions, et la nécessité de réduction des coûts ont conduit à de nouveaux concepts permettant un traitement collectif des composants électroniques, tant pour leur connexion que pour leur utilisation.
L'une des solutions proposées est de reconstituer une plaquette de composants, identiques ou différents, qui sera ensuite traitée comme le serait une plaquette standard, voire un composant individuel: voir le document US 6 072 234. Selon cette technologie, les composants électroniques sont positionnés de façon stable et précise au fond d'un moule, préférentiellement de même diamètre qu'une plaquette standard, leur face active vers le bas. Le moule est ensuite rempli par un polymère thermodurcissable de façon à enrober les puces, puis durci. L'ensemble est démoulé : une plaquette est reconstituée, comprenant des composants individuels solidaires. La plaquette peut être traitée par des équipements de micro électronique conventionnels. En particulier, après nettoyage de la face active, il est possible de procéder au traitement classique par dépôts successifs, photolithographie et gravure pour réaliser un réseau de connexion des composants.
Cette technique possède cependant des inconvénients. En particulier, les puces doivent être maintenues dans une position fixe depuis le positionnement dans le moule jusqu'à la fabrication des connexions électriques, en passant par le démoulage.
Ceci implique tout d'abord un collage de la face active des composants sur le support, et donc un nettoyage de la face active. Par ailleurs, le positionnement des 5 composants doit être précis et correspondre, après traitement thermique de durcissement de la résine, au masque utilisé pour la fabrication du réseau d'interconnexions, dont les plots de quelques dizaines de microns doivent être alignés sur les composants.
EXPOSE DE L'INVENTION Le procédé selon l'invention se propose, entre autres, de pallier les inconvénients mentionnés précédemment.
Sous l'un de ses aspects, l'invention 15 concerne un procédé de fabrication d'une plaquette comprenant au moins un composant électronique enrobé dans une couche d'enrobage, le procédé comprenant la formation, par exemple par dépôt, d'un réseau de connexions directement sur un support, et le 20 positionnement des composants électroniques sur le réseau avant enrobage, ainsi que la séparation du support après enrobage. Selon un mode de réalisation préféré, la technique dite Flip Chip est employée, avec l'hybridation des composants électroniques avant 25 enrobage. Le procédé selon l'invention permet notamment de remédier aux problèmes liés à l'alignement des composants avec un masque pour fabriquer un réseau d'interconnexions, la disposition des puces électroniques et de leurs connexions électriques étant effectuée et stabilisée avant enrobage. L'élimination du support permet en outre l'obtention de produits compacts.
Le procédé selon l'invention peut être complété par des étapes d'amincissement, tant des composants positionnés sur leur support que de la couche d'enrobage durcie, ce qui permet d'obtenir des plaquettes fines et à surfaces parallèles même si elles 10 comprennent des composants différents et notamment d'épaisseurs différentes. La plaquette peut aussi être découpée en modules.
Il est également possible d'intégrer des éléments conducteurs qui traverseront la plaquette 15 et/ou le module afin de pouvoir réaliser des contacts électriques avec un autre dispositif, en particulier dans le cas d'un empilement de modules.
Avantageusement, le procédé comprend le dépôt d'une couche sacrificielle sur le support et sur 20 laquelle sera formé le réseau d'interconnexions. Le retrait, total ou partiel, de cette couche sacrificielle permet un transfert aisé du réseau d'interconnexions du support vers la couche d'enrobage sans avoir à nettoyer les éléments qui sont localisés à 25 sa surface, tout en maintenant une certaine rigidité et stabilité. La séparation du support peut cependant être effectuée par toute autre technique, notamment par élimination du support, par exemple par gravure ou attaque chimique. Il peut alors être préférable de déposer une couche d'arrêt pour éviter toute atteinte du réseau d'interconnexions. Une géométrie préférentielle du support avec des passages facilitant la diffusion de produits activant retrait et/ou élimination peut être utilisée.
Sous un autre aspect, l'invention concerne un module comprenant des composants électroniques intégrés dans un enrobage et dont l'une des surfaces comporte le réseau d'interconnexions des composants 10 enrobés. Du fait de son procédé de fabrication dans lequel la couche d'enrobage est déposée après, et sur, le réseau d'interconnexions, le matériau d'enrobage du module peut ainsi enrober également le réseau d'interconnexions, et englober tout ou partie de ce 15 réseau, ce qui renforce la stabilité de l'ensemble.
BREVE DESCRIPTION DES DESSINS
La figure 1 présente schématiquement un mode de fabrication préféré selon l'invention.
La figure 2 présente une modification du 20 procédé décrit dans la figure 1.
La figure 3 représente un exemple de plaquette telle que fabriquée selon le procédé de la figure 1.
La figure 4 présente une autre modification 25 du procédé décrit dans la figure 1.
La figure 5 représente un assemblage de modules selon l'invention.
EXPOSÉ DÉTAILLÉ DE MODES DE REALISATION PARTICULIERS Sur la figure 1 sont représentées les étapes aboutissant à la formation d'une plaquette constituant un mode de réalisation préféré. Tel qu'il 5 apparaîtra clairement à la lecture de la description qui va suivre, de nombreuses étapes ne sont pas indispensables pour réaliser une plaquette conformément à l'invention mais représentent des étapes additionnelles envisageables du procédé pour obtenir 10 des avantages supplémentaires.
Un support 1 est choisi pour assurer la planéité de la plaquette résultante; ce support 1 peut par exemple être en matériau semiconducteur (Si, AsGa entre autres) ou en matériau isolant (verre, polymère 15 entre autres). La nature du support dépend en fait des moyens utilisés pour en séparer ensuite le matériau d'enrobage et le réseau d'interconnexions: des paramètres de choix peuvent ainsi être la température nécessaire au processus d'enrobage ou la nature de la 20 couche sacrificielle; un mode de réalisation préféré utilise un support 1 en silicium. Le support peut être plan et dense, mais il peut également comporter des trous traversants, de préférence nombreux et de très petites dimensions (voir figure 2) qui n'altèrent pas 25 la planéité générale de l'ensemble.
Selon la première étape a, une couche sacrificielle 2 est formée, par exemple par dépôt, sur le support 1. Ce moyen est préféré pour opérer ensuite la séparation entre le support et le réseau d'interconnexions; d'autres techniques sont cependant envisageables tels le laminage du support, l'attaque ou la gravure chimique...L'épaisseur de la couche sacrificielle 2 est de façon préférée suffisamment 5 grande pour faciliter le processus de retrait, souvent par gravure, de cette couche 2; elle peut être comprise notamment entre 200 nm et plusieurs dizaines de microns, par exemple 5 pm. Selon un exemple, elle est de l'ordre de 500 nm. La couche sacrificielle 2 10 peut être constituée d'un ou plusieurs matériaux, qui seront choisis en fonction de la nature des matériaux présents dans l'empilement issu de la fabrication du module ainsi que des procédés envisagés pour la faire disparaître; par exemple, la couche sacrificielle peut 15 être en métal (cuivre, titane), en matériau fusible, ou en polymère (résine). On peut également avoir un empilement de matériaux différents (par exemple trois couches sacrificielles Cr/Au/Cr).
L'étape suivante b concerne la formation, 20 voire la réalisation du réseau 3 d'interconnexions électriques sur la couche sacrificielle 2 et/ou le support 1. Le réseau d'interconnexions 3 est habituellement constitué de pistes conductrices isolées entre elles; il peut contenir des composants passifs 25 ou actifs réalisés en couches minces. Il peut être réalisé par tout procédé conventionnel utilisé en microélectronique, par exemple le dépôt de pistes d'un matériau conducteur comme l'aluminium ou le cuivre, qui peuvent éventuellement être isolées avec un ou des matériaux de type SiO2, Si3N4, ou BCB (benzocyclobutène). Les pistes peuvent en outre être surmontées de plots de contact électrique, ou plots d'hybridation, de nature différente de celle des pistes.
On procède ensuite au positionnement des composants électroniques 4, si possible en les connectant directement au réseau 3. Tel que montré par l'étape c de la figure 1, le composant électronique 10 4 est de préférence hybridé en technique dite Flip-Chip , c'est-à-dire avec la face active 5 du composant électronique 4 en contact avec le réseau d'interconnexions 3 et vers le bas. Différentes techniques d'hybridation sont envisageables, notamment 15 par fusion de (micro) billes fusibles en SnPb, SnAu, SnAg, In, Au, etc. , par thermo compression d'un film conducteur anisotrope, par thermo compression avec ou sans ultrasons de billes en or ou en polymère conducteur.
Bien qu'un seul composant électronique 4 puisse être enrobé, il est avantageux que la plaquette comprenne plusieurs composants 4. Ces composants 4, c'est-à-dire tout composant utilisé en électronique, comme les puces par exemple, peuvent être identiques ou 25 différents, et en particulier, ils peuvent avoir des épaisseurs différentes. Dans ce cas notamment, il peut alors être souhaitable de procéder après l'hybridation des composants électroniques 4 à un premier amincissement de leur face arrière 6: étape d. Cette étape facultative peut être effectuée par exemple par meulage pour atteindre une épaisseur des composants 4 comprise entre 100 pm et quelques centaines de microns,
par exemple 500 pm.
On procède ensuite à l'enrobage des composants électroniques 4 et de leurs connexions électroniques 3: étape e. L'enrobage peut avoir lieu directement sur les composants électroniques 4, par exemple à l'aide d'une tournette ou grâce à un 10 dispositif de distribution, ou il peut être réalisé dans un moule où sont localisés le support 1, recouvert éventuellement de la couche sacrificielle 2, du réseau d'interconnexions 3 et des composants électroniques 4 éventuellement hybridés. Le matériau constituant la 15 couche d'enrobage 7 peut être un polymère ou un matériau inorganique comme le verre, qui est durci après avoir été mis en place. En particulier, une résine de type BCB peut être utilisée, ou une résine époxy, qui sera charg ée ou non en silice suivant le 20 coefficient d'expansion thermique souhaité et qu'il est souhaitable d'adapter au support 1, notamment lorsque celui-ci est en silicium. La couche d'enrobage 7 peut ou non recouvrir totalement les composants électroniques 4: son épaisseur est de préférence 25 minimale, mais telle qu'après amincissement (voir plus loin), la surface définie par la couche d'enrobage 7 et les composants électroniques 4 soit si possible plane; il est également préférable d'avoir une épaisseur suffisante pour que le module résultant soit rigide.
Suite au durcissement de la couche d'enrobage 7, par exemple par élévation de la température, un amincissement peut être réalisé. Cette étape f est souhaitable afin d'obtenir une plaquette 5 dont les surfaces sont parallèles. L'amincissement peut être réalisé par meulage et/ou polissage et/ou attaque ou gravure chimique. Seule la couche d'enrobage 7 en excès peut être supprimée, mais il est possible lors de cette étape aussi d'amincir les composants 10 électroniques 4; pour enlever la zone écrouie sur la face arrière 6 des composants 4, un polissage est quoi qu'il en soit recommandé.
La plaquette solidifiée 8 constituée du réseau 3, des composants 4 et de la couche d'enrobage 7 15 est ensuite libérée du support 1. Différentes techniques sont envisageables, comme l'attaque chimique, le laminage, la gravure. Il peut dans ces cas être souhaitable d'avoir revêtu le support 1 d'une couche d'arrêt (voir plus loin, figure 2). En présence 20 d'une couche sacrificielle 2, son retrait par une attaque chimique, par exemple une gravure, est préconisé. Afin d'atteindre plus facilement la couche sacrificielle 2, il est envisageable de retirer préalablement le support 1, par exemple par meulage 25 et/ou polissage et/ou attaque chimique et/ou choc thermique, notamment si les couches sont fortement contraintes. Il est également possible de procéder à une découpe de la plaquette 8 (étape g) : entre les zones d'intérêt (futurs modules), des rainures ou des trous 9 sont faits dans la couche d'enrobage 7, le substrat d'interconnexions 3, éventuellement la couche sacrificielle 2 et le support 1, selon toute l'épaisseur ou seulement une partie, afin d'atteindre 5 plus facilement et en plus de localisations la couche sacrificielle 2. I 1 est également possible d'utiliser un support muni de trous.
La plaquette 8 est alors libérée (étape h).
On note que le réseau d'interconnexions 3 a été 10 transféré du support 1 et/ou de la couche sacrificielle 2, vers la plaquette 8.
Comme il l'a été évoqué, d'autres alternatives sont envisageables: la figure 2 présente ainsi deux modifications qu'il est possible de 15 substituer ou ajouter au mode de réalisation précédent.
Ainsi, le support 1 peut être détaché de la plaquette par destruction simple du support 1 (gravure chimique, laminage sont envisageables). Dans ce cas, il peut être souhaitable de procéder, de manière similaire 20 au dépôt de la couche sacrificielle 2, au dépôt d'une couche d'arrêt 2' : cette couche de matériau va neutraliser les effets du procédé de séparation afin de ne pas endommager le réseau d'interconnexions 3. Par ailleurs, pour accélérer et contrôler l'élimination du 25 support 1, il peut s'avérer précieux d'utiliser un support 1 muni de trous 9' (figure 2) : ces trous 9' sont suffisamment petits pour homogénéiser les effets du produit chimique entraînant l'élimination du support 1, et suffisamment petits pour ne pas altérer les étapes de formation de la plaquette 8. Comme mentionné également, ces deux aspects sont indépendants, et il est par exemple possible d'utiliser un support 1' muni de trous 9' en cas de dépôt et retrait d'une couche 5 sacrificielle 2 comme pour le procédé décrit en figure 1.
La plaquette 8 est de façon préférée une plaquette à faces parallèles relativement rigide, composée de matériau diélectrique 7 contenant des 10 composants électroniques 4, de natures éventuellement variées, ainsi que leurs connexion s électronique s 3, et d'épaisseur minimale, voire inférieure à l'épaisseur de certains des composants électroniques 4 avant leur mise en forme par le procédé selon l'invention: 15 typiquement, la plaquette résultant a une épaisseur comprise entre quelques microns et quelques centaines de microns, par exemple 50 pm, dépendant de la nature des composants 4 mais aussi du matériau d'enrobage.
Telle que représentée sur la figure 3, la plaquette 8 20 peut contenir des groupes indépendants de composants électroniques 4: la plaquette 8 peut en effet ensuite être découpée en modules 10 dont la taille et la forme peuvent être standardisées.
Par ailleurs, les composants électroniques 25 4 étant directement positionnés par rapport à leur réseau d'interconnexions électriques, il n'est pas nécessaire de les aligner les uns par rapport aux autres avant de les enrober: il est possible de prédéfinir la géométrie du module 10 et de le réaliser, ou de réaliser une plaquette le contenant, selon les conditions optimales de sa future utilisation.
Les modules 10 peuvent être traités ensuite par tout équipement de microélectronique utilisé pour 5 des composants électroniques 4 individuels. En particulier, il est possible de leur intégrer d'autres composants actifs ou passifs, ou de réaliser des bossages de matériau fusible 11 (visibles dans la figure 5).
Dans un mode de réalisation préféré, des modules 10 sont empilés les uns sur les autres. Pour cette utilisation notamment, il est préférable de prévoir, lors de la fabrication, des éléments conducteurs 12 avant l'enrobage du module. Sur la 15 figure 4, on identifie l'étape c'' lors de laquelle des éléments conducteurs 12 sont déposés, individuellement ou collectivement, par sérigraphie par exemple, sur la couche sacrificielle 2 et/ou le réseau d'interconnexions 3; ces éléments conducteurs 12 20 peuvent prendre toute forme adéquate, par exemple des billes ou des plots,... Cette étape peut se dérouler avant l'hybridation des composants 4 ou après. Le procédé de fabrication peut ensuite rester similaire à celui déjà décrit ci-dessus. Lors de la libération de 25 la plaquette 8 (ou étape h''), puis son éventuelle découpe, on obtient un module 10' comprenant des éléments conducteurs 12 traversant la couche d'enrobage 7. Ces éléments conducteurs permettent de connecter les modules entre eux dans le cas d'un empilement: voir un exemple en figure 5. On obtient ainsi un composé compact en trois dimensions comprenant des composants électroniques 4, identiques ou différents, et dont la taille peut être ajustée.

Claims (18)

REVENDICATIONS
1. Procédé de fabrication d'un module (10) comportant au moins un composant électronique (4) comprenant: - la formation d'un réseau d'interconnexions (3) sur un support (1), - le positionnement du composant électronique (4) sur le réseau d'interconnexions (3), - l'enrobage du composant (4) par la formation d'une couche d'enrobage (7) au dessus du réseau d'interconnexions (3), le module (10) étant compris dans une plaquette (8) constituée du ou des composants (4), du réseau d'interconnexions 15 (3) et de la couche d'enrobage (7), - la séparation de la plaquette (8) et du support (1).
2. Procédé selon la revendication 1, dans 20 lequel le positionnement du composant électronique (4) est combiné à la connexion de sa face active (5) sur le réseau d'interconnexions (3).
3. Procédé selon la revendication 2, dans 25 lequel le composant électronique est hybridé sur le réseau d'interconnexions (3).
4. Procédé selon l'une des revendications
précédentes, comprenant préalablement à l'enrobage par la couche d'enrobage (7), l'amincissement du ou des composants électroniques (4) sur leur face opposée au réseau d'interconnexions (3).
5. Procédé selon l'une des revendications
précédentes, comprenant après l'enrobage, l'amincissement de l'ensemble formé par au moins la couche d'enrobage (7) et le ou les composants (4) sur leur face opposée au réseau d'interconnexions (3). 10
6. Procédé selon l'une des revendications
1 à 5, dans lequel la séparation de la plaquette (8) et du support (1) est effectuée par suppression du support (1).
7. Procédé selon la revendication 6, comprenant la formation d'une couche d'arrêt sur le support (1) préalablement à la formation du réseau d'interconnexions (3).
8. Procédé selon l'une des revendications
1 à 5, comprenant la formation d'une couche sacrificielle (2) sur le support (1) préalablement à la formation du réseau d'interconnexions (3). 25
9. Procédé selon la revendication 8, comprenant l'élimination de tout ou partie de la couche sacrificielle (2) afin de réaliser la séparation du support (1) et de la plaquette (8).
10. Procédé selon la revendication 9, comprenant préalablement à ladite élimination de la couche sacrificielle (2), la création de passages (9) au sein de la plaquette (8) et/ou du support (1) pour accéder à la couche sacrificielle (2).
11. Procédé selon l'une des revendications
1 à 10, dans lequel le support (1') comporte des trous traversants (9') susceptibles d'accélérer la séparation 10 du support (1') et de la plaquette (8).
12. Procédé selon l'une des revendications
précédentes, comprenant le positionnement d'éléments conducteurs (12) avant l'enrobage du ou des composants 15 électroniques (4).
13. Module électronique (10) comprenant une couche d'enrobage (7) sur un réseau d'interconnexions (3), et au moins un composant électronique (4) enrobé 20 dans la couche d'enrobage (7) et relié par sa surface active (5) au réseau d'interconnexions (3) , telle que la couche d'enrobage (7) enrobe au moins une partie du réseau d'interconnexions (3).
14. Module selon la revendication 13 dont la surface définie par le réseau d'interconnexions (3) est parallèle à la surface de la couche d'enrobage (7) située de l'autre côté (6) des composants électroniques (4) .
15. Module selon la revendication 14, dans lequel la surface inactive (6) d'un composé électronique (4) au moins n'est pas recouverte par la couche d'enrobage (7).
16. Module selon l'une des revendications 13 à 15, comprenant en outre des éléments conducteurs (12) traversant la couche d'enrobage (7).
17. Plaquette (8) comprenant une pluralité de modules (10) selon l'une des revendications 13 à 16 tels que chacun de leurs réseaux d'interconnexions (3) soit situé sur un même plan et dont la couche d'enrobage (7) est commune aux différents modules (10).
18. Composé
empilement de modules revendications 13 à 16.
électronique comprenant (10) selon l'une un des
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1801870A1 (fr) * 2005-12-22 2007-06-27 Princo Corp. Substrat temporaire partiellement adhérent et sa méthode d'utilisation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591678A (en) * 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US6066513A (en) * 1998-10-02 2000-05-23 International Business Machines Corporation Process for precise multichip integration and product thereof
US20030015788A1 (en) * 2000-09-26 2003-01-23 International Business Machines Corporation Process for making fine pitch connections between devices and structure made by the process
WO2003044859A1 (fr) * 2001-11-22 2003-05-30 Sony Corporation Module de circuit multipuce et procede de fabrication associe

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591678A (en) * 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US6066513A (en) * 1998-10-02 2000-05-23 International Business Machines Corporation Process for precise multichip integration and product thereof
US20030015788A1 (en) * 2000-09-26 2003-01-23 International Business Machines Corporation Process for making fine pitch connections between devices and structure made by the process
WO2003044859A1 (fr) * 2001-11-22 2003-05-30 Sony Corporation Module de circuit multipuce et procede de fabrication associe
US20040056344A1 (en) * 2001-11-22 2004-03-25 Tsuyoshi Ogawa Multi-chip circuit module and method for producing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1801870A1 (fr) * 2005-12-22 2007-06-27 Princo Corp. Substrat temporaire partiellement adhérent et sa méthode d'utilisation

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