JP2003158239A - マルチチップ回路モジュール及びその製造方法 - Google Patents

マルチチップ回路モジュール及びその製造方法

Info

Publication number
JP2003158239A
JP2003158239A JP2001358246A JP2001358246A JP2003158239A JP 2003158239 A JP2003158239 A JP 2003158239A JP 2001358246 A JP2001358246 A JP 2001358246A JP 2001358246 A JP2001358246 A JP 2001358246A JP 2003158239 A JP2003158239 A JP 2003158239A
Authority
JP
Japan
Prior art keywords
layer
circuit module
unit wiring
base substrate
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001358246A
Other languages
English (en)
Other versions
JP3861669B2 (ja
Inventor
Takeshi Ogawa
剛 小川
Yuji Nishitani
祐司 西谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001358246A priority Critical patent/JP3861669B2/ja
Priority to CNB028045017A priority patent/CN100353547C/zh
Priority to KR1020037009617A priority patent/KR100909155B1/ko
Priority to US10/466,748 priority patent/US6919226B2/en
Priority to PCT/JP2002/011972 priority patent/WO2003044859A1/ja
Publication of JP2003158239A publication Critical patent/JP2003158239A/ja
Priority to US10/834,542 priority patent/US7193311B2/en
Application granted granted Critical
Publication of JP3861669B2 publication Critical patent/JP3861669B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/016—Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 微細かつ高密度の回路パターンを多層配線部
内に高精度に形成しかつ薄型化と半導体チップの配線長
の短縮化を図り、高速処理化や信頼性の向上を図る。 【解決手段】 各単位配線層８〜１２が表面平坦化処理
を施こされた下層単位配線層に上層の単位配線層が積層
形成されるとともにビア−オン−ビア構造により互いに
層間接続されて積層形成されて多層配線部２が構成され
るとともに、この多層配線部２に実装した半導体チップ
６を封止樹脂層７とともに研磨して薄型化してなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のＩＣやＬＳ
Ｉ等の半導体チップを搭載するとともにこれらを接続す
る回路パターンや入出力端子等が形成されたマルチチッ
プ回路モジュール及びその製造方法に関する。
【０００２】
【従来の技術】例えばパーソナルコンピュータ、携帯電
話機、ビデオ機器、オーディオ機器等の各種デジタル電
子機器には、各種のＩＣ素子やＬＳＩ素子等の半導体チ
ップを搭載したマルチチップ回路モジュールが備えられ
ている。各種デジタル電子機器においては、回路パター
ンの微細化、ＩＣパッケージの小型化や集積規模の飛躍
的向上、多ピン化或いは実装方法の改善等によってマル
チチップ回路モジュールの小型化、高機能化が図られる
ことによって、小型軽量化或いは薄型化が図られるとと
もに高性能化、高機能化、多機能化、高速処理化等が図
られている。
【０００３】マルチチップ回路モジュールには、例えば
ロジック機能とメモリ機能或いはアナログ機能とデジタ
ル機能等のように異なる機能を混載したいわゆるシステ
ムＬＳＩを構成したものもある。マルチチップ回路モジ
ュールには、各プロセスの機能ブロックを個別の半導体
チップとして製造し、これら半導体チップを同一基板上
に実装したいわゆるマルチチップ回路モジュールを構成
したものもある。
【０００４】ところで、マルチチップ回路モジュールに
おいては、さらに性能向上を図るためにはマイクロプロ
セッサやメモリチップ間の信号配線の高速化、高密度化
がネックとなっており、また配線遅延の問題に対する対
応も図らなければならない。マルチチップ回路モジュー
ルにおいては、各素子（チップ）内でＧＨｚを超えるク
ロック周波数の実現が図られても、チップ間での配線に
よる信号遅延や反射等の問題のためにクロック周波数を
一桁単位で下げなければならない。また、マルチチップ
回路モジュールにおいては、信号配線の高速化、高密度
化を図ることにより、例えば電磁妨害雑音（EMI:electo
romagnetic interfefence）や電磁整合（EMC:electorom
agnetic compatibility）の対策も必要となる。したが
って、マルチチップ回路モジュールにおいては、チップ
技術ばかりでなく、パッケージやボード等の実装技術を
含めたシステム技術として全体で高集積化や高性能化を
図る必要がある。
【０００５】従来例として図３８に示したマルチチップ
回路モジュールは、インタポーザ１０１の主面１０１ａ
上に複数個の半導体チップ１０２Ａ、１０２Ｂを搭載し
てなるフリップチップ型のマルチチップ回路モジュール
１００である。マルチチップ回路モジュール１００は、
インタポーザ１０１の表裏主面１０１ａ、１０１ｂに図
示を省略するがそれぞれ適宜の回路パターンやランド、
入出力端子等が形成されている。マルチチップ回路モジ
ュール１００は、インタポーザ１０１の主面１０１ａに
各半導体チップ１０２を所定のランド１０３上にそれぞ
れフリップチップ接続して搭載するとともに、アンダフ
ィル１０４によって接続部位を被覆してなる。マルチチ
ップ回路モジュール１００には、インタポーザ１０１の
主面１０１ｂに形成したランドにそれぞれはんだボール
１０５が搭載されており、例えばマザー基板等に載置し
た状態でリフローはんだ処理を施してはんだボール１０
５を溶融・固化することにより実装される。
【０００６】
【発明が解決しようとする課題】ところで、上述したよ
うに従来のマルチチップ回路モジュール１００は、複数
個の半導体チップ１０２がインタポーザ１０１の主面１
０１ａに横並び状態に配列して実装されるが、各半導体
チップ１０２間を接続する配線がインタポーザ１０１側
に形成される回路パターンによって制約を受ける。マル
チチップ回路モジュール１００は、装置の多機能化、高
速化等に伴って多くの半導体チップ１０２を備えるよう
になりますます多くの配線数が必要となっている。マル
チチップ回路モジュール１００は、一般的な基板製造技
術で製造されるインタポーザ１０１に形成する配線パス
のピッチが、製造条件等の制約によって最小でも約１０
０ｕｍ程度と大きいことから、複数の半導体チップ１０
２間で多くの接続を行う場合に大きな面積或いは多層化
されたインタポーザ１０１を必要とするといった問題が
あった。
【０００７】マルチチップ回路モジュール１００におい
ては、多層化されたインタポーザ１０１を用いる場合
に、ビアを介しての層間接続や各半導体チップ１０２間
の接続が行われるが、加工条件からその孔径が最小でも
約５０ｕｍ程度であり、さらにランド径も最小で約５０
ｕｍ程度であるために大型のインタポーザ１０１を必要
とするといった問題があった。マルチチップ回路モジュ
ール１００は、このために各半導体チップ１０２間を接
続するインタポーザ１０１に形成される配線パスが長く
なるとともに多くのビアが形成され、Ｌ・Ｃ・Ｒ成分が
大きくなるといった問題があった。
【０００８】マルチチップ回路モジュール１００は、イ
ンタポーザ１０１の一方主面に複数個の半導体チップ１
０２を実装するとともに、他方主面がマザー基板等に実
装するための実装面とされて多数個の接続用バンプが形
成される。したがって、マルチチップ回路モジュール１
００は、実装面側に半導体チップ１０２や他の電子部品
等が実装されない片面実装型として構成されるために、
半導体チップ１０２の周辺回路の取り込みや高密度実装
化が困難であるといった問題があった。
【０００９】したがって、本発明は、微細かつ高密度の
回路パターンを多層配線部内に高精度に形成しかつ薄型
化と半導体チップの配線長の短縮化を図り、高速処理化
や信頼性の向上を図ったマルチチップ回路モジュール及
びその製造方法を提供することを目的に提案されたもの
である。
【００１０】
【課題を解決するための手段】上述した目的を達成する
本発明にかかるマルチチップ回路モジュールは、絶縁層
内に所定の回路パターンが形成されるとともに表面に平
坦化処理を施してなる単位配線層が層間接続されて多層
に形成されかつ最外層を構成する単位配線層に接続端子
が設けられてなる多層配線部と、この多層配線部の少な
くとも一方の最外層単位配線層の主面に実装された半導
体チップと、最外層単位配線層の主面に半導体チップと
接続端子を封止して設けられる封止樹脂層とから構成さ
れる。マルチチップ回路モジュールは、封止樹脂層に研
磨処理が施されて、半導体チップが研磨されるとともに
接続端子露出されてなる。
【００１１】以上のように構成されたマルチチップ回路
モジュールによれば、各単位配線層が平坦化処理を施こ
された下層単位配線層に上層の単位配線層がいわゆるビ
ア−オン−ビア構造によって互いに層間接続されて積層
形成されることにより、各半導体チップ間における大容
量、高速、高密度バスに対応した微細で高密度の回路パ
ターンが多層配線部内に高精度に形成される。マルチチ
ップ回路モジュールによれば、微細かつ高密度の回路パ
ターンを構成する多層配線部に半導体チップが直接搭載
されて互いに接続されることによりその配線長の短縮化
が図られ、伝送される信号の減衰が低減されるとともに
信号遅延が最小限となる。また、マルチチップ回路モジ
ュールによれば、薄型化された多層配線部に半導体チッ
プを実装し、この半導体チップを封止する封止樹脂層に
研磨処理を施こして半導体チップごと研磨することで一
層の薄型化が図られてなる。
【００１２】また、上述した目的を達成する本発明にか
かるマルチチップ回路モジュールの製造方法は、ベース
基板の平坦化された主面上に均一な厚みを有する剥離層
を形成する剥離層形成工程と、ベース基板の剥離層上に
絶縁層を形成するとともにこの絶縁層内に所定の回路パ
ターンを形成してなる第１層目の単位配線層を形成する
第１層単位配線層形成工程と、第１層単位配線層の表面
を平坦化する平坦化処理工程と、平坦化された第１層単
位配線層上に絶縁層を形成するとともにこの絶縁層内に
所定の回路パターンを形成しかつその表面に平坦化処理
が施された単位配線層を互いに層間接続して順次多層に
形成する単位配線層形成工程と、多層配線部の最上層単
位配線層の主面に少なくとも１個の半導体チップを実装
する半導体チップ実装工程と、最上層単位配線層の主面
に半導体チップを封止する封止樹脂層を形成する封止樹
脂層形成工程と、半導体チップまで研磨する研磨処理を
封止樹脂層に施す研磨工程と、多層配線部を剥離層を介
してベース基板から剥離する剥離工程とを備える。
【００１３】また、マルチチップ回路モジュールの製造
方法は、単位配線層形成工程が、最上層単位配線層の主
面に第１の接続端子を形成する第１接続端子形成工程を
有するとともに、第１研磨工程が第１の半導体チップと
ともに第１の封止樹脂層を研磨することにより第１の接
続端子を露出させる工程からなる。マルチチップ回路モ
ジュールの製造方法は、第１研磨工程の後段工程とし
て、最上層単位配線層の主面上に平坦な主面上に剥離層
を形成した第２のベース基板を接合する第２ベース基板
接合工程と、第１層単位配線層から剥離層を介して第１
のベース基板を剥離する第１ベース基板剥離工程と、第
１層単位配線層の主面上に第２の接続端子を形成する第
２接続端子形成工程と、少なくとも１個の第２の半導体
チップを実装する第２半導体チップ実装工程と、第１層
単位配線層の主面上に第２の接続端子と第２の半導体チ
ップとを封止する第２の封止樹脂層を形成する第２封止
樹脂形成工程と、第２の半導体チップとともに第２の封
止樹脂層を研磨することによって第２の接続端子を露出
させる第２研磨工程とが施されてなる。
【００１４】上述した工程を備えるマルチチップ回路モ
ジュールの製造方法によれば、各単位配線層が平坦化処
理を施こされており下層単位配線層上に上層の単位配線
層を積層形成して多層配線部が形成されることから、各
半導体チップ間における大容量、高速、高密度バスに対
応した微細かつ高密度の回路パターンを構成する高精度
の多層配線部を有して各半導体チップ間の配線長の短縮
化を図ったマルチチップ回路モジュールが製造される。
マルチチップ回路モジュールの製造方法によれば、剥離
工程を施されて多層配線部から厚みを有するベース基板
が剥離されるとともに封止樹脂層に研磨処理が施こされ
て半導体チップが研磨されることによって、大幅に薄型
化されたマルチチップ回路モジュールが製造される。マ
ルチチップ回路モジュールの製造方法によれば、剛体部
を構成するベース基板を有していないが多層配線部上に
形成された封止樹脂層と研磨された半導体チップとが剛
体部を構成することによりマザー基板等への実装のため
の取扱いも従来とほぼ同様にして行われる薄型化された
マルチチップ回路モジュールが製造される。
【００１５】マルチチップ回路モジュールの製造方法に
よれば、第１のベース基板が剥離された多層配線部の第
２の主面側にも研磨されて薄型化された半導体チップが
搭載されることで多数個の半導体チップを実装し小型
化、薄型化が図られるとともに高精度で多機能化が図ら
れたマルチチップ回路モジュールが製造される。マルチ
チップ回路モジュールの製造方法によれば、多層配線部
を挟んで両面に実装された各半導体チップ間が、多層配
線部内に形成された微細で高密度の回路パターンを介し
て最短で接続されることによって伝送される信号の減衰
が低減されるとともに信号遅延が最小限とされたマルチ
チップ回路モジュールが製造される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。実施の形態として
示したマルチチップ回路モジュール（以下、単に回路モ
ジュールと略称する）１は、例えば情報通信機能やスト
レージ機能等を有して、パーソナルコンピュータ、携帯
電話機或いはオーディオ機器等の各種電子機器に搭載さ
れ、或いはオプションとして挿脱される超小型通信機能
モジュール体の高周波回路を構成する。回路モジュール
１は、詳細を省略するが、送受信信号からいったん中間
周波数に変換するようにしたスーパーへテロダイン方式
による高周波送受信回路部或いは中間周波数への変換を
行わずに情報信号の送受信を行うようにしたダイレクト
コンバージョン方式による高周波送受信回路部等が形成
されてなる。
【００１７】回路モジュール１は、図１に示すように、
第１の主面２ａにインタポーザ３上に実装するための多
数個の実装用バンプ４が形成された多層配線部２と、こ
の多層配線部２の第２の主面２ｂに形成された多数個の
半導体実装用バンプ５を介して搭載された複数個（図で
は２個）の半導体チップ（ＬＳＩ）６Ａ、６Ｂと、これ
ら半導体チップ６を封止する封止樹脂層７とから構成さ
れる。回路モジュール１は、多層配線部２が、詳細を後
述する工程を経て第１層単位配線層８の主面上に第２層
単位配線層９を積層形成し、以下第２層単位配線層９の
主面上に第３層単位配線層１０乃至第５層単位配線層１
２が順次積層形成さることによって例えば５層構造によ
って構成されている。
【００１８】回路モジュール１は、多層配線部２が、第
１層単位配線層８乃至第５層単位配線層１２の全層或い
は上下層や複数層を貫通する適宜のビア１３によって所
定の層間接続がなされてなる。回路モジュール１は、詳
細を後述するように多層配線部２の各単位配線層に、下
層単位配線層のビア上に上層単位配線層のビアを直接形
成するいわゆるビア−オン−ビア（Via-on-Via）構造が
備えられている。回路モジュール１は、インタポーザ３
に実装されることによってこのインタポーザ３側の回路
部から多層配線部２に所定の信号や電源の供給が行われ
る。
【００１９】したがって、回路モジュール１は、インタ
ポーザ３と多層配線部２の第２の主面２ｂ上に実装され
た各半導体チップ６とがビア１３を介して直接接続され
ることによって配線長の短縮化が図られてなる。回路モ
ジュール１は、インタポーザ３と各半導体チップ６との
間の伝送信号の減衰が低減されるとともに、信号遅延を
最小限とした接続が行われる。
【００２０】回路モジュール１は、詳細を後述するよう
に半導体チップ６と封止樹脂層７とに研磨処理を施して
薄型化することにより、全体の薄型化が図られている。
回路モジュール１は、詳細を後述するように多層配線部
２が、平坦な主面を有する剥離層２１を設けた第１のベ
ース基板２０上に第１層単位配線層８乃至第５層単位配
線層１２が積層形成される。第１のベース基板２０は、
所定の工程を経た後に多層配線部２が剥離層２１を介し
て剥離される。第１のベース基板２０は、必要に応じて
再利用される。
【００２１】回路モジュール１は、多層配線部２が、詳
細を後述するように第１層単位配線層８乃至第５層単位
配線層１２をそれぞれの主面に平坦化処理を施し、平坦
化された主面上に上層の単位配線層がそれぞれ積層形成
されてなる。したがって、回路モジュール１は、各単位
配線層がその回路パターンを高精度にかつ高密度化に形
成されるとともに、薄型化が図られてなる。回路モジュ
ール１は、多層配線部２が薄型化されることによって、
各半導体チップ６の配線長がさらに短縮化されてなる。
【００２２】回路モジュール１には、多層配線部２内
に、薄膜技術や厚膜技術によってキャパシタ素子１４や
抵抗体素子１５或いはインダクタ素子１６が成膜形成さ
れてなる。キャパシタ素子１４は、例えばデカップリン
グキャパシタやＤＣカット用のキャパシタであり、タン
タルオキサイト（ＴａＯ）膜により構成される。なお、
キャパシタ素子１４は、例えば窒化タンタル（ＴａＮ）
膜により構成することも可能である。抵抗体素子１５
は、例えば終端抵抗用の抵抗体であり、窒化タンタル膜
により構成される。回路モジュール１は、上述したよう
に第１層単位配線層８乃至第５層単位配線層１２がそれ
ぞれ表面に平坦化処理を施された下層の単位配線層上に
積層形成されることから、高精度のキャパシタ素子１４
や抵抗体素子１５或いはインダクタ素子１６の形成が可
能となる。回路モジュール１は、従来チップ部品によっ
て対応していたキャパシタや抵抗体を多層配線部２内に
薄膜形成することにより、極めて小型でかつ高性能の受
動素子の搭載が可能である。
【００２３】回路モジュール１は、詳細を後述するよう
に各単位配線層が、それぞれ絶縁層と、この絶縁層に形
成された上述した各素子を含む回路パターンとからな
る。回路モジュール１は、回路パターンが絶縁層に導電
性に優れたＣｕめっきを施して形成されてなる。回路モ
ジュール１は、各単位配線層が、回路パターンの対応部
位を微細な凹溝によって形成した後に表面全体にＣｕめ
っきを施し、めっき層とともに絶縁層を研磨して主面の
平坦化が行われる。各単位配線層には、絶縁層の所定の
位置に予めビアホールが形成されており、Ｃｕめっきを
施すことによりビアホール内にもＣｕめっき層が形成さ
れて層間接続用のビア１３が形成される。
【００２４】以上のように構成された回路モジュール１
は、第１のベース基板２０上に第１層単位配線層８乃至
第５層単位配線層１２を積層して上述した多層配線部２
を形成する多層配線部形成工程と、この多層配線部２上
に半導体チップ６を実装する半導体チップ実装工程と、
半導体チップ６を封止樹脂層７によって封止する封止樹
脂層形成工程とを経て製造される。さらに、回路モジュ
ール１は、半導体チップ６と封止樹脂層７とを同時に研
磨する研磨工程と、第１のベース基板２０から多層配線
部２を剥離する剥離工程とを経て製造される。
【００２５】回路モジュール１は、第１のベース基板２
０の剥離工程の前工程として表面研磨された封止樹脂層
７上に第２のベース基板４０が接合され、この第２のベ
ース基板４０を支持基板として後処理工程が施される。
回路モジュール１は、詳細を後述する各工程を経て製造
されることにより、従来の配線基板の製造工程に採用さ
れる印刷法や湿式エッチング法等と比較して面積サイズ
を約１／１０程度まで縮小することが可能とされるとと
もに、使用限界周波数帯域を２０ＧＨｚまで高めた高周
波回路の製造を可能とする。
【００２６】回路モジュール１は、多層配線部２を構成
する第１層単位配線層８乃至第５層単位配線層１２が例
えば５μｍ程度の厚みを以って形成することが可能であ
ることから、多層配線部２の全体の厚みも数十μｍ程度
までに押さえることが可能となる。回路モジュール１
は、半導体チップ６も精密かつ最大限に研磨して１００
μｍ程度の厚みとすることが可能であることから、大幅
な薄型化が図られるようになる。回路モジュール１は、
ビア径も数μｍと微小かつ精密に形成することが可能で
あるとともに、回路パターンも数μｍレベルと非常に微
細に形成することが可能である。回路モジュール１は、
平坦化されて多層に形成された第１層単位配線層８乃至
第５層単位配線層１２を備えることで、例えば上下層を
グランドで挟まれたマイクロストリップラインを形成す
る等のインピーダンス制御された回路パターンを容易に
形成することが可能である。
【００２７】回路モジュール１の製造工程においては、
図２に示した第１のベース基板２０が供給される。第１
のベース基板２０は、耐熱特性や耐薬品特性を有し、高
精度の平坦面の形成が可能であるとともに機械的剛性を
有する例えばＳｉ基板やガラス基板、石英基板等の基板
材によって形成される。第１のベース基板２０は、かか
る基板材を用いることによって、後述するスパッタリン
グ処理時の表面温度の上昇に対して熱変化が抑制され、
またリソグラフ処理時の焦点深度の保持、マスキングの
コンタクトアライメント特性の向上が図られるようにし
て高精度の回路モジュール１が製造されるようにする。
なお、第１のベース基板２０は、上述した基板材ばかり
でなく平坦化処理を施された他の適宜の基板材を用いて
もよい。
【００２８】第１のベース基板２０は、研磨処理を施し
て主面２０ａが高精度の平坦面として構成されてなり、
この主面２０ａ上に剥離層２１が成膜形成される。剥離
層２１は、例えばスパッタリング法や化学蒸着法（CVD:
Chemical Vapor Deposition）等によって第１のベース
基板２０の主面２０ａ上に１０００Å程度の均一な厚み
を有して全面に亘って形成された銅やアルミニウム等の
金属薄膜層２２と、この金属薄膜層２２上に例えばスピ
ンコート法等によって１ｕｍ〜２ｕｍ程度の厚みを有し
て全面に亘って形成されたポリイミド樹脂等の樹脂薄膜
層２３からなる。剥離層２１は、後述する剥離工程にお
いて、第１層単位配線層８を剥離面として多層配線部２
が第１のベース基板２０から剥離されるようにする。
【００２９】第１層単位配線層８の製造工程は、第１の
ベース基板２０の剥離層２１上に第１の絶縁層２４を成
膜形成する工程を第１の工程とする。第１の絶縁層２４
は、低誘電率で低いＴａｎδ、すなわち高周波特性に優
れかつ耐熱特性や耐薬品特性を有する、例えばポリイミ
ド、ベンゾシクロブテン（ＢＣＢ）、液晶ポリマ（ＬＣ
Ｐ）、ポリノルボルネン（ＰＮＢ）、ビスマレイドトリ
アジン（ＢＴ−レジン）、ポリフェニールエチレン（Ｐ
ＰＥ）或いはエポキシ樹脂やアクリル系樹脂等の絶縁性
誘電材料が用いられる。なお、第１の絶縁層２４は、上
述した特性を有する適宜の絶縁材によって成膜形成され
る。
【００３０】第１の絶縁層２４は、図３に示すように剥
離層２１上にビアの対応部位を開口部２４ａとして残し
て上述した液状の絶縁材を用いて均一な厚みに成膜形成
される。第１の絶縁層２４は、具体的には液状の絶縁材
を剥離層２１上に、塗布均一性、厚み制御性が保持され
る例えばスピンコート法、カーテンコート法、ロールコ
ート法或いはディップコート法等によって塗布して均一
な厚みの全面絶縁層を成膜形成した後に、パターニング
処理が施されて形成される。第１の絶縁層２４は、感光
性の絶縁材を用いた場合には、全面絶縁層に例えばフォ
トリソグラフィ技術によるパターニング処理を施して形
成される。第１の絶縁層２４は、非感光性の絶縁材を用
いた場合には、全面絶縁層に例えばフォトリソグラフィ
技術とドライエッチング処理或いはレーザ加工によるパ
ターニング処理を施して形成される。
【００３１】第１層単位配線層８の製造工程は、第１の
絶縁層２４に第１の回路パターン２５を形成するために
エッチング処理を施す工程を第２の工程とする。第１の
絶縁層２４には、図４に示すように第１の回路パターン
２５に対応して所定の開口部２６ａが形成されたエッチ
ングマスク２６が位置決めされて接合される。エッチン
グ処理としては、例えば酸素プラズマによる方向性イオ
ンエッチング法（RIE:Reactive Ion Etching）等のドラ
イエッチングが施されて、図５に示すように第１の絶縁
層２４に第１の回路パターン２５に対応した配線溝２７
が形成される。各配線溝２７は、剥離層２１上に第１の
絶縁層２４の一部を残す深さを以って凹設されてなる。
【００３２】第１層単位配線層８の製造工程は、上述し
た工程を経て配線溝２７が形成された第１の絶縁層２４
に金属めっき処理を施す工程を第３の工程とする。第１
の回路パターン２５は、例えば回路モジュール１におい
てグランドや電源部を構成する場合にはある程度の厚み
を有することが好ましく、金属めっき処理によって厚膜
形成してもよい。金属めっき処理は、電解めっき或いは
無電解めっきのいずれであってもよく、図６に示すよう
に配線溝２７を含む第１の絶縁層２４の全面及びその開
口部２４ａを介して露出された剥離層２１上までの全域
に亘って所定の厚みを有する金属めっき層２８を形成す
る。金属めっき処理は、電解めっきによって金属めっき
層２８を形成する場合に、剥離層２１が電圧印加電極と
して作用する。金属めっき処理は、導電率に優れた銅め
っき層２８を形成する銅めっきによって行われる。
【００３３】第１層単位配線層８の製造工程は、銅めっ
き層２８を研磨して表面を平坦化する工程を第４の工程
とする。平坦化処理は、銅めっき層２８と第１の絶縁層
２４の一部を研磨することによって、図７に示すように
第１層単位配線層８の表面８ａを精度の高い平坦面に形
成する。研磨工程は、材質を異にする第１の絶縁層２４
と銅めっき層２８とに同時に研磨を施すことから、例え
ば化学−機械研磨方法（CMP:Chemical-Mechanical Poli
shing）が用いられる。ＣＭＰは、銅めっき層２８の研
磨レートを大きくするような研磨の大きな選択性を有し
ており、高精度の平坦性を有する研磨面を構成する。
【００３４】第１層単位配線層８は、上述したように第
１の絶縁層２４に配線溝２７が凹設され、全面に亘って
成膜形成した銅めっき層２８を第１の絶縁層２４が露出
するまでＣＭＰ処理を施すことにより、平坦化された第
１の回路パターン２５が形成される。第１層単位配線層
８は、図７に示すようにビアに対応する開口部２４ａに
も銅めっきが充填されることにより層間接続ビア１３が
同時に形成される。第１層単位配線層８は、この層間接
続ビア１３の表面も高精度に平坦化されることから、後
述する各単位配線層製造工程を経てその上部に上層の第
２単位配線層９乃至第５単位配線層１２の層間接続ビア
を直接形成することが可能となり、上述したようにビア
−オン−ビア構造を構成する。ビア−オン−ビアは、第
１の単位配線層８乃至第５単位配線層１２間を最短の配
線長を以って接続することで、多層配線部２とインタポ
ーザ３とを最短の配線長とする。
【００３５】第１層単位配線層８には、素子形成工程が
施されて、その表面８ａ上にキャパシタ素子１４と抵抗
体素子１５とが成膜形成される。なお、素子形成工程に
おいては、必要に応じてインダクタ素子も成膜形成する
ようにしてもよい。素子形成工程は、例えば陽極酸化Ｔ
ａＯキャパシタ素子１４及びＴａＮ抵抗体素子１５とを
成膜形成する。素子形成工程は、例えばスパッタリング
法やＣＶＤ法等によって、図８に示すように第１層単位
配線層８の表面８ａ上に全面に亘って窒化タンタル（Ｔ
ａＮ）層３０を成膜形成する工程を第１の工程とする。
【００３６】素子形成工程は、図９に示すようにＴａＮ
層３０上に、キャパシタ素子１４の形成領域に対応して
開口部３１ａが形成された素子形成用マスク３１を形成
する工程を第２の工程とする。素子形成用マスク３１
は、一般的なフォトレジスト材をＴａＮ層３０上にコー
ティングすることによって形成され、厚さが約１０ｕｍ
以上に厚膜形成される。素子形成工程は、ＴａＮ層３０
に陽極酸化処理を施すことにより、図１０に示すように
第１の回路パターン２５の一部に形成されたキャパシタ
素子１４の下電極上にＴａＯ層３２を形成する工程を第
３の工程とする。陽極酸化処理は、例えばホウ酸アンモ
ニウム溶液中でＴａＮ層３０をシードメタル材として５
０Ｖ乃至２００Ｖ程度の電圧を印加することによって、
素子形成用マスク３１の開口部３１ａに対応したＴａＮ
層３０上にＴａＯ層３２を成膜形成する。ＴａＯ層３２
は、キャパシタ素子１４の誘電体膜を構成する。
【００３７】素子形成工程は、ＴａＮ層３０に所定のパ
ターニング処理を施してキャパシタ素子１４と抵抗体素
子１５とをパターン形成する工程を第４の工程とする。
パターニング処理は、例えばＴａＮ層３０に必要なパタ
ーンに対応してマスキングを行い、フォトリソグラフィ
技術によって不要なＴａＮ層３０を除去する。第１層単
位配線層８には、図１１に示すようにその表面８ａ上に
キャパシタ素子１４の形成領域に対応してＴａＯ層３２
が形成されるとともに、抵抗体素子１５の形成領域に対
応してＴａＮ層３０の一部が残されて抵抗体素子パター
ン３３が形成される。
【００３８】素子形成工程は、図１２に示すようにキャ
パシタ素子１４の形成領域に対応した部位に、上部電極
３４を形成する工程を第５の工程とする。上部電極形成
工程は、例えばキャパシタ素子１４の形成領域に対応し
た部位を開口したマスキングを施した状態で、リフトオ
フ法によって銅層とニッケル層とからなる上部電極３４
を形成する。なお、上部電極形成工程は、例えばウェッ
トエッチング法によって上部電極３４を形成するように
してもよい。素子形成工程においては、上述したように
第１層単位配線層８の表面８ａ上にキャパシタ素子１４
と抵抗体素子１５とが同時に成膜形成される。
【００３９】回路モジュール１の製造工程においては、
上述したように耐熱特性や耐薬品特性を有し高精度の平
坦面を以って構成された第１のベース基板２０上に第１
層単位配線層８を形成するとともに、この第１層単位配
線層８に平坦化処理を施してなる。したがって、素子形
成工程は、スパッタリング時の熱やエッチングの薬品等
による影響を受けることなく、フォトリソグラフィ時の
焦点深度やマスキング時のコンタクトアライメントが保
持されて、第１層単位配線層８上に高精度のキャパシタ
素子１４と抵抗体素子１５とが同時に成膜形成される。
【００４０】素子形成工程は、上述した第１の工程乃至
第５の工程に限定に限定されものでは無く、例えばＴａ
Ｎ層３０を成膜形成した後に素子形成用マスク３１を用
いずにキャパシタ素子１４と抵抗体素子１５とを同時に
成膜形成することも可能である。素子形成工程において
は、ＴａＮ層３０を成膜形成した第１層単位配線層８に
対して陽極酸化処理を施すことにより、図１３に示すよ
うにＴａＮ層３０上に全面に亘って所定の厚みを有する
ＴａＯ層３５を成膜形成する。素子形成工程において
は、ＴａＮ層３０とＴａＯ層３５に対して所定のパター
ニング処理を施すことによって、図１４に示すようにキ
ャパシタ素子１４の上電極３４を形成することによっ
て、キャパシタ素子１４と抵抗体素子１５とを同時に成
膜形成する。なお、抵抗体素子１５は、ＴａＯ膜付のＴ
ａＮ層３０によって構成される。
【００４１】素子形成工程は、後述する各単位配線層内
にキャパシタ素子１４と抵抗体素子１５とが存在しない
場合には、これら素子をそれぞれ独自の工程によって成
膜形成することは勿論である。キャパシタ素子１４は、
誘電体層を例えばスパッタリング法やＣＶＤ法等によっ
て回路パターン上に直接薄膜形成するようにしてもよ
い。また、抵抗体素子１５も、例えば回路パターンの形
成部位にＴａＮやＴａ或いはＮｉ−Ｃｒ、ＲｕＯ２等の
抵抗体素子形成材料をフォトリソグラフィ技術、スパッ
タリング法或いはＣＶＤ法等によって、キャパシタ素子
１４と別工程により成膜形成される。
【００４２】回路モジュール１の製造工程においては、
上述した第１層単位配線層８の製造工程と同様に、第２
の絶縁層形成工程−エッチング工程−配線溝形成工程−
めっき工程−平坦化工程とを経て第２層単位配線層９が
積層形成される。キャパシタ素子１４と抵抗体素子１５
は、第２層単位配線層９を構成する第２の絶縁層３６に
よって被覆される。第２の絶縁層３６は、配線溝が形成
されるとともに平坦化工程によるＣＭＰ処理が施される
が、キャパシタ素子１４や抵抗体素子１５が配線溝や表
面に露出されずに被覆状態を保持される厚みを以って形
成される。第２層単位配線層９にも、第２の回路パター
ンの一部にキャパシタ素子１４Ｂと抵抗体素子１５Ｂと
が成膜形成されるとともに、凹設したスパイラルパター
ンにめっき処理を施してなるインダクタ素子１６Ｂが形
成されている。
【００４３】多層配線部２の製造工程においては、第２
層単位配線層９の平坦化された表面上に上述した各工程
を経て第３層単位配線層１０が積層形成されるととも
に、以下第３層単位配線層１０上に第４層単位配線層１
１が積層形成され、第４層単位配線層１１上に第５層単
位配線層１２が積層形成されることによって、図１５に
示すように第１のベース基板２０上に５層の単位配線層
からなる多層配線部２が構成される。
【００４４】多層配線部２には、第３層単位配線層１０
の第３の回路パターン内にキャパシタ素子１４Ｃと抵抗
体素子１５Ｃとが成膜形成されている。多層配線部２に
は、第４層単位配線層１１の第４の回路パターン内にイ
ンダクタ素子１６Ｄが形成されるとともに、キャパシタ
素子１４Ｄと抵抗体素子１５Ｄとが成膜形成されてい
る。第５層単位配線層１２は、その表面１２ａが多層配
線部２の第２の主面２ｂを構成し、第５の回路パターン
が絶縁層と同一面を構成して形成されている。多層配線
部２には、第５層単位配線層１２の第５の回路パターン
内に後述する実装工程により半導体チップ６を実装する
ための多数個の電極パッド３７や他の電子部品或いは他
のモジュールとの接続等を行うための接続端子部３８が
形成されている。
【００４５】多層配線部２の製造工程においては、上述
したように平坦化処理を施した下層の単位配線層の表面
上に上層の単位配線層を積層形成することから、下層の
回路パターンの厚みが累積して上層に形成される単位配
線層に影響を及ぼすことは無く、反りやうねり或いは凹
凸の無い第５層単位配線層１２が形成される。したがっ
て、多層配線部２の製造工程においては、さらに多層の
単位配線層を備えた多層配線部２を、高精度にかつ薄型
化を図って形成することを可能とする。多層配線部２の
製造工程においては、第５層単位配線層１２が、第４層
単位配線層１１の平坦化処理を施した表面１１ａ上に積
層形成されることから狭ピッチ化を図った電極パッド３
７を高精度に形成することを可能とする。なお、多層配
線部２の製造工程においては、電極パッド３７と接続端
子部３８とに対して例えば無電解ニッケル／銅メッキを
施して端子形成が行われる。
【００４６】以上の工程を経て製造された多層配線部２
には、第２の主面２ｂ、すなわち第５層単位配線層１２
の表面１２ａ上に各半導体チップ６を実装する半導体チ
ップ実装工程が施される。半導体チップ実装工程は、第
５層単位配線層１２に形成した各電極パッド３７にそれ
ぞれはんだバンプ３９を取り付ける工程と、半導体チッ
プ６を位置決めして載置した後にはんだ処理を施す工程
とからなる。半導体チップ実装工程は、これら工程を経
て、図１６に示すように第５層単位配線層１２上に各半
導体チップ６を実装する。各半導体チップ６は、高精度
に形成された第５層単位配線層１２の表面１２ａ上にフ
リップチップボンディング法により高精度に実装され
る。なお、半導体チップ実装工程は、かかるフリップチ
ップボンディング法ばかりでなく、例えばＴＡＢ（Tape
Automated Bonding）法やビームリードボンディング法
等のフェースダウン実装法等によって第５層単位配線層
１２上に半導体チップ６を実装するようにしてもよい。
【００４７】回路モジュール１の製造工程は、半導体チ
ップ実装工程の後工程として、封止樹脂層７によって各
半導体チップ６を封止する封止樹脂層形成工程が施され
る。封止樹脂層形成工程は、例えばトランスファーモー
ルド法や印刷法等によって、図１７に示すように各半導
体チップ６を含んで多層配線部２の第２の主面２ｂを所
定の厚みを以って全面に亘って封止する封止樹脂層７を
形成する。封止樹脂層７には、例えばエポキシ系樹脂等
のように熱硬化収縮率の小さな樹脂材が用いられること
により、硬化後に第１のベース基板２０に反り等を生じ
させる応力の発生が抑制されるようにする。
【００４８】回路モジュール１の製造工程においては、
多層配線部２の第２の主面２ｂ上に形成した封止樹脂層
７を所定の厚みまで研磨する研磨工程が施される。研磨
工程は、例えばグラインダを用いた機械研磨法、ウェッ
トエッチングによる化学研磨法或いは機械研磨法と化学
研磨法とを併用したＣＭＰ等によって行われ、封止樹脂
層７とともに各半導体チップ６を機能に支障の無い最大
範囲でその表面を研磨することにより図１８に示すよう
に薄型化する。研磨工程は、第１のベース基板２０を支
持基板として各半導体チップ６を封止樹脂層７によって
封止した状態で研磨処理を施すことにより、各半導体チ
ップ６にエッジ欠け等の損傷を生じさせることなく最大
限でかつ精密な研磨が行われる。
【００４９】回路モジュール１の製造工程においては、
図１９に示すように研磨処理が施された封止樹脂層７の
表面７ａ上に、剥離層４１を介して第２のベース基板４
０を接合する工程が施される。第２のベース基板４０
は、機械的剛性を有し、その主面４０ａが平坦面として
構成されてなる。第２のベース基板４０は、後述するよ
うに多層配線部２の第１の主面２ａに接続端子部の形成
等の所定の処理を施す後工程に際して支持基板を構成す
ることから、その処理内容に対して所定の耐性を有する
基板材によって形成される。第２のベース基板４０は、
例えばＳｉ基板やガラス基板、石英基板等を用いてもよ
いが、特にその材質に限定されるものでは無く適宜の材
質からなる基板材によって形成される。
【００５０】剥離層４１も、上述した第１のベース基板
２０の剥離層２１と同様に、例えばスパッタリング法や
ＣＶＤ法等によって第２のベース基板４０の主面４０ａ
上に均一な厚みを有して形成された銅やアルミニウム等
の金属薄膜層４２と、この金属薄膜層４２上に例えばス
ピンコート法等によって均一な厚みを有して形成された
ポリイミド樹脂等の樹脂薄膜層４３からなる。剥離層４
１は、樹脂薄膜層４３が封止樹脂層７の表面７ａと接合
されるとともに、後述する剥離工程において封止樹脂層
７の表面７ａを剥離面として多層配線部２が第２のベー
ス基板４０から剥離されるようにする。
【００５１】回路モジュール１の製造工程においては、
図２０に示すように多層配線部２から第１のベース基板
２０を剥離する剥離工程が施される。剥離工程において
は、上述した各工程を経て製造された回路モジュール１
の中間体を例えば塩酸等の酸性溶液中に浸漬させる。回
路モジュール１の中間体は、剥離層２１の金属薄膜層２
２と樹脂薄膜層２３との界面で剥離が進行し、多層配線
部２が第１の主面２ａに樹脂薄膜層２３を残した状態で
第１のベース基板２０から剥離される。
【００５２】なお、剥離工程は、回路モジュール１の中
間体を例えば硝酸溶液中に浸漬させた場合に、硝酸溶液
が金属薄膜層２２をわずかに溶解させつつ樹脂薄膜層２
３との間に浸入することによって多層配線部２と第１の
ベース基板２０との剥離を行う。したがって、回路モジ
ュール１には、第１層単位配線層８に予め保護層を形成
するようにしてもよい。また、剥離工程は、例えばレー
ザアブレーション処理を施すことによって、多層配線部
２を第１のベース基板２０から剥離するようにしてもよ
い。
【００５３】回路モジュール１の製造工程においては、
上述したように剥離工程により第１のベース基板２０か
ら剥離された多層配線部２の第１の主面２ａに残留した
樹脂薄膜層２３の除去処理が施される。除去処理は、例
えば酸素プラズマによるドライエッチング法等によって
行われる。多層配線部２は、これによって第１層単位配
線層８の第１の回路パターン２５内に形成され接続端子
部２５ａやランド２５ｂが外方に露出する。多層配線部
２は、上述したように第１層単位配線層８が第１のベー
ス基板２０の平坦面とされた主面２０ａ上に形成される
ために、この第１層単位配線層８の露出された第２の表
面８ｂも高精度の平坦面として構成されてなる。
【００５４】回路モジュール１の製造工程においては、
多層配線部２の第１の主面２ａに端子形成処理が施され
る。すなわち、多層配線部２には、図２１に示すように
露出された第１層単位配線層８の接続端子部２５ａやラ
ンド２５ｂ上にそれぞれ接続用のはんだバンプ４４が取
り付けられる。はんだバンプ４４は、回路モジュール１
をインタポーザ３に実装する際の接続材を構成し、例え
ば電解めっきや無電解めっきにより表面にＡｕ−Ｎｉ層
を形成するようにしてもよい。回路モジュール１の製造
工程においては、上述したように第２のベース基板４０
を支持基板として多層配線部２に撓みの無い状態に保持
し、高精度の第１層単位配線層８に各はんだバンプ４４
の取り付けが行われるようにする。
【００５５】回路モジュール１の製造工程においては、
上述した第１のベース基板２０の剥離工程と同様にし
て、図２２に示すように多層配線部２を第２のベース基
板４０から剥離する剥離工程が施される。すなわち、剥
離工程は、回路モジュール１の中間体を塩酸等の酸性溶
液中に浸漬させ、剥離層４１の金属薄膜層４２と樹脂薄
膜層４３との界面で、多層配線部２がその第２の主面２
ｂに樹脂薄膜層４３を残した状態で第２のベース基板４
０から剥離される。さらに、回路モジュール１の製造工
程においては、ドライエッチング法等によって第２の主
面２ｂに残留した樹脂薄膜層４３が除去処理されて、図
１に示した多層配線部２が製造される。
【００５６】ところで、回路モジュール１の製造工程に
おいては、一般に比較的大型のベース基板２０、４０が
用いられ、多数個の回路モジュール１が連結部を介して
相互に連結された状態で一括して形成される。したがっ
て、回路モジュール１の製造工程においては、上述した
第２のベース基板４０からの剥離工程の前工程において
各多層配線部２を分離する連結部のカッティング処理が
施される。各多層配線部２は、相互に切り分けられる
が、第２のベース基板４０上に形成された状態に保持さ
れている。回路モジュール１の製造工程においては、上
述した剥離工程を施すことによって、１個ずつの多層配
線部２が製造される。
【００５７】ところで、第２のベース基板４０は、上述
したカッティング処理の際にカッタによりその主面４０
ａに各多層配線部２の切断痕が残って平坦性が損なわれ
再利用することが不能な状態となる。したがって、第２
のベース基板４０は、剥離層４１との間に合成樹脂等に
よって平坦性を有するダミー層を予め形成するようにし
てもよい。第２のベース基板４０は、カッタの先端部が
このダミー層で停止されるように制御されてカッティン
グ処理が行われ、各多層配線部２を剥離した後にダミー
層を除去するとともに新たなダミー層が再形成される。
回路モジュール１の製造工程においては、比較的高価な
第２のベース基板４０が再利用されることでコスト低減
と時間短縮が図られるようになる。
【００５８】以上のように構成された回路モジュール１
は、図２３に示すように第１層単位配線層８の第２の表
面８ｂを実装面として他のチップ部品４７Ａ、４７Ｂと
同様にインタポーザ４６上にフェースダウン実装される
実装部品として用いられてデジタル回路モジュール装置
４５を形成することも可能である。デジタル回路モジュ
ール装置４５は、一般的な多層基板製造工程を経て製造
されたインタポーザ４６を備えている。インタポーザ４
６は、内部に電源回路パターン４８やグランドパターン
４９が形成されるとともに、部品実装面４６ａにレジス
ト等によって成膜形成される保護層５０から露出されて
多数個の接続端子部５１が形成されている。
【００５９】なお、インタポーザ４６は、部品実装面４
６ａと対向する一方の主面が装置側の基板等に搭載され
る搭載面４６ｂを構成してなる。インタポーザ４６は、
搭載面４６ｂ側にも装置側から信号や電源等が供給され
る多数個の接続端子部５２が形成されるとともに、これ
ら接続端子部５２を外方に露出させて保護層５３が成膜
形成されている。インタポーザ４６は、部品実装面４６
ａ側の接続端子部５１や内層の電源回路パターン４８及
びグランドパターン４９或いは搭載面４６ｂ側の接続端
子部５２が多数個のスルーホール５４によって適宜接続
されてなる。
【００６０】インタポーザ４６には、部品実装面４６ａ
上に、各接続端子部５１に対して接続端子を構成する各
はんだバンプ４４が対応位置されて回路モジュール１が
位置決めして搭載される。インタポーザ４６には、回路
モジュール１を搭載した状態において、多層配線部２の
第２の主面２ｂと部品実装面４６ａとの間にアンダフィ
ル５５が充填される。インタポーザ４６は、この状態で
例えばリフローはんだ槽に供給されることにより各はん
だバンプ４４が相対する各接続端子部５１に接合固定さ
れて回路モジュール１を実装し、デジタル回路モジュー
ル装置４５を製造する。
【００６１】デジタル回路モジュール装置４５において
は、回路モジュール１に対してインタポーザ４６側に電
源回路やグランドが形成されるとともに制御信号等の低
速信号等が供給され、各半導体チップ６間の高速信号が
回路モジュール１内において処理される。デジタル回路
モジュール装置４５においては、回路モジュール１内に
成膜形成することができなかった受動素子等について、
上述したようにインタポーザ４６の部品実装面４６ａ上
に回路モジュール１とともに実装されることにより配線
長が短縮されたチップ部品４７によって補完される。デ
ジタル回路モジュール装置４５は、薄型化が図られた多
機能の回路モジュール１を備えることによって、全体が
薄型化、多機能化が図られて構成される。デジタル回路
モジュール装置４５は、インタポーザ４６側に充分な面
積を有する電源回路パターン４８やグランドパターン４
９が形成されることにより、レギュレーションの高い電
源供給が行われるれようになる。
【００６２】ところで、回路モジュール１の製造工程に
おいては、上述したように多層配線部２の第１の主面２
ａ側に端子形成を行うために封止樹脂層７の表面７ａに
剥離層４１を介して適宜の基板材によって形成された第
２のベース基板４０が接合される。回路モジュール１の
製造工程においては、端子形成を行った後に、第２のベ
ース基板４０が剥離される。回路モジュール１は、第２
のベース基板４０が多層配線部２の第２の主面２ｂ上に
そのまま残されて他の部品の搭載用部材として用いるよ
うにしてもよい。回路モジュール１は、使用状態におい
て半導体チップ６から熱が発生することがあり、図２４
に示すように第２のベース基板４０が放熱部材５６の搭
載部材として利用される。
【００６３】すなわち、回路モジュール１は、例えばア
ルミ等の金属材或いは金属粉を混入した樹脂材材等の熱
伝導率が大きな適宜の基材によって形成された第２のベ
ース基板５７が用いられて形成される。回路モジュール
１は、第２のベース基板５７が剥離されることなく多層
配線部２の第２の主面２ｂ上にそのまま残され、この第
２のベース基板５７の主面上にヒートシンク等の放熱部
材５６が接合固定される。回路モジュール１は、半導体
チップ６から発生した熱が第２のベース基板５７に効率
よく伝達され、この第２のベース基板５７を介して放熱
部材５６により放熱される。したがって、回路モジュー
ル１は、半導体チップ６からの熱により特性が劣化する
といった不都合の発生が防止され、安定した信号処理が
行われるようになる。
【００６４】回路モジュール１は、上述したように多層
配線部２の第２の主面２ｂ上に半導体チップ６が実装さ
れて構成されるが、第２のベース基板４０を支持基板と
して多層配線部２の第１の主面２ａ側にも複数個の第２
の半導体チップ６１Ａ、６１Ｂを実装した図２５に示す
両面実装型の回路モジュール６０にも展開される。回路
モジュール６０は、上述したように多層配線部２が、多
数層の単位配線層８乃至１２を高精度に積層形成すると
ともに平坦化された第１の主面２ａと第２の主面２ｂと
を有することから、第２の主面２ｂ側に複数個の第１の
半導体チップ６が実装されるとともに第１の主面２ａ側
にも複数個の第２の半導体チップ６１が高精度に実装さ
れてなる。
【００６５】回路モジュール６０は、複数個の第１の半
導体チップ６と第２の半導体チップ６１とが、同一主面
上ばかりでなく厚み方向に対面実装することで、小型
化、薄型化が図られる。回路モジュール６０も、多層配
線部２を構成する第１層単位配線層８乃至第５層単位配
線層１２がそれぞれ５μｍ程度の厚みで形成され、数μ
ｍ径に形成されたビア１３によりいわゆるビア−オン−
ビア構造を以って互いに層間接続が図られている。した
がって、回路モジュール６０は、第１の半導体チップ６
間や第２の半導体チップ６１間とともに、これらの間に
おいてもそれぞれの配線長が短縮化され、高機能化が図
られるとともにさらに高速処理化が図られるようにな
る。
【００６６】回路モジュール６０には、図２５に示すよ
うに第１の半導体チップ６を実装した多層配線部２の第
２の主面２ｂ上に、第１の半導体チップ６の実装領域の
外側に位置して多数個の第１の接続端子部６２が設けら
れている。回路モジュール６０は、詳細を後述するよう
に第１の各接続端子部６２が第１の半導体チップ６と同
様に研磨処理が施されて薄型化されるとともに平坦化さ
れた表面６２ａが第１の封止樹脂層７と同一面を構成し
て露出される。回路モジュール６０は、第１の半導体チ
ップ６が第１の各接続端子部６２とともに約０．０５ｍ
ｍ程度の厚みまで研磨されている。なお、第１の各接続
端子部６２には、必要に応じてそれぞれの表面６２ａに
例えば金めっき等を施して接続端子６３を形成するよう
にしてもよい。
【００６７】回路モジュール６０は、多層配線部２の第
１の主面２ａ側にも第２の封止樹脂層６４によって封止
された第２の半導体チップ６１が実装されるとともに、
これら第２の半導体チップ６１の実装領域の外側に位置
して多数個の第２の接続端子部６５が設けられている。
回路モジュール６０は、第２の半導体チップ６１や第２
の接続端子部６５が第１の半導体チップ６や第１の各接
続端子部６２と同様に第２の封止樹脂層６４に研磨処理
を施すことによって薄型化されるとともに平坦化され、
その表面が第２の封止樹脂層６４と同一面を構成して露
出されている。回路モジュール６０は、第２の半導体チ
ップ６１と第２の各接続端子部６５とが約０．０５ｍｍ
程度の厚みまで研磨されることによって、全体で約１５
０μｍ程度まで薄型化が図られている。なお、第２の各
接続端子部６５にも、必要に応じてそれぞれの表面６５
ａに例えば金めっき等を施して接続端子６６を形成する
ようにしてもよい。
【００６８】回路モジュール６０は、第１の接続端子部
６２や第２の接続端子部６５を介して例えば制御基板等
のインタポーザ側の信号入出力端子とそれぞれ接続され
ることによって制御信号等が入出力される。回路モジュ
ール６０は、インタポーザ側から電源・グランドや制御
信号等の低速信号等が供給されるとともに、第１の半導
体チップ６と第２の半導体チップ６１間の高速信号が多
層配線部２内において処理される。回路モジュール６０
は、薄型化が図られるとともに平坦化された第１の主面
２ａと第２の主面２ｂを有する多層配線部２を備える。
したがって、回路モジュール６０は、全体が薄型化、多
機能化が図られて構成されるとともに上下をグランドで
挟まれたマイクロストリップラインを形成するなどイン
ピーダンス制御された回路パターンを容易に形成し、レ
ギュレーションの高い電源供給が行われるれようにな
る。
【００６９】以上のように構成された回路モジュール６
０の製造工程について、以下図２６乃至図３３を参照し
て説明する。なお、回路モジュール６０は、その他の構
成については上述した回路モジュール１と同様とするこ
とから、対応する部位に同一符号を付すことにより詳細
な説明を省略する。
【００７０】回路モジュール６０の製造工程は、上述し
た回路モジュール１の製造工程における図１５に示した
第１のベース基板２０上に多層配線部２を形成した状態
で、第５層単位配線層１２に形成した各電極パッド３７
にそれぞれはんだバンプ３９を取り付け、フリップチッ
プ実装法等により第１の半導体チップ６の実装工程が施
される。回路モジュール６０の製造工程においては、第
１の半導体チップ６を実装するとともに、図２６に示す
ように多層配線部２の第５層単位配線層１２に形成され
た接続端子部３８上に第１の接続端子部６２を形成す
る。第１の接続端子部６２は、例えば露出された接続端
子部３８上にＣｕメッキ処理を施して厚膜形成されたＣ
ｕバンプからなる。第１の接続端子部６２は、例えば接
続端子部３８上にはんだボールを接合したりはんだめっ
きを施して形成してもよい。
【００７１】回路モジュール６０の製造工程において
は、第１の半導体チップ６の実装工程の後工程として、
図２７に示すように第１の封止樹脂層７によって第１の
半導体チップ６と第１の接続端子部６２とを封止する第
１の封止樹脂層形成工程が施される。第１の封止樹脂層
形成工程は、回路モジュール１の製造工程と同様に、例
えばトランスファーモールド法や印刷法等によって第１
の半導体チップ６と第１の接続端子部６２とを含んで多
層配線部２の第２の主面２ｂを所定の厚みを以って全面
に亘り封止する第１の封止樹脂層７を形成する。
【００７２】回路モジュール６０の製造工程において
も、多層配線部２の第２の主面２ｂ上に形成した第１の
封止樹脂層７を所定の厚みまで研磨する研磨工程が施さ
れる。研磨工程は、例えばグラインダを用いた機械研磨
法、ウェットエッチングによる化学研磨法或いはこれら
機械研磨法と化学研磨法とを併用したＣＭＰ等によって
行われ、第１の封止樹脂層７とともに第１の半導体チッ
プ６と第１の接続端子部６２とを研磨して平坦化する。
第１の半導体チップ６は、機能に支障の無い最大範囲で
その表面を研磨されることにより図２８に示すように薄
型化されて第１の封止樹脂層７の表面７ａと同一面を構
成する。第１の接続端子部６２も、薄型化されて第１の
半導体チップ６と同様に第１の封止樹脂層７の表面７ａ
と同一面を構成する。
【００７３】回路モジュール６０の製造工程において
は、図２９に示すように研磨処理が施されることにより
平坦化された第１の封止樹脂層７の表面７ａ上に、剥離
層４１を介して第２のベース基板４０を接合する接合工
程が施される。第２のベース基板４０は、後述するよう
に多層配線部２の第１の主面２ａ側に所定の処理を施す
際に支持基板を構成することから、その主面４０ａが平
坦面とされるとともに機械的剛性を有している。剥離層
４１も、上述した第１のベース基板２０の剥離層２１と
同様に、スパッタリング法やＣＶＤ法等によって第２の
ベース基板４０の主面４０ａ上に均一な厚みを有して形
成された銅やアルミニウム等の金属薄膜層４２と、この
金属薄膜層４２上に例えばスピンコート法等によって均
一な厚みを有して形成されたポリイミド樹脂等の樹脂薄
膜層４３からなる。剥離層４１は、樹脂薄膜層４３が第
１の封止樹脂層７の表面７ａと接合されるとともに、後
述する剥離工程においてこの表面７ａを剥離面として多
層配線部２が第２のベース基板４０から剥離されるよう
にする。
【００７４】回路モジュール６０の製造工程において
は、第２のベース基板４０を接合した後に、多層配線部
２から第１のベース基板２０を剥離する剥離工程が施さ
れる。剥離工程は、例えば第１のベース基板２０側を塩
酸等の酸性溶液中に浸漬することによってこの第１のベ
ース基板２０のみを多層配線部２から剥離するようにす
る。剥離工程においては、剥離層２１の金属薄膜層２２
と樹脂薄膜層２３との界面で剥離が進行し、図３０に示
すように多層配線部２が第１の主面２ａに樹脂薄膜層２
３を残した状態で第１のベース基板２０から剥離され
る。なお、剥離工程は、酸性溶液が第２のベース基板４
０側に流れ込まないようにして行われる。また、剥離工
程は、レーザアブレーションにより多層配線部２と第１
のベース基板２０とを剥離処理するようにしてもよい。
第１のベース基板２０は、剥離層２１を再形成すること
によって、再利用することが可能である。
【００７５】回路モジュール６０の製造工程において
は、後述するように多層配線部２の第１の主面２ａに各
工程を施す際に、第２のベース基板４０が支持基板を構
成してその処理が施される。したがって、回路モジュー
ル６０の製造工程においては、多層配線部２を損傷する
ことなくその第１の主面２ａ側に施される樹脂薄膜層２
３の除去処理や研磨処理等が効率的かつ高精度に行われ
るようになる。
【００７６】回路モジュール６０の製造工程において
は、例えば酸素プラズマによるドライエッチング法等に
よって、上述した剥離工程により第１のベース基板２０
から剥離された多層配線部２の第１の主面２ａに残留し
た樹脂薄膜層２３の除去処理が施される。回路モジュー
ル６０の製造工程においては、樹脂薄膜層２３の除去処
理により外方に露出された第１層単位配線層８の第１の
回路パターン２５内に形成された接続端子部２５ａやラ
ンド２５ｂに、図３１に示すように第２の半導体チップ
６１や第２の接続端子部６５が実装される。第２の半導
体チップ６１は、各ランド２５ｂ上にそれぞれはんだバ
ンプ４４を取り付けてフリップチップ実装法等により多
層配線部２の第１の主面２ａ上に実装される。第２の接
続端子部６５は、各接続端子部２５ａにＣｕめっき処理
を施すことによって形成される。
【００７７】回路モジュール６０の製造工程において
は、第２の封止樹脂層６４によって第２の半導体チップ
６１と第２の接続端子部６５とを封止する第２の封止樹
脂層形成工程が施される。第２の封止樹脂層形成工程
は、第１の封止樹脂層形成工程と同様に例えばトランス
ファーモールド法や印刷法等によって第２の半導体チッ
プ６１と第２の接続端子部６５とを含んで多層配線部２
の第１の主面２ａを所定の厚みを以って全面に亘り封止
する第２の封止樹脂層６４を形成する。
【００７８】回路モジュール６０の製造工程において
も、第２の封止樹脂層６４を所定の厚みまで研磨する研
磨工程が施される。研磨工程は、例えばグラインダを用
いた機械研磨法、ウェットエッチングによる化学研磨法
或いは機械研磨法と化学研磨法とを併用したＣＭＰ等に
よって行われ、図３２に示すように第２の封止樹脂層６
４とともに第２の半導体チップ６１と第２の接続端子部
６５とを研磨して薄型化するとともにこの第２の封止樹
脂層６４の表面６４ａを平坦化する。第２の半導体チッ
プ６１は、機能に支障の無い最大範囲でその表面を研磨
されることにより同図に示すように薄型化されて第２の
封止樹脂層６４の表面６４ａと同一面を構成する。第２
の接続端子部６５も、薄型化されて第２の半導体チップ
６１と同様に第２の封止樹脂層６４の表面６４ａと同一
面を構成する。研磨工程は、第２のベース基板４０を支
持基板として第２の封止樹脂層６４を研磨することによ
り、高精度の研磨処理を施すことが可能である。
【００７９】回路モジュール６０の製造工程において
は、上述した工程を経て多層配線部２から第２のベース
基板４０を剥離する剥離工程が施される。剥離工程は、
例えば回路モジュール６０の中間体を塩酸等の酸性溶液
中に浸漬することによってこの第２のベース基板４０を
多層配線部２から剥離するようにする。剥離工程におい
ては、剥離層４１の金属薄膜層４２と樹脂薄膜層４３と
の界面で剥離が進行し、図３３に示すように多層配線部
２が第２の主面２ｂに樹脂薄膜層４３を残した状態で第
２のベース基板４０から剥離される。なお、剥離工程
は、例えばレーザアブレーションにより多層配線部２と
第２のベース基板４０とを剥離処理するようにしてもよ
い。
【００８０】回路モジュール６０の製造工程において
は、例えば酸素プラズマによるドライエッチング法等に
よって、上述した剥離工程により第２のベース基板４０
から剥離された多層配線部２の第２の主面２ｂに残留し
た樹脂薄膜層４３の除去処理が施される。回路モジュー
ル６０の製造工程においては、以上の工程を経て図２５
に示した回路モジュール６０が製造される。なお、回路
モジュール６０の製造工程においても、比較的大型のベ
ース基板２０、４０が用いられて多数個の回路モジュー
ル６０を連結部を介して相互に連結された状態で一括し
て製造するようにしてもよいことは勿論である。回路モ
ジュール６０の製造工程においては、上述した回路モジ
ュール１の製造工程と同様に、第２のベース基板４０か
らの剥離工程の前工程において各多層配線部２を分離す
る連結部のカッティング処理が施されて各回路モジュー
ル６０が相互に切り分けられる。
【００８１】以上の工程を経て製造された回路モジュー
ル６０は、上述した回路モジュール１と同様にインポー
ザ７０上に実装される実装部品として用いられ、例えば
図３４に示したワイヤボンディング法により接続を行っ
たデジタル回路モジュール装置６８や図３５に示したフ
ェースダウン実装法により接続を行ったデジタル回路モ
ジュール装置６９等を構成する。回路モジュール６０
は、第１の封止樹脂層７の表面７ａ或いは第２の封止樹
脂層６４の表面６４ａのいずれか一方を実装面としてイ
ンポーザ７０上に実装可能である。回路モジュール６０
は、その他の適宜の方法によってインポーザ７０や適宜
の回路基板に実装される。
【００８２】インポーザ７０は、上述したデジタル回路
モジュール装置４５に用いられるインポーザ４６と同様
の部材であり、一般的な多層基板製造工程を経て製造さ
れて内部に電源回路パターン７１やグランドパターン７
２が形成されている。インポーザ７０には、部品実装面
７０ａにレジスト等によって成膜形成される保護層７３
から露出されて多数個のランド７４が形成されている。
インポーザ７０は、部品実装面７０ａと対向する一方の
主面が装置側の基板等に搭載される搭載面７０ｂを構成
してなる。インタポーザ７０は、搭載面７０ｂ側にも装
置側から信号や電源等が供給される多数個の接続端子部
７５が形成されるとともに、これら接続端子部７５を外
方に露出させて保護層７６が成膜形成されている。イン
タポーザ７０は、部品実装面７０ａ側のランド７４や電
源回路パターン７１及びグランドパターン７２或いは搭
載面７０ｂ側の接続端子部７５が多数個のスルーホール
７７によって適宜接続されてなる。
【００８３】デジタル回路モジュール装置６８は、図３
４に示すように回路モジュール６０が例えば第２の封止
樹脂層６４側を実装面としてインポーザ７０の部品実装
面７０ａ上の実装領域内に搭載されてなる。デジタル回
路モジュール装置６８は、回路モジュール６０の第１の
封止樹脂層７側に形成された第１の各接続端子部６２の
接続端子６３とインポーザ７０側の実装領域を囲んで形
成された相対するランド７４とをワイヤ７８によりそれ
ぞれ接続してなる。デジタル回路モジュール装置６８
は、回路モジュール６０を搭載した状態で、インポーザ
７０の部品実装面７０ａに封止樹脂層７９を形成して回
路モジュール６０を封止する。
【００８４】デジタル回路モジュール装置６９も、図３
５に示すように回路モジュール６０が例えば第２の封止
樹脂層６４側を実装面としてインポーザ７０の部品実装
面７０ａ上の実装領域内に搭載されてなる。デジタル回
路モジュール装置６８は、インポーザ７０側の部品実装
面７０ａに形成されたランド８０にそれぞれはんだバン
プ８１が接合されており、回路モジュール６０が第２の
封止樹脂層６４側に形成された第２の接続端子部６５の
接続端子６６を相対する半田バンプ８１に対応位置させ
るようにして位置決めして搭載される。デジタル回路モ
ジュール装置６８は、回路モジュール６０とインポーザ
７０との間にアンダフィル８２が充填され、この状態で
例えばリフローはんだ処理を施すことによって回路モジ
ュール６０をインポーザ７０に実装してなる。
【００８５】回路モジュール６０も、上述した回路モジ
ュール１と同様に、第２のベース基板４０が多層配線部
２の第２の主面２ｂ上にそのまま残されて他の部品の搭
載用部材として用いるようにしてもよい。回路モジュー
ル６０は、図３６に示すように第２のベース基板４０の
主面上にヒートシンク等の放熱部材５６が接合固定され
ることによって、使用状態において第１の半導体チップ
６や第２の半導体チップ６１から発生する熱を放熱する
ようにされる。
【００８６】上述した各実施の形態においては、１個の
回路モジュール６０を使用するようにしたが、図３７に
示すように多数個の回路モジュール６０Ａ乃至６０Ｃを
積層して多層回路モジュール体８３を構成することも可
能である。回路モジュール６０には、上述したように第
１の封止樹脂層７の表面７ａと第２の封止樹脂層６４の
表面６４ａとにそれぞれ多数個の接続端子部６２及び接
続端子部６５が形成されている。回路モジュール６０に
は、例えば接続端子部６２及び接続端子部６５の表面に
それぞれ金めっきを施して接続端子６３、６６が形成さ
れている。
【００８７】多層回路モジュール体８３においては、第
１の回路モジュール６０Ａの第１の封止樹脂層７Ａ上に
第２の回路モジュール６０Ｂが第２の封止樹脂層６４Ｂ
側を実装面として、相対する接続端子部６２Ａと接続端
子部６５Ｂとを重ね合わせるようにして位置決めされて
積層される。多層回路モジュール体８３は、第１の回路
モジュール６０Ａと第２の回路モジュール６０Ｂとの間
にアンダフィル８４Ａが充填されることによって相互の
絶縁を保持するとともに積層状態が保持されてなる。
【００８８】多層回路モジュール体８３は、第１の回路
モジュール６０Ａと第２の回路モジュール６０Ｂとを圧
着することによって、接続端子部６２Ａの接続端子６３
Ａと接続端子部６５Ｂ接続端子６６Ａとが金−金熱圧着
によりそれぞれ接合されることによって一体的に積層さ
れる。なお、多層回路モジュール体８３は、接続端子部
６２Ａの接続端子６３Ａと接続端子部６５Ｂ接続端子６
６Ａとを、例えば超音波接合法或いは適宜のフェースダ
ウン接合法等によって接合するようにしてもよいことは
勿論である。
【００８９】多層回路モジュール体８３は、第１の回路
モジュール６０Ａと第２の回路モジュール６０Ｂとの積
層体に対して、第２の回路モジュール６０Ｂの第１の封
止樹脂層７Ｂ上に第３の回路モジュール６０Ｃが第２の
封止樹脂層６４Ｃ側を実装面として積層される。第３の
回路モジュール６０Ｃは、第２の回路モジュール６０Ｂ
に対して、相対する接続端子部６２Ｃを接続端子部６５
Ｂに重ね合わせるようにして位置決めされて積層され
る。多層回路モジュール体８３は、第１の回路モジュー
ル６０Ａと第２の回路モジュール６０Ｂとの積層体に対
して、第３の回路モジュール６０Ｃ圧着することによっ
て各回路モジュール６０Ａ乃至６０Ｃが一体化されて積
層される。
【００９０】多層回路モジュール体８３は、多数個の半
導体チップ６、６１が３次元的に高密度実装してなる。
多層回路モジュール体８３は、各回路モジュール６０Ａ
乃至６０Ｃがそれぞれ薄型化されていることから、これ
らを多層化しても全体として極めて薄型に構成されてな
る。多層回路モジュール体８３は、３次元的に高密度実
装された各半導体チップ６、６１間の配線長も短縮化さ
れており、制御信号等の伝播ロスや劣化も小さく高速処
理化が図られる。
【００９１】なお、多層回路モジュール体８３は、説明
の便宜上同一構成の回路モジュール６０Ａ乃至６０Ｃを
一体的に積層したものとして示したが、それぞれ多層配
線部２の内部構成や半導体チップの実装構成を異にした
回路モジュールが積層して構成される。また、多層回路
モジュール体８３は、半導体チップ６を片面に実装した
上述した回路モジュール１の積層体であってもよく、ま
たこの回路モジュール１を一部に含んでいてもよいこと
は勿論である。さらに、多層回路モジュール体８３にお
いては、外側の回路モジュール６０Ｃに第２のベース基
板４０Ｃが残されてこれに放熱部材５７を取り付けるよ
うにしてもよい。
【００９２】
【発明の効果】以上詳細に説明したように本発明によれ
ば、各単位配線層が平坦化処理を施こされた下層単位配
線層に上層の単位配線層がビア−オン−ビア構造によっ
て互いに層間接続されて積層形成されて多層配線部が構
成されるとともに、この多層配線部に実装した半導体チ
ップを研磨して薄型化して構成したことから、多層配線
部内に各半導体チップ間における大容量、高速、高密度
バスに対応した微細で高密度の回路パターンが高精度に
形成され、配線長の短縮化を図って伝送される信号の減
衰を低減するとともに信号遅延を最小限とした高密度
化、高機能化、高速処理化を図りかつ小型化、薄型化が
図られる。
【図面の簡単な説明】
【図１】本発明にかかるマルチチップ回路モジュールの
要部縦断面図である。
【図２】同マルチチップ回路モジュールの製造工程に用
いられるベース基板の縦断面図である。
【図３】同ベース基板上に形成される第１層単位配線部
の絶縁層の形成工程説明図である。
【図４】同第１層単位配線部の絶縁層に回路パターンを
形成するエッチングマスクの取付工程説明図である。
【図５】同第１層単位配線部の絶縁層に回路パターン溝
を形成する工程説明図である。
【図６】同第１層単位配線部の絶縁層に金属めっきを施
す工程説明図である。
【図７】同第１層単位配線部の絶縁層に平坦化処理を施
す工程説明図である。
【図８】同第１層単位配線部の絶縁層上にＴａＮ層を形
成する工程説明図である。
【図９】同ＴａＮ層に素子形成マスクを接合する工程説
明図である。
【図１０】同ＴａＮ層にキャパシタ素子の下電極膜とな
るＴａＯ膜を形成する工程説明図である。
【図１１】同ＴａＮ層にキャパシタ素子と抵抗体素子と
をパターン形成する工程説明図である。
【図１２】キャパシタ素子の上部電極を形成する工程説
明図である。
【図１３】他の素子形成法の説明図であり、ＴａＯ膜を
形成する工程説明図である。
【図１４】同キャパシタ素子と抵抗体素子とを形成する
工程説明図である。
【図１５】第１のベース基板上に多層配線部を形成した
状態の説明図である。
【図１６】多層配線部上に半導体チップを実装する工程
説明図である。
【図１７】半導体チップを封止する封止樹脂層の形成工
程説明図である。
【図１８】封止樹脂層の研磨工程説明図である。
【図１９】第２のベース基板の接合工程説明図である。
【図２０】第１のベース基板の剥離工程説明図である。
【図２１】接続端子部の形成工程説明図である。
【図２２】第２のベース基板の剥離工程説明図である。
【図２３】マルチチップ回路モジュールを搭載したデジ
タル回路モジュール装置の要部縦断面図である。
【図２４】放熱部材を備えたマルチチップ回路モジュー
ルの要部縦断面図である。
【図２５】本発明にかかるマルチチップ回路モジュール
の第２の実施の形態として示す、多層配線部の両面に半
導体チップを実装してなるマルチチップ回路モジュール
の要部縦断面図である。
【図２６】同マルチチップ回路モジュールの製造工程の
説明図であり、多層配線部の第２の主面上に半導体チッ
プと接続端子部とを実装する工程の説明図である。
【図２７】第１の半導体チップと第１の接続端子部とを
封止する第１の封止樹脂層の形成工程説明図である。
【図２８】封止樹脂層の研磨工程説明図である。
【図２９】第２のベース基板の接合工程説明図である。
【図３０】第１のベース基板の剥離工程説明図である。
【図３１】多層配線部の第１の主面上に第２の半導体チ
ップと第２の接続端子部とを封止する封止樹脂層の形成
工程説明図である。
【図３２】第２の半導体チップと第２の接続端子部とを
封止する第２の封止樹脂層を形成して、この第２の封止
樹脂層を研磨した状態の工程説明図である。
【図３３】第２のベース基板の剥離工程説明図である。
【図３４】マルチチップ回路モジュールをインタポーザ
上にワイヤボンディング法により実装してなるデジタル
回路モジュール装置の要部縦断面図である。
【図３５】マルチチップ回路モジュールをインタポーザ
上にフェースダウン法により実装してなるデジタル回路
モジュール装置の要部縦断面図である。
【図３６】放熱部材を備えたマルチチップ回路モジュー
ルの要部縦断面図である。
【図３７】多層マルチチップ回路モジュール体の要部縦
断面図である。
【図３８】従来のマルチチップ回路モジュール体の要部
縦断面図である。
【符号の説明】
１ マルチチップ回路モジュール（回路モジュール）、
２ 多層配線部、３インタポーザ、４ 実装用バンプ、
５ 半導体実装用バンプ、６ 半導体チップ、７ 封止
樹脂層、８ 第１層単位配線層、９ 第２層単位配線
層、１０ 第３層単位配線層、１１ 第４層単位配線
層、１２ 第５層単位配線層、１３ ビア、１４ キャ
パシタ素子、１５ 抵抗体素子、１６ インダクタ素
子、２０ ベース基板、２１ 剥離層、２２ 金属薄膜
層、２３ 樹脂薄膜層、２４ 第１の絶縁層、２５ 第
１の回路パターン、２６ エッチングマスク、２７ 配
線溝、２８ 銅めっき層、３０ ＴａＮ層、３２ Ｔａ
Ｏ層、４０ 第２のベース基板、４１ 剥離層、４５
デジタル回路モジュール装置、４６ インタポーザ、４
７ チップ部品、４８ 電源回路パターン、４９ グラ
ンドパターン、５６ 放熱部材、６０ 回路モジュー
ル、６１ 第２の半導体チップ、６２ 接続端子部、６
４ 封止樹脂層、６８ デジタル回路モジュール装置、
６９ デジタル回路モジュール装置、７０ インタポー
ザ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/46

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層内に所定の回路パターンが形成さ
    れるとともに表面に平坦化処理を施してなる単位配線層
    が層間接続されて多層に形成され、最外層を構成する単
    位配線層に接続端子が設けられてなる多層配線部と、 上記多層配線部の少なくとも一方の最外層単位配線層の
    主面に実装された半導体チップと、 上記最外層の単位配線層の主面に上記半導体チップと上
    記接続端子とを封止して設けられる封止樹脂層とから構
    成され、 上記半導体チップを研磨するとともに上記接続端子を露
    出させる研磨処理を上記封止樹脂層に施すことにより、
    薄型化されるとともに上記半導体チップの配線長の短縮
    化が図られたことを特徴とするマルチチップ回路モジュ
    ール。
  2. 【請求項２】 上記回路パータンが、上記絶縁層にパタ
    ーン溝を形成するとともにこのパターン溝内を含んで上
    記絶縁層に導体層を形成した後に、上記導体層に上記絶
    縁層を露出させるまで研磨する平坦化処理を施すことに
    よって形成されることを特徴とする請求項１に記載のマ
    ルチチップ回路モジュール。
  3. 【請求項３】 上記多層配線部が、平坦な主面上に剥離
    層が形成されており上記研磨処理を施した後に上記剥離
    層を介して剥離されるベース基板上に、上記各単位配線
    層を積層形成することによって形成されることを特徴と
    する請求項１に記載のマルチチップ回路モジュール。
  4. 【請求項４】 上記多層配線部の各単位配線層が、化学
    −機械研磨法によってそれぞれの表面の平坦化処理を施
    されることを特徴とする請求項１に記載のマルチチップ
    回路モジュール。
  5. 【請求項５】 上記多層配線部には、上記単位配線層内
    にキャパシタ素子や抵抗体素子等の受動素子が成膜形成
    されていることを特徴とする請求項１に記載のマルチチ
    ップ回路モジュール。
  6. 【請求項６】 上記キャパシタ素子が、窒化タンタル又
    はタンタルを陽極酸化させて形成した酸化タンタル膜を
    誘電体とすることを特徴とする請求項５に記載のマルチ
    チップ回路モジュール。
  7. 【請求項７】 上記抵抗体素子が、窒化タンタル又はタ
    ンタルによって成膜形成されることを特徴とする請求項
    ５に記載のマルチチップ回路モジュール。
  8. 【請求項８】 上記接続端子を介してインタポーザに実
    装されることを特徴とする請求項１に記載のマルチチッ
    プ回路モジュール。
  9. 【請求項９】 上記研磨処理が施された最外層単位配線
    層に剥離層を形成した第２のベース基板が接合された状
    態で上記第１のベース基板が剥離された上記多層配線部
    の第１層単位配線層に第２の接続端子が設けられること
    を特徴とする請求項１に記載のマルチチップ回路モジュ
    ール。
  10. 【請求項１０】 上記最外層単位配線層に設けられた第
    １の接続端子と上記第１層単位配線層に設けられた第２
    の接続端子手段とを介して多数個が積層接続されること
    により多層マルチチップ回路モジュールを構成すること
    を特徴とする請求項９に記載のマルチチップ回路モジュ
    ール。
  11. 【請求項１１】 上記第２のベース基板が、上記第１層
    単位配線層に残されて部品実装材として機能することを
    特徴とする請求項９に記載のマルチチップ回路モジュー
    ル。
  12. 【請求項１２】 上記第２のベース基板が、熱伝導率が
    大きな基材により形成されるとともに、上記半導体チッ
    プから発生する熱を放熱する放熱部材が実装されること
    を特徴とする請求項９に記載のマルチチップ回路モジュ
    ール。
  13. 【請求項１３】 平坦化されたベース基板の主面上に、
    均一な厚みを有する剥離層を形成する剥離層形成工程
    と、 上記ベース基板の剥離層上に絶縁層を形成するととも
    に、この絶縁層内に所定の回路パターンを形成してなる
    第１層目の単位配線層を形成する第１層単位配線層形成
    工程と、 上記第１層単位配線層の表面を平坦化する平坦化処理工
    程と、 平坦化された上記第１層単位配線層上に絶縁層を形成す
    るとともに、この絶縁層内に所定の回路パターンを形成
    しかつその表面に平坦化処理が施された単位配線層を互
    いに層間接続して順次多層に形成する単位配線層形成工
    程と、 上記多層配線部の最上層単位配線層の主面に少なくとも
    １個以上の半導体チップを実装する半導体チップ実装工
    程と、 上記最上層単位配線層の主面に上記半導体チップを封止
    する封止樹脂層を形成する封止樹脂層形成工程と、 上記半導体チップまで研磨する研磨処理を上記封止樹脂
    層に施す研磨工程と、 上記多層配線部を上記剥離層を介して上記ベース基板か
    ら剥離する剥離工程とを経て上記半導体チップを研磨し
    て薄型化するとともに、その配線長を短縮化したマルチ
    チップ回路モジュールを製造することを特徴とするマル
    チチップ回路モジュールの製造方法。
  14. 【請求項１４】 上記各単位配線層形成工程が、上記絶
    縁層にパターン溝とビアとを形成する工程と、上記絶縁
    層に上記パターン溝内とビア内とを含んで導体層を形成
    する工程と、上記導体層に上記絶縁層を露出させるまで
    研磨を行って平坦化する工程とを有することを特徴とす
    る請求項１３に記載のマルチチップ回路モジュールの製
    造方法。
  15. 【請求項１５】 上記各単位配線層形成工程において、
    上記各平坦化処理を化学−機械研磨法によって行うこと
    を特徴とする請求項１３に記載のマルチチップ回路モジ
    ュールの製造方法。
  16. 【請求項１６】 上記単位配線層形成工程が、上記単位
    配線層内にキャパシタ素子や抵抗体素子等の受動素子を
    成膜形成する工程を有することを特徴とする請求項１３
    に記載のマルチチップ回路モジュールの製造方法。
  17. 【請求項１７】 上記キャパシタ素子及び抵抗体素子の
    形成工程が、窒化タンタル膜又はタンタル膜を陽極酸化
    させた酸化タンタル膜を誘電体とするキャパシタ素子
    と、窒化タンタル膜又はタンタル膜からなる抵抗体素子
    とを形成することを特徴とする請求項１６に記載のマル
    チチップ回路モジュールの製造方法。
  18. 【請求項１８】 上記単位配線層形成工程が、上記最上
    層単位配線層の主面に第２の接続端子を形成する接続端
    子形成工程を有し、上記第２接続端子を上記研磨工程に
    おいて上記半導体チップとともに上記封止樹脂層が研磨
    されることにより露出されることを特徴とする請求項１
    ３に記載のマルチチップ回路モジュールの製造方法。
  19. 【請求項１９】 上記第２接続端子を介してインタポー
    ザに実装する工程を有することを特徴とする請求項１８
    に記載のマルチチップ回路モジュールの製造方法。
  20. 【請求項２０】 上記研磨工程の後段工程として、上記
    最上層単位配線層の主面上に平坦な主面上に剥離層を形
    成した第２のベース基板を接合する第２ベース基板基板
    接合工程と、上記第１層単位配線層から上記剥離層を介
    して上記第１のベース基板を剥離する第１ベース基板剥
    離工程と、上記第１層単位配線層の主面上に少なくとも
    １個の半導体チップを実装する第２半導体チップ実装工
    程と、上記第１層単位配線層の主面上に上記半導体チッ
    プを封止する第２の封止樹脂層を形成する第２封止樹脂
    形成工程と、上記第２の半導体チップを研磨する研磨処
    理を上記第２の封止樹脂層に施す第２研磨工程とが施さ
    れることにより、 上記多層配線部の表裏主面にそれぞれ薄型化されかつ配
    線長が短縮化された半導体チップが実装されることを特
    徴とする請求項１３に記載のマルチチップ回路モジュー
    ルの製造方法。
  21. 【請求項２１】 上記単位配線層形成工程が、上記最上
    層単位配線層の主面に第１の接続端子を形成する第１接
    続端子形成工程を有するとともに、上記第１研磨工程が
    上記第１の半導体チップとともに上記第１の封止樹脂層
    を研磨して上記第１の接続端子を露出させる工程であ
    り、 上記第１研磨工程の後段工程として、上記最上層単位配
    線層の主面上に平坦な主面上に剥離層を形成した第２の
    ベース基板を接合する第２ベース基板接合工程と、上記
    第１層単位配線層から上記剥離層を介して上記第１のベ
    ース基板を剥離する第１ベース基板剥離工程と、上記第
    １層単位配線層の主面上に第２の接続端子を形成する第
    ２接続端子形成工程と、少なくとも１個の第２の半導体
    チップを実装する第２半導体チップ実装工程と、上記第
    １層単位配線層の主面上に上記第２の接続端子と上記第
    ２の半導体チップとを封止する第２の封止樹脂層を形成
    する第２封止樹脂形成工程と、上記第２の半導体チップ
    とともに上記第２の封止樹脂層を研磨することによって
    上記第２の接続端子を露出させる第２研磨工程とが施さ
    れ、 上記多層配線部の表裏主面にそれぞれ薄型化された第１
    の半導体チップ及び第２の半導体チップが、配線長を短
    縮されて搭載されてなるマルチチップ回路モジュールを
    製造することを特徴とする請求項１３に記載のマルチチ
    ップ回路モジュールの製造方法。
  22. 【請求項２２】 上記第２の研磨工程を施した後に、上
    記最上層単位配線層から上記剥離層を介して上記第２の
    ベース基板を剥離する第２ベース基板剥離工程と、相対
    する上記最上層単位配線層の第１の接続端子と第１層単
    位配線層の第２の接続端子とを接合して多数個を積層接
    続する積層工程とを施すことにより多層マルチチップ回
    路モジュールを製造することを特徴とする請求項２１に
    記載のマルチチップ回路モジュールの製造方法。
  23. 【請求項２３】 上記第２のベース基板を熱伝導率が大
    きな基材によって形成するとともに上記最上層単位配線
    層に残し、この第２のベース基板に上記第２の半導体チ
    ップから発生する熱を放熱する放熱部材を実装する工程
    を施すことを特徴とする請求項２１に記載のマルチチッ
    プ回路モジュールの製造方法。
JP2001358246A 2001-11-22 2001-11-22 マルチチップ回路モジュールの製造方法 Expired - Fee Related JP3861669B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001358246A JP3861669B2 (ja) 2001-11-22 2001-11-22 マルチチップ回路モジュールの製造方法
CNB028045017A CN100353547C (zh) 2001-11-22 2002-11-15 多芯片电路模块及其制造方法
KR1020037009617A KR100909155B1 (ko) 2001-11-22 2002-11-15 멀티칩 회로 모듈 및 그 제조 방법
US10/466,748 US6919226B2 (en) 2001-11-22 2002-11-15 Method for producing a multi-chip circuit module including a multi-layered wiring section utilizing a via-on-via structure
PCT/JP2002/011972 WO2003044859A1 (fr) 2001-11-22 2002-11-15 Module de circuit multipuce et procede de fabrication associe
US10/834,542 US7193311B2 (en) 2001-11-22 2004-04-29 Multi-chip circuit module and method for producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001358246A JP3861669B2 (ja) 2001-11-22 2001-11-22 マルチチップ回路モジュールの製造方法

Publications (2)

Publication Number Publication Date
JP2003158239A true JP2003158239A (ja) 2003-05-30
JP3861669B2 JP3861669B2 (ja) 2006-12-20

Family

ID=19169452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001358246A Expired - Fee Related JP3861669B2 (ja) 2001-11-22 2001-11-22 マルチチップ回路モジュールの製造方法

Country Status (5)

Country Link
US (2) US6919226B2 (ja)
JP (1) JP3861669B2 (ja)
KR (1) KR100909155B1 (ja)
CN (1) CN100353547C (ja)
WO (1) WO2003044859A1 (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005045191A (ja) * 2003-07-04 2005-02-17 North:Kk 配線回路基板の製造方法、及び多層配線基板の製造方法
WO2004109771A3 (en) * 2003-06-03 2005-03-24 Casio Computer Co Ltd Stackable semiconductor device and method of manufacturing the same
JP2007150002A (ja) * 2005-11-29 2007-06-14 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法
JP2007188986A (ja) * 2006-01-12 2007-07-26 Tdk Corp 多層回路基板及びその製造方法
JP2007287802A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7405366B2 (en) 2005-09-30 2008-07-29 Fujitsu Limited Interposer and electronic device fabrication method
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
US7851898B2 (en) 2005-03-22 2010-12-14 Hitachi, Ltd. Multichip package or system-in package
WO2011148915A1 (ja) * 2010-05-26 2011-12-01 株式会社村田製作所 モジュール基板およびその製造方法
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
JP2013524493A (ja) * 2010-03-31 2013-06-17 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 二面上にチップを備えたウェハを製造するための方法
JP2014082298A (ja) * 2012-10-16 2014-05-08 Renesas Electronics Corp 半導体装置及び配線基板
JP2014096609A (ja) * 2014-02-14 2014-05-22 Renesas Electronics Corp 電子装置
JP2015143613A (ja) * 2010-10-22 2015-08-06 アルファ・ラバル・コーポレイト・エービー 熱交換器プレートおよびプレート式熱交換器
WO2018066114A1 (ja) * 2016-10-06 2018-04-12 三井金属鉱業株式会社 多層配線板の製造方法
WO2018097264A1 (ja) * 2016-11-28 2018-05-31 三井金属鉱業株式会社 多層配線板の製造方法
WO2018097265A1 (ja) * 2016-11-28 2018-05-31 三井金属鉱業株式会社 多層配線板の製造方法
US10665535B2 (en) 2017-11-01 2020-05-26 Samsung Electronics Co., Ltd. Semiconductor package
US11437196B2 (en) * 2019-01-31 2022-09-06 Point Engineering Co., Ltd. Multilayer ceramic substrate and probe card including same
JP2023068617A (ja) * 2021-11-02 2023-05-17 ▲き▼邦科技股▲分▼有限公司 半導体装置の製造方法

Families Citing this family (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
US20070035013A1 (en) * 2003-05-09 2007-02-15 Hiroyuki Handa Module with built-in circuit elements
AT500259B1 (de) * 2003-09-09 2007-08-15 Austria Tech & System Tech Dünnschichtanordnung und verfahren zum herstellen einer solchen dünnschichtanordnung
JP4120562B2 (ja) * 2003-10-31 2008-07-16 沖電気工業株式会社 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。
FR2858111A1 (fr) * 2003-12-12 2005-01-28 Commissariat Energie Atomique Procede d'assemblage et d'interconnexion de composants, modules et empilements de modules ainsi obtenus
US20080142369A1 (en) * 2003-12-31 2008-06-19 Microfabrica Inc. Integrated Circuit Packaging Using Electrochemically Fabricated Structures
US20060134831A1 (en) * 2003-12-31 2006-06-22 Microfabrica Inc. Integrated circuit packaging using electrochemically fabricated structures
FR2866328B1 (fr) * 2004-02-16 2006-05-26 Saint Gobain Verre plat au plomb par flottage sur un bain de metal
KR20060000106A (ko) * 2004-06-28 2006-01-06 삼성전자주식회사 최외곽 수지층의 접착성을 향상시킨 인쇄 회로 기판과 그제조방법, 그 인쇄 회로 기판을 포함하는 반도체 패키지및 그 제조방법
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP2006121147A (ja) * 2004-10-19 2006-05-11 Alps Electric Co Ltd 携帯電話機用高周波モジュール
CN1989608A (zh) * 2004-10-26 2007-06-27 罗姆股份有限公司 半导体装置以及半导体装置的制造方法
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
US20060211167A1 (en) * 2005-03-18 2006-09-21 International Business Machines Corporation Methods and systems for improving microelectronic i/o current capabilities
JP2006309151A (ja) * 2005-03-28 2006-11-09 Seiko Epson Corp 光学ローパスフィルタ
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20060270104A1 (en) * 2005-05-03 2006-11-30 Octavio Trovarelli Method for attaching dice to a package and arrangement of dice in a package
US7435627B2 (en) * 2005-08-11 2008-10-14 International Business Machines Corporation Techniques for providing decoupling capacitance
US7807505B2 (en) * 2005-08-30 2010-10-05 Micron Technology, Inc. Methods for wafer-level packaging of microfeature devices and microfeature devices formed using such methods
US20070080458A1 (en) * 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
RU2006147217A (ru) * 2005-12-29 2008-07-10 Дюкейн Корпорейшн (Us) Системы для подвода регулируемой мощности к головкам для ультразвуковой сварки
US8169014B2 (en) * 2006-01-09 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitive structure for an integrated circuit
US7755457B2 (en) * 2006-02-07 2010-07-13 Harris Corporation Stacked stripline circuits
US20070196979A1 (en) * 2006-02-21 2007-08-23 Advanpack Solutions Pte Ltd Flip chip in package using flexible and removable leadframe
US7510323B2 (en) * 2006-03-14 2009-03-31 International Business Machines Corporation Multi-layered thermal sensor for integrated circuits and other layered structures
JP4849926B2 (ja) * 2006-03-27 2012-01-11 富士通株式会社 半導体装置及び半導体装置の製造方法
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP2008091638A (ja) 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP4956128B2 (ja) * 2006-10-02 2012-06-20 ルネサスエレクトロニクス株式会社 電子装置の製造方法
JP2008091795A (ja) * 2006-10-04 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2008205111A (ja) * 2007-02-19 2008-09-04 Fujitsu Ltd 配線基板および半導体装置、配線基板の製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP2008258520A (ja) * 2007-04-09 2008-10-23 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP2008294423A (ja) * 2007-04-24 2008-12-04 Nec Electronics Corp 半導体装置
US7869225B2 (en) * 2007-04-30 2011-01-11 Freescale Semiconductor, Inc. Shielding structures for signal paths in electronic devices
KR100907896B1 (ko) 2007-06-22 2009-07-14 주식회사 동부하이텍 시스템 인 패키지의 금속 전극 형성방법
KR100909322B1 (ko) * 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
US20090039514A1 (en) * 2007-08-08 2009-02-12 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4752825B2 (ja) * 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
US7867878B2 (en) * 2007-09-21 2011-01-11 Infineon Technologies Ag Stacked semiconductor chips
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US8343809B2 (en) 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US9318441B2 (en) 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
KR100955948B1 (ko) * 2007-12-21 2010-05-03 삼성전기주식회사 다중대역 송신단 모듈 및 이의 제조 방법
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor
JP2009246104A (ja) * 2008-03-31 2009-10-22 Kyushu Institute Of Technology 配線用電子部品及びその製造方法
JP4730426B2 (ja) * 2008-11-19 2011-07-20 ソニー株式会社 実装基板及び半導体モジュール
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5300558B2 (ja) * 2009-03-27 2013-09-25 日東電工株式会社 半導体装置の製造方法
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
US8407871B2 (en) * 2009-07-06 2013-04-02 Delphi Technologies, Inc. Method of manufacturing a shapeable short-resistant capacitor
KR101095130B1 (ko) * 2009-12-01 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
US8241952B2 (en) * 2010-02-25 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out level chip scale package
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US9548240B2 (en) 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
US8951839B2 (en) 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
JP5486376B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US8525334B2 (en) * 2010-04-27 2013-09-03 International Rectifier Corporation Semiconductor on semiconductor substrate multi-chip-scale package
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
US8411459B2 (en) 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
US8999179B2 (en) 2010-07-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in a substrate
US8970045B2 (en) * 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
TWI517226B (zh) * 2011-03-31 2016-01-11 索泰克公司 形成包含由一共同底材承載之兩個或以上已處理半導體構造之黏附半導體構造之方法及應用此等方法所形成之半導體構造
US9704766B2 (en) * 2011-04-28 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers of 3-dimensional integrated circuit package systems and methods of designing the same
TWI473551B (zh) * 2011-07-08 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
US20130025839A1 (en) * 2011-07-25 2013-01-31 Endicott Interconnect Technologies, Inc. Thermal substrate
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
US9698123B2 (en) 2011-09-16 2017-07-04 Altera Corporation Apparatus for stacked electronic circuitry and associated methods
US9748203B2 (en) * 2011-12-15 2017-08-29 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
TWI573203B (zh) * 2012-02-16 2017-03-01 索泰克公司 製作包含有具導電貫孔間置結構之半導體構造之方法及其相關構造與元件
FR2987494B1 (fr) * 2012-02-29 2015-04-10 Soitec Silicon On Insulator Procedes de fabrication de structures semi-conductrices comprenant des dispositifs d'interposition avec des trous d'interconnexion conducteurs, et structures et dispositifs associes
JPWO2013168354A1 (ja) * 2012-05-10 2016-01-07 パナソニックＩｐマネジメント株式会社 電源電圧の安定化構造を持つ三次元集積回路、及びその製造方法
TWI483365B (zh) * 2012-09-26 2015-05-01 Ind Tech Res Inst 封裝基板及其製法
US9806011B2 (en) * 2012-12-06 2017-10-31 Intel Corporation Non-uniform substrate stackup
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
US8933551B2 (en) * 2013-03-08 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D-packages and methods for forming the same
US9691693B2 (en) 2013-12-04 2017-06-27 Invensas Corporation Carrier-less silicon interposer using photo patterned polymer as substrate
KR101605600B1 (ko) * 2014-02-04 2016-03-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) * 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9837278B2 (en) * 2014-02-27 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Wafer level chip scale package and method of manufacturing the same
US9679841B2 (en) * 2014-05-13 2017-06-13 Qualcomm Incorporated Substrate and method of forming the same
US9917026B2 (en) * 2014-12-24 2018-03-13 Renesas Electronics Corporation Semiconductor device
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9443824B1 (en) * 2015-03-30 2016-09-13 Qualcomm Incorporated Cavity bridge connection for die split architecture
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US10211160B2 (en) * 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US9666560B1 (en) * 2015-11-25 2017-05-30 Invensas Corporation Multi-chip microelectronic assembly with built-up fine-patterned circuit structure
FR3044864B1 (fr) * 2015-12-02 2018-01-12 Valeo Systemes De Controle Moteur Dispositif electrique et procede d'assemblage d'un tel dispositif electrique
CN106876358A (zh) * 2015-12-11 2017-06-20 安世有限公司 电子元件及其制造方法
KR20170075125A (ko) * 2015-12-22 2017-07-03 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
US10586817B2 (en) 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
TWI563602B (en) * 2016-04-15 2016-12-21 Phoenix Pioneer Technology Co Ltd Method of fabricating a package substrate
KR102506697B1 (ko) 2016-05-18 2023-03-08 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터를 포함하는 반도체 패키지
KR102448098B1 (ko) 2016-05-31 2022-09-27 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법
KR102448099B1 (ko) 2016-06-02 2022-09-27 에스케이하이닉스 주식회사 히트 스프레더 구조를 포함하는 반도체 패키지
US10074602B2 (en) * 2016-11-11 2018-09-11 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package structure and manufacturing process
KR20180065426A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 저장 장치
FR3060846B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Procede d’integration de puces de puissance et de bus barres formant dissipateurs thermiques
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
EP3462486B1 (en) 2017-09-29 2021-03-24 Qorvo US, Inc. Process for making a double-sided module with electromagnetic shielding
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
US11682599B2 (en) * 2018-06-27 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US20200075547A1 (en) 2018-08-31 2020-03-05 Qorvo Us, Inc. Double-sided integrated circuit module having an exposed semiconductor die
US11024604B2 (en) 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11201467B2 (en) 2019-08-22 2021-12-14 Qorvo Us, Inc. Reduced flyback ESD surge protection
EP4115190A4 (en) * 2020-03-04 2024-04-03 Liquid Wire Inc. DEFORMABLE INDUCTORS
CN112349696B (zh) * 2020-09-28 2023-05-09 中国电子科技集团公司第二十九研究所 一种lcp封装基板、制造方法及多芯片系统级封装结构
CN112349687B (zh) * 2020-09-28 2023-06-16 中国电子科技集团公司第二十九研究所 一种六层布线任意层互联lcp封装基板、制造方法及多芯片系统级封装结构
CN115101512B (zh) * 2022-06-16 2023-06-27 宁波芯健半导体有限公司 一种晶圆级mpw芯片封装结构及封装方法
CN117711957A (zh) * 2022-09-05 2024-03-15 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3862017A (en) * 1970-02-04 1975-01-21 Hideo Tsunemitsu Method for producing a thin film passive circuit element
JPH02106968A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体集積回路装置及びその形成方法
US5151388A (en) * 1991-05-07 1992-09-29 Hughes Aircraft Company Flip interconnect
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JPH0758254A (ja) * 1993-08-19 1995-03-03 Fujitsu Ltd マルチチップモジュール及びその製造方法
DE69428181T2 (de) * 1993-12-13 2002-06-13 Matsushita Electric Industrial Co., Ltd. Vorrichtung mit Chipgehäuse und Verfahren zu Ihrer Herstellung
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
EP0932198B1 (en) * 1997-05-09 2015-12-09 Citizen Holdings Co., Ltd. Process for manufacturing semiconductor package and circuit board assembly
US6156870A (en) * 1997-07-31 2000-12-05 Hitachi Chemical Company, Ltd. Resin composition which can be cured by application of heat or irradiation of light, film, laminate and production of multilayer wiring board
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6110806A (en) * 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
JP4320492B2 (ja) 1999-12-08 2009-08-26 株式会社デンソー 半導体素子の実装構造および半導体素子の実装構造の製造方法
US6535398B1 (en) * 2000-03-07 2003-03-18 Fujitsu Limited Multichip module substrates with buried discrete capacitors and components and methods for making
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
KR100463092B1 (ko) * 2000-06-27 2004-12-23 마츠시타 덴끼 산교 가부시키가이샤 세라믹 적층 소자
JP2002093831A (ja) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002170921A (ja) * 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法

Cited By (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004109771A3 (en) * 2003-06-03 2005-03-24 Casio Computer Co Ltd Stackable semiconductor device and method of manufacturing the same
US7709942B2 (en) 2003-06-03 2010-05-04 Casio Computer Co., Ltd. Semiconductor package, including connected upper and lower interconnections
US7615411B2 (en) 2003-06-03 2009-11-10 Casio Computer Co., Ltd. Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof
JP2005045191A (ja) * 2003-07-04 2005-02-17 North:Kk 配線回路基板の製造方法、及び多層配線基板の製造方法
US7692282B2 (en) 2003-11-10 2010-04-06 Casio Computer Co., Ltd Semiconductor device including semiconductor element surrounded by an insulating member wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
USRE43380E1 (en) 2003-11-10 2012-05-15 Teramikros, Inc. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7563640B2 (en) 2003-11-10 2009-07-21 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
US7851898B2 (en) 2005-03-22 2010-12-14 Hitachi, Ltd. Multichip package or system-in package
US7405366B2 (en) 2005-09-30 2008-07-29 Fujitsu Limited Interposer and electronic device fabrication method
US7937830B2 (en) 2005-09-30 2011-05-10 Fujitsu Limited Interposer and electronic device fabrication method
JP2007150002A (ja) * 2005-11-29 2007-06-14 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
US8530752B2 (en) 2005-11-29 2013-09-10 Tdk Corporation Multilayer circuit board and method for manufacturing the same
JP2007188986A (ja) * 2006-01-12 2007-07-26 Tdk Corp 多層回路基板及びその製造方法
JP2007287802A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
JP2013524493A (ja) * 2010-03-31 2013-06-17 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 二面上にチップを備えたウェハを製造するための方法
CN102907188A (zh) * 2010-05-26 2013-01-30 株式会社村田制作所 模块基板及其制造方法
US9674970B2 (en) 2010-05-26 2017-06-06 Murata Manufacturing Co., Ltd. Module board and manufacturing method thereof
JP5454681B2 (ja) * 2010-05-26 2014-03-26 株式会社村田製作所 モジュール基板およびその製造方法
WO2011148915A1 (ja) * 2010-05-26 2011-12-01 株式会社村田製作所 モジュール基板およびその製造方法
JP2015143613A (ja) * 2010-10-22 2015-08-06 アルファ・ラバル・コーポレイト・エービー 熱交換器プレートおよびプレート式熱交換器
JP2014082298A (ja) * 2012-10-16 2014-05-08 Renesas Electronics Corp 半導体装置及び配線基板
US9560762B2 (en) 2012-10-16 2017-01-31 Renesas Electronics Corporation Semiconductor device and circuit board
JP2014096609A (ja) * 2014-02-14 2014-05-22 Renesas Electronics Corp 電子装置
JPWO2018066114A1 (ja) * 2016-10-06 2019-03-22 三井金属鉱業株式会社 多層配線板の製造方法
US10840180B2 (en) 2016-10-06 2020-11-17 Mitsui Mining & Smelting Co., Ltd. Production method for multilayer wiring board
WO2018066114A1 (ja) * 2016-10-06 2018-04-12 三井金属鉱業株式会社 多層配線板の製造方法
KR20190088470A (ko) * 2016-11-28 2019-07-26 미쓰이금속광업주식회사 다층 배선판의 제조 방법
US11527415B2 (en) 2016-11-28 2022-12-13 Mitsui Mining & Smelting Co., Ltd. Multilayer circuit board manufacturing method
JPWO2018097264A1 (ja) * 2016-11-28 2019-10-17 三井金属鉱業株式会社 多層配線板の製造方法
JPWO2018097265A1 (ja) * 2016-11-28 2019-10-17 三井金属鉱業株式会社 多層配線板の製造方法
WO2018097265A1 (ja) * 2016-11-28 2018-05-31 三井金属鉱業株式会社 多層配線板の製造方法
WO2018097264A1 (ja) * 2016-11-28 2018-05-31 三井金属鉱業株式会社 多層配線板の製造方法
TWI745494B (zh) * 2016-11-28 2021-11-11 日商三井金屬鑛業股份有限公司 多層配線板之製造方法
KR102493697B1 (ko) * 2016-11-28 2023-02-01 미쓰이금속광업주식회사 다층 배선판의 제조 방법
JP7112962B2 (ja) 2016-11-28 2022-08-04 三井金属鉱業株式会社 多層配線板の製造方法
JP7208011B2 (ja) 2016-11-28 2023-01-18 三井金属鉱業株式会社 多層配線板の製造方法
US11525073B2 (en) 2016-11-28 2022-12-13 Mitsui Mining & Smelting Co., Ltd. Multilayer circuit board manufacturing method
US10665535B2 (en) 2017-11-01 2020-05-26 Samsung Electronics Co., Ltd. Semiconductor package
US11189552B2 (en) 2017-11-01 2021-11-30 Samsung Electronics Co., Ltd. Semiconductor package
US11437196B2 (en) * 2019-01-31 2022-09-06 Point Engineering Co., Ltd. Multilayer ceramic substrate and probe card including same
JP2023068617A (ja) * 2021-11-02 2023-05-17 ▲き▼邦科技股▲分▼有限公司 半導体装置の製造方法
JP7470748B2 (ja) 2021-11-02 2024-04-18 ▲き▼邦科技股▲分▼有限公司 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100909155B1 (ko) 2009-07-23
CN1491439A (zh) 2004-04-21
US20040056344A1 (en) 2004-03-25
WO2003044859A1 (fr) 2003-05-30
US6919226B2 (en) 2005-07-19
CN100353547C (zh) 2007-12-05
US7193311B2 (en) 2007-03-20
JP3861669B2 (ja) 2006-12-20
US20040201085A1 (en) 2004-10-14
KR20040060843A (ko) 2004-07-06

Similar Documents

Publication Publication Date Title
KR100909155B1 (ko) 멀티칩 회로 모듈 및 그 제조 방법
JP2003163323A (ja) 回路モジュール及びその製造方法
KR101053419B1 (ko) 다층 배선 회로 모듈 및 그 제조 방법
KR100891269B1 (ko) 반도체 장치 및 그 제조 방법
US6875638B2 (en) Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board
US8810008B2 (en) Semiconductor element-embedded substrate, and method of manufacturing the substrate
JP4899604B2 (ja) 三次元半導体パッケージ製造方法
JP4701506B2 (ja) 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法
KR101010126B1 (ko) 고주파 모듈 장치의 제조 방법
JP2019080030A (ja) ファン−アウト半導体パッケージ
JP4899603B2 (ja) 三次元半導体パッケージ製造方法
KR20070040305A (ko) 하이브리드 모듈 및 그 제조 방법
WO2003047325A1 (fr) Bloc-circuit haute frequence, procede permettant de le produire, dispositif modulaire haute frequence et procede permettant de le produire
CN115132593B (zh) 一种三维封装结构及其制备方法
JP2000003980A (ja) 半導体搭載用回路基板及びその製造方法
US20040124516A1 (en) Circuit device, circuit module, and method for manufacturing circuit device
JP2001144245A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
JP2004079736A (ja) チップ内蔵基板装置及びその製造方法
CN117043932A (zh) 具有嵌入式蚀刻停止件以控制其中的玻璃层中的腔深度的电子基板
KR20240065894A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2005310841A (ja) 回路モジュール体及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060508

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060814

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060918

R151 Written notification of patent or utility model registration

Ref document number: 3861669

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091006

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101006

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111006

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121006

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131006

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees