CN1989608A - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

本发明的半导体装置，具备不经由通孔层而连续层叠了的三层以上的多个配线层。在所述多个配线层的至少一个配线层，配置了配线、和连接位于上下层的配线间的所述通孔这双方。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法，尤其涉及使用了Cu(铜)配线的半导体装置及其制造方法。
背景技术
近年，随着半导体集成电路(LSI)的高集成化以及高性能化，开发出一种新的微细加工技术。CMP(chemical mechanical polishing)法也是其中一种，是在LSI制造工序、尤其在多层配线形成工序中的层间绝缘膜的平坦化、金属插头形成、或者埋入工序中频繁利用的技术(例如，参考下述专利文献1)。
尤其，最近为了达成LSI的高速性能化，存在一种将配线技术从现有的Al(铝)合金代替为低电阻的Cu或Cu合金(以下总称为Cu)的动向。Cu的电阻率为1.8μΩcm，低于一直以来使用的Al系合金的材料。另外，相对于Al系合金的熔点为600℃的情况，Cu的熔点为1080℃。电迁移(electro-migration)耐性和应力迁移(stress-migration)耐性与材料的熔点相关，具有高熔点的Cu与Al系合金相比更适合作为高可靠性配线材料。实际上，使用Cu时的电迁移耐性与使用了铝系合金时的电迁移耐性相比高一个数量级左右。
Cu难以利用在Al合金配线的形成中频繁使用的干式蚀刻(dryetching)法来进行微细加工。因此，主要采用的方法是：通过在形成了槽的绝缘膜上堆积Cu膜，利用CMP法除去被埋入槽内的部分以外的Cu膜，从而形成埋入配线的、所谓波形花纹镶嵌(damascene)法(例如，参考由日本国专利局发行的下述专利文献2)。
Cu膜一般是在通过溅射法等形成了薄的种子层(seed layer)之后，通过电解镀法层叠数百nm左右的厚度的层叠膜而形成的。此时，通常为了抑制Cu向绝缘膜中的扩散，在绝缘膜上形成了槽以及孔之后，形成由高熔点金属或高熔点金属的化合物构成的薄的衬底膜，之后进行Cu埋入配线的形成(Cu的埋入)。因此，在形成了Cu埋入配线之后，槽和孔的底面以及侧面被薄膜(所述衬底膜)覆盖，该薄膜由被称为壁垒金属(barriermetal)的高熔点金属或高熔点金属的化合物构成。而且Cu的侧面以及底面与壁垒金属相接。
进而，最近，作为层间绝缘膜正在讨论使用比介电常数低的low-k膜。即，尝试通过取代比介电常数k约为4.2的硅氧化膜(SiO2膜)，而使用比介电常数k例如是3.5以下的low-k膜，从而降低配线间的寄生电容。另外，比介电常数k在2.5以下的low-k膜材料的开发也正在进行，这些大多是在材料中混入有空孔的多孔材料(porous materials)。具有组合了这样的low-k膜(或者多孔low-k膜)和Cu配线的多层配线构造的半导体装置的制造方法如下所述。
图10是表示现有的具有组合了low-k膜和Cu配线的多层配线构造的半导体装置的制造方法的工序剖面图。此外，在图10中，设备部分等的形成方法省略。
在图10(a)中，在硅基板的基体200上，通过CVD(化学气层成长)法等成膜第一绝缘膜221。
在图10(b)中，通过光刻工序以及蚀刻工序，在第一绝缘膜221形成用于形成Cu金属配线或Cu接触插头(contact plug)的槽结构(开口部H)。
在图10(c)中，在第一绝缘膜221上，顺次形成壁垒金属膜240、Cu种子膜、以及Cu膜260，在从150℃到400℃的温度下进行大约30分钟的退火处理。
在图10(d)中，通过利用CMP法除去开口部H外的Cu膜260以及壁垒金属膜240，在作为槽的开口部H形成Cu配线。
在图10(e)中，在Cu膜260的表面形成氮化硅膜来作为扩散防止膜，在形成多层Cu配线的情况下，进一步成膜第二绝缘膜281。
图11是表示多层配线化了的半导体装置的剖面的图。
如图11所示，在形成多层配线的情况下，在第一配线层和第二配线层之间独立地形成有第一通孔层(via layer)，该第一通孔层形成了用于连接第一配线层的配线91和第二配线层的配线92这两个配线的通孔(via)93。进而，在多层化的情况下，配线层和通孔层交替地形成。
此外，在由日本国专利局出版的下述专利文献2中，公开有如下技术，在通孔层上配置连接形成于上层的配线彼此的保险丝。这样的保险丝使用的材料是钨(W)或钽(Ta)等高熔点金属或高熔点金属的硅化物。
随着半导体装置的高集成化·高速化，配线构造从单层构造进入到多层化，还开发生产出具有五层以上的金属配线构造的半导体装置。但是，随着进入到高集成化，产生了因所谓的配线间寄生电容和配线电阻而引起的信号传递延迟的问题。近年来，随着多层化，因配线构造引起的信号传递延迟对半导体装置的高速化带来的影响正在增大，作为其对策采取了各种方法。
一般地说，信号传递延迟可以由配线间寄生电容和配线电阻的乘积来表示。为了降低配线电阻，正在从现有的Al配线转变成电阻低的Cu配线，但不管是Al配线还是Cu配线，在各配线层中，在相邻的配线之间需要设置规定的距离。如图11所示，以最小配线间距A形成配线91，需要在配线91之间设置配线间距离B的间隔。因此，在现有这样的配线构造中，即使使用低电阻材料，也必须确保与该材料对应的规定的距离。另外，为了多层化，必须交互形成配线层和通孔层，为了形成一层的配线层，就要形成一层的通孔层。因此，导致形成了配线层的数量的两倍的层，难以提高集成度。
专利文献1：美国专利第4944836号公报
专利文献2：日本专利特开平9-45782号公报
发明内容
因此，本发明的目的在于，提高多层配线构造的半导体装置的配线的集成度。
本发明的半导体装置的特征在于，具备不经由通孔层而连续层叠了的三层以上的多个配线层，在所述三层以上的配线层中的至少一个配线层，配置了配线、和连接位于上下层的配线间的通孔这双方。
通过利用不经由通孔层而配置了配线和通孔这双方的配线层实现多层化，能够提高配线形成的自由度。即，可以消除配线层和通孔层的区别，能够提高配线形成的自由度。由于能够提高配线形成的自由度，所以能够提高配线的集成度。进而，可以不需要所谓的通孔层的配线层间的单独层。
优选所述配线的厚度与配置了该配线的配线层的厚度相同。通过使配线的厚度和配线层的厚度相同，能够连接在上下层配置的通孔或配线。进而，在制造工序中，在形成配线时，没有必要在中途使蚀刻停止，能够提高蚀刻工序的控制性。
另外，优选在所述至少一个配线层中，在该配线层配置的所述配线和所述通孔，以只排列配线时的配线间距进行配置。通过在一个配线层中，所述配线和所述通孔以只排列配线时的配线间距进行配置，能够缩小在所述通孔的上层或下层连接的配线、和被配置在与所述通孔同一层的配线之间的配线间间距。由于能够缩小配线间间距，所以能够提高配线的集成度。例如，相对于在所述通孔的上层或下层连接的配线的宽度方向的边缘，在通孔的边缘位于该配线内侧时，所述通孔可以以小于所述配线宽度的宽度形成，也可以形成得粗。
或者，优选所述三层以上的配线层之中，在邻接的至少两个配线层中，这些配线层的配线，以在配线层只排列配线时的配线间距进行配置。
通过在邻接的至少两个配线层中，这些配线层的配线彼此，以在各配线层只排列配线时的配线间距进行配置，能够增大邻接的配线层的配线彼此的配线间距离。由于能够增大配线间距离，所以能够使配线间的寄生电容降低。
本发明的半导体装置的制造方法的特征在于，具备：在基体上形成绝缘膜的绝缘膜形成工序；在所述绝缘膜对贯通所述绝缘膜的配线用开口部、和贯通所述绝缘膜的通孔用开口部进行开口的开口部形成工序；使导电性材料堆积于所述配线用开口部和通孔用开口部的堆积工序。
通过在所述绝缘膜对贯通所述绝缘膜的配线用开口部、和贯通所述绝缘膜的通孔用开口部进行开口，并使导电性材料堆积于这些开口部，能够使配线和通孔共存。由于能够使配线和通孔共存，所以能够提高配线形成的自由度。
作为随着高集成化而采用的绝缘材料，在所述绝缘膜形成工序中，若形成比介电常数在3.5以下的低介电常数材料膜，则尤其有效。
同样地，作为随着高集成化而采用的配线材料，在所述堆积工序中，若使用铜(Cu)作为导电性材料，则尤其有效。
本发明的上述的、或其他的目的、特征以及效果、通过参考附图和对如下所述的实施方式的说明可以更加明了。
附图说明
图1是本发明的第一实施方式的半导体装置的剖面图；
图2是按工序顺序表示图1的半导体装置的制造方法的主要部分的流程图；
图3(a)～3(d)是用于说明从图2所示的SiO2膜形成工序到第一配线层形成工序中的SiO2膜形成工序的各工序的剖面图；
图4(a)～4(d)是用于说明从图2所示的第一配线层形成工序中的开口部形成工序到镀工序的各工序的剖面图；
图5(a)～5(d)是用于说明从图2所示的第一配线层形成工序中的平坦化工序到第二配线层形成工序中的SiO2膜形成工序的各工序的剖面图；
图6(a)～6(c)是用于说明从图2所示的第二配线层形成工序中的开口部形成工序到种子膜形成工序的各工序的剖面图；
图7(a)～7(c)是用于说明从图2所示的第二配线层形成工序中的镀工序到形成第三配线层的low-k膜的工序的各工序的剖面图；
图8(a)以及8(b)是以最小配线间距配置了配线和通孔的半导体装置的剖面图；
图9(a)以及9(b)是在上下相邻的配线间以最小配线间距配置的半导体装置的剖面图；
图10(a)～10(e)是按工序顺序表示具有组合了现有的low-k膜和Cu配线的多层配线构造的半导体装置的制造方法的剖面图；
图11是表示多层配线化了的半导体装置的剖面的图。
具体实施方式
图1是本发明的第一实施方式的半导体装置的剖面图。
如图1所示，在基体200上配置了SiO2膜210，其上顺次配置第一配线层、第二配线层、第三配线层、第四配线层以及第五配线层。在该实施方式中，虽然具备第一～第五配线层，但也可以通过进一步具有更多的配线层来实现多层化。
第一配线层作为第一绝缘膜，由成为衬底膜的SiC膜212、其上的low-k膜220、和成为保护(cap)膜的SiO2膜222构成。在该第一配线层上配置有作为配线101的Cu膜260。另外，壁垒金属膜240被设置成与成为Cu配线的Cu膜260的侧面和底面相接。在该第一配线层虽然没有配置通孔，但并不限于此。
第二配线层作为第二绝缘膜，由成为衬底膜的SiC膜275、其上的low-k膜280、和成为保护膜的SiO2膜282构成。在该第二配线层上共存配置有由Cu膜262构成的配线102和通孔103。另外，壁垒金属膜242被设置成与Cu膜262的侧面和底面相接。配线102与第一配线层的配线101和第三配线层的通孔104连接。另外，通孔103与第一配线层的配线101和第三配线层的配线105连接。
第三配线层作为第三绝缘膜，由成为衬底膜的SiC膜284、其上的low-k膜285、和成为保护膜的SiO2膜290构成。在该第三配线层上共存配置有由Cu膜264构成的配线105和通孔104。另外，壁垒金属膜244被设置成与Cu膜264的侧面和底面相接。配线105与第二配线层的通孔103和第四配线层的通孔106连接。另外，通孔104与第二配线层的配线102和第四配线层的配线107连接。
第四配线层作为第四绝缘膜，由成为衬底膜的SiC膜292、其上的low-k膜295、和成为保护膜的SiO2膜297构成。在该第四配线层上共存配置有由Cu膜266构成的配线107和通孔106。另外，壁垒金属膜246被设置成与Cu配线以及成为Cu通孔的Cu膜266的侧面和底面相接。配线107与第三配线层的通孔104和第五配线层的配线108连接。另外，通孔106与第三配线层的配线105和第五配线层的配线108连接。
第五配线层作为第五绝缘膜，由成为衬底膜的SiC膜312、其上的low-k膜314、和成为保护膜的SiO2膜316构成。在该第五配线层上配置有由Cu膜268构成的配线108。另外，壁垒金属膜248被设置成与成为Cu配线的Cu膜268的侧面和底面相接。
在第五配线层上还层叠有作为第六绝缘膜的、成为衬底膜的SiC膜322和其上的low-k膜324。
如上所述，通过不经由通孔层，上下层叠配置了配线和通孔这两方的配线层而实现多层化，能够提高配线形成的自由度。进而，可以不需要所谓通孔层的配线层间的单独层。尤其，在具有三层以上的配线层的多层化配线中，在配线和通孔共存的情况下是有效的。另外，配线和通孔共存了的配线层中的配线，不是现有技术那样的保险丝，在完成了的芯片中，也不是照射激光而熔断的配线。因此，在从上方观察芯片的情况下，配线和通孔共存了的配线层中的配线，即使被上层配线层中的配线或通孔遮盖也没有关系。换言之，配线和通孔共存了的配线层中的配线，并不依存于配线长度和与上层或下层的连接等。能够适用于希望的配线。
在此，本发明的半导体装置，并不限于如图1所示那样的布局(layout)，也可以是如下结构：不经由没有配线的只是单独通孔的通孔层，通过配置了配线和通孔这两方的配线层而实现多层化。通过不经由通孔层、利用配置了配线和通孔这两方的配线层而实现多层化，能够提高配线形成的自由度。进而，可以不需要所谓通孔层的配线层间的单独层。
进而，所述配线的厚度形成得和配置了该配线的配线层的厚度相同。通过使配线的厚度和配线层的厚度相同，能够连接该层的配线和上下层配置的通孔或配线。进而，在制造工序中，在形成配线时，没有必要在途中使蚀刻停止，能够提高蚀刻工序的控制性。因此，能够提高蚀刻精度。
以下，利用附图说明第一配线层以及第二配线层的制造方法的主要部分。
图2是按工序顺序表示图1所示的半导体装置的制造方法的主要部分的流程图。
为了形成第一配线层以及第二配线层，实施了由以下工序构成的一系列的工序，这些工序是：形成SiO2膜210的SiO2膜形成工序(S102)；第一配线层的绝缘膜形成工序；形成开口部的开口部形成工序(S112)；堆积导电性材料的导电性材料堆积工序(第一配线形成工序)；平坦化工序(S120)；第二配线层的绝缘膜形成工序；形成开口部的开口部形成工序(S130)；堆积导电性材料的导电性材料堆积工序(通孔、第二配线形成工序)；和平坦化工序(S138)。
在第一配线层的绝缘膜形成工序中，进行：形成SiC膜212的SiC膜形成工序(S104)；形成使用了多孔质的绝缘性材料的low-k膜220的low-k膜形成工序(S106)；对low-k膜表面进行等离子体处理的氦(He)等离子体处理工序(S108)以及形成SiO2膜222的SiO2膜形成工序(S110)。
在第一配线层形成工序中的导电性材料堆积工序中，进行壁垒金属膜形成工序(S114)、种子膜形成工序(S116)以及镀工序(S118)。
在第二配线层的绝缘膜形成工序中，进行：形成SiC膜275的SiC膜形成工序(S122)；形成使用了多孔质的绝缘性材料的low-k膜280的low-k膜形成工序(S124)；对low-k膜表面进行等离子体处理的氦(He)等离子体处理工序(S126)以及形成SiO2膜282的SiO2膜形成工序(S128)。
在第二配线层形成工序中的导电性材料堆积工序中，进行壁垒金属膜形成工序(S132)、种子膜形成工序(S134)以及镀工序(S136)。
图3是用于说明从SiO2膜形成工序(S102)到在low-k膜上形成SiO2膜的SiO2膜形成工序(S110)的各工序的剖面图。
如图3(a)所示，在SiO2膜形成工序(S102)中，在基体200上通过CVD法例如形成膜厚200nm的SiO2膜210。在此，虽然通过CVD法成膜，但也可以利用其他的方法。作为基体200，例如，使用直径为300毫米的硅晶片等的基板。在图3中，省略设备部分的形成。也可以形成具有连接器插头等设备部分的层，来代替SiO2膜210。或者，也可以形成其他种类的层。另外，也可以在基体200上形成具有连接器插头等设备部分的层。或者，也可以形成其他种类的层。
如图3(b)所示，在SiC膜形成工序(S104)中，在SiO2膜210上通过CVD法例如形成膜厚30nm的SiC膜212。在此，虽然通过CVD法成膜，但也可以利用其他的方法。SiC膜212还具有作为蚀刻停止部(etchingstopper)的功能。由于难以生成SiC膜，所以还可以使用SiOC膜来代替SiC膜。或者，可以使用SiCN膜、SiN膜。
如图3(c)所示，在iow-k膜形成工序(S106)中，在SiC膜212上例如以200nm的厚度形成使用了多孔质的绝缘性材料的low-k膜220。通过形成low-k膜220，能够得到比介电常数k低于3.5的层间绝缘膜。作为low-k膜220的材料，例如，可以使用多孔质的MSQ(methylsilsequioxane)。另外作为其形成方法，例如，可以使用在对溶液进行了旋转涂胶之后，实施热处理，从而形成薄膜的SOD(spin on dielectic coating)法。在该实施方式中，例如，涂胶机(spinner)的转速是900min-1(900rpm)。将晶片载置在加热板(hot plate)上，在氮气气体氛围中以250℃的温度进行烘焙(bake)，最终在氮气气体氛围中以450℃的温度进行十分钟的处理(cure)。通过适当调节MSQ的材料和形成条件等，可得到具有规定的物性值的多孔质的绝缘膜。例如，low-k膜220的密度为0.7g/cm3，比介电常数k为1.8。另外，low-k膜220的Si和O和C的组成比是，Si在25-35％的范围，O在45-57％的范围，C在13-24％的范围。
在He等离子体处理工序(S108)中，在CVD装置内，通过氦(He)等离子体照射对low-k膜220的表面进行改质。通过由He等离子体照射改质了表面，可以改善low-k膜220和在low-k膜220上形成的作为保护膜的CVD-SiO2膜222的粘结性。例如，气体流量为1.7Pa·m3/s(1000sccm)，气体压力为1000Pa、高频功率500W，低频功率400W、温度为400℃。在将保护膜(CVD-SiO2膜222)成膜在low-k膜220上时，对low-k膜220的表面实施等离子体处理在改善和保护膜的粘结性方面是有效的。作为等离子体气体的种类，有氨气(NH3)、一氧化二氮(N2O)、氢气(H2)、He、氧气(O2)、硅烷(SiH4)、氩气(Ar)、氮气(N2)等，其中，He等离子体由于对low-k膜的损害少，所以尤其有效。另外，等离子体气体可以是混合了这些气体的气体。例如，He气体若与其他气体混合使用则更有效。
如图3(d)所示，在SiO2膜形成工序(S110)中，在He等离子体处理之后，通过利用CVD法在low-k膜220上堆积例如50nm的膜厚的SiO2，形成作为保护膜的SiO2膜222。通过形成SiO2膜222，保护了无法利用平版印刷(lithography)法直接图案化(patterning)的low-k膜220，在low-k膜220上可以形成图案。作为保护膜，有SiO2膜、SiC膜、SiOC膜、SiCN膜等，但从降低损害的观点出发优选SiO2膜，从低介电常数化的观点出发优选SiOC膜，从提高耐压的观点出发优选SiC膜或SiCN膜。进而，可以使用SiO2膜和SiC膜的层叠膜、或者SiO2膜和SiOC膜的层叠膜、或者SiO2膜和SiCN膜的层叠膜。进而，可以在后述的平坦化工序中，通过CMP除去保护膜的一部分或全部。通过除去保护膜，可进一步降低介电常数。作为保护膜的厚度，可以是从10nm到150nm，若是从10nm到50nm，则在降低实效的比介电常数的方面是有效果的。
在以上的说明中，下层配线中的层间绝缘膜也可以不是比介电常数在3.5以下的low-k膜，但在含有low-k膜的情况下尤其有效。通过含有low-k膜，能够进一步降低配线间的寄生电容，可以实现高集成化。
图4是用于说明从开口部形成工序(S112)到镀工序(S118)的各工序的剖面图。
如图4(a)所示，在开口部形成工序(S112)中，通过平版印刷工序以及干式蚀刻工序，在SiO2膜222和low-k膜220和SiC膜212内，形成用于制作波形花纹镶嵌配线的配线槽构造即开口部150。具体地说，可以经过包括抗蚀剂涂敷工序以及曝光工序等的平版印刷工序，在SiO2膜222上面形成抗蚀剂膜，将SiC膜212作为蚀刻停止部，通过各向异性蚀刻法除去从该抗蚀剂膜露出的SiO2膜222和位于其下层的low-k膜220，之后，对SiC膜212进行蚀刻，形成开口部150。通过利用各向异性蚀刻法，能够相对于基体200的表面大致垂直地形成开口部150。例如，作为一个例子，可以通过反应性离子蚀刻法，形成开口部150。
如图4(b)所示，在壁垒金属膜形成工序(S114)中，在通过开口部形成工序(S112)形成的开口部150以及SiO2膜222表面，形成使用了壁垒金属材料的壁垒金属膜240。例如，在使用PVD(physical vapordeposition)法的一种即溅射法的溅射装置内，通过将氮化钽(TaN)膜和钽(Ta)膜的层叠膜堆积成13nm的膜厚，形成壁垒金属膜240、通过层叠TaN膜和Ta膜，能够利用TaN膜实现防止Cu向low-k膜220的扩散，利用Ta膜实现Cu的密接性的提高。作为壁垒金属材料的堆积方法，除了PVD法以外，例如，可以使用原子层气相成长(atomic layer deposition：ALD法、或者、atomic layer chemical vapor deposition：ALCVD法)或CVD法等。在使用了这些方法时，与使用PVD法的情况相比，能够改善被覆率。
如图4(c)所示，在种子膜形成工序(S116)中，通过溅射等物理气相成长(PVD)法，使在下一个工序即电解镀工序(S118)中成为阴极的Cu薄膜，作为种子膜250堆积(形成)于形成了壁垒金属膜240的开口部150的内壁以及基体200的表面。在此，例如，堆积膜厚75nm的种子膜250。
如图4(d)所示，作为镀工序(S118)，将种子膜250作为阴极，利用电解镀等电化学成长法，使Cu膜260堆积于开口部150的内壁以及基体200的表面。在此，例如，堆积膜厚300nm的Cu膜260，之后，实施退火工序，在250℃的温度下进行30分钟的退火处理。
图5是表示从平坦化工序(S120)到第二配线层形成工序中的SiO2膜形成工序(S128)的工序剖面图；
如图5(a)所示，在平坦化工序(S120)中，通过将利用CMP法在SiO2膜222的表面堆积的Cu膜260、种子膜250以及壁垒金属膜240研磨除去，形成埋入构造。在该实施方式中，例如使用轨道(orbital)方式的装置作为CMP装置。作为该轨道方式的CMP装置，例如，可以使用ノベラスシステムズ公司的Momentum300。另外，例如CMP负载为1.03×104pa(1.5psi)、轨道转速为600min-1(600rpm)、头转速为24min-1(24rpm)、料浆供给速度为0.3L/min(300cc/分)、研磨垫为发泡聚氨酯制的单层垫(口デ一ル公司的IC1000)。进而，作为CMP料浆，Cu用的料浆使用无磨粒料浆(日立化成工业公司制的HS-C430-Tu)，壁垒金属用的料浆使用胶态氧化硅磨粒料浆(日立化成工业公司制的HS-T605-8)。在这样的条件下进行CMP，除去槽外部的Cu膜和壁垒金属膜，从而形成波形花纹镶嵌Cu配线。
接着，形成成为下一层的第二配线层。
如图5(b)所示，作为SiC膜形成工序(S122)，和参考图3(b)进行说明的内容相同，在第一配线层上，通过CVD法形成例如30nm膜厚的SiC膜275。在此，虽然通过CVD法来成膜，但也可以利用其他的方法。SiC膜275作为Cu的扩散防止膜来发挥作用。另外，还具有作为蚀刻停止部的功能。由于难以生成SiC膜，所以也可以使用SiOC膜来代替SiC膜。或者，也可以使用SiCN膜、SiN膜。
如图5(c)所示，作为low-k膜形成工序(S124)，在SiC膜275上形成例如200nm厚度的使用了多孔质的绝缘性材料的low-k膜280。此外，该工序由于可以是和参考图3(c)来说明的内容相同的内容，所以省略其具体说明。
在He等离子体处理工序(S126)中，在CVD装置内，通过氦(He)等离子体照射来对low-k膜280的表面进行改质。此外，该工序由于可以是和参考图3(c)来说明的内容相同的内容，所以省略其具体说明。
如图5(d)所示，在SiO2膜形成工序(S128)中，在He等离子体处理(S126)之后，通过利用CVD法在low-k膜280上堆积例如50nm膜厚的SiO2，形成作为保护膜的SiO2膜282。该工序由于可以是和参考图3(d)来说明的内容相同的内容，所以省略其具体说明。
图6是表示从第二配线层形成工序中的开口部形成工序(S130)到种子膜形成工序(S134)的工序剖面图。
如图6(a)所示，在开口部形成工序(S130)中，通过平版印刷工序以及干式蚀刻工序，在SiO2膜282、low-k膜280以及SiC膜275内，形成用于制作波形花纹镶嵌配线的配线槽构造即开口部154和作为通孔构造的开口部152。通过使开口部154以及开口部152贯通形成于SiO2膜282、low-k膜280以及SiC膜275，形成和SiO2膜282、low-k膜280以及SiC膜275的合计膜厚相同的膜厚，从而能够通过成为蚀刻停止部的SiC膜275来调整蚀刻深度，即使是宽度等尺寸不同的配线槽和通孔，也可以容易地形成开口。此外，该工序由于可以是和参考图4(a)来说明的内容相同的内容，所以省略其具体说明。
如图6(b)所示，在壁垒金属膜形成工序(S132)中，在开口部152、开口部154以及SiO2膜282的表面，形成使用了壁垒金属材料的壁垒金属膜242。此外，该工序由于可以是和参考图4(b)来说明的内容相同的内容，所以省略其具体说明。
如图6(c)所示，在种子膜形成工序(S134)中，通过溅射等物理气相成长(PVD)法，使在下一个工序即电解镀工序中成为阴极的Cu薄膜，作为种子膜250堆积(形成)于形成了壁垒金属膜242的开口部152以及开口部154的各内壁、各底面以及基体200的表面。此外，该工序由于可以是和参考图4(c)来说明的内容相同的内容，所以省略其具体说明。
图7是表示从第二配线层形成工序中的镀工序(S136)到形成第三配线层的low-k膜的工序的工序剖面图。
如图7(a)所示，在镀工序(S136)中，将种子膜252作为阴极，通过电解镀等电化学成长法使Cu膜262堆积于开口部152、开口部154以及基体200的表面。此外，该工序由于可以是和参考图4(d)来说明的内容相同的内容，所以省略其具体说明。在此，同时埋入直径小的通孔和具有大的宽度及长度的配线槽。首先，在通孔没有形成空隙(void)的条件下进行镀处理，在埋入了通孔之后，通过使镀电流上升，可以高效地同时埋入直径小的通孔和具有大的宽度及长度的配线槽。
如图7(b)所示，在平坦化工序(S138)中，通过将利用CMP法在SiO2膜282的表面堆积的Cu膜262、种子膜252以及壁垒金属膜242研磨除去，形成埋入构造。此外，该工序由于可以是和参考图5(a)来说明的内容相同的内容，所以省略其具体说明。
接着，形成成为下一层的第三配线层。
如图7(c)所示，和参考图3(b)进行说明的内容相同，在第二配线层上，通过CVD法形成例如30nm膜厚的SiC膜284。然后，可以在SiC膜284上，形成使用了多孔质的绝缘性材料的low-k膜285，顺次地反复进行与上述各工序同样内容的工序，从而使配线层多层化即可。在形成各配线层的情况下，可根据需要对通孔和配线进行布局。
图8是以最小配线间距配置了配线和通孔的半导体装置的剖面图。
对如下两种结构进行比较，它们是：如图8(a)所示，配线层和通孔层完全分开的现有的结构；和如图8(b)所示，在至少一个配线层(例如第三配线层)中，在该配线层配置的配线105和通孔104是以在配线层只排列配线时的最小配线间距A进行配置的结构。此时，即使配线105和通孔104以最小配线间距A配置，在通孔104的上层或下层连接的配线(例如，配线107)、和被配置在与该通孔104相同的配线层的配线105之间，可以使这些配线间的间距A′小于最小配线间距A。由于能够减小配线间间距，所以能够提高配线密度。其结果是能够提高配线的集成度。由于能够减小配线间间距，所以能够提高配线的集成度。在图8(b)中，通过在各层配置相邻的配线，使得各相差一级地错开，能够在上下相邻的配线间使配线间间距A′小于最小配线间距A。
图9是在上下相邻的配线间以最小配线间距配置的半导体装置的剖面图。
如图9(a)所示，与配线层和通孔层完全分开的现有结构相比，如图9(b)所示，在上下邻接的至少两个配线层中，相邻的配线层的配线彼此(例如，配线105和配线107)是以在相同配线层只排列配线时的最小配线间距A进行配置，在这样的结构中，能够使配线105和配线107的最小配己线间距离X′大于现有的最小配线间距离X。由于还能够使最小配线间距离X′大于现有的最小配线间距离X′，所以能够降低在配线间的面彼此需要考虑的配线间的寄生电容C。在图9(b)中，通过在各层配置相邻的配线，使得各相差一级地错开，能够使上下相邻的配线层中的最小配线间距离X′大于现有的最小配线间距离X。
在上述各实施方式中，在比介电常数为2.6以下的情况下，优选low-k膜的侧壁被20nm以下的膜厚的CVD膜被覆。其理由是，比介电常数在2.6以下时，很多是多孔膜，需要在Cu配线的侧壁进行孔密封。在通过所述ALD法或CVD法来成膜壁垒金属膜的情况下是尤其有效的。作为孔密封用的CVD膜的种类，优选SiC膜、SiCN膜、SiCO膜、SiN膜。尤其从低介电常数的观点出发SiC膜是最合适的。
另外，由于配线间距越小，就越难以进一步地高集成化，所以所述实施方式在配线间距越小时越有效。
另外，作为壁垒金属，并不限于Ta、TaN，也可以是TaCN(碳氮化钽)、WN(氮化钨)、WCN(碳氮化钨)、TiN(氮化钛)等高融点金属的氮化物。或者可以是Ti、WSiN等。
另外，作为上述各实施方式中的配线层的材料，除了Cu以外，即使使用Cu-Sn合金、Cu-Ti合金、Cu-Al合金等、在半导体工业使用的以Cu为主成分的材料，也能够得到同样的效果。
另外，作为多孔质绝缘膜的材料，并不限于作为多孔质电介质薄膜材料的MSQ，即使使用其他的多孔质无机绝缘体膜材料、多孔质有机绝缘体膜材料，也能够得到同样的效果。
尤其，在多孔质的低介电常数材料适用上述各实施方式的情况下，可得到如上所述的显著的效果。在上述各实施方式中，可以作为多孔质绝缘膜的材料使用的物质，例如可以举出以各种倍半矽氧烷(silsesquioxane)化合物、聚酰亚胺、碳化氟(fluorocarbon)、聚对亚苯基二甲基(parylene)、苯并环丁烯为首的各种绝缘性材料。
进而，对于层间绝缘膜的膜厚、开口部的尺寸、形状、数目等，也可以在半导体集成电路或各种半导体元件中根据需要适当选择使用。
此外，具备本发明的要素、本领域技术人员可进行适当设计上变更的全部的半导体装置的制造方法都被包含在本发明的范围内。
另外，为了简化说明，省略了在半导体工业中通常使用的手法、例如光刻工序、处理前的清洗等，不言而喻，也包括这些手法在内。
以上，对于本发明的实施方式进行了详细说明，但这些只不过是为了使本发明的技术内容明确而使用的具体例子，并不应解释为本发明限定于这些具体例子，本发明的精神以及范围由附加的权利要求书来限定。
本申请对应于在2004年10月26日向日本国专利局提出的特愿2004-310735号，本申请的全部内容通过引用而在此公开。

Claims (5)

1、一种半导体装置，其特征在于，
具备不经由通孔层而连续层叠了的三层以上的配线层，
在所述三层以上的配线层中的至少一个配线层，配置了配线、和连接位于上下层的配线间的所述通孔这双方。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述至少一个配线层中，在该配线层配置的所述配线和所述通孔，以只排列配线时的配线间距进行配置。
3.根据权利要求1所述的半导体装置，其特征在于，
在所述三层以上的配线层之中的、邻接的至少两个配线层中，这些配线层的配线彼此，以在各配线层只排列配线时的配线间距进行配置。
4.一种半导体装置的制造方法，其特征在于，
具备：
在基体上形成绝缘膜的绝缘膜形成工序；
在所述绝缘膜对贯通所述绝缘膜的配线用开口部、和贯通所述绝缘膜的通孔用开口部进行开口的开口部形成工序；和
使导电性材料堆积于所述配线用开口部和通孔用开口部的堆积工序。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，
在所述绝缘膜形成工序中，形成比介电常数在3.5以下的低介电常数材料膜。
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