TWI376015B - Semiconductor device and semiconductor device production method - Google Patents

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TWI376015B TW094137528A TW94137528A TWI376015B TW I376015 B TWI376015 B TW I376015B TW 094137528 A TW094137528 A TW 094137528A TW 94137528 A TW94137528 A TW 94137528A TW I376015 B TWI376015 B TW I376015B
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Description

九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及半導體裝置之製造方法，特 別係關於使用Cu(銅）配線之半導體裝置及半導體裝置之製 造方法。 【先前技術】 近年來’配合半導體積體電路（LSI)之高積體化及高性 能化’逐漸開發出新的微細加工技術。CMP(Chemical
Mechanical Polishing :化學機械研磨）法亦係其中之一， 屬於在LSI製程中’尤其是在多層配線形成步驟之層間絕 緣膜之平坦化、金屬插塞形成或埋入步驟被頻繁利用之技 術（例如’參照美國專利號碼4944836號公報）。 尤其’最近’為達成LSI之高速性能化，配線技術已有 逐漸由以往之A1(銘）合金前進到被低電阻之Cu或Cu合金 (以下，總稱Cu)取代之動向e Cu與以往使用之A1系合金相 比，比電阻低至1.8 μΩεηι。且，A1系合金之熔點為600。(：， Cu之熔點為i〇8〇°c，電遷移耐性及應力遷移耐性與材料之 熔點有相關，具有高熔點之〇11作為高可靠性配線材料更優 於A1系合金。實際上，使用Cu之情形之電遷移耐性比使用 銘系合金電遷移耐性高出一個位數。 配線之形成中頻繁被使用之乾式蝕 ’主要採用在形成溝之絕緣膜上沉 刻
Cu難以利用在A1合金 法達成微細化。因此 積C u膜，以c Μ P法除去拽入、，婆七 云埋入溝内之部分以外之Cu膜，藉 以形成埋入配線之所謂令屈拍士，」 月隹屬鑲嵌（damascene)法（例如，參 106019.doc 1376015 照日本國特許廳發行之特開平9-45782號公報)。
Cu膜一般係以賤射等形成薄的種晶層後，利用電解電鍍 法疊層數百nm程度之厚度之疊層膜而形成。此際，通常， 為抑制Cu向絕緣膜中擴散，在絕緣膜形成溝及孔後，形成 胃熔點金屬或高熔點金屬之化合物構成之薄的底層膜，其 後’施行Cu埋入配線之形成（Cu之埋入p因此，形成以埋 入配線後，溝及孔之底面及側面會被一種稱為阻擋層金屬 φ 之向炫點金屬或高炼點金屬之化合物構成之薄膜（前述底 層膜）覆蓋。而’ Cu之底面及側面則接觸於阻擋層金屬。 另外’最近’逐漸在檢討使用比介電常數低之]〇w_k臈 作為層間絕緣膜。即，使用比介電常數k例如35以下之 low-k膜取代比介電常數让約4 2之矽氧化膜（Si〇2膜），藉以 嘗試降低配線間之寄生電阻。且亦積極在進行比介電常數 k在2.5以下之l0w_k臈材料之開發，此等多半屬於材料中含 有空孔之多礼質材料。具有組合此種1〇w_k膜（或多孔質 φ 1〇%4膜）與以配線之多層配線構造之半導體裝置之製造方 法如下。 圖1 〇係表承具有組合以往之丨ow_k膜與Cu配線之多層配 線構造之半導體裝置之製造方法之步驟剖面圖。又，在圖 10中，省略元件部份等之形成方法。 在圖l〇(a)_，在矽基板構成之基體200上，利用CVD(化 學氣相生長）法等形成第1絕緣膜22 1。 在圖10(b)中，利用光微影照相步驟及飯刻步驟，在第1 絕緣膜221形成用於形成Cu金屬配線或Cu接觸插塞之溝構 I060l9.doc )〇15 造（開口部H)。 在圖10(c)中，在第1絕緣膜221依序形成阻擋金屬膜 24〇、種晶膜及Cu膜260，而以i5〇°C至400°C之溫度退火處 理約30分鐘。 在圖10(d)中，以CMP法除去開口部Η以外之Cu膜260及 阻擋金屬膜240，藉以在開口部Η形成Cu配線。 在圖10(e)中，在Cu膜260之表面形成氮化矽膜作為擴散 防止膜，形成多層Cu配線之情形，進一步形成第2絕緣膜 28卜 圖11係表示多層配線化之半導體裝置之剖面之圖。 如圖11所示’形成多層配線之情形，在第1配線層與第2
配線層之間獨真地形成用於形成連接第1配線層之配線9 J 與第2配線層之配線92之兩配線之管洞（VIA)93之第1管洞 層。更進一步多層化之情形，則交互地形成配線層與管洞 層。 此外，在曰本國特許廳發行之特開平9_45782號公報 中’曾揭示在管洞層配置連接形成於上層之彼此之配線之 熔絲之技術。在此種熔絲中，使用鎢（w)或鈕（Ta)等之高 溶點金屬或高炫點金屬之矽化物作為材料。 在半導體裝置之高積體化·高速化之同時，配線構造逐 漸由單層構造邁向多層化，且也已開發生產具有5層以上 之金屬配線構造之半導體裝置.但，隨著高積體化之進 打，所謂配線間寄生電容與配線電阻所引起之信號傳達延 遲逐漸成為問題。近年來，在多層化之同時，配線構造所 I06019.doc 1376015 引起之信號傳達延遲對半導體裝置之高速化造成之影響逐 漸增大’業者紛紛採取各種方法作為其迴避策略。 一般而言’信號傳達延遲可利用配線間寄生電容與配線 電阻之積加以表示。對於配線電阻之降低，雖進行由以往 之A1配線轉移至電阻較低iCu配線，但，不管是A】配線或
Cu配線，在配線層中，在相鄰之配線間，都有必要設置特
定之距離。如圖11所示，有必要以最小配線間距A形成配 線91，在配線91間設置配線間距離b之間隔。因此，在如 以彺之配線構造中，即使使用低電阻材料，.亦必須確保對 應於該材料之特定距離。且，為達成多層化’必須交互形 成配線層與管洞層。為形成1層配線層，需形成丨層管洞 層因此，需要形成配線層之數之2倍之層，以致於難以 提高積體度。 【發明内容】 匕本發明之目的 . ™ 1 1 X. 度‘ =明之半導體裝置之特徵在於包含不介著管洞層而 :·彳噠層之3層以上之多數配線層；在前述3層以上之 線層中之至少1層配線層，配置有配線與連接位於上下 之配線間之管洞之雙方者。 多Π著=層利用配置配線與管洞之雙方之配線層 管洞層之^線之自由度。即，可消除配線層 成配線之自由产可U形成配線之自由度。由於可提高: 又，故可提高配線之積體度。另外，不需 106019.doc 1376015 所明管洞層之配線層間之單獨層。 前述配線之厚度最好與配置該配線之配㈣之厚度相 同。由於使配線之厚度與配線層之厚度相同，故可與配置 於上下層之洞或配線相連接。另外，在製程中，形成配 線之際必要在途中停止_，可提高㈣】步驟之控制 性。 又，在前述至少丨層配線層中，最好以僅排列配線之情 形之配線間距配置著配置於該配線層之前述配線與前述管 洞。由於在1層配線層+，以僅排列配線之情形之配線間 距配置著前述配線與前述管洞，故可縮小連接在前述管洞 之上層或下層之配線、與配置於相同於前述管洞之層之配 線之配線間間距。由於可縮小配線間間距，故可提高配線 之積體度。例如對連接在前述管洞之上層或下層之配線之 寬度方向之端緣，管洞之端緣位於該配線之内側之情形， 前述管洞既可以小於前述配線寬或粗於前述配線寬形成。 或者’在前述3層以上之配線層中，最好於鄰接之至少2 層配線層’以在各配線層中僅排列配線之情形之配線間距 配置著該等配線層之配線。 於鄰接之至少2層配線層’由於以在各配線層中僅排列 配線之情形之配線間距配置著該等配線層之彼此之配線， 故可擴大鄰接之配線層之彼此之配線之配線間距離。由於 可擴大配線間距離，故可降低配線間之寄生電容。 本發明之半導體裝置之製造方法之特徵在於包含絕緣膜 形成步驟，其係在基體上形成絕緣臈者；開口部形成步 106019.doc ^76015 驟，其係在前述、絕，緣膜將貫通冑述絕緣膜之配線用開口部 與貫通前述絕緣膜之管洞用開口部開口者；及沉積步踢， 其係使導電性材料沉積於前述配線用開口部與管洞用開口 部者。 在前述絕緣膜將貫通前述絕緣膜之配線用開口部與貫通 前述絕緣膜之管洞用開口部開口’使導電性材料沉積於該 • 處時，可使配線與管洞同時存在。由於可使配線與管洞同 φ 時存在，故可提高形成配線之自由度。 作為在高積體化之$時所採用之絕緣材料，在前述絕緣 膜形成步驟中，形成比介電常數3.5以下之低介電常數材 料膜時，特別有效❶ 同樣地，作為在高積體化之同時所採用之配線材料，在 前述沉積步驟中，使用銅（Cu)作為導電性材料時，特別有 效。 本發明之上述或其他目的、特徵及效果可由以下參照附 # 圖所說明之實施型態之說明中獲得更明確之瞭解。 【實施方式】 圖1係本發明之第1實施型態之半導體裝置之剖面圖。 如圓1所示，在基體200上配置Si〇2膜21〇，在其上依序 配置第1配線層、第2配線層、第3配線層、第4配線層及第 5配線層。在本實施型態中，雖具有配置第丨〜第$配^層， 但亦可藉設置更多配線層而更多層化。 第1配線層係作為第丨絕緣膜，由成為底層膜之Sic膜 212、其上之1(^4膜22〇及成為蓋膜之Si〇2膜222所構成。' 106019.doc -10 - 1376015 在此第1配線層，配置Cu膜260作為配線101。又，阻擋金 屬膜240係被設成接觸於成為Cu配線之Cu膜260之側面與 底面。在此第1配線層，並未配置管洞，但不限制於此。
第2配線層係作為第2絕緣膜，由成為底層膜之§丨匚膜 275、其上之1(^-1^膜280及成為蓋膜之8丨〇2膜282所構成。 在此第2配線層，混合配置Cu膜262構成之配線1〇2與管洞 103 »又’阻擋金屬膜242係被設成接觸於Cu配線262之側 面與底面。配線102連接於第1配線層之配線ι〇1與第3配線 層之管洞104。又，管洞103連接於第1配線層之配線1〇1與 第3配線層之配線105。 第3配線層係作為第3絕緣膜，由成為底層膜之sic膜 2 84、其上之low-k膜285及成為蓋膜之Si02膜290所構成。 在此第3配線層’混合配置Cu膜264構成之配線1 〇5與管洞 104。又，阻擋金屬膜244係被設成接觸於Cu配線264之側 面與底面。配線105連接於第2配線層之管洞1 〇3與第4配線 層之管洞106。又’管洞1 〇4係連接於第2配線層之配線1 〇2 與第4配線層之配線107。 第4配線層係作為第4絕緣膜，由成為底層膜之SiC膜 292、其上之low-k膜295及成為蓋膜之Si02膜297所構成。 在此第4配線層，混合配置Cu膜266構成之配線107與管洞 106。又，阻擋金屬膜246係被設成接觸於Cu配線及作為 Cu管洞之Cu膜266之侧面與底面。配線1 〇7連接於第3配線 層之管洞104與第5配線層之配線1 〇8 »又，管洞1 〇6連接於 第3配線層之配線105與第5配線層之配線108。 106019.doc • 11 · 1376015 第5配線層係作為第5絕緣膜，由成為底層膜之sic膜 312、其上之l〇W-k膜314及成為蓋膜之8丨〇2膜316所構成。 在此第5配線層，混合配置Cum268構成之配線1〇卜又， 阻擋金屬膜248係被設成接觸於成為Cu配線之⑸膜268之 側面與底面。 在第5配線層.上，進一步作為第6絕緣膜，疊層成為底層 膜之SiC膜322與其上之丨〇你_]^膜324。 φ 如以上所述，不介著管洞層，利用上下疊層配置配線與 管洞之雙方之配線層而多層化，可提高形成配線之自由 度。另外，不需要所謂管洞層之配線層間之單獨層。尤 其，在具有3層以上之多層化配線中，在配線與管洞同時 存在之情形相當有效。且，配線與管洞同時存在之配線層 之配線並非如先前技術之熔絲’在完成之晶片中，不會被 照射雷射而熔斷。因此，由晶片上方看時，配線與管洞同 時存在之配線層之配線被上層配線層之配線與管洞所隱蔽 φ 也無妨。換言之，配線與管洞同時存在之配線層之配線並 不依存於配線長度及上層或下層之連接等，可適用於所希 望之配線。 在此，本發明之半導體裝置並不限定於如圖丨所示之設 計’不介著無配線之單獨之管洞層，只要屬於可利用配置 配線與管洞之雙方之配線層而多層化之構成即可。不介著 管洞層’利用配置配線與管洞之雙方之配線層而多層化， 可提高形成配線之自由度。另外’不需要所謂管洞層之配 線層間之單獨層。 106019.doc • 12- 1376015' 另外’别述配線之厚度係形成與配置該配線之配線層之 厚度相同。由於使配線之厚度與配線層之厚度相同，故可 連接該層之配線與配置於上下層之管洞或配線。另外，在 製程中’形成配線之際，無必要在途中停止蝕刻，可提高 餘刻步驟之控制性《故可提高蝕刻精度。 以下’利用圖式說明第1配線層及第2配線層之製造方法 之要部。
圖2係依據步驟順序所示之圖1之半導體裝置之製造方法 之要部之流程圖。為形成第1配線層及第2配線層，實施形 成Si〇2膜210之Si〇2膜形成步驟（S102)、第1配線層之絕緣 膜形成步驟、形成開口部之開口部形成步驟（S112)、沉積 導電性材料之導電性材料沉積步驟（第1配線層形成步驟）、 平坦化步驟（S 120)、第2配線層之絕緣膜形成步驟、形成 開口部之開口部形成步驟（S130)、沉積導電性材料之導電 性材料沉積步驟（管洞、第2配線層形成步驟）、平坦化步驟 (S138)所構成之一連串步驟。 在第1配線層之絕緣膜形成步驟中，執行形成SiC膜212 之SiC膜形成步驟（S104)、形成使用多孔質絕緣性材料之 l〇w-k膜220之low-k膜形成步驟（S106)、電漿處理l〇w-k膜 表面之氦（He)電漿處理步驟（S108)及形成Si02膜222之Si02 膜形成步驟（S110)。 在第1配線層形成步驟之導電性材料沉積步驟中，施行 阻擋金屬膜形成步驟（S114) '種晶形成步驟（S116)及電鍍 步驟（S118)。 106019.doc • 13 · 1376015 在第2配鎳層之絕緣膜形成步驟中，執行形成siC膜275 之SiC膜形成步踢（S122)、形成使用多孔質絕緣性材料之 low-k膜280之Iow-k膜形成步驟（S124)、電漿處理〗〇w_k膜 表面之氦（He)電漿處理步驟（S126)及形成Si〇2膜282之Si02 膜形成步驟（S128)。 在第2配線層形成步驟之導電性材料沉積步驟中，施行 阻擋金屬膜形成步驟（S 132)、種晶形成步驟（s 134)及電鍍 步驟（S136)。 圖3係說明由Si〇2膜形成步驟（S1〇2)至在1〇*吨膜上形成 Si〇2膜之Si〇2膜形成步驟（S110)之各步驟之剖面圖。 如圖3(a)所示，在Si〇2膜形成步驟（Sl〇2)，在基體2〇〇 上’利用CVD法，例如形成膜厚2〇〇 11111之31〇2膜21〇。在 此，雖利用CVD法形成，但使用其他方法也無妨。作為基 體200，例如，直徑300毫米之矽晶圓等之基板。在圖3 中，省略兀件部份之形成。形成具有接觸插塞等元件之 層，以取代Si〇2膜21〇亦無妨◊或形成其他種類之層亦無 妨。又，在基體200,形成具有接觸插塞等元件之層亦無 妨。或形成其他種類之層亦無妨。 如圖3(b)所示，在SiC膜形成步驟（S1〇4)，在8丨〇2膜21〇 上，利用CVD法，例如形成膜厚3〇 11111之以(：膜212。在 此，雖利用CVD法形成，但使用其他方法也無妨。膜 212也具有作為.蝕刻阻擋層之機能。由於產生sk：膜較為困 難，故使用si〇c膜取代sic膜也無妨。或也可使用sicN 膜、SiN臈。 106019.doc 14 1376015 如圖3(c)所示，在i〇w_k膜形成步驟（sl〇6)，在Sic膜212 上，例如以200 nm之厚度形成使用多孔質絕緣性材料之 l〇w-k膜220時，可獲得比介電常數低於35之層間絕緣膜。 作為l〇w-k膜220之材料，例如，可使用多孔質之 MSQ(methyl silsequioxane :曱基矽倍半喹噁烷）。又作 為其形成方法，例如，可使用自旋式塗敷溶液後，施以熱 處理而形成薄膜之S〇D(spin on dielectic coating:自旋式 φ 絕緣塗敷）法。在本實施型態中，例如，自旋器之轉數為 900 min (900 rpm)。將晶圓載置於加熱板上，在含氮環境 氣體中，以250°C之溫度施行焙烘，最後在含氮環境氣體 中，以450 °C之溫度施行1〇分鐘之熟化。藉適當地調整 MSQ之材料及形成條件等，可獲得具有特定物性質之多孔 質絕緣膜》例如，l〇w_k膜220之密度為〇·7 g/cm3，比介電 常數為1.8。又，在l〇w_k膜22〇之8丨與〇之組成比為：以為 25至35%之範圍，〇為45至57。/。之範圍，（：為13至24%之範 0 圍。 在He電漿處理步驟（S108)，在CVD裝置内，利用照射氦 (He)電漿而將low-k膜220之表面改性。利用照射氦（He)電 漿而將表面改性時，可改善1〇^!^膜22〇與形成於1〇w k膜 220上之作為蓋膜iCVD_Si〇2膜222之接著性。例如，氣 體流量為 1.7 Pa · m3/s(i〇〇〇 sccm)，氣體壓力為 1〇〇〇 pa， 咼頻功率為500 W ’低頻功率為4〇〇 W，溫度為4〇〇。(：。將 蓋膜（CVD-Si02膜222)形成於l〇w-k膜220上之際，在i〇w_k 膜220之表面上施行電漿處理，在改善與蓋膜之接著性上 106019.doc 1376015 相當有效。作為電漿氣體之種類，有氨（Nh3)、一氧化二 氮（N20) ' 氫（H2)、He、氧（02)、矽烷（SiH4)、氬（Ar)、氮 (NO等’此等之中，He電漿由於對1(^_让膜之損害較少， 故特別有效。又，電漿氣體也可混合使用此等氣體。例 如’ He氣與其他氣體混合使用時，相當有效。
如圖3(d)所示’在si〇2膜形成步驟（s 110)，He電漿處理 後’利用CVD法，在i〇w-k膜220上例如以膜厚50 nm沉積 Si〇2 ’以形成$丨02膜222。藉形成Si02膜222，以保護不能 利用微影照相法直接圖案化之l〇w_k膜220，可在low-k膜 220形成圖案。作為蓋膜，有Si〇2膜、ye膜、SiOC膜、 SiCN膜等’但從降低傷害之觀點而言，以si〇2膜較為優 異’從低介電常數化之觀點而言，以SiOC膜較為優異，從 提高耐壓之觀點而言，以SiC膜與SiCN膜較為優異。另 外’可使用Si〇2膜與SiC膜之疊層膜，或Si02膜與SiOC膜 之疊層膜’或Si02膜與SiCN膜之疊層膜。另外，蓋膜之一 部分或全部在後述之平坦化步驟中，也可利用CMP予以除 去。除去蓋膜時，可進一步降低介電常數。作為蓋膜之厚 度’以10 nm至150 nm為宜，10 nm至50 nm在降低實效的 介電常數上相當有效。 在以上之說明中，下層之層間絕緣膜非為比介電常數 3.5以下之l〇w-k膜也無妨’但含有l〇w-k膜之情形特別有 效。含有low-k膜時，可進一步降低配線間之寄生電容， 謀求向積體化。 圖4係說明由開口部形成步驟（S112)至電鍍步驟（s 118)之 106019.doc • 16· 1376015 各步驟之剖面圖。
如圖4(a)所示，在開口部形成步驟（S112)，利用微影照 相步驟及乾式蝕刻步驟，在Si〇2膜222、l〇w-k膜220、與 SiC膜212内’形成用來製造金屬鎮嵌配線用之配線溝構造 之開口部150。具體上，係經由含光阻塗敷步驟及曝光步 驟之微影照相步驟’在Si〇2膜222上形成光阻膜，以yc膜 212作為姓刻阻擋膜，利用各向異性蝕刻法除去由此光阻 膜露出之Si〇2* 222與位於其下層之i〇w-k膜220，其後， 姓刻SiC膜212而形成開口部150即可。利用各向異性蝕刻 法時’可形成略垂直於基體200表面之開口部丨5〇。例如， 作為一例’只要利用反應性離子蝕刻法形成開口部15〇即 可〇
如圖4(b)所示，在阻擋金屬膜形成步驟（S114)，在開口 部形成步驟（S112)所形成之開口部150及Si02膜222表面， 形成使用阻擋金屬材料之阻擋金屬膜240❶例如，在使用 PVD(physical vapor deposition:物理的氣相沉積）法之一 之濺射法之濺射裝置内，以膜厚13 nm沉積氮化鈕（TaN)膜 與组（Ta)膜之疊層膜而形成阻擋金屬膜24〇。藉疊層τ&ν膜 與Ta膜，可利用TaN膜謀求防止Cu向low-k臈220擴散，利 用Ta膜謀求提高Cu之密貼性。作為阻檔金屬材料之沉積方 法，除PVD法以外，例如，可使用原子層沉積法（at〇mic layer deposition : ALD法）、原子層化學汽相沉積法（at〇mic layer chemical vapor deposition : ALCVD法）或 CVD法等。 使用此等方法情形，比使用PVD法更能改善包覆率。 106019.doc 1376015 如圖4(c)所示，在種晶形成步驟（SU6)，利用濺射法等 物理的氣相沉積（PVD)法，使作為次一步驟之電鍍步驟 (S 11 8)之陰極之Cu-膜沉積（形成）於形成阻擋金屬膜24〇後 之開口部150之内壁及基體2〇〇之表面，以作為種晶膜 250。在此，例如，沉積膜厚75 nm之種晶膜250。
如圖4(d)所示，作為電鍍步驟（S118)，以種晶膜25〇作為 陰極，利用電解電鍍等電化學沉積法，使(：11膜26〇沉積於 開口部150之内壁及基體2〇〇之表面。在此，例如，沉積臈 厚300 nm之Cu膜260，然後，作為退火步驟，以25〇。〇之溫 度施行退火處理3 0分鐘。 圖5係說明由平坦化步驟（sl2〇)至第2配線層形成步驟中 之Si〇2膜形成步驟（S128)之各步驟之剖面圖。 如圖5(a)所示，在平坦化步驟（s 12〇)中，利用CMP法研 磨除去沉積於Si〇2膜222表面之Cu膜260、種晶膜250及阻 擋金屬膜240 ’以形成埋入構造。在本實施型態中，作為 CMP裝置，例如使用循執道式Cmp裝置。作為此循執道式 CMP裝置’例如’可使用諾貝拉斯系統公司之 Momentum300。又，例如，CMP負載為 1.03xl04 Pa(i.5 psi)， 執道轉數為600 mirThOO rpm)，喷頭轉數24 rpm)，漿液供應速度為0.3 L/min(300 cc/分），研磨塾為發 泡聚氨酯製之單層墊（羅德公司之1C 1000)。作為CMP聚 液，在研磨Cu膜之用時，使用無磨粒漿液（日立化成工業 製之HS-C430-TU)，在研磨阻擋金屬膜之用時，使用膠態 矽石磨粒漿液（曰立化成工業製之HS-T605-8)。在此種條 I06019.doc -18· 件下，施行CMP ’除去溝外部之以膜與阻擅金屬膜而形成 金屬鑲嵌Cu配線。 接著，形成作為次層之第2配線層。 如圖5(b)所不，作為Sic膜形成步驟（S122)，在第丨配線 層上，與一面參照圖3(b)—面說明之内容同樣地，利用 CVD法，例如形成膜厚3〇 nmiSiC膜275。在此，雖利用 CVD法形成，但使用其他方法也無妨。siC膜275具有作為 Cu之擴散防止膜之機能。而且，也具有作為蝕刻阻檔層之 機能。由於產生sic膜較為困難，故使用以0(：膜取代81(:膜 也無妨。或也可使用SiCN膜、SiN膜。 如圖5(c)所示，作為i〇w_k膜形成步驟（S124)，在Sic膜 275上’例如以200 nm之厚度形成使用多孔質絕緣性材料 之low-k膜280。此外，本步驟與一面參照圖3(c) 一面說明 之内容相同，故省略其具體的說明。 在He電漿處理步驟（S126)，在CVD裝置内，利用照射氦 (He)電聚而將low-k膜280之表面改性。此外，本步驟與一面 參照圖3(c)—面說明之内容相同，故省略其具體的說明。 如圖5(d)所示，在Si02膜形成步驟（S 128)，He電漿處理 (S 126)後，利用CVD法，在low-k膜280上例如以膜厚50 nm 沉積Si02，以形成作為蓋膜之Si02膜282。此外，本步驟 與一面參照圖3(d) —面說明之内容相同，故省略其具體的 說明。 圖6係說明由第2配線層形成步驟中之開口部形成步驟 (S 130)至種晶膜形成步驟（S 134)之各步驟之剖面圖。 106019.doc •19· 如圖6(a)所示，在開口部形成步驟（si30)，利用微影照 相步驟及乾式蝕刻步驟，在Si〇2膜282、low-k膜280及SiC 膜275内，形成用來製造金屬鑲嵌配線用之配線溝構造之 開口部154與管洞孔構造之開口部152。使開口部154及開 口部152貫通Si〇2膜282、low-k膜280及SiC膜275而形成， 藉使其膜厚相同於Si〇2膜282、low-k膜280及SiC膜275之 合計膜厚’可利用作為蝕刻阻擋膜之81(：膜275調整蝕刻深 度’即使寬度尺寸不同之配線溝與管洞孔，也容易開口形 成。此外’本步驟與一面參照圖4(a) 一面說明之内容相 同’故省略其具體的說明。 如圖6(b)所示’在阻擋金屬膜形成步驟（S132) 部152、開口部154及Si〇2膜282表面，形成使用阻擋金屬 材料之阻擋金屬膜242。此外，本步驟與一面參照圖4(b) _ 面說明之内容相同，故省略其具體的說明。 如圖6(c)所示，在種晶形成步驟（S134)，利用濺射法等 物理的氣相沉積（PVD)法，使作為次一步驟之電鍍步驟之 陰極之Cu薄膜作為種晶膜252，使其沉積（形成）於形成姓 刻阻擋膜242之開口部152及開口部154之各内壁及各底 面以及基體200之表面。此外，本步驟與一面參照圖叫 一面說明之内容相同’故省略其具體的說明。 圖7係說明由第2配線層形成步驟中之電鍵步驟⑻叫至 第3配線層之1〇“膜形成步驟之步驟剖面圖。 如圖7⑷所示，在電鑛步驟⑻36)，以種晶膜252作為陰 極’利用電解電鑛等電化學沉積法，使Cu膜262沉積於開 106019.doc 1376015 口部152、開口部154及基體200之表面。此外，本步驟與 面參照圖4(d) —面說明之内容相同，故省略其具體的說 明。在此，同蒔埋入直徑較小之管洞孔與具有寬的寬度及 長度之配線溝《首先，在管洞孔不形成孔隙之電鍍條件施行 電鍍，埋入管洞孔後，使電鍍電流上升時，即可有效地同時 埋入直徑較小之管洞孔與具有寬的寬度及長度之配線溝。 如圖7(b)所示，在平坦化步驟（S138)中，利用CMp法研 φ 磨除去沉積於&〇2膜282表面之Cu膜262、種晶膜252及阻 擋金屬膜242，以形成埋入構造。此外，本步驟與一面參 照圖5(a)—面說明之内容相同，故省略其具體的說明。 接著’形成作為次層之第3配線層。 如圖7(c)所示’在第2配線層上，與一面參照圖3(b)一面 說明之内容同樣地’利用CVD法，例如形成膜厚3〇 0111之 SiC膜284。而，在SiC膜284上，形成使用多孔質絕緣性材 料之low-k膜285，並只姜逐次藉重複與上述各步驟同樣内 0 容之步驟而將配線層多層話即可。形成各配線層之情形， 只要依照需要配置管洞與配線即可。 圖8係以最小配線間距配置配線與管洞之半導體裝置之 剖面圖。 比較如圖8(a)所示配線層與管洞層完全分離之以往之構 成、與如圖8(b)所示在至少1層配線層（例如，第3配線 層）’將配置於該配線層之配線！ 05與管洞104以在管洞層 僅排列配線之情形之最小配線間距A配置之構成。此情 形’配線105與管洞1 〇4即使以最小配線間距A配置，連接 106019.doc 21 Ι3760Γ5 於管洞104之上層或下層之配線（例如，配線107)與配置於 與該管洞104相同之配線層之配線1 〇5之間，仍可使該等配 線間之間距A’小於最小配線間距a »由於可縮小配線間間 距，故可提高配線密度’其結果’可提高配線之積體度。 由於可縮小配線間間距，故可提高配線之積體度。在圖 8(b)中’將相鄰之配線以逐段地錯開成不同段方式配置於 各層時’可使上下相鄰之配線層之配線間間距A，小於最小 配線間距A。 圖9係在上下相鄰之配線間以最小配線間距配置之半導 體裝置之剖面圖。 如圖9(a)所示配線層與管洞層完全分離之以往之構成相 比較’如圖9(b)所示’在上下鄰接之至少2層配線層中，將 相鄰之配線層之配線彼此（例如，配線1 〇 5與配線1 〇 7)以在 相同管洞層僅排列配線之情形之最小配線間距A配置之構 成中’可使配線1 05與配線1 07之最小配線間距離χι大於以 往之最小配線間距離X。由於可使最小配線間距離χ,大於 以往之最小配線間距離X ’故可降低在配線間之彼此之面 有必要考慮之配線間之寄生電容C。在圖9(b)中，將相鄰 之配線以逐段地錯開成不同段方式配置於各層時，可在上 下相鄰之各配線間，使最小配線間距離大於以往之最小 配線間距離X。 在前述各實施型態中，比介電常數k在2_6以下之情形， 最好以20 ηπι以下之膜厚之CVD膜包覆】ow_k膜之側壁。其 理由係由於比介電常數k在2.6以下之情形，多半屬於多孔 1060l9.doc -22-
I37601T 質膜，有必要以Cu配線之側壁施行管洞密封之故。利用前 述之ALD法或CVD法成膜阻擋金屬膜之情形特別有效。作 為管洞密封用之CVD膜之種類，最好為SiC膜、SiCN膜、 SiCO膜、SiN膜。從低介電常數之觀點而言，尤以sic膜最 為合適。 又，配線間距愈小時，愈難以實現進一步之高積體化， 故前述實施型態之配線間距愈小愈有效。 又’作為pi擋金屬，並不限定於Ta、TaN，使用 TaCN(碳化氮化鈕）、WN(氮化鎢）、WCN(碳化氮化鎢）、 TiN(氮化鈦）等之高熔點金屬之氮化物也無妨。 另外’作為上述各實施型態之配線層之材料，除以以 外，使用CU-Sn合金、Cu-Ti合金、Cu_Ai合金等以使用於 半導體產業之Cu為主成分之材料，也可獲得同樣之效果。
又，作為多孔質絕緣膜之材料，並不限於作為多孔質電 介質薄膜材料<MSQ’使用其他多孔f無機絕緣膜材料、 多孔質有機絕緣膜材料，也可獲得同樣之效果。 尤其，將上述各實施型態適用於多孔質低電介質薄膜材 料之情形，如上所述，可獲得顯著之效果。在上述各實施 型態中，作為可使用作為多孔質絕緣膜之材料者，例如， 可列舉以各種矽倍半喹噁烷化合物、聚醯亞胺、氟代炉 、聚對苯：甲# (p咖叫、苯并環丁稀為: 首之各種絕緣性材料。 ^，在層間絕緣膜之膜厚、開口部之大小、形狀、數 面’也可適宜地選用半導體積體電路及各種半導體 1060 丨 9.doc •23- )15 元件中之所需。 此外，具^發明之元件，㈣業者可適线變更設計 之所有半導體裝置之製造方法皆包含於本發明之範圍。 又’為便於說明’省略在半導體產業中通常使用之方 法，例如光微影照相製程、處理前後之潔淨法等之說明， 但本發明當然亦包含該等方法。 以上已就本發明之實施型 過係用於說明本發明之技術 限疋於此專具體例而被解釋 附之申請專利範圍所限定。 態予以詳細說明，但此等只不 的内容之具體例，本發明不應 ，而僅受到本發明之精神及後 本申請案係對應於2004年1〇月26曰向曰本國特許靡提出 之各願2004-310735號。該申請案之全部揭示可經由引用 而納入於本案。 【圖式簡單說明】 圖1係本發明之第丨實施型態之半導體裝置之剖面圖。 圖2係依據步驟順序所示之圖1之半導體裝置之製造方法 之要部之流程圖。 圖3(a)〜3(d)係說明由圖2所示之SiCh膜形成步驟至第1配 線層形成步驟中之Si〇2膜形成步驟之各步驟之剖面圖。 圖4(a)〜4(d)係說明由圖2所示之第1配線層形成步驟中之 開口部形成步驟至電鍍步驟之各步驟之剖面圖。 圖5 (a)〜5(d)係說明由圖2所示之第1配線層形成步驟中之 平坦化步驟至第2配線層形成步驟中之Si〇2膜形成步驟之 各步驟之剖面圖。 106019.doc -24·

Claims (1)

  1. —-^-09^1137528號專利申請案 年1月狂味請專利範圍替換本(ιοί年1月） 十、申請專利範圍：—L—- 1. 一種半導體裝置，其特徵在於包含： 不介著管洞（via)層而連續地被疊層之至少第i配線 層、第2配線層及第3配線層； 於前述第2配線層，配置有絕緣膜、管洞及比前述管 洞寬廣之第2配線； 前述管洞及前述第2配線分別貫通前述絕緣膜； 前述管洞連接分別位於前述第1配線層與前述第3配線 層之第1配線與第3配線。 2_如請求項1之半導體裝置，其中於前述第2配線層，前述 第2配線與前述管洞係以僅排列配線之情形之配線間距 配置。 3. 如請求項1之半導體裝置，其中於前述第1配線層、第2 配線層及第3配線層中鄰接之至少2層配線層中，該等配 線層之配線彼此係以在各配線層中僅排列配線之情形之 配線間距配置。 4. 如請求項1之半導體裝置，其中前述第2配線係以規定之 連接位置連接於前述第1配線層及第3配線層中之一者， 且於前述連接位置之正上或正下之位置上，不連接於前 述第1配線層及第3配線層中之另一者。 5. 如請求項1之半導體裝置，其中前述第2配線係連接於前 述第1配線層及則述第3配線層中之任一者，且不連接於 前述第1配線層及前述第3配線層中之另一者。 6. 一種半導體裝置之製造方法，其特徵在於包含： 106019-1010130.doc 1376015 於基體上形成第1配線層之步驟；及 於上述第1配線層上，不介著管洞層地直接疊層第2配 線層之步驟； 形成前述第1配線層之步戰包括： 第1絕緣膜形成步驟，其係形成第1絕緣膜； 第1開口部形成步驟，其係於前述第丨絕緣膜將貫通前 述第1絕緣膜之第1配線用開口部與貫通前述第丨絕緣膜 之第1管洞用開口部同時開口；及 、 第1沉積步驟，其係使第1導電性材料沉積於前述第i籲 配線用開口部與第1管洞用開口部； 形成前述第2配線層之步驟包括： 第2絕緣膜形成步驟，其係形成直接沈積於前述第工絕 緣膜之第2絕緣膜； ’ 第2開口部形成步驟，其係於前述第2絕緣膜將貫通前 述第2絕緣膜之第2配線用開口部與貫通前述第2絕緣膜 之第2管洞用開口部同時開口；及 、
    第2沉積步驟’其係使第2導電性材料沉積於前述第 配線用開口部與第2管洞用開口部。 如請求項6之半導體裝置之製诰 亙工裂16•方法，其中於前述絕矣 膜形成步驟中，形成比介雷c 戢比電申數3.5以T之低介電常數幸 料膜。 8·如請求項6之半導體裝置製 眾知方法，其中前述第1沉積 步驟及第2沉積步称係分別包含： 於前述配線用開口部與前述營 、別述s祠用開口部之底面及側 1060J9-10I0J30.doc •2· 1376015 面形成阻擋膜之阻擋膜形成步驟。 9.如請求項8之半導體裝置之製造方法，其中前述第1沉積 步驟及第2沉積步驟係分別進而包含： 於前述阻擋膜上形成種晶膜之步驟；及 於前述種晶膜上形成鍍膜之步驟。
    106019-1010130.doc
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