JP2013524493A - 二面上にチップを備えたウェハを製造するための方法 - Google Patents

二面上にチップを備えたウェハを製造するための方法 Download PDF

Info

Publication number
JP2013524493A
JP2013524493A JP2013501635A JP2013501635A JP2013524493A JP 2013524493 A JP2013524493 A JP 2013524493A JP 2013501635 A JP2013501635 A JP 2013501635A JP 2013501635 A JP2013501635 A JP 2013501635A JP 2013524493 A JP2013524493 A JP 2013524493A
Authority
JP
Japan
Prior art keywords
wafer
adhesive layer
intermediate layer
carrier wafer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013501635A
Other languages
English (en)
Other versions
JP2013524493A5 (ja
JP5763169B2 (ja
Inventor
ユルゲン・ブルクグラーフ
マルクス・ウィンプリンガー
ハラルド・ヴィースバウアー
Original Assignee
エーファウ・グループ・エー・タルナー・ゲーエムベーハー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エーファウ・グループ・エー・タルナー・ゲーエムベーハー filed Critical エーファウ・グループ・エー・タルナー・ゲーエムベーハー
Publication of JP2013524493A publication Critical patent/JP2013524493A/ja
Publication of JP2013524493A5 publication Critical patent/JP2013524493A5/ja
Application granted granted Critical
Publication of JP5763169B2 publication Critical patent/JP5763169B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H01L2221/6839—Separation by peeling using peeling wedge or knife or bar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

本発明は、二面上にチップ(12、15)を備えたプロダクトウェハ(1)を製造するための方法に関係し、特に、手順、−プロダクトウェハの第１の面(3)を処理するステップと、−少なくとも縁に付けられた第１の接着層(6)からなる第１の中間層(18)を用いて第１の堅いキャリアウェハ(8)上に、その第１の面(3)によりプロダクトウェハをボンディングするステップと、−プロダクトウェハの第２の面を処理するステップであって、前記第２の面が第１の面の反対側にあるところのステップと、−少なくとも縁に付けられた第２の接着層(14)からなる第２の中間層(17)を用いて第２の堅いキャリアウェハ(13)上に、その第２の面によってプロダクトウェハをボンディングするステップとを含み、第１のキャリアウェハ(8)が第２のキャリアウェハ(13)の前に選択的にプロダクトウェハから分離されうるように、第１の中間層および第２の中間層が異なるように具体化される。

Description

本発明は、請求項１に権利を主張したように、特に二面にチップを設けたプロダクトウェハを製造するための方法に関する。
間違いなく今日製造されている大部分のウェハには、一方の面上にだけチップすなわちいわゆるダイが設けられている。ウェハは、大量生産で用意され、同時に、ますます小さな構造を実装する産業の要求がある。これはやはりウェハの厚さに対して、特に繰り返し積層される多層ウェハについても当てはまる。
利用可能なスペースのさらに最適な使用は、最近ますます両面化され、それゆえ両方の面上にチップまたはダイを設けたウェハが要求されることを導き、スルーシリコンビア（ＴＳＶ）がプロダクトウェハの表と裏との間の電気的な接触を可能にすることができる。
これらの両面ウェハの製造の際の最大の問題は、大量生産中のハンドリングにあり、これは、例えば、ボンディング、デボンディング、アライメント、グラインディング、エッチング、等などの様々な製造ステップを含むことがある。キャリアウェハによる３００ｍｍの直径を一般に有する大面積プロダクトウェハの固定が、特に、製造プロセスにおいて行われるプロダクトウェハのシンニング／裏面シンニングのために必要である。
チップを設けた面とは反対側に向いた面上にキャリアウェハを一時的にボンディングすることができるので、一面上に形成したウェハではキャリアウェハによる固定または支持は、それゆえ比較的簡単である。しかしここでは、プロセスステップは、表および裏に同様に必要である場合がある。
一般に、一時的なボンディングでは、様々な製造ステップを通ったプロダクトウェハを、これらの製造ステップを終えた後で慎重に破壊せずにキャリアウェハから取り外すという問題がある。それゆえ、様々な製造ステップの使用中のキャリアウェハとプロダクトウェハとの間の接合は、プロダクトウェハを保持し、固定するために十分に強くなければならない。同時に、接合は、そうはいっても容易に迅速に取り外し可能であるべきである。
ＷＯ２００９／０９４５５５８Ａ２は、一面上に形成されているプロダクトウェハを一時的にボンディングする方法を記載している。
一般的な方法は、したがって、製造プロセス中の各プロダクトウェハが各面上に少なくとも１つのプロセスステップを受けなければならないという共通点を有する。ハンドリングが容易であるという理由で、例えば、バンプまたはバンプのグループの製造を第１の面上に、最初にウェハの初期の厚さで、それゆえ裏面シンニングの前に、プロダクトウェハを今日処理している。次に、裏面シンニングの処理ステップをプロダクトウェハ上に行うことができるように、プロダクトウェハをキャリア上へとボンディングする。裏面シンニングの後で、一般に他のプロセスステップ、例えば、順にバンプおよび／もしくはバンプのグループおよび／もしくは他のインターコネクト層の製造ならびに／またはチップの接着を第２の面上に次に実行する。第２の面を処理した後で、１つのプロセスステップがプロダクトウェハの第１の面上に再び必要であるという点で、先行技術では、高価なチップの一部を既に設けている薄くされ非常に繊細なプロダクトウェハを、追加のプロセスステップに対して利用し易い第１の面を作るためにキャリアから取り外さなければならないという重大な問題がある。
ＷＯ２００９／０９４５５５８Ａ２
本発明の目的は、特に二面上にチップを設けたプロダクトウェハを製造するための方法を考案することであり、これによって、製造プロセス中にプロダクトウェハを確実に慎重に取り扱うことが可能である。
この目的は、請求項１の構成によって達成される。本発明の有利な展開を、従属請求項に与える。明細書、特許請求の範囲および／または図中に与えた少なくとも２つの構成のすべての組み合わせは、やはり本発明の枠組みの中になる。与えられた値の範囲において、示した限界内の値が、境界値としてやはり明示され、任意の組み合わせで権利を主張するであろう。
本発明の基本的な考えは、それぞれのプロダクトウェハにボンディングまたは接合された２つの堅いキャリアウェハを選択的に取り外すことが可能であり、その結果として、第１のキャリアウェハから第２のキャリアウェハへのプロダクトウェハの移動が可能になり、その間にプロダクトウェハが継続的に固定されるという方法を提供することである。これは、相互接続層の接着ならびに／または相互接続層上への作用を用いて、特に、機械的な方法、熱的な方法、光学的な方法および／もしくは化学的な方法による相互接続層の変化に関する異なる特性を有する２つのキャリアウェハの相互接続層によって実現される。２つの中間層の異なる特性によって一方の中間層を取り外すことができるように、２つの中間層のうちの一方を、他方の中間層に対して選択的に形成するまたは変更することができると同時に、他方の中間層を、一方の中間層のボンディング力よりも少なくともはるかに強いボンディング力で維持することが、ここでは重要である。
基本的に、本発明において権利を主張するような選択的な取り外しおよび／または分離は、キャリアウェハとプロダクトウェハとの間の異なる接着力によって、本発明において権利を主張するようなそれぞれのキャリアウェハとプロダクトウェハとの間の中間層の全体に関係する接着力によって、常に機能する。本発明において権利を主張するような方法の第１のグループは、キャリアウェハとプロダクトウェハとの間に作用する接着力が本質的に、すなわち最初から異なることを特徴とする。このケースでは、中間層は、それゆえ最初から異なる接着力を有し、一方では、これは、それぞれの接触表面上に作用する力を影響させるために、異なる材料からなる中間層によって、またはそれぞれのキャリアウェハに対するおよび／もしくは前処理されるプロダクトウェハに対する中間層の接触表面によって実現される。本発明の１つの想像できる実施形態は、全体的にもしくは部分的にキャリアウェハの表面を処理するためにおよび／または全体的にもしくは部分的にプロダクトウェハの表面を処理するために使用される接着低下基板または接着促進基板のいずれかを要求している。組み合わせてまたは個々に適用することができる下記のバージョンがある、
− 中間層の異なる接着材料、
− 下記を用いて（全体的にまたは部分的に）少なくとも１つの表面／接触表面の異なる前処理、
− 接着低下基板、
− 接着促進基板、
− 中間層の異なるサイズの接触表面または厚さ。
本発明において権利を主張するような方法のバージョンのさらなるグループによれば、中間層の接着力の示された変化を、ある種の手段によって行う。この接合では、選択可能な所定の事例において、２つの中間層の接着力が接着力の示された変化の後で異なるように、２つの中間層のうちの一方または２つの中間層の接着力を変化させる。本発明において権利を主張するように下記の可能性がある、
− 特に一方の中間層を照射しつつ、他方の中間層が照射されないまたは部分的にだけ照射されることによる、制御された局所的な作用。制御された局所的な作用は、一方の中間層上にだけ溶媒を作用させつつ、他方の中間層を溶媒に曝さないまたは部分的にだけ曝すことによって、本発明の別の１つの構成において可能である。
− 特に温度の上昇によって他方の中間層の変化を引き起こす適用した方法ステップに対して材料選択による選択性および一方の中間層の少なくとも部分的に不活性な挙動であり、そこでは、２つの中間層のうちの一方が、粘性を大きく明らかに低下させない状態で反応し、その結果として、この中間層がせん断力に抗してより強いボンディング力を有する。２つの中間層のうちの一方を１つの溶媒に対して不活性な反応性にさせると同時に、この溶媒が他方の中間層を溶解することが、ここでは特に好ましい。
− 第２の中間層を付ける前に第１の中間層上の作用による第１の中間層の接着力の変化。
− 第１の層の接着力の変化が、上に説明した手段によって第２の層の接着力の変化よりもさらに顕著であるように、最初から異なる大きさである端部接着ゾーンのリング幅による選択性。
堅いキャリアウェハは、好ましくは、大きな相互接続剛性によって特徴付けられる。特に適した材料は、やはり組み合わせにおいても、シリコーン［ｓｉｃ］、石英、ガラス、セラミック、または金属である。
それゆえ、２つのキャリアウェハのうちの一方の選択的な取り外しまたは分離の前にまたはその間に、接着層の化学的な特性、熱的な特性、光学的な特性、および／もしくは機械的な特性によって、またはプロダクトウェハを他方のキャリアウェハ上に残しながら、損傷を与えずにキャリアウェハを慎重に除去することができる程度まで影響を与えることによって、このキャリアウェハに割り当てられた中間層または中間層内に形成された接着層を変化させる。他方のキャリアウェハは、同時にプロダクトウェハを固定する。
本発明の目的のためのチップは、ウェハに従来から付けられるチップ構造または集積した電子構成要素である。プロダクトウェハにチップを結び付けるために、もしくはプロダクトウェハの反対側の面上に付けられている対応するチップもしくは回路にチップの個々の回路の電子相互配線を結び付けるために、および／または回路基板上にシステム全体を後でマウントするために、バンプまたはバンプのグループを使用する。
本発明において権利を主張するような方法の結果として、特に二面上にチップをプロダクトウェハに設けることができるだけでなく、本発明において権利を主張するような方法は、キャリアウェハの選択的な除去が、積層したプロダクトウェハ製造するための慎重で、効果的で、同様に柔軟な方法をもたらすので、特に二面上にチップを設けたプロダクトウェハの積層のために特に好都合である。
プロダクトウェハを処理することは、１つまたは複数の既知のプロセス、特に第２の面へバンプおよび／もしくはバンプのグループおよび／もしくはチップを付けることならびに／またはプロダクトウェハの裏面シンニング／グラインディング、ならびにいわゆる再配線層（ＲＤＬ）の製造を含むことができる。本発明の目的のためのプロダクトウェハは、能動構造を有するチップを後で収容するための配線層（ＲＤＬ層）だけを有するいわゆるシリコンインポーザをやはり含む。
本発明の別の一実施形態では、第１の接着層のボンディング力が第２の接着層のボンディング力よりも小さいことを提供する。ボンディング力は、プロダクトウェハとキャリアウェハとの間のそれぞれの中間層を介して作用し、それぞれのプロダクトウェハからのキャリアウェハの分離に反対に作用する接合力または接着力を意味し、それぞれの中間層が能動ボンディング領域／接着領域と各々参照される。本発明において権利を主張するような第１の接着層のボンディング力と第２の接着層のボンディング力との間の差異は、第１のキャリアウェハをプロダクトウェハから取り外すときに、第２のキャリアウェハをプロダクトウェハに相互接続したまま残すために非常に好都合である。
第１の接着層が第２の接着層よりも小さな寸法、特に第１のキャリアウェハおよびプロダクトウェハとの第１の接着層の小さな接触面積および／またはより薄い層厚さを有することによって、化学的な特性が同じ中間層または同じ材料の中間層でさえ使用することができるように幾何学的な構成を選択することによって、本発明を単独で実装することができる。
本発明の別の有利な一実施形態によれば、第１の接着層が第１の溶媒によって少なくとも部分的に溶解すると同時に、第２の接着層が第１の溶媒に対して少なくともほとんど不活性であるように、第１の接着層が、第２の接着層とは異なる化学的な特性を有することを提供する。この方法では、本発明を、接着層または中間層の化学的な特性によって実装する。
言い換えると、溶媒の選択性が、それぞれの接着層または中間層の所定の領域、特に端部領域の制御された溶解を、それゆえ有効な接着面積／ボンディング面積のサイズの選択的な縮小を可能にする。
ここでは、接着層に関する第１の溶媒の溶解速度Ａ１の第２の接着層に関する第２の溶媒の溶解速度Ａ２に対する比率が、１：３未満、特に１：１０未満、好ましくは１：２０未満、さらに好ましくは１：１００未満である場合には、好都合である。
温度の上昇にともなうプロダクトウェハからの第１のキャリアウェハの分離は、第１の中間層および第２の中間層の熱的な特性の違いに起因して、第２のキャリアウェハの分離の前に生じるという点で、本発明を、温度制御によって都合よく実装することができる。この実施形態における接着層は、温度に応じた熱的な特性、特に粘性において異なる。最初に取り外されるキャリアウェハを、ある温度において他方のキャリアウェハよりも低い粘性を有する接着剤を用いて中間層にボンディングする。取り外されるキャリアウェハを、したがって、剥ぎ取ることによって非破壊的に分離することができる。
本発明の別の一実施形態によれば、プロダクトウェハからの第１のキャリアウェハの分離が、第１の相互接続層および第２の相互接続層の異なる光学的な特性の結果として、特に所定の光の波長および／または所定の光強度の作用に関係して選択的に生じることを都合よく提供する。ここでは、選択的な取り外しまたは分離を、入射放射光によって制御する。光は、２つの特徴的な物理パラメータ、具体的には、一方ではエネルギーに関連し且つ主に化学的なクロスリンクプロセスを制御することができるフォトンの波長、および他方では熱出力に直接関係する強度、それゆえ、時間および単位面積当たりのフォトンの数、を有する。それぞれの接着層の材料は、誘電特性の固有周波数依存スペクトル、したがって波長依存スペクトルを有し、これをまた、共鳴スペクトルと呼ぶことができる。この点において入射光の対応する波長を選択することによって、化学的なプロセスおよび物理的なプロセスを制御することができる。
あるポリマーは、例えば、ＵＶ照射下でクロスリンクし、逆に赤外放射光が材料を直接加熱するために使用される場合があり、したがって、例えば、粘性などの物理的な特性を制御することができる。接着層を局所的に加熱することを、例えば、レーザ光によって行うことができ、これは、中間層の周辺部またはウェハ周辺部の領域内に形成された接着層、それゆえ、環状接着層にとって好都合である。ＵＶ照明によって解消することができるクロスリンキングを形成することは、特に好都合である。
本発明の別の有利な一実施形態によれば、プロダクトウェハからの第１のキャリアウェハの分離を、第１の中間層および第２の中間層の、特にせん断強度に関する機械的な特性の相違の結果として、選択的に行うことを提供する。低いせん断強度を有する中間層は、外部から加わるせん断力に対して小さな抗力で対抗し、その結果、この中間層によってプロダクトウェハに付けられたキャリアウェハを取り外す、または反対側のキャリアウェハから取り外すことができる。接着は、主にファンデアワールス力によって引き起こされる。
剥ぎ取ることによるキャリアウェハの分離は、特に温度に依存して違った粘性挙動を有する接合手段として熱可塑性接着剤を使用するときに、温度処理との組み合わせによってさらに最適化される。
第１の中間層または第１の接着層の厚さＢ１が第２の中間層または第２の接着層の厚さＢ２よりも厚い範囲において、この手段は、特に、３／２の比率Ｂ１／ Ｂ２で、好ましくは２／１、さらに好ましくは３／１、理想的には４／１の比率で第１のキャリアウェハを分離するために必要なせん断力を減少させ、取り外されないまたはその後で取り外される第２の中間層は、１５から５０μｍの厚さＢ２、好ましくは２０から４０μｍ、さらに好ましくは２５から３０μｍの厚さを有する。
本発明の別の有利な一実施形態によれば、第１の接着層および／または第２の接着層を、環状に、特にプロダクトウェハの周辺部の領域に作ることを提供する。このようにして、接着層を、周辺部に関して処理することができ、溶媒を使用するときに、このケースでは溶媒が非常に短い距離にわたって拡散する必要があるだけであるので、これは特に好都合である。
本発明の別の一実施形態によれば、特に環状接着層内の第１の中間層が、低接着作用を有する膜を含み、および／または第２の中間層が、特に環状の接着層内に位置する低接着作用を有する膜を含むことを、有利なことに提供する。接着層の接着作用との関連で低接着作用は、特に少なくとも２倍、好ましくは少なくとも３倍、さらに好ましくは少なくとも５倍、理想的には少なくとも１０倍強いことを意味する。この関係は、動的な状態における、それゆえ分離プロセス中の接着作用に言及するが、特にこれに加えて、静的な状態、それゆえ分離プロセスの前に言及する。本発明の一実施形態による膜を、第１の中間層および／もしくは第２の中間層または第１の接着層および／もしくは第２の接着層の部分コーティングとして形成することができ、部分コーティングは、特に反接着コーティングとして接着作用の低下をもたらす。膜が、接着作用において対応するキャリアウェハとのそれぞれの中間層の有効な接触表面の一部を減少させることが、ここでは重要である。
本発明において権利を主張するように設けた装置は、上に説明した方法、具体的には、第１の中間層の第２の中間層とは異なる特性の結果として、プロダクトウェハからの第１のキャリアウェハの選択分離のために選択的に分離する薬剤の適用のために適した手段を有する。例えば、プロダクトウェハから離れるように第１のキャリアウェハおよび第２のキャリアウェハに反対の引張力を加えることによって、またはプロダクトウェハに沿って反対の方向に第１のキャリアウェハおよび第２のキャリアウェハにせん断力を加えることによって、既知の装置を、機械的な分離のために使用することができる。選択的に分離する薬剤が、とはいえ本発明において権利を主張するように作られ、選択分離用に適した装置がある。
本発明の他の利点、特徴および詳細は、好ましい例示的な実施形態の下記の説明からおよび図面を使用して明らかになるであろう。
本発明において権利を主張するような第１の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第２の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第３の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第４の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第５の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第６の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第７の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第８の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第９の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような第１０の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような代替の第７の方法ステップにおけるプロダクトウェハの断面図である。 本発明において権利を主張するような代替の第７の方法ステップにおけるプロダクトウェハの断面図である。
同じ機能を有する同じ構成要素および部品を、同じ参照番号を用いて識別する。
図１は、本方法のこの時点でまだ割合に厚く、バンプ４またはバンプ４から形成されたバンプのグループ５を設けたプロダクトウェハ１を示す。この時点でプロダクトウェハ１は、その厚さＨ１のために、比較的安定であり、この点において補助なしで本質的に比較的安定である。バンプ４の数およびバンプのグループ５内の位置は、後の方法ステップ（４および９参照）においてバンプ４に付けられるそれぞれのチップ１５（ダイスとも呼ばれる）に依存する。
プロダクトウェハ１は、第１の面３および第２の面２を有し、図１に示したように第１のプロセスステップにおいてバンプ４またはバンプのグループ５が第１の面３に付けられる。取り付けは、先行技術において知られているように行われる。
図２に示したように第２のプロセスステップでは、第１の面３で固定するためにプロダクトウェハ１を第１のキャリアウェハ８上に一時的にボンディングし、第１の中間層１８をボンディングのために使用する。ここに示した実施形態では第１の中間層１８は、第１の接着層６および第１の膜７からなり、第１の接着層６をボンディングのために使用し、膜７がバンプ４を埋め込むために使用される。図１から図１２は、ある時点における断面を示し、ここに示した例示的な実施形態では、プロダクトウェハ１は、３００ｍｍの直径Ｄを有する丸いディスクとして作られる。プロダクトウェハ１は、しかしながら、また、任意の他のディスク形状および異なる直径Ｄを有することができる。
図２に示した実施形態では第１の接着層６が、外側ウェハ周辺部１９の領域に位置し、直径Ｄのある割合だけ、特に１０分の１未満のリング幅Ｒ１だけウェハ周辺部１９から内側に広がり、その結果、図示した実施形態では、第１の接着層６用の環状体が生じる。比率Ｒ１／Ｄは、特に１／２０未満であり、好ましくは１／３０未満、さらに好ましくは１／６０未満、さらにいっそう好ましくは１／１２０未満である。リング幅Ｒ１は、特に１５ｍｍ未満であり、好ましくは１０ｍｍ未満、さらに好ましくは５ｍｍ未満、さらにいっそう好ましくは２ｍｍ未満である。環状体の内部は膜７であり、膜７は、プロダクトウェハ１、第１の接着層６および第１のキャリアウェハ８によって完全に囲まれる。
好ましい一実施形態による膜７は、第１の接着層６の部分コーティングとして設けられ、図示しないこの代替実施形態では接着層６が、第１のキャリアウェハ８全体にわたって広がる。部分コーティングを、図２に示した膜７に類似の寸法で設ける。
図１１に示したように代替実施形態のケースでは、第１の中間層１８’は、単一材料から形成され、プロダクトウェハ１の全面積にわたって広がる。このケースでは、接着能力において第１の中間層１８’は、温度依存性であり、そのため、温度が上昇するにつれて、特に粘性の低下に起因して、接着能力、それゆえボンディング力が低下し、接着剤はせん断力に対して抗力が低下することになる。
図３に示したように本発明において権利を主張するように、第１のプロセスステップでは、図１に示したような元々の厚さＨ１から図１０に示したような最終製品に対応する１５０μｍ未満の厚さＨ２まで、特に１００μｍ未満、好ましくは７０μｍ未満、さらに好ましくは５０μｍ未満、さらに好ましくは３０μｍ未満、さらに好ましくは２０μｍ未満の厚さまで既知の方法によって、プロダクトウェハ１を裏面シンニングする。
図４に示した第４の方法ステップでは、バンプ４間に第１の面３から第２の面２への電気的な接続を形成するために、プロダクトウェハ１を貫通するＶＩＡ９をプロダクトウェハ１中にエッチングし、図５に示したように第５の方法ステップでは、第２の面２上に付けられるバンプ１０またはバンプのグループ１１を形成する。
図６に示したように第６の方法ステップでは、チップ１２を適切なバンプ１０またはバンプのグループ１１に付ける。
本発明において権利を主張するように明白である方法ステップの１つは、図７に示した第７の方法ステップであり、少なくとも１つの関連する特性において第１の中間層１８とは異なる第２の中間層１７を介して、図２に説明した方法ステップと同様に、第２の面２を第２のキャリアウェハ１３にボンディングする、
本実施形態における第２の中間層１７は、特に最大で直径Ｄの１０分の１までのリンク幅Ｒ２で、直径Ｄのある割合にわたってプロダクトウェハ１の外側ウェハ周辺部１９から同様に広がる第２の接着層１４からなる。この実施形態では、第２の接着層１４を、第１の接着層６のリング幅Ｒ１よりも大きなリング幅Ｒ２を有する円形リングとして作る。比率Ｒ１／ Ｒ２は、１／１０と９／１０との間であり、特に１／５と４／５との間、好ましくは１／４と３／４との間、さらに好ましくは１／３と２／３との間である。比率Ｒ２／Ｄは、特に１／２０未満であり、好ましくは１／３０未満、さらに好ましくは１／６０未満、さらに好ましくは１／１２０未満である。リング幅Ｒ２は、特に１５ｍｍ未満であり、好ましくは１０ｍｍ未満、いっそう好ましくは５ｍｍ未満、さらに好ましくは２ｍｍ未満である。
このように、プロダクトウェハ１と第２のキャリアウェハ１３との間の第２の接着層１４についての有効な接着面積／ボンディング面積は大きい。
本実施形態とやはり組み合わせることができる本発明の一代替実施形態では、第１の中間層１８の厚さＢ１は、第２の中間層１７の厚さＢ２よりも厚く、特に少なくとも３／２の比率Ｂ１／ Ｂ２で、好ましくは２／１、さらに好ましくは３／１、理想的には４／１の比率で厚い。
図８に示したように第８の方法ステップでは、第１の接着層６の接着力を低下させることにより、およびプロダクトウェハ１から離れるように向く引張力を加えることによって、第１のキャリアウェハ８を取り外す。ボンディング力の低下は、前もって実装することができる、または前の方法ステップにおいて実行することができる。あるいは、プロダクトウェハ１に平行であって、第１のキャリアウェハ８および第２のキャリアウェハ１３において反対方向に作用するせん断力によって、第１のキャリアウェハ８を剥ぎ取ることができる。もう１つの代替形態は、端部から始めてキャリアウェハを剥離させることである。剥離の過程で、端部においてキャリアウェハが弾性的に曲げられ、その結果として、分離先端の伝搬が端部から始まりキャリアウェハの中央へ、それから反対側の端部へと起き、一方で、第２のキャリアウェハおよびプロダクトウェハを曲げに対抗させるために、第２のキャリアウェハおよびプロダクトウェハを支持部上に固定する。１つの有利な実施形態では、機械的な分離によって、特に中間層の周辺の端部上の１つの場所に機械的素子を差し込むことによって、分離を行うことができる。機械的素子を、平坦なくさびとすることができる。
ボンディング力の点において第１の接着層６と比較して強い第２の接着層１４の広い接着面積および大きなボンディング力の結果として、第１のキャリアウェハ８が自動的に取り外される。膜７または第１の接着層６の残留物が取り外し中にプロダクトウェハ１上に残る限りは、残留物をクリーニングステップによって除去することができる。図７および図８に示した実施形態では、したがって、第１のキャリアウェハ８を、幾何学的構成に基づいて、それゆえ、第２の接着層１４の大きな接着面積によって取り外している。図１１に示した代替実施形態では、第１の中間層１８’が第２の中間層１７’よりも早く接着力またはボンディング力を低下させるように、第１の中間層１８’は、第２の中間層１７’とは異なる熱的特性を有する。
本発明の好ましい一実施形態によれば、方法は次のように進行する、
− 少なくとも端部側上に付けられた１つの第１の接着層からなる第１の中間層１８を用いて第１の堅いキャリアウェハ８上に、第１の面３でプロダクトウェハ１をボンディングするステップと、
− 第１の接着層６を少なくとも部分的に溶解するステップと、
− 少なくとも端部側上に付けられた１つの第２の接着層１４からなる第２の中間層１７を用いて第２の堅いキャリアウェハ１３上に、第２の面２でプロダクトウェハ１をボンディングするステップと、
− 特に、プロダクトウェハ１に平行であって、第１のキャリアウェハ８および第２のキャリアウェハ１３に反対向きに作用するせん断力を加えることによって、または第１のキャリアウェハ８を剥離することによって第１のキャリアウェハを分離するステップ。
第１の接着層６および第２の接着層１４は、好ましくは同じ材料からなり、それぞれのキャリアウェハの全域にわたって配置され、それぞれのキャリアウェハに対する接着層のそれぞれのボンディング領域／接着領域上に、第１の接着層６および第２の接着層１４の第１の部分コーティングおよび第２の部分コーティングを、接着領域における接着力の明らかな低下を実現させるために付ける。
図１２に示した代替実施形態では、第１の接着層１８”を、第２の接着層１７”のリング幅Ｒ２’よりも小さいリング幅Ｒ１’で図７に示したような実施形態と同様に作り、その結果、２つの接着層１７”、１８”が同じ材料である限りにおいては、光源２９が、第１の接着層１８”および第２の接着層１７”上に作用する。特に、光源２９を比較的集光した方式で有利的に作用させるので、第２の接着層１７”の大きなリング幅Ｒ２’に起因して、第１のキャリアウェハ８を第２のキャリアウェハ１３の前に取り外すことができる。光源を、例えば、ＵＶ光源とすることができる。
あるいは、第１の接着層１８”および第２の接着層１７”を、異なる光強度／光周波数に対して反応させるようにすることができる。
対応する作用に対して、プロダクトウェハ１と第２のキャリアウェハ１３との間の接着力またはボンディング力と比較して、より小さな接着力またはボンディング力が、プロダクトウェハ１と第１のキャリアウェハ８との間に作用するように、第１の接着層１８、１８’、１８”が第２の接着層１７、１７’、１７”とは異なることは、上に説明した実施形態に対しては一般的である。
図９に示されている第９の方法ステップでは、チップ１５が、バンプ４に付けられ、したがって、図６に示したような第６の方法ステップと同様にチップ１２に導電状態で電気的に接続される。
図１０に示したように、第１０の方法ステップにおいて第２のキャリアウェハ１３を取り外した後では、二面上に形成されているプロダクトウェハ１６が残る。プロダクトウェハ１６の積層物が製造されるという点で、図９に示したような第９の方法ステップによれば、チップ１２、１５を形成したプロダクトウェハ１のほとんど任意の数を積層することができ、Ｎ番目の接着層は、取り外し中にはＮ＋１番目の接着層よりも小さなボンディング力を持たなければならない。これは、上に説明した手順と同様に、特にＮ＋１番目のキャリアウェハをボンディングする前に、Ｎ番目のキャリアウェハを取り外すときに直接またはＮ番目のキャリアウェハを取り外す前のいずれかで、Ｎ番目の接着層／中間層の改質が生じる。
膜７の代わりに、膜７によって埋められた領域を、代案としてガスで満たすことができる、または真空にすることができる。
図１から図９に示した実施形態は、第１の接着層６および第２の接着層１４を溶解する化学溶剤によって都合のよいことに支持されている。したがって、接着層を溶解させるための化学的な方法ステップ、熱的な方法ステップ、光学的な方法ステップ、および機械的な方法ステップの組み合わせが可能である。
例えば図１１に示したように、ブランケット中間層を用いる方法では、むしろ光学的な溶解方法および／または熱的な溶解方法が推奨され、ところが、溶剤の使用は、ウェハ周辺部１９の観点からは拡散時間のために適切ではない。
１ プロダクトウェハ
２ 第２の面
３ 第１の面
４ バンプ
５ バンプのグループ
６ 第１の接着層
７ 膜
８ 第１のキャリアウェハ
９ ＶＩＡ
１０ バンプ
１１ バンプのグループ
１２ チップ
１３ 第２のキャリアウェハ
１４ 第２の接着層
１５ チップ
１６ 二面上に形成したプロダクトウェハ
１７、１７’、１７” 第２の中間層
１８、１８’、１８” 第１の中間層
１９ ウェハ周辺部
２９ 光源
Ｄ 直径
Ｈ１ ウェハ厚さ
Ｈ２ ウェハ厚さ
Ｒ１、Ｒ１’ リング幅
Ｒ２、Ｒ２’ リング幅
Ｂ１ 中間層の厚さ
Ｂ２ 中間層の厚さ

Claims (11)

  1. 特に両面上にチップ（１２、１５）が設けられているプロダクトウェハ（１）を製造するための方法であって、前記方法が、
    前記プロダクトウェハ（１）の第１の面（３）を処理するステップと、
    少なくとも端部側上に付けられた１つの第１の接着層（６）からなる第１の中間層（１８、１８’、１８”）を用いて第１の堅いキャリアウェハ（８）上に、前記第１の面（３）で前記プロダクトウェハ（１）をボンディングするステップと、
    前記第１の面（３）とは反対側の前記プロダクトウェハ（１）の第２の面（２）を処理するステップと、
    少なくとも前記端部側上に付けられた１つの第２の接着層（１４）からなる第２の中間層（１７、１７’、１７”）を用いて第２の堅いキャリアウェハ（１３）上に、前記第２の面（２）で前記プロダクトウェハ（１）をボンディングするステップと、で進行し、前記第１のキャリアウェハ（８）が前記第２のキャリアウェハ（１３）の前に選択的に分離されうるように、前記第１の中間層（１８、１８’、１８”）および前記第２の中間層（１７、１７’、１７”）が異なるように作られることを特徴とする方法。
  2. 前記第１の接着層（６）のボンディング力が前記第２の接着層（１４）のボンディング力よりも小さい、請求項１に記載の方法。
  3. 前記第１の接着層（６）が、前記第２の接着層（１４）よりも小さな寸法、特に前記第１のキャリアウェハ（８）および前記プロダクトウェハ（１）と前記第１の接着層（６）との小さな接触面積および／または薄い層厚さを有する、請求項１または２のいずれか一項に記載の方法。
  4. 前記第１の接着層（６）が第１の溶媒によって少なくとも部分的に溶解され、一方で前記第２の接着層（１４）が前記第１の溶媒に関して少なくともほとんど不活性であるように、前記第１の接着層（６）が、前記第２の接着層（１４）とは異なる化学的な特性を有する、請求項１から３のいずれか一項に記載の方法。
  5. 前記第１のキャリアウェハ（８）の前記分離が前記第２のキャリアウェハ（１３）の分離の前に生じうるように、温度の上昇とともに前記第１の中間層（１８、１８’、１８”）が少なくとも部分的に溶解するように、前記第１の中間層（１８、１８’、１８”）は、前記第２の中間層（１７、１７’、１７”）とは異なる熱的な特性を有する、請求項１から４のいずれか一項に記載の方法。
  6. 前記第１の中間層（１８、１８’、１８”）の、特に前記第２の接着層（１４）の前記溶解が、前記第２の面（２）を処理した後で、前記第２のキャリアウェハ（１３）へ前記プロダクトウェハ（１）をボンディングする前または後に生じる、請求項４または５に記載の方法。
  7. 前記プロダクトウェハ（１）からの前記第１のキャリアウェハ（８）の前記分離が、特に、好ましくは選択的に前記第１の接着層（６）および／または前記第２の接着層（１４）上に作用する光源（２９）の所定の光源［ｓｉｃ］長さおよび／または所定の光強度の作用に関連して、前記第１の中間層（１８、１８’、１８”）および前記第２の中間層（１７、１７’、１７”）の異なる光学的な特性の結果として選択的に生じる、請求項１から６のいずれか一項に記載の方法。
  8. 前記プロダクトウェハ（１）からの前記第１のキャリアウェハ（８）の前記分離が、特にせん断強度、好ましくは前記温度に応じた前記せん断強度に関連して、前記第１の中間層（１８、１８’、１８”）および前記第２の中間層（１７、１７’、１７”）の異なる機械的な特性の結果として選択的に生じる、請求項１から７のいずれか一項に記載の方法。
  9. 前記第１の接着層（６）および／または前記第２の接着層（１４）が、特に前記プロダクトウェハ（１）の周辺部（１９）の領域内に環状に作られる、請求項１から８のいずれか一項に記載の方法。
  10. 前記第１の接着層（６）内の前記第１の中間層（１８、１８”）および／または前記第２の接着層（１４）内の前記第２の中間層（１７、１７”）が、膜（７）を含む、請求項１から９のいずれか一項に記載の方法。
  11. 前記第１のキャリアウェハ（８）と前記第１の中間層（１８、１８’、１８”）との間に、特に前記第１のキャリアウェハ（８）上に付けられた第１の部分コーティングが、前記第１の部分コーティングの領域内の前記ボンディング力／接着力を低下させるために付けられ、および／または前記第２のキャリアウェハ（１３）と前記第２の中間層（１７、１７’、１７”）との間に、特に前記第２のキャリアウェハ（１３）上に付けられた第２の部分コーティングが、前記第２の部分コーティングの領域内の前記ボンディング力／接着力を低下させるために付けられる、請求項１から１０のいずれか一項に記載の方法。
JP2013501635A 2010-03-31 2010-03-31 二面上にチップを備えたウェハを製造するための方法 Active JP5763169B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2010/002055 WO2011120537A1 (de) 2010-03-31 2010-03-31 Verfahren zur herstellung eines doppelseitig mit chips bestückten wafers

Publications (3)

Publication Number Publication Date
JP2013524493A true JP2013524493A (ja) 2013-06-17
JP2013524493A5 JP2013524493A5 (ja) 2014-08-14
JP5763169B2 JP5763169B2 (ja) 2015-08-12

Family

ID=42286741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013501635A Active JP5763169B2 (ja) 2010-03-31 2010-03-31 二面上にチップを備えたウェハを製造するための方法

Country Status (8)

Country Link
US (1) US9224630B2 (ja)
EP (1) EP2553719B1 (ja)
JP (1) JP5763169B2 (ja)
KR (3) KR101856429B1 (ja)
CN (1) CN102812546B (ja)
SG (1) SG183820A1 (ja)
TW (1) TWI518758B (ja)
WO (1) WO2011120537A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013006865A2 (en) 2011-07-07 2013-01-10 Brewer Science Inc. Methods of transferring device wafers or layers between carrier substrates and other surfaces
WO2015156854A1 (en) * 2014-04-09 2015-10-15 Electranix Corporation Multi-module dc-to-dc power transformation system
WO2020178080A1 (en) * 2019-03-05 2020-09-10 Evatec Ag Method for processing fragile substrates employing temporary bonding of the substrates to carriers
CN115039213A (zh) 2020-02-18 2022-09-09 Ev 集团 E·索尔纳有限责任公司 用于传递构件的方法和装置
WO2023179868A1 (de) 2022-03-25 2023-09-28 Ev Group E. Thallner Gmbh Verfahren und substratsystem zum trennen von trägersubstraten

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6198784A (ja) * 1984-10-20 1986-05-17 Kimurashin Kk ロール状又は積層状の両面接着テープ
JPH04283283A (ja) * 1991-03-08 1992-10-08 Nippon Synthetic Chem Ind Co Ltd:The 開封自在テープ
JPH08299377A (ja) * 1995-05-10 1996-11-19 Nitto Denko Corp 接着型使捨てカイロ用粘着シート及びそのカイロ
JPH11105924A (ja) * 1997-10-06 1999-04-20 Nitto Denko Corp 電子部品搬送用テ−プ
JPH11238375A (ja) * 1998-02-20 1999-08-31 Sony Corp 電子機器の放熱装置とディスクドライブ装置
JP2000326995A (ja) * 1999-05-17 2000-11-28 Ogawa Sangyo Kk 滅菌袋
JP2002097041A (ja) * 2000-07-17 2002-04-02 Sekisui Chem Co Ltd 合わせガラス用中間膜及び合わせガラス
JP2003158239A (ja) * 2001-11-22 2003-05-30 Sony Corp マルチチップ回路モジュール及びその製造方法
JP2004535664A (ja) * 2001-04-13 2004-11-25 コミサリヤ・ア・レネルジ・アトミク 剥離可能な基板または剥離可能な構造、およびそれらの製造方法
JP2009043962A (ja) * 2007-08-09 2009-02-26 Sony Corp 半導体装置の製造方法
WO2009115240A1 (de) * 2008-03-18 2009-09-24 Ev Group Gmbh Verfahren zum bonden von chips auf wafer
JP2009234112A (ja) * 2008-03-27 2009-10-15 Shin Etsu Chem Co Ltd 熱伝導性積層体およびその製造方法
JP2013518432A (ja) * 2010-01-26 2013-05-20 日本テキサス・インスツルメンツ株式会社 Ｉｃダイ又はウエハをｔｓｖウエハに接合するためのデュアルキャリア

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997039481A1 (en) * 1996-04-12 1997-10-23 Northeastern University An integrated complex-transition metal oxide device and a method of fabricating such a device
JP2003218063A (ja) * 2002-01-24 2003-07-31 Canon Inc ウエハ貼着用粘着シート及び該シートを利用する加工方法
US6794273B2 (en) 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP4565804B2 (ja) * 2002-06-03 2010-10-20 スリーエム イノベイティブ プロパティズ カンパニー 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP4364535B2 (ja) * 2003-03-27 2009-11-18 シャープ株式会社 半導体装置の製造方法
JP4405246B2 (ja) * 2003-11-27 2010-01-27 スリーエム イノベイティブ プロパティズ カンパニー 半導体チップの製造方法
US7232740B1 (en) 2005-05-16 2007-06-19 The United States Of America As Represented By The National Security Agency Method for bumping a thin wafer
US8592286B2 (en) * 2005-10-05 2013-11-26 Stats Chippac Ltd. Ultra-thin wafer system and method of manufacture thereof
DE102006000687B4 (de) 2006-01-03 2010-09-09 Thallner, Erich, Dipl.-Ing. Kombination aus einem Träger und einem Wafer, Vorrichtung zum Trennen der Kombination und Verfahren zur Handhabung eines Trägers und eines Wafers
US20080003780A1 (en) 2006-06-30 2008-01-03 Haixiao Sun Detachable stiffener for ultra-thin die
US20080044984A1 (en) * 2006-08-16 2008-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of avoiding wafer breakage during manufacture of backside illuminated image sensors
US7838391B2 (en) * 2007-05-07 2010-11-23 Stats Chippac, Ltd. Ultra thin bumped wafer with under-film
DE202009018064U1 (de) * 2008-01-24 2010-12-02 Brewer Science, Inc. Gegenstände beim reversiblen Anbringen eines Vorrichtungswafers an einem Trägersubstrat
JP2010010644A (ja) * 2008-05-27 2010-01-14 Toshiba Corp 半導体装置の製造方法
JP2010092931A (ja) * 2008-10-03 2010-04-22 Toshiba Corp 半導体装置の製造方法及び半導体装置の製造装置
WO2010121068A2 (en) 2009-04-16 2010-10-21 Suss Microtec, Inc. Improved apparatus for temporary wafer bonding and debonding
US8689437B2 (en) * 2009-06-24 2014-04-08 International Business Machines Corporation Method for forming integrated circuit assembly
EP2299486B1 (de) * 2009-09-18 2015-02-18 EV Group E. Thallner GmbH Verfahren zum Bonden von Chips auf Wafer
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US9136144B2 (en) * 2009-11-13 2015-09-15 Stats Chippac, Ltd. Method of forming protective material between semiconductor die stacked on semiconductor wafer to reduce defects during singulation
TWI419302B (zh) * 2010-02-11 2013-12-11 Advanced Semiconductor Eng 封裝製程
US8252682B2 (en) * 2010-02-12 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for thinning a wafer
JP4976522B2 (ja) * 2010-04-16 2012-07-18 日東電工株式会社 熱硬化型ダイボンドフィルム、ダイシング・ダイボンドフィルム、及び、半導体装置の製造方法
US8852391B2 (en) * 2010-06-21 2014-10-07 Brewer Science Inc. Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate
US8492197B2 (en) * 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
JP2012069919A (ja) * 2010-08-25 2012-04-05 Toshiba Corp 半導体装置の製造方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6198784A (ja) * 1984-10-20 1986-05-17 Kimurashin Kk ロール状又は積層状の両面接着テープ
JPH04283283A (ja) * 1991-03-08 1992-10-08 Nippon Synthetic Chem Ind Co Ltd:The 開封自在テープ
JPH08299377A (ja) * 1995-05-10 1996-11-19 Nitto Denko Corp 接着型使捨てカイロ用粘着シート及びそのカイロ
JPH11105924A (ja) * 1997-10-06 1999-04-20 Nitto Denko Corp 電子部品搬送用テ−プ
JPH11238375A (ja) * 1998-02-20 1999-08-31 Sony Corp 電子機器の放熱装置とディスクドライブ装置
JP2000326995A (ja) * 1999-05-17 2000-11-28 Ogawa Sangyo Kk 滅菌袋
JP2002097041A (ja) * 2000-07-17 2002-04-02 Sekisui Chem Co Ltd 合わせガラス用中間膜及び合わせガラス
JP2004535664A (ja) * 2001-04-13 2004-11-25 コミサリヤ・ア・レネルジ・アトミク 剥離可能な基板または剥離可能な構造、およびそれらの製造方法
JP2003158239A (ja) * 2001-11-22 2003-05-30 Sony Corp マルチチップ回路モジュール及びその製造方法
JP2009043962A (ja) * 2007-08-09 2009-02-26 Sony Corp 半導体装置の製造方法
WO2009115240A1 (de) * 2008-03-18 2009-09-24 Ev Group Gmbh Verfahren zum bonden von chips auf wafer
JP2011514686A (ja) * 2008-03-18 2011-05-06 エーファウ・グループ・ゲーエムベーハー チップをウェハ上にボンディングするための方法
JP2009234112A (ja) * 2008-03-27 2009-10-15 Shin Etsu Chem Co Ltd 熱伝導性積層体およびその製造方法
JP2013518432A (ja) * 2010-01-26 2013-05-20 日本テキサス・インスツルメンツ株式会社 Ｉｃダイ又はウエハをｔｓｖウエハに接合するためのデュアルキャリア

Also Published As

Publication number Publication date
SG183820A1 (en) 2012-10-30
JP5763169B2 (ja) 2015-08-12
KR20160075845A (ko) 2016-06-29
KR101856429B1 (ko) 2018-05-09
US9224630B2 (en) 2015-12-29
CN102812546A (zh) 2012-12-05
US20130011997A1 (en) 2013-01-10
CN102812546B (zh) 2015-08-26
KR20170042817A (ko) 2017-04-19
WO2011120537A1 (de) 2011-10-06
TW201145370A (en) 2011-12-16
KR20130040779A (ko) 2013-04-24
EP2553719A1 (de) 2013-02-06
EP2553719B1 (de) 2019-12-04
TWI518758B (zh) 2016-01-21

Similar Documents

Publication Publication Date Title
US7226812B2 (en) Wafer support and release in wafer processing
US7462551B2 (en) Adhesive system for supporting thin silicon wafer
JP6099688B2 (ja) キャリア基板から製品基板を剥離する装置及び方法
JP5027460B2 (ja) ウエハの接着方法、薄板化方法、及び剥離方法
JP5111620B2 (ja) デバイスウェーハーをキャリヤー基板に逆に装着する方法
JP5763169B2 (ja) 二面上にチップを備えたウェハを製造するための方法
KR100759687B1 (ko) 기판의 박판화 방법 및 회로소자의 제조방법
KR102061369B1 (ko) 제품 기판을 캐리어 기판에 임시로 결합하기 위한 방법
JP5090789B2 (ja) 貼り合わせ装置、接着剤の溶解を防ぐ方法、及び貼り合わせ方法
JP2019514199A (ja) ２枚の基板を接合する方法および装置
JP2007188967A (ja) 基板支持体、基板処理方法及び半導体装置の製造方法
JP5921473B2 (ja) 半導体装置の製造方法
JP6371735B2 (ja) 半導体装置の製造方法
JP2014096422A (ja) 基板支持部材、基板処理装置、基板支持部材の製造方法、及び基板処理方法
JP2006148154A (ja) 接着シート及び半導体装置の製造方法
US9824912B2 (en) Method of transforming an electronic device
JP2008034644A (ja) 剥離方法
JP2007281415A (ja) 接着シート
JP2005277103A (ja) 半導体ウェハ、支持体および半導体ウェハ製造方法ならびにスペーサ製造方法および半導体素子製造方法
JP6399124B2 (ja) 粘着剤硬化装置および粘着剤硬化方法
JP2007005366A (ja) 半導体装置の製造方法
JP6182853B2 (ja) 粘着剤硬化装置および粘着剤硬化方法
JP2010219267A (ja) 半導体装置の製造方法
JP2003318135A (ja) 半導体装置の製造方法
JP2015153782A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140317

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20140320

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140331

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20140617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150525

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150610

R150 Certificate of patent or registration of utility model

Ref document number: 5763169

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250