CN115176235A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN115176235A
CN115176235A CN202080097643.6A CN202080097643A CN115176235A CN 115176235 A CN115176235 A CN 115176235A CN 202080097643 A CN202080097643 A CN 202080097643A CN 115176235 A CN115176235 A CN 115176235A
Authority
CN
China
Prior art keywords
terminals
memory device
terminal
signal
edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080097643.6A
Other languages
English (en)
Inventor
近藤敦志
米泽辽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2020126444A external-priority patent/JP7443184B2/ja
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN115176235A publication Critical patent/CN115176235A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Semiconductor Memories (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)

Abstract

本发明提供一种能提高散热效率的半导体存储装置。半导体存储装置具备本体、存储器、控制器及多个端子。多个端子包含用于传输信号的多个信号端子，且在本体的第1面露出。多个端子至少形成第1列与第2列。第1列包含多个端子，这些端子在比本体的第2端缘更靠近第1端缘的位置，彼此间隔排列在第1方向上。第2列包含多个端子，这些端子在比本体的第1端缘更靠近第2端缘的位置，彼此间隔排列在第1方向上。本体的第1面的第1列与第2列间的区域包含与热传导部件接触的接触区域，所述热传导部件与半导体存储装置电连接，且配置在主机机器的衬底上。

Description

半导体存储装置
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年，随着如NAND(Not-AND：与非)型闪存那样的非易失性存储器的技术改良，非易失性存储器的存储容量增大。伴随于此，如可卸除式存储器器件那样的半导体存储装置的开发不断进展。
然而，如可卸除式存储器器件那样的半导体存储装置中，谋求实现用来提高散热效率的构造。
[背景技术文献]
[专利文献]
专利文献1:日本专利特开2016-167167号公报
发明内容
[发明所要解决的问题]
发明要解决的问题在于提供一种能提高散热效率的半导体存储装置。
[解决问题的技术方式]
根据实施方式，半导体存储装置具备本体、存储器、控制器及多个端子。所述本体具有：第1面；位于所述第1面的相反侧的第2面；在第1方向延伸的第1端缘；位于所述第1端缘的相反侧且在所述第1方向延伸的第2端缘；在与所述第1方向交叉的第2方向延伸的第1侧缘；及位于所述第1侧缘的相反侧且在所述第2方向延伸的第2侧缘。所述存储器设置在所述本体的内部。所述控制器设置在所述本体的内部，控制所述存储器。所述多个端子包含用于传输信号的多个信号端子，且在所述第1面露出。所述多个端子至少形成第1列与第2列。所述第1列包含多个端子，这些端子在比所述第2端缘更靠近所述第1端缘的位置，彼此间隔排列在所述第1方向上。所述第2列包含多个端子，这些端子在比所述第1端缘更靠近所述第2端缘的位置，彼此间隔排列在所述第1方向上。所述第1面的所述第1列与所述第2列间的区域包含与热传导部件接触的接触区域，所述热传导部件与所述半导体存储装置电连接，且配置在主机机器的衬底上。
附图说明
图1是表示第1实施方式的存储器器件的外形形状的例示图。
图2是表示相同实施方式的存储器器件的构成例的图。
图3是表示相同实施方式的存储器器件的外形形状与多个端子的配置例的俯视图。
图4是表示相同实施方式的存储器器件的外形形状、供所述存储器器件安装的连接器的外形形状、及贴附着TIM的区域的配置例的俯视图。
图5是表示相同实施方式的存储器器件安装在连接器的状态的侧视图。
图6是用来说明使用相同实施方式的存储器器件的端子作为SCS端子的情况的图。
图7是表示配置在使用相同实施方式的存储器器件的主机机器的衬底上的主机控制部与开关的图。
图8是表示相同实施方式的存储器器件，也就是2电源存储器器件及1电源存储器器件的外形形状的俯视图。
图9是用来说明使用相同实施方式的存储器器件的端子作为PCD端子的情况的图。
图10是表示相同实施方式的存储器器件，也就是2电源存储器器件及1电源存储器器件的内部电路的图。
图11是用来说明使用相同实施方式的存储器器件的一个端子作为SCS端子或作为PCD端子的情况的图。
图12是表示使用相同实施方式的存储器器件的一个端子作为SCS端子或作为PCD端子的情况的动作的一例的时序图。
图13是表示第1变化例的存储器器件的外形形状、供所述存储器器件安装的连接器的外形形状、及贴附着TIM的区域的配置例的俯视图。
图14是表示第2变化例的存储器器件的外形形状、供所述存储器器件安装的连接器的外形形状、及贴附着TIM的区域的配置例的俯视图。
图15是表示第3变化例的存储器器件的外形形状、供所述存储器器件安装的连接器的外形形状、及贴附着TIM的区域的配置例的俯视图。
图16是表示第4变化例的存储器器件的外形形状、供所述存储器器件安装的连接器的外形形状、及贴附着TIM的区域的配置例的俯视图。
图17是表示第2实施方式的存储器器件的引脚分配的一例的图。
图18是表示相对于图17的构成的比较例的引脚分配的图。
图19是表示相同实施方式的存储器器件的引脚分配的其它例的图。
图20是表示相同实施方式的存储器器件的引脚分配的一例的图。
图21是表示相对于图20的构成的比较例的引脚分配的图。
图22是表示相同实施方式的存储器器件的外层及内层的立体图。
图23是用来说明关于第3实施方式的存储器器件的端子，共享用来传递边带信号的信号端子、SCS端子及PCD端子的情况的图。
图24是表示关于相同实施方式的存储器器件的端子，共享用来传递边带信号的信号端子、SCS端子及PCD端子的情况的动作的一例的时序图。
具体实施方式
以下，参考附图说明实施方式。
半导体存储装置包含非易失性存储器与控制所述非易失性存储器的控制器。半导体存储装置是以对非易失性存储器写入数据，且从非易失性存储器读出数据的方式构成的储存器件。半导体存储装置也可例如作为固态硬盘(SSD：Solid State Drive)实现。所述情况下，所述SSD作为个人计算机、移动器件、录像机、车载机器等作为主机机器发挥功能的各种信息处理装置的储存装置使用。
(第1实施方式)
第1实施方式的半导体存储装置具有卡形状，能够作为能安装在主机机器内的连接器的可卸除式SSD发挥功能。供本实施方式的半导体存储装置安装的连接器可为推压型连接器，也可为推拉型连接器，又可为铰链型连接器。本实施方式中，设想供半导体存储装置安装的连接器为铰链型连接器的情况。
根据半导体存储装置的可卸除式的特征，能升级容量及容易维护。以下，半导体存储装置是作为存储器器件(或可卸除式存储器器件)参考。
图1是表示第1实施方式的存储器器件10的外形形状的例示图。图1(A)是表示存储器器件10的一表面的俯视图。图1(B)是表示存储器器件10的侧面的侧视图。图1(C)是表示存储器器件10的一表面的俯视图，也就是表示位于图1(A)所示的一表面的相反侧的另一表面的俯视图。
如图1(A)～图1(C)所示，本说明书中，定义X轴、Y轴及Z轴。X轴、Y轴及Z轴彼此正交。X轴沿存储器器件10的宽度。Y轴沿存储器器件10的长度(高度)。Z轴沿存储器器件10的厚度。本说明书中，将从Z轴的负方向观察存储器器件10及供所述存储器器件10安装的连接器称为俯视。
存储器器件10是构成为以从外部供给的电源电压动作的半导体存储装置。
如图1所示，存储器器件10具备具有薄板状的半导体封装形状的本体(框体)11。存储器器件10及本体11形成为例如在Y轴方向延伸的大致矩形板状。Y轴方向是存储器器件10及本体11的长边方向。
如图1所示，本体11为板状，具有第1面21、第2面22及外缘23。第1面21及第2面22形成为在Y轴方向延伸的大致四边形(矩形)状。也就是说，Y轴方向也为第1面21及第2面22的长边方向。
第1面21为朝向Z轴的正方向的大致平坦面。第2面22为位于第1面21的相反侧，且朝向Z轴的负方向的大致平坦面。
外缘23设置在第1面21与第2面22间，且连接在第1面21的缘与第2面22的缘。如图1所示，外缘23具有第1缘31、第2缘32、第3缘33、第4缘34、第1角部35、第2角部36、第3角部37及第4角部38。
第1缘31在X轴方向延伸，且朝向Y轴的正方向。X轴方向为本体11、第1面21及第2面22的短边方向，包含X轴的正方向与X轴的负方向。
第2缘32在Y轴方向延伸，朝向X轴的负方向。第3缘33位于第2缘32的相反侧，在Y轴方向延伸，朝向X轴的正方向。第4缘34位于第1缘31的相反侧，在X轴方向延伸，朝向Y轴的负方向。
第2缘32及第3缘33各自的长度长于第1缘31及第4缘34各自的长度。第1缘31及第4缘34形成大致矩形的存储器器件10的短边，第2缘32及第3缘33形成大致矩形的存储器器件10的长边(侧边)。
第1角部35为第1缘31与第2缘32间的角部分，将第1缘31的X轴的负方向的端与第2缘32的Y轴的正方向的端连接。
第1角部35在第1缘31的X轴的负方向的端、与第2缘32的Y轴的正方向的端间直线状延伸。第1缘31与第2缘32的角设定为所谓的C1.1的倒角(也称为C倒角)，由此设定第1角部35。换句话说，第1角部35为形成在第1缘31与第2缘32间的倒角部C。
第2角部36为第1缘31与第3缘33间的角部分，将第1缘31的X轴的正方向的端与第3缘33的Y轴的正方向的端连接。第2角部36在第1缘31的X轴的正方向的端、与第3缘33的Y轴的正方向的端间圆弧状延伸。第1缘31与第3缘33的角设定为所谓的R0.2的圆倒角(也称为R倒角)，由此设定第2角部36。如此，第1角部35的形状与第2角部36的形状互不相同。
第3角部37将第2缘32的Y轴的负方向的端与第4缘34的X轴的负方向的端连接。第4角部38将第3缘33的Y轴的负方向的端与第4缘34的X轴的正方向的端连接。第3角部37及第4角部38分别与第2角部36同样地圆弧状延伸。
本体11、第1面21及第2面22的Y轴方向的长度设定为约18±0.10mm，X轴方向的长度设定为约14±0.10mm。也就是说，Y轴方向的第1缘31与第4缘34间的距离设定为约18±0.1mm，X轴方向的第2缘32与第3缘33间的距离设定为约14±0.10mm。另外，本体11、第1面21及第2面22的X轴方向及Y轴方向的长度不限于所述例。
本体11及外缘23的Z轴方向的厚度设定为约1.4±0.10mm。也就是说，Z轴方向的第1面21与第2面22间的距离设定为约1.4±0.10mm。另外，由于有形成倾斜部39的情况或进行倒角的情况等，所以外缘23的Z轴方向的长度不限于所述例。为了确实与连接器嵌合，需要Z轴方向以平面公差规定，且整面的厚度在公差内。
如图1(B)所示，本体11还具有倾斜部39。倾斜部39为第1面21与第1缘31间的角部分，在第1面21的Y轴的正方向的端与第1缘31的Z轴的正方向的端间直线状延伸。
如图1(A)所示，也可在存储器器件10的第1面21，多个端子配置为列R1、列R2、列R3这3列。在列R1配置着例如PCI Express(注册商标)(PCIe)那样的高速串行接口用的2信道量的信号端子。与一信道对应的信号端子包含接收差分信号对2端子与发送差分信号对2端子。此外，差分2端子以接地端子包围。虽未图示，但也可在列R1与列R2间追加PCIe信道。
能在列R2配置各产品不同的任意可选信号用的信号端子。作为可选信号用信号端子，列举例如依据PCIe规格的边带信号(SMBus信号、WAKE#信号及PRSNT#信号用信号端子)、或接地端子等作为一例。在列R3配置产品共享的控制信号及电源用端子。作为依据PCIe规格的边带信号，列举例如CLKREF信号对、CLKREQ#信号、PERST#信号等。在列R3配置着供给来自主机机器的电源电压的多个电源端子与接地端子。
另外，也有列R1称为第1列的情况。此外，也有列R3称为第2列的情况。而且，也有列R2称为第3列的情况。
图2是表示存储器器件10的构成例。
如图2所示，在存储器器件10的本体11的内部，设置着印刷电路衬底12、NAND型闪存13、及控制器14。印刷电路衬底12、NAND型闪存13、及控制器14可收容在箱型的本体11，也可嵌入本体11。NAND型闪存13及控制器14安装在印刷电路衬底12的表面上。
另外，也可以印刷电路衬底12的背面露出的方式，使印刷电路衬底12构成本体11的一部。所述情况下，印刷电路衬底12的背面能作为第1面21发挥功能。
NAND型闪存13也可包含积层的多个NAND型闪存芯片。通常，这些多个NAND型闪存芯片交错动作。控制器14为LSI。控制器14控制NAND型闪存13、及包含所述NAND型闪存13的存储器器件10全体。例如，控制器14能进行对NAND型闪存13的读取/写入控制及与外部的通信控制。此外，存储器器件10具有PCIe接口作为系统接口，在存储器器件10中以依据PCIe规格的协议进行通信控制。
存储器器件10以具有卡形状的封装(存储器封装)实现，NAND型闪存13与控制器14由以形成存储器器件10的主体(本体11)的方式成形的铸模树脂40覆盖且密封。
图3是表示存储器器件10的外形形状与多个端子P的配置例的俯视图。
如图3所示，存储器器件10具有多个端子P。也有端子P称为销或垫的情况。图3中，例示了存储器器件10具有32个端子P的情况，但端子P的数量终究为一例，不限于所述例。也就是说，端子P的数量可少于32个，也可多于32个。多个端子P设置在例如印刷电路衬底12的背面。多个端子P构成在印刷电路衬底12上，在第1面21露出。本实施方式中，在第2面22未设置端子P，能在例如印刷面使用。
多个端子P并列3列，形成列R1、列R2及列R3。属于列R1的端子群作为用来传递依据PCIe规格的2信道量的差分信号对的信号端子使用。能在属于列R2的端子群，配置各产品不同的任意可选信号用的信号端子。由于所述信号端子对于存储器器件10而言非必须的信号端子(换句话说，由于对于存储器器件10而言为可选的信号端子)，所以属于所述列R2的端子数也可少于属于其它列的端子数。在属于列R3的端子群，配置各产品共享的控制信号、及电源用端子。所述端子主要作为差分时钟信号用信号端子、共享的PCIe边带信号用信号端子、电源端子及其它端子使用。
如图3所示，列R1包含：13个端子P101～端子P113，在比第4缘34更靠近第1缘31的位置，彼此间隔排列在X轴方向上。端子P101～端子P113在第1缘31附近，沿所述第1缘31在X轴方向并列。
列R2包含：6个端子P114～端子P119，在比第1缘31更靠近第4缘34的位置，彼此间隔排列在X轴方向上。端子P114～端子P116在比第3缘33更靠近第2缘32的位置，沿第4缘34在X轴方向并列。端子P117～端子P119在比第2缘32更靠近第3缘33的位置，沿第4缘34在X轴方向并列。换句话说，端子P114～端子P116配置在X轴方向的存储器器件10及本体11的中心线(一点划线所示)与第2缘32间，端子P117～端子P119配置在X轴方向的存储器器件10及本体11的中心线与第3缘33间。属于列R2的端子P116与端子P117间的间隔比属于列R2，且在X轴方向上相邻的其它端子间的间隔(具体来说，端子P114与端子P115的间隔、端子P115与端子P116的间隔、端子P117与端子P118的间隔、端子P118与端子P119的间隔)更宽。
列R3包含：13个端子P120～端子P132，在比第1缘31更靠近第4缘34的位置，彼此间隔排列在X轴方向上。属于列R3的端子P120～端子P132在比属于列R2的端子P114～端子P119更靠近第4缘34的位置并列。
第2缘32与第3缘33间的长度特定的情况下，X轴方向上相邻端子P间的距离根据例如端子P的数量决定。而且，根据X轴方向上相邻的端子P的宽度、与相邻的端子P间的最小距离，决定在X轴方向并列的端子P的最大数。将与连接器接点的接触部的偏差考虑在内，决定能确实接触的垫宽与相邻垫间距离。X轴方向的多个端子P间的距离可均等，也可不同。本实施方式中，由于属于列R1及列R3的端子P的数量相同，属于列R2的端子P的数少于其它列，所以列R2的端子间隔也可与列R1及列R3的端子间隔不同。
如图3所示，Y轴方向的列R1与列R3间的距离D1长于Y轴方向的列R1与第1缘31间的距离D2、及Y轴方向的列R3与第4缘34间的距离D3。
图3的例中，列R1、列R2及列R3各自的端子P的Y轴方向的长度设定为相同。也就是说，列R1、列R2及列R3各自的端子P以所述端子P的Y轴的负方向及Y轴的正方向的端同时对齐的方式并列。
图4是表示存储器器件10的外形形状、供所述存储器器件10安装的主机机器内的连接器100的外形形状、贴附着热传导部件(TIM：Thermal Interface Material：导热接口材料)107的区域的配置例的俯视图。图4(A)是表示存储器器件10的外形形状及与贴附TIM107的区域接触的区域(以下称为接触区域)A1的俯视图，图4(B)是表示连接器100的外形形状与贴附着TIM107的区域(以下称为贴附区域)A2的俯视图。存储器器件10将图4(A)所示的端子面设为下，从图4(B)所示的连接器100的上方安装。图5是表示存储器器件10安装在连接器100的状态的侧视图。
在图4(A)所示的供存储器器件10安装的连接器100，如图4(B)所示，以对应于存储器器件10的列R1、列R2及列R3的方式，多个引线框架配置成列r1、列r2及列r3这3列。也有将引线框架称为弹簧引线的情况。在列r1配置着与排成存储器器件10的列R1的13个端子P101～端子P113对应的13个引线框架101。同样，在列r2配置与排成存储器器件10的列R2的6个端子P114～端子P119对应的6个引线框架102，在列r3配置着与排成存储器器件10的列R3的13个端子P120～端子P132对应的13个引线框架103。
图4(B)中，形成列r1、列r2及列r3的引线框架101～引线框架103的Y轴方向的长度相同。但是，引线框架101～引线框架103的Y轴方向的长度不限于所述例。例如，引线框架101～引线框架103的Y轴方向的长度也可互不相同。
如图4(B)所示，引线框架101～引线框架103分别具有引线框架端子104与安装部105。引线框架端子104为与形成存储器器件10的列R1、列R2及列R3的多个端子P各自接触(点接触)的部分。安装部105为引线框架101～引线框架103安装在主机机器内的印刷电路衬底上时，与所述印刷电路衬底相接的部分。换句话说，安装部105为引线框架101～引线框架103安装在主机机器内的印刷电路衬底上时，固定在所述印刷电路衬底上的部分。
如果存储器器件10安装在连接器100，那么连接器100的引线框架101～引线框架103的引线框架端子104与形成列R1、列R2及列R3的多个端子P的每一个接触。
如果引线框架101～引线框架103的引线框架端子104与端子P接触，那么配置在主机机器的系统衬底上的主机控制部、与存储器器件10的控制器14电连接。
另外，图4(B)中，形成列r1的引线框架101的引线框架端子104朝向Y轴的负方向。形成列r2的引线框架102的引线框架端子104朝向Y轴的负方向。形成列r3的引线框架103的引线框架端子104朝向Y轴的正方向。此外，形成列r1及列r2、列r3的引线框架端子104也可朝向相反侧。
如图4(B)所示，连接器100具备安装着存储器器件10时，支撑所述存储器器件10的连接器框架106。换句话说，连接器100具备安装着存储器器件10时，收容所述存储器器件10的连接器框架106。如图4(B)所示，连接器框架106具有第1缘111、第2缘112、第3缘113、第4缘114、连接部115、及缺口116。
第1缘111在X轴方向延伸，朝向Y轴的负方向。第1缘111在安装着存储器器件10时，与所述存储器器件10的第1缘31相接。第1缘111在俯视时与形成列r1的引线框架101的安装部105重叠，且与所述安装部105连接(接着)。
第2缘112在Y轴方向延伸，朝向X轴的负方向。第2缘112在安装着存储器器件10时，与所述存储器器件10的第3缘33相接。第3缘113在Y轴方向延伸，朝向X轴的正方向。第3缘113在安装着存储器器件10时，与所述存储器器件10的第2缘32相接。
第4缘114在X轴方向延伸，朝向Y轴的正方向。第4缘114在安装着存储器器件10时，与所述存储器器件10的第4缘34相接。第4缘114在俯视时与形成列r3的引线框架103的安装部105重叠，且与所述安装部105连接(接着)。
连接部115在X轴方向延伸，位于第1缘111与第4缘114间，将第2缘112与第3缘113连接。连接部115在俯视时与形成列r2的引线框架102的安装部105重叠，且与所述安装部105连接(接着)。
缺口116分别形成在第2缘112及第3缘113。如图5所示，在存储器器件10安装在连接器100时用来固定所述存储器器件10的罩120的爪扣在缺口116。
在图4(B)中斜线所示的贴附区域A2，贴附着TIM107。更具体来说，如图4(B)所示，在连接器100中，在列r1与列r2间的区域、及形成列r2的引线框架102中、与存储器器件10的端子P116对应的引线框架102、及与存储器器件10的端子P117对应的引线框架102间的区域，贴附着TIM107。TIM107贴附在主机机器内的印刷电路衬底上。
图4(A)中以虚线包围的接触区域A1、及图4(B)中斜线所示的贴附着TIM107的贴附区域A2，在存储器器件10被安装在连接器100时，在俯视下重叠。换句话说，当存储器器件10被安装在连接器100时，所述存储器器件10在接触区域A1中，与贴附在所述连接器100的贴附区域A2的TIM107对向且接触。
通过将存储器器件10的端子P如图4(A)所示那样配置，而能在供所述存储器器件10安装的连接器100，如图4(B)所示设置贴附TIM107的贴附区域A2。一般来说，在可卸除式存储器器件中，以往是通过将经配置的端子用作为散热用端子，而确保通往主机机器内的印刷电路衬底的散热路径并进行散热。然而，由于配置在存储器器件的端子、与引线框架的引线框架端子仅为点接触，所以散热面积较小，散热效率差。此外，由于引线框架的引线框架端子非焊接在主机机器内的印刷电路衬底，因此会受到从引线框架的引线框架端子到引线框架的安装部的长度部分的热阻的影响，散热效率差。
相对于此，本实施方式的存储器器件10由于将形成列R2的端子P的数量减为少于形成列R1或R3的端子P的数量，实现图4(A)所示的设置接触区域A1的端子配置，所以能在连接器100设置贴附TIM107的贴附区域A2。由此，如图5所示，存储器器件10被安装在连接器100时，所述存储器器件10在接触区域A1中与TIM107面接触，所以与所述点接触的情况相比，能扩张散热面积，从而能提高散热效率。
此处，参考图6，针对将本实施方式的存储器器件10的形成列R3的端子P的至少一个用作为SCS(Sideband signal Configuration Select：边带信号配置选择)端子用的情况进行说明。
图6是用来说明使用存储器器件10的端子P作为SCS端子的情况的图。图6(A)中，设想使用存储器器件10的属于列R3的端子P132作为SCS端子的情况。另外，图6(A)中，设想使用存储器器件10的属于列R3的端子P132作为SCS端子的情况，但不限于所述例，也可使用与存储器器件10的属于列R3的端子P132不同的端子P(端子P120～端子P131)作为SCS端子。此外，图6(A)中，设想SCS端子为1个的情况，但不限于所述例，SCS端子也可设置有多个。
此外，图6(A)中，设想使用存储器器件10的属于列R2的6个端子P114～端子P119中的4个端子P115～端子P118作为PCIe规格的边带信号用信号端子，且使用2个端子P114及端子P119作为GND(Ground：接地)用信号端子(接地端子)的情况。但是，存储器器件10的属于列R2的6个端子P114～端子P119的分配不限于所述例，也可使用存储器器件10的属于列R2的6个端子P114～端子P119中的任意端子P，作为边带信号用信号端子，且使用任意端子P作为GND用信号端子。
SCS端子是用来传递从主机机器变更(选择)边带信号的构成用的信号(以下，称为选择信号)的信号端子。从主机机器对SCS端子输入High(高)电平的选择信号或Low(低)电平的选择信号。
如图6(B)所示，对SCS端子输入High(高)电平的选择信号的情况下，使用存储器器件10的属于列R2的端子P115，作为用来传递第1边带信号SB1的信号端子，使用端子P116作为用来传递第2边带信号SB2的信号端子，使用端子P117作为用来传递第3边带信号SB3的信号端子，使用端子P118作为用来传递第4边带信号SB4的信号端子。换句话说，在对SCS端子输入High(高)电平的选择信号的情况下，使用存储器器件10的属于列R2的端子P115～端子P118，作为用来传递第1构成的边带信号SB1～边带信号SB4的信号端子。
另一方面，如图6(B)所示，对SCS端子输入Low(低)电平的选择信号的情况下，使用存储器器件10的属于列R2的端子P115，作为用来传递第5边带信号SB5的信号端子，使用端子P116作为用来传递第6边带信号SB6的信号端子，使用端子P117作为用来传递第7边带信号SB7的信号端子，使用端子P118作为用来传递第8边带信号SB8的信号端子。换句话说，在对SCS端子输入Low(低)电平的选择信号的情况下，使用存储器器件10的属于列R2的端子P115～端子P118，作为用来传递第2构成的边带信号SB5～边带信号SB8的信号端子。
另外，图6中，例示着传递第1构成与第2构成中彼此不同的边带信号的情况，但不限于所述例，也可传递第1构成与第2构成中一部分共通的边带信号。例如，也可为端子P115及端子P116是在无论是对SCS端子输入High(高)电平的选择信号的情况、或输入Low(低)电平的选择信号的情况，都用来传递第1边带信号SB1及第2边带信号SB2，且端子P117及端子P118是在对SCS端子输入High(高)电平的选择信号的情况，用来传递第3边带信号SB3及第4边带信号SB4，在对SCS端子输入Low(低)电平的选择信号的情况下，则用来传递第5边带信号SB5及第6边带信号SB6。
图7是表示配置在主机机器的衬底上的主机控制部201与开关202。
主机机器的衬底上的开关202经由上拉电阻202A连接在连接器100内的端子103，进一步连接在存储器器件10的SCS端子P132。通过固定开关202的接通或断开，而能选择SCS端子的电平。
作为未图示的方法，也可通过将主机控制部201的GPIO(General-purpose input/output：通用输入输出)输出直接连接在连接器100内的端子103，而由主机控制部201选择SCS端子的电平。而且，未选择SCS端子的电平的情况下，也可以上拉电阻或下拉电阻来固定电平。
如图7所示，开关202的一端接地，另一端连接在上拉电阻202A及与SCS端子接触的引线框架103。如果断开开关202，那么经由引线框架103对存储器器件10的SCS端子输入High(高)电平的选择信号。如果对SCS端子输入High(高)电平的选择信号，那么如图6(B)所示，属于列R2的端子P115～端子P118作为用来传递第1构成的第1边带信号SB1～第4边带信号SB4的信号端子发挥功能。另一方面，如果接通开关202，那么经由引线框架103对存储器器件10的SCS端子输入Low(低)电平的选择信号。如果对SCS端子输入Low(低)电平的选择信号，那么如图6(B)所示，属于列R2的端子P115～端子P118作为用来传递第5边带信号SB5～第8边带信号SB8的信号端子发挥功能。
接着，参考图8，针对供给到本实施方式的存储器器件10的电源电压进行说明。
图8是表示第1代存储器器件10a与第2代存储器器件10b的外形形状的俯视图。第1代存储器器件10a构成为以从外部供给的n种(其中，n≧2)电源电压进行动作。另一方面，第2代存储器器件10b构成为以从外部供给的m种(其中，n＞m≧1，n及m为自然数)电源电压进行动作。因此，第1代存储器器件10a与第2代存储器器件10b有混杂存在于市场上的可能性。以下，设想第1代存储器器件10a为以2种电源电压动作的方式构成的存储装置的情况，将所述存储器器件10a称为2电源存储器器件。另一方面，将存储器器件10b称为1电源存储器器件。
如2电源存储器器件10a那样的第1代存储器器件的制造及出货开始后经过一段时间，如1电源存储器器件10b那样的第2代存储器器件的制造及出货开始的情况，如上所述，出现规格彼此不同的第1代存储器器件与第2代存储器器件混杂的环境。
因此，例如制造如信息处理装置那样的主机机器的产品制造线中，有时进行以供给2种电源电压的方式构成的第1型主机的制造及动作测试、及以供给1种电源电压的方式构成的第2型主机的制造及动作测试。
第1型主机是以对安装在主机机器内的连接器的2电源存储器器件10a供给2种电源电压的方式构成的信息处理装置。另一方面，第2型主机是以对安装在主机机器内的连接器的1电源存储器器件10b供给1种电源电压的方式构成的信息处理装置。
2电源存储器器件10a与1电源存储器器件10b具有相同存储器器件形状的情况下，在产品制造线中，可能产生以1电源存储器器件10b错误安装在第1型主机的连接器的状态，进行第1型主机的动作测试的实例、或以2电源存储器器件10a错误安装在第2型主机的连接器的状态，进行第2型主机的动作测试的实例。
主机机器的动作测试中，将主机机器接通电源，由此，主机机器将对应于所述主机机器的类型的几种电源电压供给到存储器器件。如果以从主机机器供给的电源电压不匹配存储器器件的电源构成的状态，执行主机机器的动作测试，那么有产生对存储器器件施加动作保证外的电压而使之损坏的流通大电流并着火的所谓的不良的担忧。
因此，为了抑制这种不良的产生，考虑将2电源存储器器件10a与1电源存储器器件10b的存储器器件形状设为不同形状，由此能区分2电源存储器器件10a与1电源存储器器件10b。例如，考虑如图8(A)所示，在2电源存储器器件10a中，如倒角部C那样形成第1角部35，相对于此，在1电源存储器器件10b中，如图8(B)所示，如倒角部C那样形成第2角部36。由此，因无法在第1型主机的连接器安装1电源存储器器件10b、及无法在第2型主机的连接器安装2电源存储器器件10a，所以能抑制所述不良的产生。
图8中，对通过将2电源存储器器件10a与1电源存储器器件10b的存储器器件形状设为彼此不同的形状，而抑制1电源存储器器件10b错误安装在第1型主机的连接器、及2电源存储器器件10a错误安装在第2型主机的连接器的情况进行说明。另一方面，考虑使用存储器器件10的形成列R3的端子P的至少一个，作为PCD(Power Configuration Detect：电源方案检测)端子，由此抑制所述问题的产生。以下，参考图9，对使用本实施方式的存储器器件10的形成列R3的端子P的至少一个作为PCD端子的情况进行说明。
图9是用来说明使用存储器器件10的端子P作为PCD端子的情况的图。图9(A)中，设想使用存储器器件10的属于列R3的端子P131作为PCD端子的情况。此外，图9(A)中，设想与图6(A)的情况同样，使用存储器器件10的属于列R3的端子P132作为SCS端子的情况。另外，图9(A)中，设想使用存储器器件10的属于列R3的端子P131作为PCD端子的情况，但不限于所述例，也可使用存储器器件10的与属于列R3的端子P131及端子P132不同的端子P(端子P120～端子P130)作为PCD端子。此外，图9(A)中，设想PCD端子为1个的情况，但不限于所述例，PCD端子也可设置多个。
PCD端子是用来传递检测存储器器件10的电源构成用的信号(以下，称为检测信号)的信号端子。从PCD端子对主机机器输出High(高)电平的检测信号或Low(低)电平的检测信号。
如图9(B)所示，从PCD端子输出High(高)电平的检测信号的情况下，主机机器辨识存储器器件10的电源构成为2电源。换句话说，从PCD端子输出High(高)电平的检测信号的情况下，主机机器辨识安装在连接器100的存储器器件为2电源存储器器件10a。另一方面，从PCD端子输出Low(低)电平的检测信号的情况下，主机机器辨识存储器器件10的电源构成为1电源。换句话说，从PCD端子输出Low(低)电平的检测信号的情况下，主机机器辨识出安装在连接器100的存储器器件为1电源存储器器件10b。
图10是表示连接在1电源存储器器件10b的PCD端子的内部电路、与连接在2电源存储器器件10a的内部电路。
如图10(A)所示，1电源存储器器件10b的PCD端子在装置10b内连接在GND。因此，在主机控制部201的控制下，如果将第1电源电压供给到1电源存储器器件10b，那么成为GND接地，且从所述1电源存储器器件10b的PCD端子输出Low(低)电平的检测信号。
另一方面，如图10(B)所示，2电源存储器器件10a的PCD端子接通。因此，经由主机机器的衬底上的上拉电阻对主机机器输入High(高)。
根据图10所示的构成，主机机器(主机控制部201)能根据能够在供给第1电源电压的时点输出的检测信号的电平，辨识存储器器件10的电源构成，并能决定第2电源电压有无供给，因而能抑制所述不良的产生。
此处，参考图11，对使用本实施方式的存储器器件10的一个端子P作为SCS端子或作为PCD端子的情况进行说明。图11是用来说明使用存储器器件10的一个端子P作为SCS端子或作为PCD端子的情况的图。
如上所述，SCS端子是用来输入选择信号而使用的信号端子，PCD端子是用来输出检测信号而使用的信号端子。因此，只要输入选择信号的时点与输出检测信号的时点不覆盖，就能使一个端子P具有SCS端子与PCD端子这两个的功能。
为了使一个端子P具有SCS端子与PCD端子这两个的功能，如图11(A)所示，例如在主机机器的主机控制部201、与作为SCS端子及PCD端子发挥功能的一个端子P接触的引线框架103间，设置三态缓冲器203。三态缓冲器203也可内包在主机控制部201。
如图11(B)所示，使一个端子P作为SCS端子发挥功能的情况下，从主机控制部201对三态缓冲器203输入Low(低)电平的切换信号。所述情况下，三态缓冲器203将从主机控制部201输出的选择信号向存储器器件10直接输出，因而能使一个端子P作为SCS端子发挥功能。
另外，在主机控制部201的控制下，如果将第2电源电压供给到2电源存储器器件10a，那么开关15断开，用来供给第1电源电压的布线与上拉电阻的连接也可断开。或者，如果设有未图示的断开电路，将第2电源电压供给到2电源存储器器件10a，执行初始化序列，那么能通过所述断开电路，将用来供给第1电源电压的布线与上拉电阻的连接断开。由此，能抑制从PCD端子输出检测信号后的上拉电阻引起的多余的电力消耗。
另一方面，使一个端子P作为PCD端子发挥功能的情况下，如图11(B)所示，从主机控制部201对三态缓冲器203输入High(高)电平的切换信号。如果从主机控制部201输入High(高)电平的切换信号，那么三态缓冲器203成为高阻抗状态，且成为电断开状态，因而不从三态缓冲器203向存储器器件10输出信号，能使一个端子P作为PCD端子发挥功能。
图12是表示使用本实施方式的存储器器件10的一个端子P作为SCS端子或作为PCD端子的情况的动作的一例的时序图。
如图12所示，在第1时点T1下，主机控制部201开始High(高)电平切换信号对三态缓冲器203的输出。由此，存储器器件10的特定端子P作为PCD端子发挥功能。接着，在第2时点T2下，在主机控制部201的控制下，开始将第1电源电压供给到存储器器件10。如果开始将第1电源电压供给到存储器器件10，那么在第3时点T3下，对主机控制部201输入由存储器器件10的PCD端子输出的检测信号。由此，主机控制部201能辨识存储器器件10的电源构成，决定第2电源电压有无供给。
在辨识存储器器件10的电源构成后的第4时点T4下，主机控制部201将对三态缓冲器203输出的切换信号的电平从High(高)电平切换为Low(低)电平。由此，存储器器件10的所述特定端子P作为SCS端子发挥功能。以下，将High(高)电平或Low(低)电平的选择信号从主机控制部201输出到存储器器件10，配置在存储器器件10的边带信号用端子作为用来传递对应于High(高)电平选择信号的第1构成的边带信号的信号端子、或用来传递对应于Low(低)电平选择信号的第2构成的边带信号的信号端子使用。
以下，对设置在存储器器件10的多个端子P的配置的变化例进行说明。另外，以下，基本仅提及与图4所示的端子配置不同的部分，省略与图4相同部分的说明。另外，任一端子配置的Y轴方向的列R1与列R3间的距离都长于Y轴方向的列R1与第1缘31间的距离、及Y轴方向的列R3与第4缘34间的距离。
(第1变化例)
图13是表示第1变化例的存储器器件10A的外形形状、供所述存储器器件10A安装的主机机器内的连接器100A的外形形状、及贴附着TIM107的区域的配置例的俯视图。图13(A)是表示存储器器件10A的外形形状及与TIM107接触的接触区域A11的俯视图，图13(B)是表示连接器100A的外形形状与贴附着TIM107的贴附区域A21的俯视图。
图13(A)所示的端子配置在形成列R2的6个端子P114～P119的位置比第4缘34更靠近第1缘31的点上，与图4(A)所示的端子配置不同。
因此，图13(A)所示的供存储器器件10A安装的连接器100A中，如图13(B)所示，形成列r1的引线框架101的引线框架端子104朝向Y轴的负方向，形成列r2的引线框架102的引线框架端子104朝向Y轴的正方向，形成列r3的引线框架103的引线框架端子104朝向Y轴的正方向。
如图13(B)所示，连接器100A中，在列r1与列r2间的区域、及形成列r2的引线框架102中，对应于存储器器件10A的端子P116的引线框架102与对应于存储器器件10A的端子P117的引线框架102间的区域，贴附着TIM107。在图13(B)中斜线所示的贴附区域A21，贴附着TIM107。
图13(A)中以虚线包围的接触区域A11、及图13(B)中斜线所示的贴附着TIM107的贴附区域A21在存储器器件10A安装在连接器100A时，在俯视时重叠。换句话说，存储器器件10A安装在连接器100A时，所述存储器器件10A的接触区域A11与贴附在所述连接器100A的贴附区域A21的TIM107对向且接触。
如上说明，通过将存储器器件10A的端子P如图13(A)所示那样配置，而能在供所述存储器器件10A安装的连接器100A，如图13(B)所示，设置贴附TIM107的贴附区域A21。换句话说，由于存储器器件10A的形成列R2的端子P的数量少于形成列R1或R3的端子P的数量，实现图13(A)所示的设置接触区域A11的端子配置，所以能在连接器100A设置供TIM107贴附的贴附区域A21。由此，存储器器件10A安装在连接器100A时，所述存储器器件10A在接触区域A11中与TIM107面接触，所以与图4所示的端子配置的情况同样，能提高散热效率。
(第2变化例)
图14是表示第2变化例的存储器器件10B的外形形状、供所述存储器器件10B安装的主机机器内的连接器100B的外形形状、及贴附着TIM107的区域的配置例的俯视图。图14(A)是表示存储器器件10B的外形形状及与TIM107接触的接触区域A12的俯视图，图14(B)是表示连接器100B的外形形状与贴附着TIM107的贴附区域A22的俯视图。
图14(A)所示的端子配置在形成列R2的端子P的数量从6个减少为3个这点上，与图4(A)所示的端子配置不同。具体来说，图14(A)所示的端子配置在图4所示的端子P114～端子P116不作为形成列R2的端子P配置这点上，与图4(A)所示的端子配置不同。
图14(A)所示的形成列R2的3个端子P117～端子P119中，2个端子P117及端子P118作为PCIe规格的边带信号用信号端子使用，1个端子P119作为GND用信号端子使用。但是，存储器器件10B的属于列R2的3个端子P117～端子P119的分配不限于所述例，也可使用存储器器件10B的属于列R2的3个端子P117～端子P119中的任意端子P，作为边带信号用信号端子，且使用任意端子P作为GND用信号端子。
如图14(B)所示，连接器100B中，在列r1与列r2间的区域、及对应于存储器器件10B的端子P117的引线框架102与连接器框架106的第3缘113间的区域，贴附着TIM107。在图14(B)中，斜线所示的贴附区域A22，贴附着TIM107。
图14(A)中以虚线包围的接触区域A12、及图14(B)中斜线所示的贴附着TIM107的贴附区域A22在存储器器件10B安装在连接器100B时，在俯视时重叠。换句话说，存储器器件10B安装在连接器100B时，所述存储器器件10B在接触区域A12中，与贴附在所述连接器100B的贴附区域A22的TIM107对向且接触。
如上说明，通过将存储器器件10B的端子P如图14(A)所示那样配置，能在供所述存储器器件10B安装的连接器100B，如图14(B)所示，设置贴附TIM107的贴附区域A22。换句话说，由于存储器器件10B的形成列R2的端子P的数量少于形成列R1或R3的端子P的数量，且实现图14(A)所示的设置接触区域A12的端子配置，所以能在连接器100B设置供TIM107贴附的贴附区域A22。另外，根据图14所示的端子配置而设置的接触区域A12，相比在根据图4及图13所示的端子配置而设置的接触区域A1及接触区域A11变大相当于将形成列R2的端子数从6个减少为3个的部分。因此，图14所示的端子配置与图4及图13所示的端子配置相比，能扩张与TIM107面接触的面积，能进一步提高散热效率。
另外，图14中示出了不将图4所示的端子P114～端子P116作为形成列R2的端子P配置，而将端子P117～端子P119作为形成列R2的端子P配置的端子配置，但端子的配置不限于此。例如，也可为不将图4所示的端子P117～端子P119作为形成列R2的端子P配置，而将端子P114～端子116作为形成列R2的端子P配置的端子配置。所述端子配置也可获得与图14所示的端子配置同样的效果。
此外，图14中，示出了将形成列R2的端子P117～端子P119设置在比存储器器件10B的第1缘31更靠近第4缘34的位置的情况，但不限于此，也可为例如形成列R2的端子P117～端子P119设置在比存储器器件10B的第4缘34更靠近第1缘31的位置的端子配置。所述端子配置也可获得与图14所示的端子配置同样的效果。
而且，也可将图4(A)的存储器器件10安装在图14(B)的连接器100B。所述情况下，列R2的端子P114～端子P116与TIM107接触，但使用绝缘性的TIM以避免短路，或者将未连接的端子P114～端子P116在预设状态下设为能接通，不会成为输出模式，且输入也为贯通电流防止型的I/O单元。
(第3变化例)
图15是表示第3变化例的存储器器件10C的外形形状、供所述存储器器件10C安装的主机机器内的连接器100C的外形形状、及贴附着TIM107的区域的配置例的俯视图。图15(A)是表示存储器器件10C的外形形状及与TIM107接触的接触区域A13的俯视图，图15(B)是表示连接器100C的外形形状与贴附着TIM107的贴附区域A23的俯视图。
图15(A)所示的端子配置在未设置形成列R2的端子P这点与图4(A)所示的端子配置不同。也就是说，图15(A)所示的端子配置是未设置PCIe规格的边带信号用信号端子的端子配置。
所述情况下，如图15(B)所示，连接器100C中，在列r1与列r3间的区域，贴附着TIM107。换句话说，在图14(B)中斜线所示的贴附区域A23，贴附着TIM107。
图15(A)中以虚线包围的接触区域A13、及图15(B)中斜线所示的贴附着TIM107的贴附区域A23，在存储器器件10C安装在连接器100C时，在俯视时重叠。换句话说，存储器器件10C安装在连接器100C时，所述存储器器件10C在接触区域A13中，与贴附在所述连接器100C的贴附区域A23的TIM107对向且接触。
如上说明，通过将存储器器件10C的端子P如图15(A)所示那样配置，而能在供所述存储器器件10C安装的连接器100C，如图15(B)所示，设置贴附TIM107的贴附区域A23。换句话说，存储器器件10C通过未设置形成列R2的端子P，来实现图15(A)所示的设置接触区域A13的端子配置，因此能在连接器100C设置供TIM107贴附的贴附区域A23。另外，利用图15所示的端子配置而设置的接触区域A13，是相比在图4及图13所示的接触区域A1及接触区域A11、及图14所示的接触区域A12，变大了相当于未形成列R2的端子P的部分。因此，图15所示的端子配置与图4、图13及图14所示的端子配置相比，能扩张与TIM107面接触的面积，且能进一步提高散热效率。
而且，也可将图4(A)或图13(A)的存储器器件10及存储器器件10A，安装在图15(B)的连接器100C。所述情况下，列R2的端子P114～端子P116及端子P117～端子P119虽会与TIM107接触，但使用绝缘性TIM来避免短路，或使未连接的端子P114～端子P116及端子P117～端子P119在预设状态下成为能接通，而不成为输出模式，且使输入也成为贯通电流防止型的I/O单元。
(第4变化例)
图16是表示第4变化例的存储器器件10D的外形形状、供所述存储器器件10D安装的主机机器内的连接器100D的外形形状、及贴附着TIM107的区域的配置例的俯视图。图16(A)是表示存储器器件10D的外形形状、及与TIM107接触的接触区域A14的俯视图，图16(B)是表示连接器100D的外形形状、与贴附着TIM107的贴附区域A24的俯视图。
图16(A)所示的端子配置就以下的点与图4(A)所示的端子配置不同，即：由于图16(B)所示的连接器100的引线框架103的Y轴方向的长度，长于图4(B)所示的引线框架103的Y轴方向的长度，所以列R3在Y轴方向上的位置变得较为靠近第1缘31。具体来说，图16(A)所示的端子配置的情况下，列R3在Y轴方向上的位置与图4(A)所示的端子配置相比，较为靠近第1缘31大致1列量(相当于端子P的Y轴方向的长度)。
所述情况下，如图16(B)所示，连接器100D中，在列r1与列r3间的区域，贴附着TIM107。在图16(B)中斜线所示的贴附区域A24，贴附着TIM107。
图16(A)中以虚线包围的接触区域A14、及图16(B)中斜线所示的贴附着TIM107的贴附区域A24，在存储器器件10D安装在连接器100D时，在俯视下重叠。换句话说，存储器器件10D安装在连接器100D时，所述存储器器件10D在接触区域A14中，与贴附在所述连接器100D的贴附区域A24的TIM107对向且接触。
如上说明，即使引线框架103的Y轴方向的长度比图4(B)所示的情况更长，但如果如图16(A)所示那样配置存储器器件10D的端子P，就能在供所述存储器器件10D安装的连接器100D，如图16(B)所示设置贴附TIM107的贴附区域A24。图16所示的端子配置与所述点接触的情况相比，也可提高散热效率。
如第4变化例中一例所示，本实施方式的存储器器件10不论连接器100的引线框架103的Y轴方向的长度，都设法进行多个端子P的端子配置，由此能设置与TIM107接触的接触区域A1，且能提高所述存储器器件10的散热效率。
另外，本实施方式中，未在设置在存储器器件10的接触区域A1配置端子P，但不限于所述例，也可在设置在存储器器件10的接触区域A1内配置端子P。但是，因在存储器器件10安装在连接器100时，配置在接触区域A1内的端子P与贴附在贴附区域A2的TIM107接触，所以无法使用所述端子P作为边带信号用信号端子或GND用信号端子。然而，所述情况下，存储器器件10也可与TIM107面接触，因而能提高所述存储器器件10的散热效率。
此外，本实施方式中的边带信号也可称为可选择信号。
根据以上说明的第1实施方式，存储器器件10(10C)包含用于传输信号的多个信号端子，具备在本体11的第1面21露出的多个端子P。多个端子P至少形成列R1与列R3。列R1包含：多个信号端子P，在比本体11的第4缘34更靠近第1缘31的位置，彼此间隔排列在X轴方向。列R3包含：多个信号端子P，在比本体11的第1缘31更靠近第4缘34的位置，彼此间隔排列在X轴方向。本体11的第1面21的列R1与列R3间的区域包含与配置在电连接的主机机器的印刷电路衬底上的TIM107接触的接触区域A1(A13)。因此，存储器器件10(10C)安装在连接器100(100C)时，在接触区域A1(A13)中能与TIM107面接触，所以能提高所述存储器器件10(10C)的散热效率。
(第2实施方式)
接着，针对第2实施方式进行说明。另外，省略所述第1实施方式中已说明的事项的详细说明，以下，主要针对与所述第1实施方式不同的事项进行说明。
图17是表示属于存储器器件10的列R1的端子群P101～P113的引脚分配的一例的图。属于列R1的端子群P101～P113作为用来传递依据PCIe规格的2信道量的差分信号对的信号端子、及噪声防护用接地端子使用。
如图17所示，属于列R1的端子P101、P104、P107、P110、P113作为噪声防护用接地端子(GND端子)使用，分配着接地电位。属于列R1的端子P102及P103、P105及P106、P108及P109、P111及P112作为用来传递依据PCIe规格的差分信号对的信号端子使用。
对端子P102及P103，分配从主机机器输出的接收差分信号Rx0。更详细来说，对端子P102分配正侧的接收差分信号Rx0+，对端子P103分配负侧的接收差分信号Rx0-。对端子P105及P106，分配从主机机器输出的接收差分信号Rx1。更详细来说，对端子P105分配正侧的接收差分信号Rx1+，对端子P106分配负侧的接收差分信号Rx1-。
如上所述，对作为用来传递依据PCIe规格的差分信号对的信号端子使用的端子，也就是配置在X轴方向的存储器器件10及本体11的中心线与第2缘32间的端子P102、P103、P105、P106，分配接收侧的差分信号对。
对端子P108及P109，分配从存储器器件10输出的发送差分信号Tx0。更详细来说，对端子P108分配正侧的发送差分信号Tx0+，对端子P109分配负侧的发送差分信号Tx0-。对端子P111及端子P112，分配从存储器器件10输出的发送差分信号Tx1。更详细来说，对端子P111分配正侧的发送差分信号Tx1+，对端子P112分配负侧的发送差分信号Tx1-。
如上所述，对作为用来传递依据PCIe规格的差分信号对的信号端子使用的端子，也就是配置在X轴方向的存储器器件10及本体11的中心线与第3缘33间的端子P108、P109、P111、P112，分配发送侧的差分信号对。
在PCIe规格中，由接收侧的差分信号对与发送侧的差分信号对，构成1信道。图17中，由接收差分信号对Rx0+及Rx0-、与发送差分信号对Tx0+及Tx0-，构成1信道，也由接收差分信号对Rx1+及Rx1-与发送差分信号对Tx1+及Tx1-，构成1信道。由此，如上所述，能传递依据PCIe规格的2信道量的差分信号对。
如图17所示，分配接收差分信号对Rx0+及Rx0-的端子P102及P103位于作为接地端子使用的端子P101及P104间。此外，如图17所示，分配接收差分信号对Rx1+及Rx1-的端子P105及P106位于作为接地端子使用的端子P104及P107间。而且，如图17所示，分配发送差分信号对Tx0+及Tx0-的端子P108及P109位于作为接地端子使用的端子P107及P110间。此外，如图17所示，分配发送差分信号对Tx1+及Tx1-的端子P111及P112位于作为接地端子使用的端子P110及P113间。
根据图17所示的引脚分配，能减少串扰的影响。串扰意指对相邻的信号布线造成影响、或受来自相邻的信号布线的影响，而导致这些信号布线的信号质量劣化的现象。本实施方式中，考虑了信号强度较强的发送差分信号对，影响信号强度较弱的接收差分信号对，而使接收差分信号对的信号质量劣化的影响。
以下，将图18所示的引脚分配作为比较例，对本实施方式的引脚分配的效果更详细地说明。另外，比较例是用来说明本实施方式的引脚分配可发挥的部分效果的，并非将比较例与本实施方式中共通的效果排除。
图18是表示比较例的引脚分配的一例的图。如图18所示，比较例的引脚分配在对端子P105及P106分配发送差分信号对Tx0+及Tx0-，对端子P108及P109分配接收差分信号对Rx1+及Rx1-这点上，与本实施方式的引脚分配不同。
根据图18所示的引脚分配，有分配在端子P102及P103的接收差分信号对Rx0+及Rx0-，受分配在端子P105及P106的发送差分信号对Tx0+及Tx0-的影响，而使信号质量劣化的情况。此外，有分配在端子P108及P109的接收差分信号对Rx1+及Rx1-，受分配在端子P105及P106的发送差分信号对Tx0+及Tx0-、与分配在端子P111及P112的发送差分信号对Tx1+及Tx1-的影响，而使信号质量劣化的情况。
相对于此，根据本实施方式的引脚分配，如图17所示，因在分配接收差分信号对Rx0+及Rx0-的端子P102及P103附近，无分配发送差分信号对的端子，所以接收差分信号对Rx0+及Rx0-几乎不受串扰的影响，能抑制信号质量的劣化。此外，如图17所示，在分配接收差分信号对Rx1+及Rx1-的端子P105及P106附近，存在分配发送差分信号对Tx0+及Tx0-的端子P108及P109，作为分配发送差分信号对的端子，但如比较例所示，由于接收差分信号对Rx1+及Rx1-并不受来自发送差分信号对Tx0+及Tx0-、与发送差分信号对Tx1+及Tx1-这两个的影响，所以与比较例的情况相比可进一步抑制信号质量的劣化。
另外，图17中，已对在端子P102及P103分配接收差分信号对Rx0+及Rx0-、在端子P105及P106分配接收差分信号对Rx1+及Rx1-、在端子P108及P109分配发送差分信号对Tx0+及Tx0-、在端子P111及P112分配发送差分信号对Tx1+及Tx1-的引脚分配进行说明，但能抑制因串扰引起的信号质量劣化的引脚分配不限定于此。例如，也可对端子P102及P103分配发送差分信号对Tx1+及Tx1-，对端子P105及P106分配发送差分信号对Tx0+及Tx0-，对端子P108及P109分配接收差分信号对Rx1+及Rx1-，对端子P111及P112分配接收差分信号对Rx0+及Rx0-。所述情况下，也与图17的情况同样，能抑制因串扰引起的信号质量劣化。
也就是说，如果是在左右一侧的端子分配接收侧的差分信号对，在左右另一侧的端子分配发送侧的差分信号对的引脚分配，那么与图17的情况同样，能抑制因串扰引起的信号质量劣化。
此外，图17中，已针对属于列R1的端子数为13的情况进行说明，但属于列R1的端子数不限定于此，也可对列R1配置比13端子多的端子。属于列R1的端子数为14端子以上的情况下，如图19所示，通过在分配接收差分信号对Rx1+及Rx1-的端子P105及P106、与分配发送差分信号对Tx0+及Tx0-的端子P109及P110间(换句话说，在分配接收差分信号对的端子、与分配发送差分信号对的端子间的距离中，距离最近的端子间)，配置二个以上的接地端子P107及P108，而能减少接收差分信号对Rx1+及Rx1-受发送差分信号对Tx0+及Tx0-的影响，且抑制信号质量的劣化。
图20是表示属于存储器器件10的列R2的端子群P114～P119、与属于列R3的端子群P120～P132的引脚分配的一例的图。属于列R2的端子群P114～P119作为各产品不同的任意可选信号用的信号端子使用。属于列R3的端子群P120～P132作为各产品共通的控制信号用信号端子及电源端子使用。
如图20所示，属于列R2的端子P114、P115、P118、P119作为返回电流用的接地端子(GND端子)使用。换句话说，属于列R2的端子群P114～P119中，配置在X轴方向的存储器器件10及本体11的中心线与第2缘32间的多个端子P114及P115作为返回电流用接地端子使用，且配置在X轴方向的存储器器件10及本体11的中心线与第3缘33间的多个端子P118及P119作为返回电流用接地端子使用。
属于列R2的端子P116及P117作为备用端子(RSVD端子)使用，例如分配边带信号。
此外，如图20所示，对属于列R3的端子P121、P122、P125、P129，分配例如PCIe规格的信号。更详细来说，对端子P121及P122，分配差分信号对REFCLK+及REFCLK-。对端子P125分配PERST#信号(复位信号)。对端子P129分配CLKREQ#信号。
而且，如图20所示，属于列R3的端子P120及P123作为噪声防护用的接地端子使用。分配差分信号对REFCLK+及REFCLK-的端子P121及P122位于作为噪声防护用的接地端子使用的端子P120及P123间。
此外，如图20所示，属于列R3的端子P124作为返回电流用的接地端子使用。属于列R3的端子P126～P128作为用来供给第2电源电压(例如1.2V)的电源端子使用。属于列R3的端子P130～P132作为用来供给第1电源电压(例如2.5V)的电源端子使用。
根据图20所示的引脚分配，能应对电流量随存储器器件10的性能提高的增加。例如，将依据PCIe3.0的器件与依据PCIe4.0的器件比较的情况下，依据PCIe4.0的器件发挥依据PCIe3.0的器件的大致2倍左右的性能，另一方面，消耗电流增加。根据本实施方式的引脚分配，能应对这种消耗电流的增加。
以下，将图21所示的引脚分配作为比较例，对本实施方式的引脚分配的效果更详细地说明。另外，比较例是用来说明本实施方式的引脚分配能发挥的部分效果的，并非将比较例与本实施方式中共通的效果排除。
图21是表示比较例的引脚分配的一例的图。如图21所示，比较例的引脚分配，在列R2的端子P115及P118作为备用端子而非返回电流用的接地端子使用这点上，与本实施方式的引脚分配不同。此外，比较例的引脚分配，在列R3的端子P132作为NC端子使用，且返回电流用接地端子未配置在列R3这点上，与本实施方式的引脚分配不同。而且，比较例的引脚分配，在列R3中与作为噪声防护用的接地端子使用的端子P123相邻的端子P124作为电源端子使用这点上，与本实施方式的引脚分配不同。
根据图21所示的引脚分配，在消耗电流随存储器器件10的性能提高而增加的情况下，除端子P114及P119外，无返回电流用的接地端子，因而需要使增加部分的返回电流在作为噪声防护用的接地端子使用的端子P120及P123流动，应对消耗电流的增加。如果在作为噪声防护用的接地端子使用的端子P120及P123，流动返回电流，那么有对位于这些端子间的端子P121及P122分配的差分信号对REFCLK+及REFCLK-的信号质量劣化的担忧。
相对于此，根据本实施方式的引脚分配，如图20所示，由于属于列R2的端子P115及P118、与属于列R3的端子P124作为返回电流用的接地端子使用，所以能使增加部分的返回电流在这些端子P115、118、124流动，能应对消耗电流随存储器器件10的性能提高的增加。此外，根据本实施方式的引脚分配，如上所述，由于能确保流动增加部分的返回电流的路径，所以能抑制差分信号对REFCLK+及REFCLK-的信号质量劣化。而且，根据本实施方式的引脚分配，如比较例所示，由于接地端子与电源端子未相邻配置，所以能抑制因例如振动等而使连接器100的接地端子所对应的引线框架错误地与电源端子接触等。
图22是表示存储器器件10的外层及内层的立体图。如图22所示，在存储器器件10的外层，设置着：属于列R1的端子群P101～P113；属于列R2的端子群P114～P119；属于列R3的端子群P120～P132；及通孔VA1～VA12，用来连接作为接地端子使用的端子P101、P104、P107、P110、P113、P114、P115、P118、P119、P120、P123、P124与内层。
如图22所示，在存储器器件10的内层，设置着：接地面GP1，与列R1中作为噪声防护用的接地端子使用的端子P101、P104、P107、P110、P113电且热连接。在存储器器件10的内层，设置着：接地面GP2，与列R2中作为返回电流用的接地端子使用的端子P114、P115、P118、P119、及列R3中作为返回电流用的接地端子使用的端子P124电且热连接。在存储器器件10的内层，设置着：接地面GP3，与列R3中作为噪声防护用的接地端子使用的端子P120及P123电且热连接。接地面GP1～GP3例如以铜箔形成。接地面GP1～GP3不互相电连接。此外，在存储器器件10的内层，设置着与设置在外层的通孔VA1～VA12对应的通孔VB1～VB12。
设置在存储器器件10的外层，作为接地端子使用的端子P101、P104、P107、P110、P113经由通孔VA1～VA5及VB1～VB5，与接地面GP1电且热连接。设置在存储器器件10的外层，作为返回电流用的接地端子使用的端子P114、P115、P118、P119、P124经由通孔VA6～VA9及VA12与通孔VB6～VB9及VB12，与接地面GP2电且热连接。设置在存储器器件10的外层，作为噪声防护用的接地端子使用的端子P120及P123经由通孔VA10及VA11与通孔VB10及VB11，与接地面GP3电且热连接。
另外，图22中，例示了接地面GP1～GP3形成在同一层的情况，但不限定在此，接地面GP1～GP3的每一个也可形成于不同层。
根据图22所示的构成(换句话说，图20所示的引脚分配)，与图21所示的比较例的构成相比，能提高散热效果。更详细来说，图22所示的构成与图21所示的比较例的构成相比，作为接地端子使用的端子数较多，能将更多的端子电且热连接在接地面GP2，所以与比较例的构成相比能进一步提高散热效果。
根据以上说明的第2实施方式，存储器器件10包含多组分配接收差分信号对的一对端子(例如端子P102及P103、P105及P106)、及分配发送差分信号对的一对端子(例如端子P108及P109、P111及P112)，且在X轴方向的本体11的中心线与一侧缘(第2缘32)间，定位多组分配接收差分信号对的一对端子，在X轴方向的本体11的中心线与另一侧缘(第3缘33)间，定位多组分配发送差分信号对的一对端子。由此，能抑制串扰，且抑制信号质量劣化。
此外，根据以上说明的第2实施方式，存储器器件10包含配置在X轴方向的本体11的中心线与第2缘32间的返回电流用的多个接地端子(例如端子P114及P115)，且包含配置在X轴方向的本体11的中心线与第3缘33间的返回电流用的多个接地端子(例如端子P118及P119)。由此，能将属于列R2的端子中的较多端子与接地面GP2电且热连接，所以能提高散热效果。
(第3实施方式)
接着，针对第3实施方式进行说明。另外，省略所述第1实施方式及第2实施方式中已说明的事项的详细说明，以下，主要针对与所述第1实施方式及第2实施方式不同的事项进行说明。
图23是用来对将属于存储器器件10的列R2的端子P116及P117，作为用来传递边带信号的信号端子使用，且也将端子P116及P117，作为SCS端子及PCD端子使用的情况(也就是说，将用来传递边带信号的信号端子、SCS端子及PCD端子共享化的情况)进行说明的图。
如上所述，SCS端子为存储器器件10启动前用来输入选择信号所使用的信号端子，PCD端子为存储器器件10启动前用来输出检测信号所使用的信号端子。相对于此，由于边带信号为存储器器件10启动后输入的信号，所以用来传递边带信号的信号端子、SCS端子及PCD端子能共享化。另外，存储器器件10启动前相当于复位信号作用的情况，且存储器器件10启动后相当于复位信号已解除的情况。
在图23(A)中，设想属于存储器器件10的列R2的端子P116由用来传递边带信号的信号端子与SCS端子共享的情况。更详细来说，设想端子P116在存储器器件10启动前作为SCS端子使用，在存储器器件10启动后作为用来传递边带信号的信号端子使用的情况。此外，在图23(A)中，设想属于存储器器件10的列R2的端子P117由用来传递边带信号的信号端子与PCD端子共享的情况。更详细来说，设想端子P117在存储器器件10启动前作为PCD端子使用，在存储器器件10启动后作为用来传递边带信号的信号端子使用的情况。
如图23(B)所示，在器件启动前，对作为SCS端子使用的端子P116输入了高(High)电平的选择信号的情况，在器件启动后，端子P116作为用来传递第1边带信号SB1的信号端子使用，端子P117作为用来传递第2边带信号SB2的信号端子使用。换句话说，在器件启动前，对作为SCS端子使用的端子P116输入了高(High)电平的选择信号的情况，在器件启动后，端子P116及P117作为用来传递第1构成的边带信号SB1及SB2的信号端子使用。
另一方面，如图23(B)所示，在器件启动前，对作为SCS端子使用的端子P116输入了低(Low)电平的选择信号的情况，在器件启动后，端子P116作为用来传递第3边带信号SB3的信号端子使用，端子P117作为用来传递第4边带信号SB4的信号端子使用。换句话说，在器件启动前，对作为SCS端子使用的端子P116输入了低(Low)电平的选择信号的情况，在器件启动后，端子P116及P117作为用来传递第2构成的边带信号SB3及SB4的信号端子使用。
如图23(C)所示，在器件启动前，从作为PCD端子使用的端子P117输出高(High)电平的检测信号的情况下，主机机器辨识存储器器件10的电源构成为2电源。另一方面，如图23(C)所示，在器件启动前，从作为PCD端子使用的端子P117输出低(Low)电平的检测信号的情况，主机机器辨识存储器器件10的电源构成为1电源。
此处，参考图24的时序图，说明图23所示的构成的存储器器件10的动作的一例，也就是用来传递边带信号的信号端子、SCS端子及PCD端子共享化时的动作的一例。
如图24所示，在第1时点T1，在主机机器(的主机控制部201)的控制下，开始将第1电源电压供给到存储器器件10。如果开始将第1电源电压供给到存储器器件10，那么在第2时点T2，从存储器器件10的PCD端子(也就是说器件启动前的端子P117)向主机机器输出检测信号。在第3时点T3，主机机器读取由存储器器件10输出的检测信号，辨识存储器器件10的电源构成，决定有无供给第2电源电压。此外，在第3时点T3，主机机器确立作为SCS端子使用的端子P116，随后，向存储器器件10输出选择信号。
在辨识存储器器件10的电源构成后的第4时点T4，低(low)电平的复位信号被解除确立。由此，作为PCD端子使用的端子P117在之后的期间，作为用来传递与输入到SCS端子的选择信号的电平相应的构成的边带信号的信号端子使用。之后，在第5时点T5，主机机器将作为SCS端子使用的端子P116解除确立，端子P116在之后的期间，作为用来传递与输入到SCS端子的选择信号的电平相应的构成的边带信号的信号端子使用。
根据图23及图24所示的构成，由于能将用来传递边带信号的信号端子、SCS端子及PCD端子共享化，所以能提高存储器器件10的引脚分配的设计自由度。例如，如图20及图22所示，能增加作为返回电流用的接地端子使用的端子数等。
根据以上说明的第3实施方式，存储器器件10包含分配边带信号的至少二个信号端子(例如端子P116及P117)，在存储器器件10启动前，对一信号端子(例如端子P116)输入选择信号，且从另一信号端子(例如端子P117)输出检测信号，在存储器器件10启动后，对这些二个信号端子输入边带信号。由此，能将用来传递边带信号的信号端子、SCS端子及PCD端子共享化，能提高存储器器件10的引脚分配的设计自由度。
根据以上说明的至少一个实施方式，能提供能够提高散热效率的存储器器件10。
另外，本实施方式中，例示NAND型闪存作为非易失性存储器。但是，本实施方式的功能也可适用于例如MRAM(Magnetoresistive Random Access Memory：磁阻式随机存取存储器)、PRAM(Phase change Random Access Memory：相变随机存取存储器)、ReRAM(Resistive Random Access Memory：电阻式随机存取存储器)、或FeRAM(FerroelectricRandom Access Memory：铁电式随机存取存储器)那样的其它各种非易失性存储器。
虽已说明本发明的若干个实施方式，但这些实施方式是作为例子提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨内，且包含在申请专利范围所记载的发明及其均等的范围内。
[符号说明]
10 存储器器件
11 本体
100 连接器
101～103 引线框架
104 引线框架端子
105 安装部
106 连接器框架
107 TIM
P101～P132 端子
A1 接触区域
A2 贴附区域。

Claims (20)

1.一种半导体存储装置，包含：
本体，具有：第1面；位于所述第1面的相反侧的第2面；在第1方向延伸的第1端缘；位于所述第1端缘的相反侧且在所述第1方向延伸的第2端缘；在与所述第1方向交叉的第2方向延伸的第1侧缘；及位于所述第1侧缘的相反侧且在所述第2方向延伸的第2侧缘；
存储器，设置在所述本体的内部；
控制器，设置在所述本体的内部，控制所述存储器；及
多个端子，包含用于传输信号的多个信号端子，且在所述第1面露出；且
所述多个端子至少形成第1列与第2列；
所述第1列包含多个端子，这些端子在比所述第2端缘更靠近所述第1端缘的位置，彼此间隔排列在所述第1方向上；
所述第2列包含多个端子，这些端子在比所述第1端缘更靠近所述第2端缘的位置，彼此间隔排列在所述第1方向上；
所述第1面的所述第1列与所述第2列间的区域，包含与热传导部件接触的接触区域，所述热传导部件与所述半导体存储装置电连接，且配置在主机机器的衬底上。
2.根据权利要求1所述的半导体存储装置，其中
所述第2方向的所述第1列与所述第2列间的距离，长于所述第2方向的所述第1列与所述第1端缘间的距离，且长于所述第2方向的所述第2列与所述第2端缘间的距离。
3.根据权利要求1或2所述的半导体存储装置，其中
形成所述第1列的所述多个端子，包含被分配到差分数据信号的至少一对差分数据信号端子；
形成所述第2列的所述多个端子，包含被分配为用于供给来自所述主机机器的电源电压的电源端子。
4.根据权利要求3所述的半导体存储装置，其中
所述差分数据信号以PCIe规格为基准；
形成所述第1列的所述多个端子，包含被分配到所述差分数据信号的多个信道的多对所述差分数据信号端子。
5.根据权利要求1或2所述的半导体存储装置，其中
所述多个端子进一步形成第3列；
所述第3列包含：多个端子，在所述第1列与所述第2列间的位置，间隔排列在所述第1方向；形成所述第3列的端子数，少于形成所述第1列或所述第2列的端子数；
所述接触区域包含空出相当于形成所述第3列的端子数比形成所述第1列的端子数少的部分的区域。
6.根据权利要求5所述的半导体存储装置，其中
所述第3列位于比所述第1端缘更靠近所述第2端缘处，且位于比所述第2列更远离所述第2端缘处。
7.根据权利要求5所述的半导体存储装置，其中
所述第3列位于比所述第2端缘更靠近所述第1端缘处，且位于比所述第1列更远离所述第1端缘处。
8.根据权利要求6所述的半导体存储装置，其中
所述第3列在所述第1方向的所述本体的中心线与所述第1侧缘间、及所述中心线与所述第2侧缘间，包含同数量的端子。
9.根据权利要求6所述的半导体存储装置，其中
所述第3列在所述第1方向的所述本体的中心线与所述第1侧缘间、及所述中心线与所述第2侧缘间，包含不同数量的端子。
10.根据权利要求9所述的半导体存储装置，其中
所述第3列在所述中心线与所述第1侧缘间、及所述中心线与所述第2侧缘间中的一个，包含所述多个端子。
11.根据权利要求5所述的半导体存储装置，其中
形成所述第3列的所述多个端子包含被分配到地线的至少一个接地端子、及被分配到PCIe规格的边带信号的至少一个边带信号端子。
12.根据权利要求11所述的半导体存储装置，其中
形成所述第2列的所述多个端子包含第1端子，所述第1端子被分配到用于选择所述边带信号的构成的选择信号；
当所述第1端子被输入High(高)电平的所述选择信号的情况下，对所述至少一个边带信号端子分配第1边带信号，当所述第1端子被输入Low(低)电平的所述选择信号的情况下，对所述至少一个边带信号端子分配与所述第1边带信号不同的第2边带信号。
13.根据权利要求11所述的半导体存储装置，其中
形成所述第2列的所述多个端子包含被分配到检测信号的第2端子，所述检测信号供所述主机机器用于检测所述半导体存储装置的电源构成；
在所述半导体存储装置的电源构成是以由多种电源电压进行动作的方式构成的情况下，所述控制器经由所述第2端子对所述主机机器输出High(高)电平的所述检测信号，在所述半导体存储装置的电源构成是以由1种电源电压进行动作的方式构成的情况下，所述控制器经由所述第2端子对所述主机机器输出Low(低)电平的所述检测信号。
14.根据权利要求1所述的半导体存储装置，其中
形成所述第1列的所述多个端子包含多组被分配到接收差分数据信号的一对接收差分数据信号端子、及被分配到发送差分数据信号的一对发送差分数据信号端子；多组所述一对接收差分数据信号端子位于所述第1方向的所述本体的中心线与一侧缘之间，多组所述一对发送差分数据信号端子位于所述中心线与另一侧缘之间。
15.根据权利要求14所述的半导体存储装置，其中
所述一对接收差分数据信号端子及所述一对发送差分数据信号端子配置在噪声防护用的接地端子间。
16.根据权利要求14所述的半导体存储装置，其中
所述多个端子进一步形成第3列；
所述第3列包含：多个端子，在所述第1列与所述第2列间的位置，彼此间隔排列在所述第1方向上；
形成所述第3列的所述多个端子包含配置在所述中心线与所述第1侧缘间的返回电流用的多个接地端子，且包含配置在所述中心线与所述第2侧缘间的所述返回电流用的多个接地端子。
17.根据权利要求16所述的半导体存储装置，其中
形成所述第2列的所述多个端子包含至少一个所述返回电流用的接地端子。
18.根据权利要求17所述的半导体存储装置，其中
在所述本体的内部还具备：第1接地面，与噪声防护用的接地端子连接；及第2接地面，与所述返回电流用的接地端子连接；且
所述第1接地面与所述第2接地面未电连接。
19.根据权利要求16所述的半导体存储装置，其中
形成所述第3列的所述多个端子包含被分配到边带信号的至少二个信号端子；
在所述半导体存储装置启动前，对所述一信号端子输入用于选择所述边带信号的构成的选择信号，且从所述另一信号端子输出供所述主机机器用于检测所述半导体存储装置的电源构成的检测信号；
在所述半导体存储装置启动后，对所述二个信号端子输入所述边带信号。
20.根据权利要求19所述的半导体存储装置，其中
形成所述第2列的所述多个端子包含被分配到重设信号的信号端子；
所述重设信号作用的情况下，对所述一信号端子输入所述选择信号，且从所述另一信号端子输出所述检测信号；
所述重设信号经解除的情况下，对所述二个信号端子输入所述边带信号。
CN202080097643.6A 2020-02-28 2020-11-17 半导体存储装置 Pending CN115176235A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2020033519 2020-02-28
JP2020-033519 2020-02-28
JP2020126444A JP7443184B2 (ja) 2020-02-28 2020-07-27 半導体記憶装置
JP2020-126444 2020-07-27
PCT/JP2020/042848 WO2021171712A1 (ja) 2020-02-28 2020-11-17 半導体記憶装置

Publications (1)

Publication Number Publication Date
CN115176235A true CN115176235A (zh) 2022-10-11

Family

ID=77491357

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080097643.6A Pending CN115176235A (zh) 2020-02-28 2020-11-17 半导体存储装置

Country Status (6)

Country Link
US (1) US20220414414A1 (zh)
EP (1) EP4113310A1 (zh)
KR (1) KR20220141845A (zh)
CN (1) CN115176235A (zh)
TW (1) TWI826099B (zh)
WO (1) WO2021171712A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023111422A (ja) * 2022-01-31 2023-08-10 キオクシア株式会社 情報処理装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101994931B1 (ko) * 2012-07-19 2019-07-01 삼성전자주식회사 기억 장치
JP6235423B2 (ja) * 2014-06-30 2017-11-22 東芝メモリ株式会社 半導体装置
JP2016167167A (ja) 2015-03-09 2016-09-15 株式会社東芝 半導体装置及びメモリシステム
KR20170075125A (ko) * 2015-12-22 2017-07-03 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법

Also Published As

Publication number Publication date
WO2021171712A1 (ja) 2021-09-02
TWI826099B (zh) 2023-12-11
EP4113310A1 (en) 2023-01-04
KR20220141845A (ko) 2022-10-20
TW202311979A (zh) 2023-03-16
US20220414414A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
US7633147B2 (en) Semiconductor unit having two device terminals for every one input/output signal
US8611154B2 (en) Semiconductor device
KR102438889B1 (ko) 반도체 기억 장치
CN109524349B (zh) 半导体封装
US20070115712A1 (en) Apparatus and method for mounting microelectronic devices on a mirrored board assembly
EP2327093B1 (en) Stacked device identification assignment
KR101124838B1 (ko) 고체 상태 드라이브
CN108256618B (zh) 半导体集成电路卡和包括该卡的通信系统
CN115176235A (zh) 半导体存储装置
EP1747583A2 (en) Programming semiconductor dies for pin map compatibility
TWI794855B (zh) 記憶體系統
EP3462485A1 (en) Semiconductor devices and methods for enhancing signal integrity of an interface provided by a semiconductor device
KR100689812B1 (ko) 반도체 장치, 이 장치의 미러 모드 설정 방법, 및 이장치를 이용한 모듈
KR100418230B1 (ko) 반도체 장치
JP7443184B2 (ja) 半導体記憶装置
CN113312302B (zh) 半导体装置
JP4695361B2 (ja) 積層型メモリモジュールおよびメモリシステム
JP2020173765A (ja) 情報処理装置、情報処理システム、半導体記憶装置
US11508415B2 (en) Semiconductor memory package structure and semiconductor memory system
US20230284378A1 (en) Storage device including configurable printed circuit board
US6765302B2 (en) Semiconductor module having a configurable data width of an output bus, and a housing configuration having a semiconductor module
JPH09214073A (ja) 論理回路試作プリント基板
KR20040058417A (ko) 메모리 모듈용 인쇄회로기판 및 이를 장착하는 소켓

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination