JP2020173765A - 情報処理装置、情報処理システム、半導体記憶装置 - Google Patents

Abstract

【課題】安全性を向上することができる情報処理装置を実現する。【解決手段】情報処理装置は、外部から供給されるｎ種類（ｎは２以上の整数）の電源電圧で動作する第１タイプ半導体記憶装置、または前記ｎ種類の電源電圧よりも少ないｍ種類（ｍは１以上ｎ未満の整数）の電源電圧で動作する第２タイプ半導体記憶装置が装着可能なコネクタを含む。情報処理装置は、前記第２タイプ半導体記憶装置に前記ｍ種類の電源電圧を供給するように構成される場合、コネクタに装着された半導体記憶装置の所定位置に切欠きが存在するか否かをチェックし、コネクタに装着された半導体記憶装置の所定位置に切欠きが存在する場合に半導体記憶装置にｍ種類の電源電圧を供給する。【選択図】図２５

Description

本発明の実施形態は、情報処理装置、情報処理システム、半導体記憶装置に関する。

近年、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリの技術改良に伴い、不揮発性メモリの記憶容量は増大している。これに伴い、ソリッドステートドライブ（ＳＳＤ）のような半導体記憶装置の小型化、薄型化、高速化が要求されている。
ところで、世代の異なる複数種の半導体記憶装置が混在する環境においては、互いに仕様が異なるホスト機器と半導体記憶装置同士が接続されてしまう可能性がある。

特開２０１６−１６７１６７号公報

本発明が解決しようとする課題は、安全性を向上することができる情報処理装置、情報処理システム、半導体記憶装置を提供することである。

実施形態によれば、半導体記憶装置が装着可能な情報処理装置は、第１タイプ半導体記憶装置または第２タイプ半導体記憶装置が装着可能なコネクタを具備する。第１タイプ半導体記憶装置は外部から供給されるｎ種類（ｎは２以上の整数）の電源電圧で動作する。第２タイプ半導体記憶装置は、外部から供給される、前記ｎ種類の電源電圧よりも少ないｍ種類（ｍは１以上ｎ未満の整数）の電源電圧で動作する。前記情報処理装置は、前記第２タイプ半導体記憶装置に前記ｍ種類の電源電圧を供給するように構成される場合、前記コネクタに装着された半導体記憶装置の所定位置に切欠きが存在するか否かをチェックし、前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在しない場合に、前記半導体記憶装置に電源電圧を供給せず、前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在する場合に、前記半導体記憶装置に前記ｍ種類の電源電圧を供給する。

第１世代の半導体記憶装置と第１の実施形態に係る半導体記憶装置（第２世代の半導体記憶装置）それぞれの外形形状を示す例示的な平面図。 第１世代の半導体記憶装置の外形形状と複数の端子の配置の例を示す平面図。 第１の実施形態に係る半導体記憶装置の外形形状と複数の端子の配置の例を示す平面図。 第１の実施形態に係る半導体記憶装置を示す例示的な側面図。 第１の実施形態に係る半導体記憶装置の複数の端子に対する信号割り当ての一例を示す図。 第１の実施形態に係る半導体記憶装置の構成を示す断面図。 ３タイプのホスト機器（３電源ホスト、２電源ホスト、１電源ホスト）それぞれに対応する電源構成の例を示す図。 ３タイプの半導体記憶装置（３電源カード、２電源カード、１電源カード）それぞれに対応する電源構成の例を示す図。 ３電源ホスト、２電源ホスト、１電源ホストと３電源カード、２電源カード、１電源カードとの全ての組み合わせと各組み合わせにおけるカードの動作とを示す図。 ２電源カードの構成例を示すブロック図。 １電源カードの構成例を示すブロック図。 ホスト電源構成を検出するために使用される第１の電圧検出器の構成例を示す図。 ホスト電源構成を検出するために使用される第２の電圧検出器の構成例を示す図。 第１の電圧検出器の検出出力と第２の電圧検出器の検出出力との組み合わせと３タイプのホスト機器（３電源ホスト、２電源ホスト、１電源ホスト）との関係を示す図。 ３電源ホスト非対応の２電源カードの構成例を示す図。 ３電源ホスト非対応の１電源カードの構成例を示す図。 ３電源ホスト対応の２電源カードの構成例を示す図。 ３電源ホスト対応の１電源カードの構成例を示す図。 ３電源ホスト非対応の２電源カードによって実行される処理の手順を示すフローチャート。 ３電源ホスト対応の２電源カードによって実行される処理の手順を示すフローチャート。 ３電源ホスト非対応の１電源カードによって実行される処理の手順を示すフローチャート。 ３電源ホスト対応の１電源カードによって実行される処理の手順を示すフローチャート。 第１の実施形態に係るホスト機器である情報処理装置の構成例を示すブロック図。 ホスト機器から供給される電源構成でカードが動作する場合にカードとホスト機器とによって実行される処理と、ホスト機器から供給される電源構成でカードが動作しない場合にカードとホスト機器とによって実行される処理とを示すタイミングチャート。 第１の実施形態に係るホスト機器（２電源ホストまたは１電源ホスト）によって実行される処理の手順を示すフローチャート。 切欠きチェック機能付きの３電源ホストによって実行される処理の手順を示すフローチャート。 第２の実施形態に係るホスト機器内に設けられるコネクタの構成例を示す図。 図２７のコネクタに配置される２つの検出スイッチの状態とカード検出結果との対応関係を示す図。 第２の実施形態に係るホスト機器内に設けられるコネクタの別の構成例を示す図。 第１電源セット（ｎ種類の電源電圧）に対応する第１タイプホストの電源構成例と第２電源セット（ｍ種類の電源電圧）に対応する第２タイプホストの電源構成例とを示す図。 第１タイプホスト、第２タイプホストと、第１タイプカード、第２タイプカードとの全ての組み合わせと各組み合わせにおけるカードの動作とを示す図。 第２タイプカードである２電源カードの構成例を示す図。 第２タイプカードである１電源カードの構成例を示す図。 ホスト電源構成を検出するために使用される第１の電圧検出器の構成例を示す図。 第１の電圧検出器の検出出力と２タイプのホスト機器（第１タイプホスト、第２タイプホスト）との関係を示す図。 第２タイプカードである２電源カードの構成例を示す図。 第２タイプカードである１電源カードの構成例を示す図。 第２タイプカードである２電源カードによって実行される処理の手順を示すフローチャート。 第２タイプカードである１電源カードによって実行される処理の手順を示すフローチャート。 第２の実施形態に係るホスト機器（２電源ホスト）である情報処理装置の構成例を示すブロック図。 第２の実施形態に係るホスト機器（１電源ホスト）である情報処理装置の構成例を示すブロック図。 第２の実施形態に係るホスト機器（３電源ホスト）である情報処理装置の構成例を示すブロック図。 ホスト機器から供給される電源構成でカードが動作する場合にカードとホスト機器とによって実行される処理と、ホスト機器から供給される電源構成でカードが動作しない場合にカードとホスト機器とによって実行される処理とを示すタイミングチャート。 第２の実施形態に係るホスト機器（３電源ホスト）によって実行される処理の手順を示すフローチャート。 第２の実施形態に係るホスト機器（２電源ホストまたは１電源ホスト）によって実行される処理の手順を示すフローチャート。 第２の実施形態に係る、第１電源セットおよび第２電源セットの双方に対応可能なホスト機器によって実行される処理の手順を示すフローチャート。

以下、図面を参照して、実施形態を説明する。
（第１の実施形態）
図１は、第１世代の半導体記憶装置と第１の実施形態に係る半導体記憶装置（第２世代の半導体記憶装置）それぞれの外形形状を示す例示的な平面図である。
第１世代の半導体記憶装置および第２世代の半導体記憶装置の各々は、不揮発性メモリとこの不揮発性メモリを制御するコントローラとを含む。これら各半導体記憶装置は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成されたストレージデバイスである。これら各半導体記憶装置は、例えば、ソリッドステートドライブ（ＳＳＤ）として実現されてもよい。この場合、このＳＳＤは、パーソナルコンピュータ、モバイルデバイス、ビデオレコーダ、車載機器といった、ホスト機器として機能する様々な情報処理装置のストレージとして使用される。

これら各半導体記憶装置はカード形状を有しており、ホスト機器内のコネクタ（カードコネクタとも称する）に装着可能なリムーバブルＳＳＤとして機能し得る。各半導体記憶装置が装着されるコネクタは、プッシュ・プッシュタイプコネクタであってもよいし、プッシュ・プルタイプコネクタであってもよいし、ヒンジタイプコネクタであってもよい。

各半導体記憶装置のリムーバブルという特徴により、容量アップグレードおよび容易なメインテナンスを可能にする。以下では、これら半導体記憶装置はカード（またはカード型ストレージデバイス）として参照される。
図１の（Ａ）は、第１世代のカード１０ａの外形形状を示す。カード１０ａは、外部から供給されるｎ種類の電源電圧で動作するように構成された第１タイプ半導体記憶装置である。ここで、ｎは２以上の整数である。

例えば、第１タイプ半導体記憶装置は、外部から供給される３種類の電源電圧で動作するように構成されていてもよい。以下では、カード１０ａは３電源カードと称する。３電源カードは外部から供給されるｎ種類の電源電圧で動作するように構成された第１タイプ半導体記憶装置の一例である。

３電源カード１０ａはカード形状を有する本体（筐体）１１を備える。筐体１１内には、不揮発性メモリと、この不揮発性メモリを制御するコントローラとが設けられている。筐体１１の一表面においては、複数の端子が列Ｒ１１、列Ｒ１２、列Ｒ２１の３列に配置されていてもよい。

例えば、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）（ＰＣＩｅ）のような高速シリアルインタフェース用の２レーン分の信号端子が列Ｒ１１に配置されている。さらに、ＰＣＩｅの２レーン分の信号端子が列Ｒ１２に配置されている。一つのレーンに対応する信号端子は、受信差動信号ペアを受信するための２つの端子と、送信差動信号ペアを送信するための２つの端子とを含む。

列Ｒ２１においては、ホスト機器からの３種類の電源電圧が供給される複数の電源端子が配置されている。図１の（Ａ）では、例えば、５つの電源端子が配置されている場合が例示されている。これら電源端子は、以下では、Ａ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子としても参照される。

図１の（Ｂ）は、第２世代のカード１０ｂ、１０ｃの外形形状を示す。カード１０ｂ、１０ｃの各々は、例えば、第１世代のカードである３電源カード１０ａの製造及び出荷の後に開発される新世代カードである。
カード１０ｂは、外部から供給される、ｎ種類の電源電圧よりも少ないｍ種類の電源電圧で動作するように構成された第２タイプ半導体記憶装置である。ｍはｎよりも少ない１以上の整数である。例えば、カード１０ｂは、外部から供給される２種類の電源電圧で動作するように構成されていてもよい。一般に、ホスト機器からデバイス（カード）に供給することが必要な電源電圧（パワーレール）の数が少ないほど、ホスト機器はデバイス（カード）を容易に扱うことができる。カード１０ｂは一つ以上の電圧レギュレータを含んでおり、ホスト機器から供給される２種類の電源電圧から、カード１０ｂ内のコンポーネントの動作に必要な３種類の電源電圧を生成することができる。以下では、カード１０ｂは２電源カードと称する。

カード１０ｃも、外部から供給されるｍ種類の電源電圧で動作するように構成された第２タイプ半導体記憶装置である。例えば、カード１０ｃは、外部から供給される１種類の電源電圧で動作するように構成されていてもよい。カード１０ｃは２電源カード１０ｂよりも多くの電圧レギュレータを含んでおり、ホスト機器から供給される１種類の電源電圧から、カード１０ｃ内のコンポーネントの動作に必要な３種類の電源電圧を生成することができる。以下では、カード１０ｃは１電源カードと称する。

２電源カード１０ｂおよび１電源カード１０ｃの各々は３電源カード１０ａと略同じ外形形状（幅、高さ、厚さ、等）を有している。つまり、２電源カード１０ｂおよび１電源カード１０ｃの各々も、３電源カード１０ａと同様に、カード形状を有する筐体１１を備える。筐体１１内には、不揮発性メモリと、この不揮発性メモリを制御するコントローラとが設けられている。

３電源カード１０ａと同様に、２電源カード１０ｂおよび１電源カード１０ｃの各々の筐体１１の一表面においても、例えば、列Ｒ１１、列Ｒ１２、列Ｒ２１の３列に配置された複数の端子が配置されている。
ＰＣＩｅの２レーン分の信号端子が列Ｒ１１に配置されており、さらに、ＰＣＩｅの２レーン分の信号端子が列Ｒ１２に配置されている。列Ｒ２１においては、３電源カード１０ａの複数の電源端子と同数の複数の電源端子、つまりＡ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子が配置されている。

一般に、３電源カード１０ａのような第１世代のカードの製造及び出荷が開始されてから暫く経過した後に、２電源カード１０ｂ、１電源カード１０ｃのような第２世代のカードの製造及び出荷が開始された場合、互いに仕様の異なる第１世代のカードと第２世代のカードとが混在される環境となる。

このため、例えば、情報処理装置のようなホスト機器を製造する製品製造ラインにおいては、ｎ種類の電源電圧を供給するように構成された第１タイプホストの製造および動作テストと、ｍ種類の電源電圧を供給するように構成された第２タイプホストの製造および動作テストとが行われる場合がある。

第１タイプホストは、ホスト機器内のコネクタに装着された第１世代のカードにｎ種類の電源電圧を供給するように構成された情報処理装置である。第１タイプホストの例としては、コネクタに装着されたカードに３電源カード１０ａ用の３種類の電源電圧を供給する３電源ホストが挙げられる。

第２タイプホストは、ホスト機器のコネクタに装着された第２世代のカードにｍ種類の電源電圧を供給するように構成された情報処理装置である。第２タイプホストの例としては、コネクタに装着されたカードに２電源カード１０ｂ用の２種類の電源電圧を供給する用に構成された２電源ホスト、またはコネクタに装着されたカードに１電源カード１０ｃ用の１種類の電源電圧を供給するように構成された１電源ホストとが挙げられる。

第２世代のカードが第１世代のカードと同じカード形状を有している場合、製品製造ラインにおいては、第１タイプホストのコネクタに第２世代のカードが誤って装着された状態で第１タイプホストの動作テストが行われるといったケース、あるいは第２タイプホストのコネクタに第１世代のカードが誤って装着された状態で第２タイプホストの動作テストが行われるといったケースが起こり得る。

ホスト機器の動作テストでは、ホスト機器が電源オンされ、これによってホスト機器はそのホスト機器のタイプに対応する幾つかの種類の電源電圧をカードに供給する。もし、ホスト機器から供給される電源電圧がそのカードの電源構成にマッチしていない状態で、ホスト機器の動作テストが実行されたならば、カードを壊したり、大電流が流れて発火する、といった不具合が生じる可能性がある。なぜなら、ホスト機器から供給される電源電圧がそのカードの電源構成にマッチしていない状態で、ホスト機器とカードとの間のデータの転送を可能にするための初期化シーケンスが実行されてしまい、期待する電源電圧とは異なる電源電圧がカード内の各コンポーネントに印加された状態でカードが動作を開始してしまう可能性があるためである。この場合、カードの破壊、あるいは発火といった不具合が生じる可能性がある。

そこで、本第１の実施形態では、図１の（Ｂ）に示すように、第２世代のカード（２電源カード１０ｂ、１電源カード１０ｃ）の側辺の所定位置には、このカードが第２世代のカード（第２タイプ半導体記憶装置）であることを示す機械的識別子である切欠き３２ａが形成されている。切欠き３２ａが形成される側辺上の所定位置は、列Ｒ１２と列Ｒ２１との間の位置、例えば、列Ｒ１２と列Ｒ２１の中間の位置であってもよい。一方、図１の（Ａ）に示すように、第１世代のカード（３電源カード１０ａ）の側辺のこの所定位置には、切欠き３２ａは形成されていない。

本第１の実施形態においては、第２タイプホストとして機能する情報処理装置は、その情報処理装置内のコネクタに装着されたカードにこの切欠き３２ａが存在するか否かをチェックする機能を有している。コネクタに装着されたカードにこの切欠き３２ａが存在する場合、情報処理装置は、装着されたカードが第２世代のカード（第２タイプ半導体記憶装置）であると認識し、コネクタに装着されたカードにｍ種類の電源電圧を供給する。

一方、コネクタに装着されたカードに切欠き３２ａが存在しない場合、情報処理装置は、装着されたカードが第１世代のカード（第１タイプ半導体記憶装置）であると認識し、コネクタに装着されたカードに電源電圧を供給しない。
これにより、たとえ第２タイプホストに第１世代のカードが装着された場合であっても、第１世代のカードの破壊、あるいは発火といった不具合が生じることを防止することができる。

なお、第２タイプホストとして機能する情報処理装置は、切欠き３２ａが存在しない第１世代のカードを装着することができないコネクタを備えていてもよい。
また、本第１の実施形態では、第２世代のカードは、そのカードに供給される幾つかの電源電圧をチェックすることによって、第２世代のカードが装着されたホスト機器の電源構成（第１タイプホストまたは第２タイプホスト）を識別する機能を有している。

このように第２世代のカード自体がホスト機器の電源構成を識別する能力を有することにより、たとえ第１世代のホスト（第１タイプホスト）に第２世代のカードが装着された場合であっても、第２世代のカードは、その異常動作または破壊から自らを守るための所定の対策を実行することができる。

以下、３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃの構成例を説明する。
図２は３電源カード１０ａの外形形状と複数の端子の配置の例を示す平面図である。図３は２電源カード１０ｂ（または１電源カード１０ｃ）の外形形状と複数の端子の配置の例を示す平面図である。図４は２電源カード１０ｂ（または１電源カード１０ｃ）を示す例示的な側面図である。

各図に示されるように、本明細書において、Ｘ軸、Ｙ軸及びＺ軸が定義される。Ｘ軸とＹ軸とＺ軸とは、互いに直交する。Ｘ軸は、３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃの各々の幅に沿う。Ｙ軸は、３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃの各々の長さ（高さ）に沿う。Ｚ軸は、３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃの各々の厚さに沿う。

３電源カード１０ａには切欠き３２ａが存在せず、２電源カード１０ｂおよび１電源カード１０ｃの各々には切欠き３２ａが存在するという点以外は、３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃは基本的に同じ外形形状および端子配置を有している。

したがって、以下では、図３および図４を参照して、２電源カード１０ｂの外形形状および端子配置について主として説明する。
２電源カード１０ｂは、筐体１１と、プリント回路基板１２と、ＮＡＮＤ型フラッシュメモリ１３と、コントローラ１４と、保護シート１５とを有する。ＮＡＮＤ型フラッシュメモリ１３は、不揮発性メモリの一例である。

２電源カード１０ｂ及び筐体１１は、例えば、Ｙ軸方向に延びた略矩形の板状に形成される。Ｙ軸方向は、２電源カード１０ｂ及び筐体１１の長手方向である。
図４に示すように、筐体１１は、板状であって、第１の面２１と、第２の面２２と、外縁２３とを有する。第１の面２１及び第２の面２２は、Ｙ軸方向に延びた略四角形（矩形）状に形成される。すなわち、Ｙ軸方向は、第１の面２１及び第２の面２２の長手方向でもある。

第１の面２１は、Ｚ軸の正方向に向く略平坦な面である。図４に示すように、第２の面２２は、第１の面２１の反対側に位置し、Ｚ軸の負方向に向く略平坦な面である。
外縁２３は、第１の面２１と第２の面２２との間に設けられ、第１の面２１の縁と第２の面２２の縁とに接続される。図３に示すように、外縁２３は、第１の縁３１と、第２の縁３２と、第３の縁３３と、第４の縁３４と、第１の角部３５と、第２の角部３６と、第３の角部３７と、第４の角部３８とを有する。

第１の縁３１は、Ｘ軸方向に延び、Ｙ軸の正方向に向く。Ｘ軸方向は、筐体１１、第１の面２１、及び第２の面２２の短手方向であって、Ｘ軸の正方向と、Ｘ軸の負方向とを含む。
第２の縁３２は、Ｙ軸方向に延び、Ｘ軸の負方向に向く。第２の縁３２には、凹状の切欠き３２ａが設けられている。第３の縁３３は、第２の縁３２の反対側に位置してＹ軸方向に延び、Ｘ軸の正方向に向く。第４の縁３４は、第１の縁３１の反対側に位置してＸ軸方向に延び、Ｙ軸の負方向に向く。

第２の縁３２及び第３の縁３３のそれぞれの長さは、第１の縁３１及び第４の縁３４のそれぞれの長さよりも長い。第１の縁３１及び第４の縁３４は、略矩形の２電源カード１０ｂの短辺を形成し、第２の縁３２及び第３の縁３３は、略矩形の２電源カード１０ｂの長辺（側辺）を形成する。

第１の角部３５は、第１の縁３１と第２の縁３２との間の角部分であり、第１の縁３１のＸ軸の負方向における端と、第２の縁３２のＹ軸の正方向における端とを接続する。
第１の角部３５は、第１の縁３１のＸ軸の負方向における端と、第２の縁３２のＹ軸の正方向における端との間で直線状に延びる。第１の縁３１と第２の縁３２との角が、いわゆるＣ１．１の角面取り（Ｃ面取りとも云う）に設定されることで、第１の角部３５が設けられる。別の表現によれば、第１の角部３５は、第１の縁３１と第２の縁３２との間に形成された角面取り部Ｃである。

第２の角部３６は、第１の縁３１と第３の縁３３との間の角部分であり、第１の縁３１のＸ軸の正方向における端と、第３の縁３３のＹ軸の正方向における端とを接続する。第２の角部３６は、第１の縁３１のＸ軸の正方向における端と、第３の縁３３のＹ軸の正方向における端との間で円弧状に延びる。第１の縁３１と第３の縁３３との角が、いわゆるＲ０．２の丸面取り（Ｒ面取りとも云う）に設定されることで、第２の角部３６が設けられる。このように、第１の角部３５の形状と第２の角部３６の形状とは、互いに異なる。

第３の角部３７は、第２の縁３２のＹ軸の負方向における端と、第４の縁３４のＸ軸の負方向における端とを接続する。第４の角部３８は、第３の縁３３のＹ軸の負方向における端と、第４の縁３４のＸ軸の正方向における端とを接続する。第３の角部３７及び第４の角部３８はそれぞれ、第２の角部３６と同様に円弧状に延びる。

筐体１１、第１の面２１、及び第２の面２２は、Ｙ軸方向における長さが約１８±０．１ｍｍに設定され、Ｘ軸方向における長さが約１４±０．１ｍｍに設定される。すなわち、Ｙ軸方向における第１の縁３１と第４の縁３４との間の距離が約１８±０．１ｍｍに設定され、Ｘ軸方向における第２の縁３２と第３の縁３３との間の距離が約１４±０．１ｍｍに設定される。なお、筐体１１、第１の面２１、及び第２の面２２のＸ軸方向及びＹ軸方向の長さは、この例に限られない。

図４に示すように、筐体１１は、傾斜部３９をさらに有する。傾斜部３９は、第１の面２１と第１の縁３１との間の角部分であり、第１の面２１のＹ軸の正方向における端と、第１の縁３１のＺ軸の正方向における端との間で直線状に延びる。
図３に示すように、プリント回路基板１２、ＮＡＮＤ型フラッシュメモリ１３、及びコントローラ１４は、筐体１１の内部に設けられる。プリント回路基板１２、ＮＡＮＤ型フラッシュメモリ１３、及びコントローラ１４は、箱型の筐体１１に収容されてもよいし、筐体１１に埋め込まれてもよい。ＮＡＮＤ型フラッシュメモリ１３及びコントローラ１４は、プリント回路基板１２の表面上に実装される。

なお、プリント回路基板１２の裏面が露出されるようにプリント回路基板１２が筐体１１の一部を構成してもよい。この場合、プリント回路基板１２の裏面が第１の面２１として機能することができる。
コントローラ１４は、ＮＡＮＤ型フラッシュメモリ１３、及び当該ＮＡＮＤ型フラッシュメモリ１３を含む２電源カード１０ｂの全体を制御する。例えば、コントローラ１４は、ＮＡＮＤ型フラッシュメモリ１３へのリード／ライト制御及び外部との通信制御を行うことができる。この通信制御には、ＰＣＩｅに対応したプロトコル制御が含まれる。

保護シート１５は、第１の面２１に貼り付けられる。保護シート１５は、例えば、第１の面２１に露出するテスト用の端子等を封印する。
２電源カード１０ｂは、複数の端子Ｐをさらに有する。端子Ｐはピンまたはパッドとも称される場合がある。本第１の実施形態において、２電源カード１０ｂは、２６個または３９個の端子Ｐを有する。なお、端子Ｐの数はあくまで一例であって、この例に限られない。すなわち、端子Ｐの数は、２６個より少なくてもよいし、３９個より多くてもよい。複数の端子Ｐは、例えば、プリント回路基板１２の裏面に設けられる。複数の端子Ｐはプリント回路基板１２上に構成され、第１の面２１で露出される。本第１の実施形態において、第２の面２２は、端子Ｐが設けられず、例えば印刷面や放熱面に利用され得る。Ｒ１１およびＲ１２はひとつの列にＰＣＩｅ＿２レーンが実装できるパッド数１３本を採用している。

複数の端子Ｐは三列に並べられ、列Ｒ１１，Ｒ１２及び列Ｒ２１を形成する。列Ｒ１１，Ｒ１２に属する端子群は、ＰＣＩｅ規格に準拠した４レーン分の差動信号ペアを伝達するための信号端子として利用される。列Ｒ２１に属する端子群は、主に、電源端子および他の信号端子として利用される。なお、２電源カード１０ｂによってサポートされるレーン数が２である場合には、２電源カード１０ｂは、二列に並べられて列Ｒ１１及び列Ｒ２１を形成する２６個の端子Ｐを有してもよい。列Ｒ１１に属する端子群は、２レーン分の差動信号ペアを伝達するための信号端子として利用される。

図３に示すように、列Ｒ１１は、第４の縁３４よりも第１の縁３１に近い位置で互いに間隔を介してＸ軸方向に並べられた１３個の端子Ｐ１０１〜Ｐ１１３を含む。端子Ｐ１０１〜Ｐ１１３は、第１の縁３１の近傍で、当該第１の縁３１に沿ってＸ軸方向に並べられる。

列Ｒ１２は、第４の縁３４よりも第１の縁３１に近い位置で互いに間隔を介してＸ軸方向に並べられた１３個の端子Ｐ１１４〜Ｐ１２６を含む。列Ｒ１２を形成する端子Ｐ１１４〜Ｐ１２６は、列Ｒ１１よりも第１の縁３１から離れた位置で並べられる。このため、列Ｒ１２は、列Ｒ１１よりも第１の縁３１から離れている。列Ｒ１１と列Ｒ１２とは、所定の短い間隔を介して、Ｙ軸方向に並べられる。

列Ｒ２１は、第１の縁３１よりも第４の縁３４に近い位置で互いに間隔を介してＸ軸方向に並べられた１３個の端子Ｐ１２７〜Ｐ１３９を含む。列Ｒ２１を形成する端子Ｐ１２７〜Ｐ１３９は、第１の縁３１よりも第４の縁３４に近い位置にある。別の表現によれば、列Ｒ２１を形成する端子Ｐ１２７〜Ｐ１３９は、Ｙ軸方向における２電源カード１０ｂ及び筐体１１の中心線（一点鎖線で示される）と、第４の縁３４との間に配置される。このため、列Ｒ１２と列Ｒ２１との間の間隔は広くなる。本第１の実施形態において、列Ｒ２１を形成する複数の端子Ｐは、中心線から離間する。

Ｘ軸方向における隣接する端子Ｐの間の距離は、第２の縁３２と第３の縁３３との間の長さが一定の場合、例えば、端子Ｐの数に応じて決められる。さらに、Ｘ軸方向における隣接する端子Ｐの間の最小の距離により、Ｘ軸方向に並べられる端子Ｐの最大数が決められる。Ｘ軸方向における複数の端子Ｐの間の距離は、均等であってもよいし、異なってもよい。本第１の実施形態において、列Ｒ１１，Ｒ１２及び列Ｒ２１のそれぞれの端子Ｐの数が同一である。このため、全ての端子Ｐの間の距離は一定である。

列Ｒ１１，Ｒ１２及び列Ｒ２１のそれぞれにおいて、端子Ｐは、当該端子ＰのＹ軸の負方向における端が揃うように並べられている。
列Ｒ１１及び列Ｒ１２の信号端子Ｐにおいて、端子ＰのＹ軸方向における長さは、同一に設定される。これにより、列Ｒ１１と列Ｒ１２のデータ転送用の端子Ｐの電気的特性を類似させることができる。

さらに、一つの端子Ｐが、他の端子ＰのＹ軸の正方向における端よりもＹ軸の正方向に張り出してもよい。例えば電源用の端子Ｐ及びＧＮＤ用の端子Ｐが、信号端子Ｐよりも張り出すことで、２電源カード１０ｂをＹ軸正方向に挿入する横挿しコネクタの場合に電源用及びＧＮＤ用の端子Ｐが信号端子Ｐよりも先にコネクタのリードフレームに接触する。これにより、ホスト機器のＧＮＤレベルと２電源カード１０ｂのＧＮＤレベルとが等価になり、コントローラ１４の電気的レベルを安定させることができる。

横挿しタイプのコネクタは、多数の信号を引き出すのが難しい。このため、横挿しタイプのコネクタにおいては、２電源カード１０ｂの列Ｒ１２はデータ転送に使用しない想定である。そのため、列Ｒ２１の端子ＰのＹ軸方向における長さは同一に設定させる。他方、列Ｒ１１と列Ｒ２１は、ＧＮＤ用の端子Ｐと電源端子ＰのＹ軸方向における長さが、他の信号端子Ｐよりも長く設定されている。

１電源カード１０ｃは２電源カード１０ｂと全く同じ形状を有している。図２に示すように、３電源カード１０ａの長辺（側辺）３２には切欠き３２ａが設けられていない。
図５は、複数の端子Ｐに対する信号割り当ての一例を示す。図５に示すように、本第１の実施形態において、列Ｒ１１及び列Ｒ１２の複数の端子Ｐには、ＰＣＩｅの高速シリアルデータ転送に用いられる信号が割り当てられる。ＰＣＩｅでは、データ転送に差動信号ペアを用いることができる。

列Ｒ１１において、端子Ｐ１０１，Ｐ１０４，Ｐ１０７，Ｐ１１０，Ｐ１１３にグランド（ＧＮＤ）が割り当てられ、端子Ｐ１０２，Ｐ１０３，Ｐ１０８，Ｐ１０９に受信差動信号ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＲｐ１，ＰＥＲｎ１が割り当てられ、端子Ｐ１０５，Ｐ１０６，Ｐ１１１，Ｐ１１２に送信差動信号ＰＥＴｐ０，ＰＥＴｎ０，ＰＥＴｐ１，ＰＥＴｎ１が割り当てられる。

列Ｒ１２において、端子Ｐ１１４，Ｐ１１７，Ｐ１２０，Ｐ１２３，Ｐ１２６にグランド（ＧＮＤ）が割り当てられ、端子Ｐ１１５，Ｐ１１６，Ｐ１２１，Ｐ１２２に受信差動信号ＰＥＲｐ２，ＰＥＲｎ２，ＰＥＲｐ３，ＰＥＲｎ３が割り当てられ、端子Ｐ１１８，Ｐ１１９，Ｐ１２４，Ｐ１２５に送信差動信号ＰＥＴｐ２，ＰＥＴｎ２，ＰＥＴｐ３，ＰＥＴｎ３が割り当てられる。

受信差動信号ＰＥＲｐ０，ＰＥＲｎ０が割り当てられた一対の端子Ｐ１０２，Ｐ１０３は、グランドが割り当てられた二つの端子Ｐ１０１，Ｐ１０４の間に位置し、これら二つの端子Ｐ１０１，Ｐ１０４に挟まれる。送信差動信号ＰＥＴｐ０，ＰＥＴｎ０が割り当てられた一対の端子Ｐ１０５，Ｐ１０６は、グランドが割り当てられた二つの端子Ｐ１０４，Ｐ１０７の間に位置し、これら二つの端子Ｐ１０４，Ｐ１０７に挟まれる。

受信差動信号ＰＥＲｐ１，ＰＥＲｎ１が割り当てられた一対の端子Ｐ１０８，Ｐ１０９は、グランドが割り当てられた二つの端子Ｐ１０７，Ｐ１１０の間に位置し、これら二つの端子Ｐ１０７，Ｐ１１０に挟まれる。送信差動信号ＰＥＴｐ１，ＰＥＴｎ１が割り当てられた一対の端子Ｐ１１１，Ｐ１１２は、グランドが割り当てられた二つの端子Ｐ１１０，Ｐ１１３の間に位置し、これら二つの端子Ｐ１１０，Ｐ１１３に挟まれる。

受信差動信号ＰＥＲｐ２，ＰＥＲｎ２が割り当てられた一対の端子Ｐ１１５，Ｐ１１６は、グランドが割り当てられた二つの端子Ｐ１１４，Ｐ１１７の間に位置し、これら二つの端子Ｐ１１４，Ｐ１１７に挟まれる。送信差動信号ＰＥＴｐ２，ＰＥＴｎ２が割り当てられた一対の端子Ｐ１１８，Ｐ１１９は、グランドが割り当てられた二つの端子Ｐ１１７，Ｐ１２０の間に位置し、これら二つの端子Ｐ１１７，Ｐ１２０に挟まれる。

受信差動信号ＰＥＲｐ３，ＰＥＲｎ３が割り当てられた一対の端子Ｐ１２１，Ｐ１２２は、グランドが割り当てられた二つの端子Ｐ１２０，Ｐ１２３の間に位置し、これら二つの端子Ｐ１２０，Ｐ１２３に囲まれる。送信差動信号ＰＥＴｐ３，ＰＥＴｎ３が割り当てられた一対の端子Ｐ１２４，Ｐ１２５は、グランドが割り当てられた二つの端子Ｐ１２３，Ｐ１２６の間に位置し、これら二つの端子Ｐ１２３，Ｐ１２６に挟まれる。

ＰＣＩｅでは、一組の送信差動信号ＰＥＴｐ０，ＰＥＴｎ０及び受信差動信号ＰＥＲｐ０，ＰＥＲｎ０で１レーンを構成することができる。また、ＰＣＩｅでは、一組の送信差動信号ＰＥＴｐ１，ＰＥＴｎ１及び受信差動信号ＰＥＲｐ１，ＰＥＲｎ１でさらに１レーンを構成することができる。同様に、一組の送信差動信号ＰＥＴｐ２，ＰＥＴｎ２及び受信差動信号ＰＥＲｐ２，ＰＥＲｎ２でさらに１レーンを構成することができ、一組の送信差動信号ＰＥＴｐ３，ＰＥＴｎ３及び受信差動信号ＰＥＲｐ３，ＰＥＲｎ３でさらに１レーンを構成することができる。

本第１の実施形態では、列Ｒ１１を形成する複数の端子Ｐに２レーンが割り当てられ、列Ｒ１２を形成する複数の端子Ｐに２レーンが割り当てられる。
ＰＣＩｅの差動信号以外の制御信号は、列Ｒ２１の複数の端子Ｐに割り当てられる。列Ｒ２１において、端子Ｐ１２７，Ｐ１３０にＧＮＤが割り当てられ、端子Ｐ１２８，Ｐ１２９にレファレンスクロック信号（ＰＣＩｅレファレンス差動クロック信号）ＲＥＦＣＬＫｐ，ＲＥＦＣＬＫｎが割り当てられる。さらに、端子Ｐ１３３にリセット信号ＰＥＲＳＴ＃が割り当てられ、端子Ｐ１３５にクロック要求信号ＣＬＫＲＥＱ＃が割り当てられ、端子Ｐ１３６，Ｐ１３９に制御信号ＣＮＴＡ，ＣＮＴＢが割り当てられる。

３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃのいずれにおいても、端子Ｐ１３１，Ｐ１３２、端子Ｐ１３４、端子Ｐ１３７，Ｐ１３８は上述の５つの電源端子として使用される。
例えば、３電源カード１０ａにおいては、端子Ｐ１３４（Ａ端子）に第１の電源電圧（パワーレール）ＰＷＲ１が割り当てられ、端子Ｐ１３１（Ｂ端子），Ｐ１３２（Ｃ端子）に第２の電源電圧（パワーレール）ＰＷＲ２が割り当てられ、端子Ｐ１３７（Ｄ端子），Ｐ１３８（Ｅ端子）に第３の電源電圧（パワーレール）ＰＷＲ３が割り当てられる。

３電源ホストは、端子Ｐ１３４に、第１の電源としての電源電圧ＰＷＲ１を供給することができる。電源電圧ＰＷＲ１は、本第１の実施形態において、３．３Ｖに設定される。３電源ホストは、端子Ｐ１３１，Ｐ１３２に、第２の電源としての電源電圧ＰＷＲ２を供給することができる。電源電圧ＰＷＲ２は、本第１の実施形態において、１．８Ｖに設定される。３電源ホスト機器は、端子Ｐ１３７、Ｐ１３８に、第３の電源としての電源電圧ＰＷＲ３を供給することができる。電源電圧ＰＷＲ３は、本第１の実施形態において、１．２Ｖに設定される。

２電源カード１０ｂは、ホスト機器から供給される電源電圧ＰＷＲ１、電源電圧ＰＷＲ２のみで動作し、ホスト機器からの電源電圧ＰＷＲ３の供給を必要としない。１電源カード１０Ｃは、ホスト機器から供給される電源電圧ＰＷＲ１のみで動作し、ホスト機器からの電源電圧ＰＷＲ２、電源電圧ＰＷＲ３の供給を必要としない。

３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃのいずれにおいても、電源端子として複数の端子Ｐが設けられることにより、電流が分散し、一つの端子当たりに流れる電流が小さくなり、ホスト機器の電源回路から電源端子までの間に存在する抵抗成分によるドロップ電圧を小さくすることができる。

レファレンスクロック信号ＲＥＦＣＬＫｐ／ｎは、差動クロック信号を構成する。ホスト機器から端子Ｐ１２８，Ｐ１２９に周波数がＭＨｚ帯のクロック信号を伝送することにより、３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃの各々は、高精度なクロック発振器の実装が不要となり、当該カードが装着されたホスト機器との同期を容易化することができる。また、端子Ｐ１２８，Ｐ１２９が伝送に用いられるクロック信号の周波数を低くし正弦波に近い波形にすることでＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の発生を低くできる。ＳＳＣ（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋｉｎｇ）と呼ばれる、クロックに揺らぎを付けてスペクトルを分散しＥＭＩを下げる方法も採用することができる。各カードは、受信したクロックをＰＬＬ回路で逓倍することで、端子Ｐ１０２，Ｐ１０３，Ｐ１０５，Ｐ１０６，Ｐ１０８，Ｐ１０９，Ｐ１１１，Ｐ１１２，Ｐ１１５，Ｐ１１６，Ｐ１１８，Ｐ１１９，Ｐ１２１，Ｐ１２２，Ｐ１２４，Ｐ１２５が伝送に用いられる差動信号の高い周波数を生成する。

リセット信号ＰＥＲＳＴ＃は、カードをホスト機器が起動及びリセットするために用いることができるＰＣＩｅリセット信号である。クロック要求信号ＣＬＫＲＥＱ＃は、レファレンスクロックの供給をホスト機器に要求する制御信号である。クロック要求信号ＣＬＫＲＥＱ＃は、カードに電源が投入された後は一旦Ｈｉｇｈレベル（オープンドレインのためプルアップでＨｉｇｈとなる）に設定されるが、カードの内部の電源電圧が安定しカードがクロックを受信可能になった段階でＬｏｗレベルにドライブされる。ホスト機器はＣＬＫＲＥＱ＃がＬｏｗレベルになったことを検出するとレファレンスクロックの供給を開始する。またホスト機器はこのクロック要求信号ＣＬＫＲＥＱ＃信号を、カードのパワーセービングモードへの遷移とパワーセービングモードから復帰を制御する信号として用いることができる。カードは、メモリアクセスを行っていないアイドル状態にあるとき、パワーセービングモードに入ることでＰＨＹの消費電力を下げることができる。パワーセービングモードで、ホスト機器はレファレンスクロック信号ＲＥＦＣＬＫｐ／ｎを停止させることができ、またカードはＰＨＹのコモン電源を切ることができるモードも有し、大幅に消費電力を低減することができる。

リセット信号ＰＥＲＳＴ＃及びクロック要求信号ＣＬＫＲＥＱ＃は、シングルエンド信号であり、ＰＣＩｅのサイドバンド信号として定義されている。
各カードは、ホスト機器内のコネクタに装着される。このコネクタはカードをホスト機器のシステム基板に接続するためのカードコネクタであり、例えば、このコネクタは、プッシュプッシュタイプのコネクタであってもよいし、プッシュプルタイプのコネクタであってもよいし、ヒンジタイプのコネクタであってもよい。

カード（例えば２電源カード１０ｂ）がホスト機器内のコネクタに挿入されると、図４に示すように、コネクタのリードフレーム１０１，１０２，１０３が、列Ｒ１１，Ｒ１２及び列Ｒ２１を形成する複数の端子Ｐのそれぞれに接触する。
リードフレーム１０１，１０２，１０３が端子Ｐに接触すると、ホスト機器のシステム基板上に配置されたコントローラ（以下、システムコントローラと称する）と、カード（例えば２電源カード１０ｂ）のコントローラ１４とが電気的に接続される。

図６は、２電源カード１０ｂの構成例を示す。
２電源カード１０ｂにおいては、プリント回路基板１２上に、ＮＡＮＤ型フラッシュメモリ１３とコントローラ１４とが配置される。ＮＡＮＤ型フラッシュメモリ１３は、積層された複数のＮＡＮＤ型フラッシュメモリチップを含んでいてもよい。通常、これらＮＡＮＤ型フラッシュメモリチップはインターリーブ動作によって交互に動作する。コントローラ１４はＳｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳｏＣ）のようなＬＳＩである。

２電源カード１０ｂはカード形状を有するパッケージ（メモリパッケージ）として実現されており、ＮＡＮＤ型フラッシュメモリ１３とコントローラ１４は、２電源カード１０ｂのボディ（筐体１１）を形成するように成形されたモールド樹脂４０によって覆われ且つ封止されている。

１電源カード１０ｃも、２電源カード１０ｂと同様に、カード形状を有するパッケージ（メモリパッケージ）として実現されており、３電源カード１０ａも、２電源カード１０ｂと同様に、カード形状を有するパッケージ（メモリパッケージ）として実現されている。

図７は、３タイプのホスト機器（３電源ホスト、２電源ホスト、１電源ホスト）それぞれに対応する電源構成の例を示す。
図７の（Ａ）は電源電圧ＰＷＲ１を強化するためのホスト電源構成の例を示し、図７の（Ｂ）は電源電圧ＰＷＲ２を強化するためのホスト電源構成の例を示している。

＜切欠きを認識しないホスト＞
３電源ホストは、３電源ホスト内のコネクタに装着されたカードに切欠き３２ａ（２電源または１電源カードを示す機械的識別子）が存在するか否かをチェックする機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）を有していない。したがって、３電源ホストは、コネクタに装着されたカードのタイプに関係なく、コネクタに装着されたカードに３電源電圧（ＰＷＲ１、ＰＷＲ２、ＰＷＲ１）を常に供給する。

図７の（Ａ）の電源構成および図７の（Ｂ）の電源構成のいずれにおいても、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられ、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられ、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）が割り当てられている。したがって、３電源ホストは、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給し、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）を供給し、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）を供給する。

＜切欠きを認識するホスト＞
（２電源ホスト）
２電源ホストは、ホストのコネクタに装着されたカードに切欠き３２ａが存在するか否かをチェックする機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）を有している。コネクタに装着されたカードに切欠き３２ａが存在する場合にのみ、２電源ホストは、コネクタに装着されたカードに２電源電圧（ＰＷＲ１、ＰＷＲ２）を供給する。

コネクタに装着されたカードに切欠き３２ａが存在しない場合には、２電源ホストは、コネクタに装着されたカードにどの電源電圧も供給しない。この場合、Ａ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子は０Ｖに設定される。
図７の（Ａ）の電源構成の場合、２電源ホストにおいては、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＤ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ１が割り当てられている。つまり、図７の（Ａ）の電源構成においては、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＤ端子およびＥ端子は、電源電圧ＰＷＲ１が供給される電源端子を増やすための補助電源端子として使用される。

したがって、コネクタに装着されたカードに切欠き３２ａが存在する場合、２電源ホストは、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給し、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）を供給し、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ１（３．３Ｖ）を供給する。

このようにＤ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ１（３．３Ｖ）を供給することにより、２電源カード１０ｂに供給可能な電流量を増やすことができる。これによって２電源カード１０ｂの性能を高めることができる。
図７の（Ｂ）の電源構成の場合、２電源ホストにおいては、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＤ端子およびＥ端子に電源電圧ＰＷＲ２およびＰＷ１がそれぞれ割り当てられている。つまり、図７の（Ｂ）の電源構成においては、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＤ端子およびＥ端子は、電源電圧ＰＷＲ２および電源電圧ＰＷＲ１が供給される電源端子を１本ずつ増やすための補助電源端子として使用される。

したがって、コネクタに装着されたカードに切欠き３２ａが存在する場合、２電源ホストは、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給し、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）を供給し、Ｄ端子に電源電圧ＰＷＲ２（１．８Ｖ）を供給し、Ｅ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給する。

（１電源ホスト）
１電源ホストは、ホストのコネクタに装着されたカードに切欠き３２ａが存在するか否かをチェックする機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）を有している。コネクタに装着されたカードに切欠き３２ａが存在する場合にのみ、１電源ホストは、コネクタに装着されたカードに１電源電圧（ＰＷＲ１）を供給する。コネクタに装着されたカードに切欠き３２ａが存在しない場合には、１電源ホストは、コネクタに装着されたカードに電源電圧も供給しない。この場合、Ａ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子は０Ｖに設定される。

図７の（Ａ）の電源構成および図７の（Ｂ）の電源構成のいずれの場合でも、１電源ホストにおいては、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＤ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ１が割り当てられている。つまり、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＤ端子およびＥ端子は、電源電圧ＰＷＲ１が供給される電源端子を増やすための補助電源端子として使用される。

さらに、１電源ホストにおいては、３電源ホストにおいて電源電圧ＰＷＲ２が割り当てられていたＢ端子に電源電圧ＰＷＲ１が割り当てられ、電源ホストにおいて電源電圧ＰＷＲ２が割り当てられていたＣ端子にグランド（０Ｖ）が割り当てられている。なお、Ｃ端子に電源電圧ＰＷＲ１が割り当てられていてもよい。

したがって、コネクタに装着されたカードに切欠き３２ａが存在する場合、１電源ホストは、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給し、Ｂ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給し、Ｃ端子を０Ｖに設定し、Ｄ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ１（３．３Ｖ）を供給する。

このようにＢ端子、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ１（３．３Ｖ）を供給することにより、１電源カード１０Ｃに供給可能な電流量を増やすことができる。これによって１電源カード１０Ｃの性能を高めることができる。
図７の（Ａ）の電源構成および図７の（Ｂ）の電源構成によれば、どのホストタイプにおいても、Ａ端子には電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられている。したがって、３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃの各々において、Ａ端子にリセット回路を接続することによって、Ａ端子に供給されるＰＷＲ１を、カードのパワーオンリセット用に利用することができる。

図８は、３タイプの半導体記憶装置（３電源カード、２電源カード、１電源カード）それぞれに対応する電源構成の例を示す。
図８の（Ａ）は電源電圧ＰＷＲ１を強化するために電源構成の例を示し、図８の（Ｂ）は電源電圧ＰＷＲ２を強化するために電源構成の例を示している。

３電源カード１０ａにおいては、図８の（Ａ）の電源構成および図８の（Ｂ）の電源構成のいずれにおいても、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられ、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられ、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）が割り当てられている。

２電源カード１０ｂにおいては、ホスト機器からの電源電圧ＰＷＲ３（１．２Ｖ）を必要としない。図８の（Ａ）の電源構成の２電源カード１０ｂの場合、３電源カード１０ａにおいて電源電圧ＰＷＲ３（１．２Ｖ）が割り当てられたＤ端子およびＥ端子は、ホスト機器から電源電圧ＰＷＲ１（３．３Ｖ）を受けるための補助電源端子として有効利用される。

つまり、図８の（Ａ）の電源構成の場合、２電源カード１０ｂにおいては、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられ、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられ、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられている。このように、２電源カード１０ｂにおいては、３電源カード１０ａにおいて電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられているＡ端子と、３電源カード１０ａにおいて電源電圧ＰＷＲ３（１．２Ｖ）が割り当てられているＥ端子（詳しくはＥ端子およびＤ端子）の双方に、電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられている。

２電源カード１０ｂはＤ端子およびＥ端子で３．３Ｖを受けるように構成されるので、Ｄ端子およびＥ端子の各々の耐電圧は３．３Ｖ以上に設定されている。２電源カード１０ｂが３電源ホストに装着された場合には、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）が供給される。しかし、電源電圧ＰＷＲ３（１．２Ｖ）は２電源カード１０ｂのＤ端子およびＥ端子の耐電圧よりも低い電圧値であるので、たとえ２電源カード１０ｂが３電源ホストに装着されても、２電源カード１０ｂの故障等が引き起こされることはない。

図８の（Ｂ）の電源構成の場合、２電源カード１０ｂにおいては、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられ、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられ、３電源カード１０ａにおいて電源電圧ＰＷＲ３（１．２Ｖ）が割り当てられていたＤ端子およびＥ端子に電源電圧ＰＷＲ２（１．８Ｖ）および電源電圧ＰＷＲ１（３．３Ｖ）がそれぞれ割り当てられている。

２電源カード１０ｂはＤ端子およびＥ端子で１．８Ｖおよび３．３Ｖをそれぞれ受けるように構成されるので、Ｄ端子の耐電圧は１．８Ｖ以上に設定され、Ｅ端子の耐電圧は３．３Ｖ以上に設定されている。２電源カード１０ｂが３電源ホストに装着された場合には、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）が供給される。しかし、電源電圧ＰＷＲ３（１．２Ｖ）は２電源カード１０ｂのＤ端子およびＥ端子の耐電圧よりも低い電圧値であるので、２電源カード１０ｂの故障等が引き起こされることはない。

図８の（Ａ）の電源構成および図８の（Ｂ）の電源構成のいずれにおいても、１電源カード１０ｃにおいては、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられ、３電源カード１０ａにおいて電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられていたＢ端子に電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられ、３電源カード１０ａにおいて電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられていたＣ端子は利用されず（Ｎ／Ｒ）、３電源カード１０ａにおいて電源電圧ＰＷＲ３（１．２Ｖ）が割り当てられていたＤ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられている。なお、１電源カード１０ｃにおいては、Ｃ端子に電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられてもよい。

１電源カード１０ｃはＢ端子、Ｄ端子およびＥ端子で３．３Ｖを受けるように構成されるので、Ｂ端子、Ｄ端子およびＥ端子の各々の耐電圧は３．３Ｖ以上に設定されている。１電源カード１０ｃが３電源ホストに装着された場合には、Ｂ端子に電源電圧ＰＷＲ２（１．８Ｖ）が供給され、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）が供給される。しかし、電源電圧ＰＷＲ２（１．８Ｖ）は１電源カード１０ｃのＢ端子の耐電圧よりも低い電圧値である。また、電源電圧ＰＷＲ３（１．２Ｖ）は１電源カード１０ｃのＤ端子およびＥ端子の耐電圧よりも低い電圧値である。したがって、たとえ１電源カード１０ｃが３電源ホストに装着されても、１電源カード１０ｃの故障等が引き起こされることはない。

＜切欠きの無いカード＞
３電源カード１０ａには、切欠き３２ａが設けられていない。切欠き３２ａが無い３電源カード１０ａは、３電源カード１０ａが装着されたホスト機器の電源構成（３電源ホスト、２電源ホスト、１電源ホスト）を検出する機能も有していない。

しかし、２電源ホストおよび１電源ホストは、切欠き３２ａが存在するか否かをチェックする機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）を有しているので、たとえ３電源カード１０ａが２電源ホストまたは１電源ホストに装着された場合であっても、１．２Ｖが印加されるべき３電源カード１０ａのＥ端子（またはＤ端子）に、３．３Ｖ（または１．８Ｖ）が印加されてしまうことを防止することができる。

＜切欠きのあるカード＞
ホスト機器からのｍ種類の電源電圧で動作する第２世代のカードは、Ａ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子のうちの第１の電源端子（例えばＥ端子）および第２の電源端子（例えばＣ端子）の電圧に基づいて、第２世代のカードが装着されたホスト機器が、第１世代のカードに対応するｎ種類の電源電圧を供給する第１タイプホスト機器、または第２世代のカードに対応するｍ種類の電源電圧を供給する第２タイプホスト機器のいずれであるかを判定する。

第２世代のカードが装着されたホスト機器が第２世代のカードに対応するｍ種類の電源電圧を供給する第２タイプホスト機器である場合、第２世代のカードは、レファレンスクロック信号を要求するクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出し、これによってＰＣＩｅ仕様で規定されたデバイス（カード）のパワーアップシーケンスが正常に実行される。よって、パワーアップシーケンスの後に、ホスト機器とカードとの間のデータの転送を可能にするために必要なＰＣＩｅの初期化シーケンスをホスト機器が開始することが可能となる。

一方、第２世代のカードが装着されたホスト機器が第１世代のカードに対応するｎ種類の電源電圧を供給する第１タイプホスト機器（３電源ホスト）である場合、第２世代のカードは、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない。この場合、ホスト機器は、タイムアウト時間が経過した後に、初期化シーケンスを実行することなく第２世代のカードへのｎ種類の電源電圧の供給を停止する。

このように、第２世代のカードはホスト電源構成を検出する機能を有しており、第２世代のカードが３電源ホストに装着された場合には、第２世代のカードはクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない。したがって、ホスト機器から供給される電源電圧が第２世代のカードの電源構成にマッチしていない状態で初期化シーケンスが実行されてしまうことを防止することができので、カードをその異常動作および破壊から守ることができる。

なお、第２世代のカードは、３電源ホストに対応する能力を有していてもよい（オプショナル）。この場合、第２世代のカードは、３電源ホストから供給されるｎ種類の電源電圧から第２世代のカードの動作に必要な複数種の電源電圧を生成可能な内部回路を含む。第２世代のカードは、ホスト機器からＡ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子に供給されるｎ種類の電源電圧から第２世代のカードの動作に必要な複数種の電源電圧が生成されるように内部回路の設定を変更した後に、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する。これによって、たとえ第２世代のカードが第１タイプホスト機器に装着された場合でも、第２世代のカードは正常に動作することができる。

以下では、第２世代のカード（２電源カード、１電源カード）が、３種類のホスト電源構成（３電源ホスト、２電源ホスト、１電源ホスト）を検出するケースについて具体的に説明する。
（２電源カード）
２電源カード１０ｂには、切欠き３２ａが設けられている。切欠き３２ａを有する２電源カード１０ｂは、２電源カード１０ｂが装着されたホスト機器の電源構成（３電源ホスト、２電源ホスト、１電源ホスト）を検出する機能を有している。

例えば、２電源カード１０ｂは、Ｅ端子の電圧が電源電圧ＰＷＲ１（３．３Ｖ）または電源電圧ＰＷＲ３（１．２Ｖ）のいずれであるかを識別し、さらにＣ端子の電圧が電源電圧ＰＷＲ２（１．８Ｖ）または０Ｖのいずれであるかを識別する。この結果、２電源カード１０ｂは、２電源カード１０ｂが装着されたホスト機器が３電源ホスト、２電源ホスト、または１電源ホストのいずれであるかを識別することができ、その識別結果に応じて、２電源カード１０ｂが装着されたホスト機器が、２電源カード１０ｂが動作可能なホスト機器であるか否かを判定することができる。

（１電源カード）
１電源カード１０ｃには、切欠き３２ａが設けられている。切欠き３２ａを有する１電源カード１０ｃは、１電源カード１０ｃが装着されたホスト機器の電源構成（３電源ホスト、２電源ホスト、１電源ホスト）を検出する機能を有している。

例えば、１電源カード１０ｃは、Ｅ端子の電圧が電源電圧ＰＷＲ１（３．３Ｖ）または電源電圧ＰＷＲ３（１．２Ｖ）のいずれであるかを識別し、さらにＣ端子の電圧が電源電圧ＰＷＲ２（１．８Ｖ）または０Ｖのいずれであるかを識別する。この結果、１電源カード１０ｃは、１電源カード１０ｃが装着されたホスト機器が３電源ホスト、２電源ホスト、または１電源ホストのいずれであるかを識別することができ、その識別結果に応じて、１電源カード１０ｃが装着されたホスト機器が、１電源カード１０ｃが動作可能なホスト機器であるか否かを判定することができる。

図９は、３タイプのホストと３タイプのカードとの全ての組み合わせと各組み合わせにおけるカードの動作とを示す。
２電源カード１０ｂおよび１電源カード１０ｃの各々にホスト機器から電源電圧が供給された場合、２電源カード１０ｂおよび１電源カード１０ｃの各々は、自身の動作可否をＣＬＫＲＥＱ＃でホスト機器に応答する。この場合、ＣＬＫＲＥＱ＃＝Ｌｏｗは、動作可能（Ｆｕｌｌ ／ Ｌｉｍｉｔｅｄ）を示す。「Ｆｕｌｌ」はフル動作可能であることを表し、「Ｌｉｍｉｔｅｄ」は消費電力（性能）が制限された状態で動作可能であることを表している。ＣＬＫＲＥＱ＃＝Ｈｉｇｈは、動作不能（Ｎ／Ａ： Ｎｏｔ Ａｖａｉｌａｂｌｅ）を示す。

ホスト電源構成とカード電源構成が一致する場合、カードは、フル動作可能である。ホスト電源構成とカード電源構成が不一致の場合、カードは、基本的には動作不能（Ｎ／Ａ： Ｎｏｔ Ａｖａｉｌａｂｌｅ）である。ただし、ホスト電源構成とカード電源構成が不一致の場合であっても、カードは、消費電力（性能）が制限された状態で動作する場合もあり得る。

図９に示すように、３電源カード１０ａは３電源ホストに装着された場合にのみフル動作可能（Ｆｕｌｌ）であり、２電源ホストまたは１電源ホストに装着された場合には動作不能（Ｎ／Ａ）である。
２電源カード１０ｂは２電源ホストに装着された場合はフル動作可能であり、１電源ホストに装着された場合には動作不能（Ｎ／Ａ）であり、３電源ホストに装着された場合には動作不能（Ｎ／Ａ）となる。なお、３電源ホスト対応の２電源カード１０ｂは、３電源ホストに装着された場合に、フル動作可能（Ｆｕｌｌ）または制限された状態で動作可能（Ｌｉｍｉｔｅｄ）のいずれかとなる。

１電源カード１０ｃは１電源ホストに装着された場合はフル動作可能であり、２電源ホストに装着された場合には動作不能（Ｎ／Ａ）であり、３電源ホストに装着された場合には動作不能（Ｎ／Ａ）となる。なお、２電源ホスト対応の１電源カード１０ｃは、２電源ホストに装着された場合に、フル動作可能（Ｆｕｌｌ）または制限された状態で動作可能（Ｌｉｍｉｔｅｄ）のいずれかとなる。また、３電源ホスト対応の１電源カード１０ｃは、３電源ホストに装着された場合に、フル動作可能（Ｆｕｌｌ）または制限された状態で動作可能（Ｌｉｍｉｔｅｄ）のいずれかとなる。

図１０は、２電源カード１０ｂの構成例を示すブロック図である。
コントローラ１４は、物理層（ＰＨＹ）５１、ロジック回路５２、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５３、電圧レギュレータＶＲ１、ＶＲ２、電圧検出器ＤＴ１、ＤＴ２等を含む。

物理層（ＰＨＹ）５１は、レシーバ及びトランスミッタを含む。レシーバは、受信差動信号ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＲｐ１，ＰＥＲｎ１，ＰＥＲｐ２，ＰＥＲｎ２，ＰＥＲｐ３，ＰＥＲｎ３を受信する回路を含む。トランスミッタは、データを送信差動信号ＰＥＴｐ０，ＰＥＴｎ０，ＰＥＴｐ１，ＰＥＴｎ１，ＰＥＴｐ２，ＰＥＴｎ２，ＰＥＴｐ３，ＰＥＴｎ３として送信する回路等を含む。物理層（ＰＨＹ）５１は、また、シリアル／パラレル変換、パラレル／シリアル変換、及びデータのシンボル化などを行うことができる。当該シンボル化は、８ビットデータを“１”または“０”の連続回数を所定値以下に抑えた１０ビットパターンに変換する８ｂ／１０ｂ符号化、または１２８ビットデータを“１”または“０”の連続回数を所定値以下に抑えた１３０ビットパターンに変換する１２８ｂ／１３０ｂ符号化を用いて実行することができる。このシンボル化により、データ伝送時の電圧レベルの偏りを抑えることができる。また、同一シンボルパターンを繰り返し転送すると、特定の周波数の高周波が大きくなってしまうが、繰り替えしパターンにならないようにパターンが異なる複数のシンボルに切り替えることで、特定の周波数の高調波が大きくならないようにすることができる。つまり、ＥＭＩの発生を抑えることができる。

ＰＣＩｅのトランザクション層では、データをパケット化して送受信したり、メッセージ送受信したりすることができる。ＰＣＩｅのデータリンク層では、トランザクション層から受けとったパケットにシーケンス番号を付加したり、ＣＲＣ符号を付加したりすることができる。シーケンス番号は、パケットの送達確認などに用いることができる。

ＰＣＩｅは複数レーンで構成可能であるが、ホスト機器と２電源カード１０ｂとを接続した各レーンは、独立して初期化される。初期化が完了し通信が可能なレーンのみが使用される。本第１の実施形態の場合、最大４レーンが使用されるが、１レーン又は２レーンのみが使用されてもよい。
１レーン：ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＴｐ０，ＰＥＴｎ０
又は、
ＰＥＲｐ１，ＰＥＲｎ１，ＰＥＴｐ１，ＰＥＴｎ１
２レーン：ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＴｐ０，ＰＥＴｎ０，
ＰＥＲｐ１，ＰＥＲｎ１，ＰＥＴｐ１，ＰＥＴｎ１
４レーン：ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＴｐ０，ＰＥＴｎ０，
ＰＥＲｐ１，ＰＥＲｎ１，ＰＥＴｐ１，ＰＥＴｎ１，
ＰＥＲｐ２，ＰＥＲｎ２，ＰＥＴｐ２，ＰＥＴｎ２，
ＰＥＲｐ３，ＰＥＲｎ３，ＰＥＴｐ３，ＰＥＴｎ３
また、物理層（ＰＨＹ）５１は、ＰＥＲＳＴ＃、ＣＬＫＲＥＱ＃、ＣＮＴＡ、ＣＮＴＢのようなシングルエンド信号を送受信することができる。

ロジック回路５２は、物理層（ＰＨＹ）５１およびＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５３を制御する動作、および様々な信号処理のための動作等を実行する。
ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５３は、ＮＡＮＤ型フラッシュメモリ１３にデータを書き込むライト制御動作およびＮＡＮＤ型フラッシュメモリ１３からデータを読み出すリード制御動作等を実行する。

電圧レギュレータＶＲ１、ＶＲ２の各々は、入力電圧よりも低い所望の出力電圧を生成するダウンコンバータである。出力電圧の値は予め設定することができる。例えば、電源電圧ＰＷＲ２（１．８Ｖ）または電源電圧ＰＷＲ１（３．３Ｖ）が電圧レギュレータＶＲ１、ＶＲ２の各々に入力された場合、電圧レギュレータＶＲ１、ＶＲ２の各々は、電源電圧ＰＷＲ２（１．８Ｖ）または電源電圧ＰＷＲ１（３．３Ｖ）から電源電圧ＰＷＲ３（１．２Ｖ）を生成する。

電圧検出器ＤＴ１は、Ｅ端子の電圧が電源電圧ＰＷＲ１（３．３Ｖ）または電源電圧ＰＷＲ３（１．２Ｖ）のいずれであるかを検出する。Ｅ端子は、３電源カード１０ａにおいてＰＷＲ３（１．２Ｖ）が割り当てられ且つ２電源カード１０ｂにおいて電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられている電源端子である。なお、Ｅ端子は、３電源カード１０ａにおいてＰＷＲ３（１．２Ｖ）が割り当てられ且つ１電源カード１０ｃにおいて電源電圧ＰＷＲ１（３．３Ｖ）が割り当てられている電源端子でもある。電圧検出器ＤＴ１は、ホスト機器からＡ端子に供給されるＰＷＲ１（３．３Ｖ）で動作する。

電圧検出器ＤＴ２は、Ｃ端子の電圧が電源電圧ＰＷＲ２（１．８Ｖ）または０Ｖのいずれであるかを検出する。Ｃ端子は、３電源カード１０ａにおいてＰＷＲ２（１．８Ｖ）が割り当てられ且つ２電源カード１０ｂにおいて電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられている電源端子である。なお、Ｃ端子は、３電源カード１０ａにおいてＰＷＲ２（１．８Ｖ）が割り当てられ且つ１電源カード１０ｃにおいて０Ｖ（またはＰＷＲ１（３．３Ｖ））が割り当てられている電源端子でもある。電圧検出器ＤＴ２も、ホスト機器からＡ端子に供給される電源電圧ＰＷＲ１（３．３Ｖ）で動作する。

電源電圧ＰＷＲ１（３．３Ｖ）は、ＮＡＮＤ型フラッシュメモリ１３及びコントローラ１４に供給される。本第１の実施形態において、電源電圧ＰＷＲ１（３．３Ｖ）は、主としてＮＡＮＤ型フラッシュメモリ１３のリード／ライトのような、ＮＡＮＤ型フラッシュメモリ１３の動作に使用される。電源電圧ＰＷＲ１を昇圧することで、ＮＡＮＤ型フラッシュメモリ１３の書き込み電圧が生成される。また電源電圧ＰＷＲ１は、他の用途に使うこともできる。

ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５３は電圧レギュレータＶＲ１またはＶＲ２によって生成される電源電圧ＰＷＲ３（１．２Ｖ）で動作する。ＮＡＮＤ型フラッシュメモリ１３はＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５３と通信するインタフェース回路を含み、このインタフェース回路も電圧レギュレータＶＲ１またはＶＲ２によって生成される電源電圧ＰＷＲ３（１．２Ｖ）で動作する。

ロジック回路５２も電圧レギュレータＶＲ１またはＶＲ２によって生成される電源電圧ＰＷＲ３（１．２Ｖ）で動作する。物理層５１は、電源電圧ＰＷＲ２（１．８Ｖ）で動作する。
図１１は、１電源カード１０ｃの構成例を示すブロック図である。
１電源カード１０ｃは、２電源カード１０ｂに比し、コントローラ１４に電圧レギュレータＶＲ１、ＶＲ２に加え、電源電圧ＰＷＲ２（１．８Ｖ）を生成するための電圧レギュレータＶＲ３が設けられている点が異なり、他の構成は２電源カード１０ｂと同じである。電圧レギュレータＶＲ３は入力電圧よりも低い所望の出力電圧を生成するダウンコンバータである。出力電圧の値は予め設定することができる。例えば、電源電圧ＰＷＲ１（３．３Ｖ）が電圧レギュレータＶＲ３に入力された場合、電圧レギュレータＶＲ３は、電源電圧ＰＷＲ１（３．３Ｖ）から電源電圧ＰＷＲ２（１．８Ｖ）を生成する。

図１２は、電圧検出器ＤＴ１の構成例を示す。
電圧検出器ＤＴ１は、Ｅ端子（ＰａｄＥ）の電圧が電源電圧ＰＷＲ１（３．３Ｖ）または電源電圧ＰＷＲ３（１．２Ｖ）のいずれであるかを検出する。本第１の実施形態では、電圧検出器ＤＴ１の閾値電圧は、１．２Ｖレンジ（１．１Ｖ〜１．３Ｖ）と３．３Ｖレンジ（２．７Ｖ〜３．６Ｖ）との中間値である２．０Ｖに設定されている。Ｅ端子（ＰａｄＥ）に電源電圧ＰＷＲ１（３．３Ｖ）が供給された場合、電圧検出器ＤＴ１の検出出力はＨｉｇｈになり、Ｅ端子（ＰａｄＥ）に電源電圧ＰＷＲ３（１．２Ｖ）が供給された場合、電圧検出器ＤＴ１の検出出力はＬｏｗになる。

図１３は、電圧検出器ＤＴ２の構成例を示す。
電圧検出器ＤＴ２は、Ｃ端子（ＰａｄＣ）の電圧が電源電圧ＰＷＲ２（１．８Ｖ）または０Ｖのいずれであるかを検出する。本第１の実施形態では、電圧検出器ＤＴ２の閾値電圧は、１．８Ｖレンジ（１．７Ｖ〜１．９５Ｖ）とＧＮＤレベル（０．０Ｖ〜０．５Ｖ）との中間値よりも若干低い値である１．０Ｖに設定されている。Ｃ端子（ＰａｄＣ）に電源電圧ＰＷＲ２（１．８Ｖ）が供給された場合、電圧検出器ＤＴ２の検出出力はＨｉｇｈになり、Ｃ端子（ＰａｄＣ）に０Ｖが供給された場合、電圧検出器ＤＴ２の検出出力はＬｏｗになる。

図１４は、電圧検出器ＤＴ１の検出出力と電圧検出器ＤＴ２の検出出力との組み合わせと３タイプのホスト機器（３電源ホスト、２電源ホスト、１電源ホスト）との関係を示す。
図７で説明したように、３電源ホスト、２電源ホスト、１電源ホストのいずれもＡ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給する。このため、２電源カード１０ｂ、１電源カード１０ｃのいずれにおいても、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖ）は、電源電圧ＰＷＲ１の供給に応じてコントローラ１４のリセット状態が解除されるようにするためにパワーオンリセット信号の生成に使用することができる。電圧検出器ＤＴ１と電圧検出器ＤＴ２は、２電源カード１０ｂ、１電源カード１０ｃの各々がどのタイプのホスト機器に装着された場合でも動作することができるように、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖ）によって駆動される。

図７で説明したように、３電源ホストはＥ端子に電源電圧ＰＷＲ３（１．２Ｖ）を供給し、Ｃ端子に電源電圧ＰＷＲ２（１．８Ｖ）を供給するのに対し、２電源ホストはＥ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給し、Ｃ端子に電源電圧ＰＷＲ２（１．８Ｖ）を供給し、また１電源ホストはＥ端子に電源電圧ＰＷＲ１（３．３Ｖ）を供給し、Ｃ端子に０Ｖを供給する。

このため、図１４に示すように、電圧検出器ＤＴ１の検出出力＝Ｌｏｗ、電圧検出器ＤＴ２の検出出力＝Ｈｉｇｈの組み合わせは、カードが装着されているホスト機器が３電源ホストであることを示す。電圧検出器ＤＴ１の検出出力＝Ｈｉｇｈ、電圧検出器ＤＴ２の検出出力＝Ｈｉｇｈの組み合わせは、カードが装着されているホスト機器が２電源ホストであることを示す。電圧検出器ＤＴ１の検出出力＝Ｈｉｇｈ、電圧検出器ＤＴ２の検出出力＝Ｌｏｗの組み合わせは、カードが装着されているホスト機器が１電源ホストであることを示す。

したがって、２電源カード１０ｂは、Ｅ端子の電圧とＣ端子の電圧とに基づいて、２電源カード１０ｂが装着されたホスト機器が２電源ホストであるか否かを判定することができる。つまり、電圧検出器ＤＴ１の検出出力＝Ｈｉｇｈ、電圧検出器ＤＴ２の検出出力＝Ｈｉｇｈの組み合わせが検出されたならば、２電源カード１０ｂの動作に必要な２種類の電源電圧が正しく供給されているので、２電源カード１０ｂは、２電源カード１０ｂが装着されたホスト機器が２電源ホストであることを判定することができる。一方、電圧検出器ＤＴ１の検出出力＝Ｌｏｗ、電圧検出器ＤＴ２の検出出力＝Ｈｉｇｈの組み合わせが検出されたならば、２電源カード１０ｂは、２電源カード１０ｂが装着されたホスト機器が３電源ホストであると判定することができる。また、電圧検出器ＤＴ１の検出出力＝Ｈｉｇｈ、電圧検出器ＤＴ２の検出出力＝Ｌｏｗの組み合わせが検出されたならば、２電源カード１０ｂは、２電源カード１０ｂが装着されたホスト機器が１電源ホストであると判定することができる。

同様に、１電源カード１０ｃは、Ｅ端子の電圧とＣ端子の電圧とに基づいて、１電源カード１０ｃが装着されたホスト機器が１電源ホストであるか否かを判定することができる。つまり、電圧検出器ＤＴ１の検出出力＝Ｈｉｇｈ、電圧検出器ＤＴ２の検出出力＝Ｌｏｗの組み合わせが検出されたならば、１電源カード１０ｃの動作に必要な１種類の電源電圧が正しく供給されているので、１電源カード１０ｃは、１電源カード１０ｃが装着されたホスト機器が１電源ホストであると判定することができる。一方、例えば、電圧検出器ＤＴ１の検出出力＝Ｌｏｗ、電圧検出器ＤＴ２の検出出力＝Ｈｉｇｈの組み合わせが検出されたならば、１電源カード１０ｃは、１電源カード１０ｃが装着されたホスト機器が３電源ホストであると判定することができる。また、電圧検出器ＤＴ１の検出出力＝Ｈｉｇｈ、電圧検出器ＤＴ２の検出出力＝Ｈｉｇｈの組み合わせが検出されたならば、１電源カード１０ｃは、１電源カード１０ｃが装着されたホスト機器が２電源ホストであると判定することができる。

図１５は、３電源ホスト非対応の２電源カード１０ｂの構成例を示す。
３電源ホスト非対応の２電源カード１０ｂは、２電源カード１０ｂが装着されたホスト機器が２電源ホストである場合にのみホスト機器にクロック要求信号を送出するように構成されている。

Ａ端子はどの電圧レギュレータにも接続されておらず、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖ）は電源配線Ｗ１を介して内部電源電圧ＰＷＲ１Ａ（３．３Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。また、Ａ端子にはリセット回路ＲＳが接続されている。Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）が供給されると、リセット回路ＲＳは、パワーオンリセット信号Ｒｅｓｅｔを出力し、これによってコントローラ１４のリセット状態を解除する。リセット回路ＲＳは、コントローラ１４に接続されたリセットＩＣであってもよい。

Ｂ端子には電圧レギュレータ（Ｂ）ＶＲ１が接続される。電圧レギュレータ（Ｂ）ＶＲ１は、例えば３．３Ｖ以上の耐電圧を有している。電圧レギュレータ（Ｂ）ＶＲ１は、電圧レギュレータＶＲ１に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｂ）ＶＲ１によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ２を介して内部電源電圧ＰＷＲ３Ｂ（１．２Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。

Ｃ端子はどの電圧レギュレータにも接続されておらず、Ｃ端子に供給される電源電圧ＰＷＲ２（１．８Ｖ）は電源配線Ｗ３を介して内部電源電圧ＰＷＲ２Ｃ（１．８Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。
Ｄ端子には電圧レギュレータ（Ｄ）ＶＲ２が接続されている。電圧レギュレータ（Ｄ）ＶＲ２は、例えば３．３Ｖ以上の耐電圧を有している。電圧レギュレータ（Ｄ）ＶＲ２は、電圧レギュレータＶＲ２に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｄ）ＶＲ２によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ４を介して内部電源電圧ＰＷＲ３Ｄ（１．２Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。

Ｅ端子はどの電圧レギュレータにも接続されておらず、Ｅ端子に供給される電源電圧ＰＷＲ１（３．３Ｖ）は電源配線Ｗ５を介して内部電源電圧ＰＷＲ１Ｅ（３．３Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。
電圧検出器ＤＴ１の検出出力レベルおよび電圧検出器ＤＴ２の検出出力レベルはＥ端子の電圧とＣ端子Ｃの電圧によってそれぞれ決定される。２電源カード１０ｂが図１５の構成を有するケースにおいては、２電源カード１０ｂは、２電源カード１０ｂが２電源ホストに装着された場合（ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈ）にのみ動作可能である。したがって、ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈの場合は、２電源カード１０ｂは、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。一方、ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈの以外の場合、２電源カード１０ｂは、クロック要求信号ＣＬＫＲＥＱ＃をＨｉｇｈに維持する。

図１６は、３電源ホスト非対応の１電源カード１０ｃの構成例を示す。
Ａ端子はどの電圧レギュレータにも接続されておらず、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖ）は電源配線Ｗ１を介して内部電源電圧ＰＷＲ１Ａ（３．３Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。また、Ａ端子にはリセット回路ＲＳが接続されている。Ａ端子に電源電圧ＰＷＲ１（３．３Ｖ）が供給されると、リセット回路ＲＳは、パワーオンリセット信号Ｒｅｓｅｔを出力し、これによってコントローラ１４のリセット状態を解除する。

Ｂ端子には電圧レギュレータ（Ｂ）ＶＲ１が接続される。電圧レギュレータ（Ｂ）ＶＲ１は、例えば３．３Ｖ以上の耐電圧を有している。電圧レギュレータ（Ｂ）ＶＲ１は、電圧レギュレータ（Ｂ）ＶＲ１に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｂ）ＶＲ１によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ２を介して内部電源電圧ＰＷＲ３Ｂ（１．２Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。

Ｃ端子は電源配線から分離されている。Ｄ端子には電圧レギュレータ（Ｄ）ＶＲ２が接続されている。電圧レギュレータ（Ｄ）ＶＲ２は、例えば３．３Ｖ以上の耐電圧を有している。電圧レギュレータ（Ｄ）ＶＲ２は、電圧レギュレータＶＲ２に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｄ）ＶＲ２によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ４を介して内部電源電圧ＰＷＲ３Ｄ（１．２Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。

Ｅ端子には電圧レギュレータ（Ｅ）ＶＲ３が接続されている。電圧レギュレータ（Ｅ）ＶＲ３は、例えば３．３Ｖ以上の耐電圧を有している。電圧レギュレータ（Ｅ）ＶＲ３は、電圧レギュレータＶＲ３に入力される電源電圧よりも低い所定の電源電圧（１．８Ｖ）を生成する。電圧レギュレータ（Ｅ）ＶＲ３によって生成される電源電圧（１．８Ｖ）は電源配線Ｗ５を介して内部電源電圧ＰＷＲ２Ｅ（１．８Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。

電圧検出器ＤＴ１の検出出力レベルおよび電圧検出器ＤＴ２の検出出力レベルはＥ端子の電圧とＣ端子Ｃの電圧によってそれぞれ決定される。１電源カード１０ｃが図１６の構成を有するケースにおいては、１電源カード１０ｃは、１電源カード１０ｃが１電源ホストに装着された場合（ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｌｏｗ）に動作可能であり、また１電源カード１０ｃが２電源ホストに装着された場合（ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈ）の場合も動作可能である。したがって、図１６の構成を有するケースにおいては、ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｌｏｗの場合、またはＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈの場合は、１電源カード１０ｃは、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。一方、ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｌｏｗ（またはＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈ）以外の場合、１電源カード１０ｃは、クロック要求信号ＣＬＫＲＥＱ＃をＨｉｇｈに維持する。

図１７は、３電源ホスト対応の２電源カード１０ｂの構成例を示す。
図１７に示すように、３電源ホスト対応の２電源カード１０ｂは、図１５の構成に加え、スイッチＳＷ１、スイッチＳＷ２を有している。また、電圧レギュレータ（Ｄ）ＶＲ２はスルーモードを有している。

スイッチＳＷ１はＥ端子と電源配線Ｗ５との間に接続されており、スイッチＳＷ２は電源配線Ｗ１と電源配線Ｗ５との間に接続されている。スイッチＳＷ１およびスイッチＳＷ２は２電源カード１０ｂの電源オン時にはオフ状態に設定されている。
２電源カード１０ｂが装着されたホスト機器が２電源ホストである場合（ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈ）、２電源カード１０ｂは、スイッチＳＷ１＝オン、スイッチＳＷ２＝オフ）に設定した状態で、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。スイッチＳＷ１＝オン、スイッチＳＷ２＝オフの状態は、２電源ホストに対応するデフォルトのスイッチ状態である。

一方、２電源カード１０ｂが装着されたホスト機器が３電源ホストである場合（ＤＴ１＝Ｌｏｗ，ＤＴ２＝Ｈｉｇｈ）、２電源カード１０ｂは、ホスト機器からＡ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子に供給される３種類の電源電圧（ＰＷＲ１、ＰＷＲ２、ＰＷＲ３）から２電源カード１０ｂの動作に必要な複数種の電源電圧（ＰＷＲ１Ａ、ＰＷＲ３Ｂ、ＰＷＲ２Ｃ、ＰＷＲ３Ｄ、ＰＷＲ１Ｅ）が生成されるように内部回路（スイッチＳＷ１、スイッチＳＷ２、電圧レギュレータ（Ｄ）ＶＲ２）の設定を変更した後に、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。

すなわち、２電源カード１０ｂが装着されたホスト機器が３電源ホストである場合（ＤＴ１＝Ｌｏｗ，ＤＴ２＝Ｈｉｇｈ）、２電源カード１０ｂのコントローラ１４（ロジック回路５２）は、スイッチＳＷ１をオフし、ＳＷ２をオンする。これにより、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖ）を、電源配線Ｗ５を介して電源電圧ＰＷＲ１Ｅ（３．３Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給することができる。さらに、コントローラ１４（ロジック回路５２）は、Ｄ端子に供給される電源電圧ＰＷＲ３（１．２Ｖ）が電源配線Ｗ４を介して電源電圧ＰＷＲ３Ｄ（１．２Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給されるように、電圧レギュレータ（Ｄ）ＶＲ２をスルーモードに設定する。

電圧レギュレータ（Ｄ）ＶＲ２がスルーモードに設定された場合、例えば、電圧レギュレータ（Ｄ）ＶＲ２内部の回路（例えばトランジスタ）によって電圧レギュレータ（Ｄ）ＶＲ２の入力端子と出力端子との間が接続される。これにより、若干の電圧降下は生じる場合があるが、Ｄ端子に供給される電源電圧ＰＷＲ３（１．２Ｖ）を電源電圧ＰＷＲ３Ｄ（１．２Ｖ）として利用することができる。

図１８は、３電源ホスト対応の１電源カード１０ｃの構成例を示す。
図１８に示すように、３電源ホスト対応の１電源カード１０ｃは、図１６の構成に加え、スイッチＳＷ３を有している。また、電圧レギュレータ（Ｄ）ＶＲ２はスルーモードを有している。
スイッチＳＷ３はＣ端子と電源配線Ｗ５との間に接続されている。スイッチＳＷ３は、１電源カード１０ｃの電源オン時にはオフ状態に設定されている。

１電源カード１０ｃが装着されたホスト機器が１電源ホストである場合（ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｌｏｗ）、１電源カード１０ｃは、スイッチＳＷ３＝オフにした状態で、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。スイッチＳＷ３＝オフは、１電源ホストに対応するデフォルトのスイッチ状態である。なお、図１６で説明したように、図１６または図１８の構成を有する１電源カード１０ｃは２電源カードにおいても動作可能であるので、１電源カード１０ｃが装着されたホスト機器が２電源ホストである場合（ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈ）、１電源カード１０ｃは、スイッチＳＷ３をデフォルトの状態（スイッチＳＷ３＝オフ）にした状態で、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。

一方、１電源カード１０ｃが装着されたホスト機器が３電源ホストである場合（ＤＴ１＝Ｌｏｗ，ＤＴ２＝Ｈｉｇｈ）、１電源カード１０ｃは、ホスト機器からＡ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子に供給される３種類の電源電圧（ＰＷＲ１、ＰＷＲ２、ＰＷＲ３）から１電源カード１０ｃの動作に必要な複数種の電源電圧（ＰＷＲ１Ａ、ＰＷＲ３Ｂ、ＰＷＲ２Ｃ、ＰＷＲ３Ｄ、ＰＷＲ１Ｅ）が生成されるように内部回路（スイッチＳＷ３、電圧レギュレータ（Ｄ）ＶＲ２）の設定を変更した後に、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。

すなわち、１電源カード１０ｃが装着されたホスト機器が３電源ホストである場合（ＤＴ１＝Ｌｏｗ，ＤＴ２＝Ｈｉｇｈ）、１電源カード１０ｃのコントローラ１４（ロジック回路５２）は、電圧レギュレータ（Ｅ）ＶＲ３をオフにし、ＳＷ３をオンする。これにより、Ｃ端子に供給される電源電圧ＰＷＲ２（１．８Ｖ）を、電源配線Ｗ５を介して電源電圧ＰＷＲ２Ｅ（１．８Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給することができる。さらに、コントローラ１４（ロジック回路５２）は、Ｄ端子に供給される電源電圧ＰＷＲ３（１．２Ｖ）が電源配線Ｗ４を介して電源電圧ＰＷＲ３Ｄ（１．２Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給されるように、電圧レギュレータ（Ｄ）ＶＲ２をスルーモードに設定する。

図１９は、３電源ホスト非対応の２電源カード１０ｂによって実行される処理の手順を示すフローチャートである。
ホスト機器からＡ端子に電源電圧ＰＷＲ１（３．３Ｖ）が供給された時、コントローラ１４に電源電圧ＰＷＲ１（３．３Ｖ）がメインパワーとして供給され、且つリセット回路ＲＳによってコントローラ１４のリセット状態が解除される（ステップＳ１１）。

電圧検出器ＤＴ１、ＤＴ２は、２電源カード１０ｂが装着されたホスト機器の電源構成を検出するために、Ｅ端子に供給される電源電圧およびＣ端子に供給される電源電圧をそれぞれチェックする（ステップＳ１２）。
ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈの場合、つまり、２電源カード１０ｂが装着されたホスト機器が２電源ホストである場合（ステップＳ１３にてＹＥＳ）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ１４）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ１５）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって２電源カード１０ｂのＰＣＩｅ機能のリセット状態が解除され（ステップＳ１６）、２電源カード１０ｂの初期化シーケンスが開始される（ステップＳ１７）。

一方、２電源カード１０ｂが装着されたホスト機器が３電源ホストまたは１電源ホストである場合（ステップＳ１３にてＮＯ）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない（ステップＳ１８）。
図２０は、３電源ホスト対応の２電源カード１０ｂによって実行される処理の手順を示すフローチャートである。
ホスト機器からＡ端子に電源電圧ＰＷＲ１（３．３Ｖ）が供給された時、コントローラ１４に電源電圧ＰＷＲ１（３．３Ｖ）がメインパワーとして供給され、且つリセット回路ＲＳによってコントローラ１４のリセット状態が解除される（ステップＳ２１）。

電圧検出器ＤＴ１、ＤＴ２は、２電源カード１０ｂが装着されたホスト機器の電源構成を検出するために、Ｅ端子に供給される電源電圧およびＣ端子に供給される電源電圧をそれぞれチェックする（ステップＳ２２）。
ＤＴ１＝Ｈｉｇｈ，ＤＴ２＝Ｈｉｇｈの場合、つまり、２電源カード１０ｂが装着されたホスト機器が２電源ホストである場合（ステップＳ２３）、コントローラ１４は、スイッチＳＷ１、スイッチＳＷ２をそれぞれデフォルトの状態（スイッチＳＷ１＝オン、スイッチＳＷ２＝オフ）に設定し（ステップＳ２４）、そしてクロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ２５）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ２６）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって２電源カード１０ｂのＰＣＩｅ機能のリセット状態が解除され（ステップＳ２７）、２電源カード１０ｂの初期化シーケンスが開始される（ステップＳ２８）。

２電源カード１０ｂが装着されたホスト機器が３電源ホストである場合(ステップＳ２３)、コントローラ１４は、内部回路の設定を変更するために、スイッチＳＷ２をオン、スイッチＳＷ１をオフにし（ステップＳ２９）、さらに電圧レギュレータ（Ｄ）ＶＲ２をスルーモードに設定する（ステップＳ３０）。そして、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ３１）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ３２）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって２電源カード１０ｂのＰＣＩｅ機能のリセット状態が解除され（ステップＳ３３）、２電源カード１０ｂの初期化シーケンスが開始される（ステップＳ３４）。

２電源カード１０ｂが装着されたホスト機器が１電源ホストである場合(ステップＳ２３)、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない（ステップＳ３５）。
図２１は、３電源ホスト非対応の１電源カード１０ｃによって実行される処理の手順を示すフローチャートである。

ホスト機器からＡ端子に電源電圧ＰＷＲ１（３．３Ｖ）が供給された時、コントローラ１４に電源電圧ＰＷＲ１（３．３Ｖ）がメインパワーとして供給され、且つリセット回路ＲＳによってコントローラ１４のリセット状態が解除される（ステップＳ４１）。

電圧検出器ＤＴ１、ＤＴ２は、１電源カード１０ｃが装着されたホスト機器の電源構成を検出するために、Ｅ端子に供給される電源電圧およびＣ端子に供給される電源電圧をそれぞれチェックする（ステップＳ４２）。
１電源カード１０ｃが装着されたホスト機器が１電源ホストである場合（もし１電源カード１０ｃが１電源ホストおよび２電源ホストのどちらにおいても動作可能ならば、１電源カード１０ｃが装着されたホスト機器が１電源ホストまたは２電源ホストである場合）（ステップＳ４３にてＹＥＳ）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ４４）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ４５）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって１電源カード１０ｃのＰＣＩｅ機能のリセット状態が解除され（ステップＳ４６）、２電源カード１０ｂの初期化シーケンスが開始される（ステップＳ４７）。

一方、１電源カード１０ｃが装着されたホスト機器が３電源ホストである場合（ステップＳ４３にてＮＯの場合）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない（ステップＳ４８）。
図２２は、３電源ホスト対応の１電源カード１０ｃによって実行される処理の手順を示すフローチャートである。
ホスト機器からＡ端子に電源電圧ＰＷＲ１（３．３Ｖ）が供給された時、コントローラ１４に電源電圧ＰＷＲ１（３．３Ｖ）がメインパワーとして供給され、且つリセット回路ＲＳによってコントローラ１４のリセット状態が解除される（ステップＳ５１）。

電圧検出器ＤＴ１、ＤＴ２は、１電源カード１０ｃが装着されたホスト機器の電源構成を検出するために、Ｅ端子に供給される電源電圧およびＣ端子に供給される電源電圧をそれぞれチェックする（ステップＳ５２）。
１電源カード１０ｃが装着されたホスト機器が１電源ホストである場合（もし１電源カード１０ｃが１電源ホストおよび２電源ホストのどちらにおいても動作可能ならば、１電源カード１０ｃが装着されたホスト機器が１電源ホストまたは２電源ホストである場合）（ステップＳ５３）、コントローラ１４は、電圧レギュレータ（Ｅ）ＶＲ３およびスイッチＳＷ３をそれぞれのデフォルトの状態（電圧レギュレータ（Ｅ）ＶＲ３＝オン、スイッチＳＷ３＝オフ）に設定し（ステップＳ５４）、そしてクロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ５５）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ５６）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって１電源カード１０ｃのＰＣＩｅ機能のリセット状態が解除され（ステップＳ５７）、２電源カード１０ｂの初期化シーケンスが開始される（ステップＳ５８）。

１電源カード１０ｃが装着されたホスト機器が３電源ホストである場合（ステップＳ５３）、コントローラ１４は、内部回路の設定を変更するために、電圧レギュレータ（Ｄ）ＶＲ２をスルーモードに設定し（ステップＳ５９）、さらに電圧レギュレータ（Ｅ）ＶＲ３をオフし、スイッチＳＷ３をオンする（ステップＳ６０）。そしてコントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ６１）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ６２）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって１電源カード１０ｃのＰＣＩｅ機能のリセット状態が解除され（ステップＳ６３）、２電源カード１０ｂの初期化シーケンスが開始される（ステップＳ６４）。

図２３は、切欠き３２ａの有無を識別する機能を有するホスト機器の構成例を示す。
ここでは、このホスト機器が２電源ホストとして実現されている場合を想定する。
２電源ホストは、ＣＰＵ１１１、メモリ１１２、システムコントローラ１１３、電源回路１１４、コネクタ１１５等を含む。

ＣＰＵ１１１は、メモリ１１２にロードされた様々なコンピュータプログラム（オペレーティングシステム、アプリケーションプログラム、デバイスドライバ、等）を実行するように構成されたプロセッサである。システムコントローラ１１３は、ＰＣＩｅのようなシリアルインタフェースを介してコネクタ１１５に接続されており、コネクタ１１５に装着されたカード（ここでは、２電源カード１０ｂ）を制御するように構成されている。

電源回路１１４は、システムコントローラ１１３の制御の下、コネクタ１１５に装着された２電源カード１０ｂに、２種類の電源電圧、つまり電源電圧ＰＷＲ１（３．３Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）を供給する。コネクタ１１５においては、例えば、電源電圧ＰＷＲ１はＡ端子、Ｄ端子、Ｅ端子に割り当てられ、電源電圧ＰＷＲ２はＢ端子およびＣ端子に割り当てられる。

コネクタ１１５には、コネクタ１１５にカードが装着されたか否かを検出する検出スイッチ１１６Ａが設けられている。検出スイッチ１１６Ａは、例えば、マイクロスイッチなどによって実現されていてもよい。コネクタ１１５にカードが装着されると、検出スイッチ１１６Ａからシステムコントローラ１１３にアクティブレベルのカードディテクト信号ＣＤが出力される。さらに、コネクタ１１５には、コネクタ１１５に装着されたカードの側辺の所定位置に切欠き３２ａが存在するか否かを検出する検出スイッチ１１６Ｂが設けられている。検出スイッチ１１６Ｂは、例えば、マイクロスイッチなどによって実現されていてもよい。

システムコントローラ１１３は、コネクタ１１５に装着されたカードの側辺の所定位置に切欠き３２ａが存在しない場合、カードに電源電圧ＰＷＲ１（３．３Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）が供給されないように電源回路１１４を制御する。この場合、電源電圧ＰＷＲ１（３．３Ｖ）および電源電圧ＰＷＲ２（１．８Ｖ）はそれぞれ０Ｖに設定される。一方、コネクタ１１５に装着されたカードの側辺の所定位置に切欠き３２ａが存在する場合、システムコントローラ１１３は、カードに電源電圧ＰＷＲ１（３．３Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）が供給されるように電源回路１１４を制御する。

図２４は、ホスト機器から供給される電源構成でカードが動作する場合にカードとホスト機器とによって実行される処理と、ホスト機器から供給される電源構成でカードが動作しない場合にカードとホスト機器とによって実行される処理とを示すタイミングチャートである。

図２４の（Ａ）は、ホスト機器から供給される電源構成でカードが動作する場合のタイミングチャートを示している。２電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖ）および電源電圧ＰＷＲ２（１．８Ｖ）の供給を開始し、また１電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖ）のみの供給を開始し、また３電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）、電源電圧ＰＷＲ３（１．２Ｖ）の供給を開始する。

電源電圧ＰＷＲ１（３．３Ｖ）が立ち上がりそして安定すると、２電源カード１０ｂ（または１電源カード１０ｃ）は、Ｅ端子の電圧およびＣ端子の電圧をチェックしてホスト機器の電源構成を検出する。
また、電源電圧ＰＷＲ１（３．３Ｖ）が立ち上がりそして安定すると、クロック要求信号ＣＬＫＲＥＱ＃はＨｉｇｈになる。

２電源カード１０ｂ（または１電源カード１０ｃ）は、ホスト機器の電源構成が２電源カード１０ｂ（または１電源カード１０ｃ）が動作可能な電源構成であるならば、電源電圧ＰＷＲ１（３．３Ｖ）の供給開始から所定期間（Ｔｐｏｋ）経過する前に、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。

クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動されると、電源電圧ＰＷＲ１（３．３Ｖ）の供給開始から所定期間（Ｔｐｏｋ）経過したタイミングｔ２から時間（Ｔｃｌｋ）だけ経過した時点（タイミングｔ３）で、ホスト機器は、レファレンスクロックＲＥＦＣＬＫを２電源カード１０ｂ（または１電源カード１０ｃ）に供給する。そして、電源電圧ＰＷＲ１（３．３Ｖ）の供給開始から所定期間（ＴＰＶＧＧＬ）経過したタイミングｔ４で、ホスト機器は、ＰＥＲＳＴ＃をＨｉｇｈに駆動して２電源カード１０ｂ（または１電源カード１０ｃ）のリセット状態を解除し、初期化シーケンスを開始する。

図２４の（Ｂ）は、ホスト機器から供給される電源構成でカードが動作しない場合のタイミングチャートを示している。２電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖ）および電源電圧ＰＷＲ２（１．８Ｖ）の供給を開始し、また１電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖ）のみの供給を開始し、また３電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）、電源電圧ＰＷＲ３（１．２Ｖ）の供給を開始する。

電源電圧ＰＷＲ１（３．３Ｖ）が立ち上がりそして安定すると、２電源カード１０ｂ（または１電源カード１０ｃ）は、Ｅ端子の電圧およびＣ端子の電圧をチェックしてホスト機器の電源構成を検出する。
また、電源電圧ＰＷＲ１（３．３Ｖ）が立ち上がりそして安定すると、クロック要求信号ＣＬＫＲＥＱ＃はＨｉｇｈになる。

２電源カード１０ｂ（または１電源カード１０ｃ）は、ホスト機器の電源構成が２電源カード１０ｂ（または１電源カード１０ｃ）が動作不可能な電源構成であるならば、電源電圧ＰＷＲ１（３．３Ｖ）の供給開始から所定期間（Ｔｐｏｋ）経過しても、クロック要求信号ＣＬＫＲＥＱ＃をＨｉｇｈに維持する。

所定期間（Ｔｐｏｋ）経過してもクロック要求信号ＣＬＫＲＥＱ＃がＨｉｇｈである場合、ホスト機器は、レファレンスクロックＲＥＦＣＬＫを２電源カード１０ｂ（または１電源カード１０ｃ）に供給せず、またＰＥＲＳＴ＃をアクティブ状態（Ｌｏｗ）に維持することによってカードをリセット状態に維持し、初期化シーケンスを開始しない。

図２５は、２電源ホスト（または１電源ホスト）によって実行される処理の手順を示すフローチャートである。
２電源ホスト（または１電源ホスト）がパワーオンされている状態でコネクタにカードが装着された場合、またはコネクタにカードが装着されている状態で２電源ホスト（または１電源ホスト）がパワーオンされた場合、２電源ホスト（または１電源ホスト）は、カードディテクト信号ＣＤによって、コネクタにカードが装着されたことを検出する。コネクタにカードが装着されたことを検出すると、２電源ホスト（または１電源ホスト）は、まず、コネクタに装着されたカードの所定位置に、そのカードが２電源カードまたは１電源カードであることを示す機械的識別子である切欠き３２ａが存在するか否かをチェックする（ステップＳ１０１）。

カードの所定位置に切欠き３２ａが存在することが検出された場合、２電源ホスト（または１電源ホスト）はカードに電源電圧を供給する（ステップＳ１０２）。この場合、２電源ホストは、電源電圧ＰＷＲ１（３．３Ｖ）と電源電圧ＰＷＲ２（１．８Ｖ）をカードに供給し、１電源ホストは、電源電圧ＰＷＲ１（３．３Ｖ）をカードに供給する。

２電源ホスト（または１電源ホスト）は、電源電圧（ｍ種類の電源電圧）の供給の開始から所定時間（Ｔｐｏｋ）だけ経過するのを待つ（ステップＳ１０３）。そして、電源電圧の供給の開始から所定時間（Ｔｐｏｋ）だけ経過すると、２電源ホスト（または１電源ホスト）は、クロック要求信号ＣＬＫＲＥＱ＃をチェックする（ステップＳ１０４）。

クロック要求信号ＣＬＫＲＥＱ＃がＨｉｇｈである場合、２電源ホスト（または１電源ホスト）は、カードに何らかの異常が生じていると認識し、レファレンスクロックＲＥＦＣＬＫをカードに供給せず、またＰＥＲＳＴ＃もアクティブ状態（Ｌｏｗ）に維持し、初期化シーケンスを開始しない。

クロック要求信号ＣＬＫＲＥＱ＃がＬｏｗである場合、２電源ホスト（または１電源ホスト）は、カードにレファレンスクロックＲＥＦＣＬＫを供給する（ステップＳ１０５）。そして、２電源ホスト（または１電源ホスト）は、レファレンスクロックＲＥＦＣＬＫの周波数が安定するまで、例えば、電源電圧（ｍ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過するのを待つ（ステップＳ１０６）。低温環境においては、この待ち時間にはカードのワームアップ時間も含まれる。

電源電圧（ｍ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過すると、２電源ホスト（または１電源ホスト）は、ＰＥＲＳＴ＃をＨｉｇｈに駆動してカードのリセット状態を解除し（ステップＳ１０７）、これによってカードとホスト機器との間でＰＣＩｅシリアルインタフェースを介してデータを送信または受信可能にするための初期化シーケンスを開始する。

カードの所定位置に切欠き３２ａの存在が検出されなかった場合、２電源ホスト（または１電源ホスト）は、電源電圧をカードに供給せず、コネクタのＡ端子、Ｂ端子、Ｃ端子、Ｄ端子、Ｅ端子に供給される電源電圧を０Ｖに設定する（ステップＳ１０８）。

図２６は、切欠きチェック機能付きの３電源ホストによって実行される処理の手順を示すフローチャートである。
３電源ホストは、基本的には、切欠きチェック機能を有していない。しかし、将来、切欠きチェック機能付きの３電源ホストが実現されてもよい。切欠きチェック機能付きの３電源ホストは、２電源カードと３電源カードの双方をサポートするホスト機器である。

３電源ホストがパワーオンされている状態でコネクタにカードが装着された場合、またはコネクタにカードが装着されている状態で３電源ホストがパワーオンされた場合、３電源ホストは、カードディテクト信号ＣＤによって、コネクタにカードが装着されたことを検出する。コネクタにカードが装着されたことを検出すると、３電源ホストは、まず、コネクタに装着されたカードの所定位置に、そのカードが２電源カードまたは１電源カードであることを示す機械的識別子である切欠き３２ａが存在するか否かをチェックする（ステップＳ１１１）。

カードの所定位置に切欠き３２ａの存在が検出されなかった場合、３電源ホストは、カードに電源電圧ＰＷＲ１（３．３Ｖ）と電源電圧ＰＷＲ２（１．８Ｖ）と電源電圧ＰＷＲ３（１．２Ｖ）とを供給する（ステップＳ１１２）。一方、切欠き３２ａの存在が検出された場合、３電源ホストは、カードに電源電圧ＰＷＲ１（３．３Ｖ）と電源電圧ＰＷＲ２（１．８Ｖ）とを供給する（ステップＳ１１３）。

３電源ホストは、３電源電圧または２電源電圧の供給の開始から所定時間（Ｔｐｏｋ）だけ経過するのを待つ（ステップＳ１１４）。そして、３電源電圧または２電源電圧の供給の開始から所定時間（Ｔｐｏｋ）だけ経過すると、３電源ホストは、クロック要求信号ＣＬＫＲＥＱ＃をチェックする（ステップＳ１１５）。

クロック要求信号ＣＬＫＲＥＱ＃がＨｉｇｈである場合、３電源ホストは、カードに何らかの異常が生じていると認識し、レファレンスクロックＲＥＦＣＬＫをカードに供給せず、またＰＥＲＳＴ＃もアクティブ状態（Ｌｏｗ）に維持し、初期化シーケンスを開始しない。

クロック要求信号ＣＬＫＲＥＱ＃がＬｏｗである場合、３電源ホストは、カードにレファレンスクロックＲＥＦＣＬＫを供給する（ステップＳ１１６）。そして、３電源ホストは、３電源電圧または２電源電圧の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過するのを待つ（ステップＳ１１７）。３電源電圧または２電源電圧の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過すると、３電源ホストは、ＰＥＲＳＴ＃をＨｉｇｈに駆動してカードのリセット状態を解除し（ステップＳ１１８）、これによって初期化シーケンスを開始する。

以上説明したように、本第１の実施形態によれば、第２世代のカード（２電源カードまたは１電源カード）は、外部から供給されるｎ種類の電源電圧で動作する第１世代のカード（３電源カード）と略同じ外形形状を有し、外部から供給される、ｎ種類の電源電圧よりも少ないｍ種類の電源電圧で動作するように構成されている。この第２世代のカード（２電源カードまたは１電源カード）は、このカードがｍ種類の電源電圧で動作するタイプのカード（第２世代のカード）であることを示す機械的識別子である切欠き３２ａが形成された筐体を含む。

コネクタに装着されたカードにｍ種類の電源電圧を供給するように構成されたホスト機器である情報処理装置（２電源ホスト、または１電源ホスト）は、コネクタに装着されたカードに、このカードがホスト機器からのｍ種類の電源電圧で動作するタイプのカードであることを示す機械的識別子である切欠き３２ａが存在するか否かをチェックする機能を有している。情報処理装置は、コネクタに装着されたカードの所定位置に切欠き３２ａが存在しない場合に、カードに電源電圧を供給せず、コネクタに装着されたカードの所定位置に切欠き３２ａが存在する場合に、カードにｍ種類の電源電圧を供給する。これにより、たとえこの情報処理装置に第１世代のカードが装着された場合であっても、第１世代のカードには何ら電源電圧は供給されないので、第１世代のカードの異常動作、第１世代のカードの破壊といった不具合が生じることを防止することができる。

また、第２世代のカードは、複数の電源端子のうちの所定の第１および第２の電源端子（Ｅ端子、Ｃ端子）の電圧に基づいて、第２世代のカードが装着されたホスト機器が、ｎ種類の電源電圧を供給する第１タイプホスト機器、またはｍ種類の電源電圧を供給する第２タイプホスト機器のいずれであるかを判定する機能を有している。なお、第２世代のカードが２電源カードまたは１電源カードのいずれか一方のタイプのカードのみに制限されるケースにおいては、第２世代のカードは、複数の電源端子のうちの所定の第１の電源端子（Ｅ端子）の電圧のみに基づいて、第２世代のカードが装着されたホスト機器が、ｎ種類の電源電圧を供給する第１タイプホスト機器、またはｍ種類の電源電圧を供給する第２タイプホスト機器のいずれであるかを判定してもよい。このように、第２世代のカードは、複数の電源端子のうちの第１の電源端子（Ｅ端子）の電圧に基づいて、または複数の電源端子のうちの所定の第１および第２の電源端子（Ｅ端子、Ｃ端子）の電圧に基づいて、第２世代のカードが装着されたホスト機器が、ｎ種類の電源電圧を供給する第１タイプホスト機器、またはｍ種類の電源電圧を供給する第２タイプホスト機器のいずれであるかを判定することができる。

第２世代のカードが装着されたホスト機器が第２タイプホスト機器である場合、第２世代のカードは、レファレンスクロック信号を要求するクロック要求信号をホスト機器に送出する。これにより、ホスト機器は、カードのパワーアップシーケンスを正常に実行でき、カードとホスト機器との間でデータを送受信可能にするための初期化シーケンスを開始することが可能となる。

一方、第２世代のカードが装着されたホスト機器が第１タイプホスト機器である場合、第２世代のカードは、クロック要求信号をホスト機器に送出しない。もし、ホスト機器から供給される電源電圧が第２世代のカードの電源構成にマッチしていない状態で、ホスト機器とカードとの間のデータの転送を可能にするための初期化シーケンスが実行されたならば、期待する電源電圧とは異なる電源電圧がカード内の各コンポーネントに印加された状態でカードが動作を開始してしまう可能性があり、これによってカードの異常動作、カードの破壊、といった不具合が生じる可能性がある。本第１の実施形態では、第２世代のカードが装着されたホスト機器が第２タイプホスト機器である場合、第２世代のカードは、クロック要求信号をホスト機器に送出しないので、期待する電源電圧とは異なる電源電圧がカード内の各コンポーネントに印加された状態でカードが動作を開始してしまうことを防ぐことができる。

また、第１タイプホスト機器に対応する機能を有する第２世代のカードは、ｎ種類の電源電圧からカードの動作に必要な複数種の電源電圧が生成されるようにカードの内部回路の設定を変更した後にクロック要求信号をホスト機器に送出してもよい。
なお、第１の実施形態では、第２世代のカードの筐体の第２の縁３２に切欠き３２ａが形成されている場合を説明したが、切欠き３２ａは第２世代のカードの筐体の第３の縁３３に形成されていてもよい。また、本第１の実施形態で説明したように、第２世代のカード（第２タイプ半導体記憶装置）であることを示す機械的識別子の典型例は切欠き３２ａであるが、第１世代のカードと第２世代のカードの形状の違いをホスト機器が識別可能な、切欠き以外の他の機械的部位を第２世代のカード（第２タイプ半導体記憶装置）の筐体の所定位置に機械的識別子として形成してもよい。切欠き以外の機械的部位の例には、カードの筐体に形成された穴、カードの筐体の側辺または一表面に形成された突起、カードの筐体の一表面に形成されたパッド、等が含まれる。また、カードの筐体の表面の加工、カードの筐体の面の色などをコネクタに配置されたセンサで検知するという構成を利用することもできる。

また、第１の実施形態では、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを例示した。しかし、第１の実施形態の機能は、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような他の様々な不揮発性メモリにも適用できる。

（第２の実施形態）
次に、図２７〜図４６を参照して、第２の実施形態について説明する。
以下では、第１世代のカードは第１タイプカードとも称し、第２世代のカードは第２タイプカードとも称する。また、第１タイプホスト機器および第２タイプホスト機器をそれぞれ第１タイプホストおよび第２タイプホストとも称する。

第１の実施形態では、外部から供給されるｍ種類の電源電圧で動作する第２タイプカードとして２種類のカード（２電源カード、１電源カード）が存在し得るケースを主として説明したが、第２の実施形態では、第２タイプカードとして１種類のカードのみ（例えば、２電源カードまたは１電源カードのいずれか一方のみ）が存在するケースを想定する。この場合、カードにｍ種類の電源電圧を供給するように構成された第２タイプホストに関しても、カードに２種類の電源電圧を供給する２電源ホスト、またはカードに１種類の電源電圧を供給する１電源ホストのいずれか一方のみが存在することとなる。

また、第１の実施形態では、カードにｎ種類の電源電圧を供給するように構成された第１タイプホスト（３電源ホスト）が切欠き検出機能を有さないケースを主として説明したが、第２実施形態では、第１タイプホストおよび第２タイプホストの双方が切欠き検出機能を有している場合を想定する。

３電源カード１０ａ、２電源カード１０ｂ、１電源カード１０ｃの各々の形状、回路構成、端子配置、信号割り当て、切欠き３２ａの有無等は第１の実施形態と基本的に同じであるので、以下では、第１の実施形態と異なる部分のみを主として説明する説明する。

図２７は第２の実施形態に係るホスト機器内に設けられるコネクタ１１５’の構成例を示す。
第２の実施形態では、第１タイプホストおよび第２タイプホストの各々は、図２７に示すコネクタ１１５’を含む。コネクタ１１５’は、第１の実施形態で説明したコネクタ１１５と同様に、第１タイプカードまたは第２タイプカードが装着可能なコネクタである。つまり、これら２種類のカードのどちらもコネクタ１１５’に装着することができる。コネクタ１１５’は、プッシュ・プッシュタイプコネクタであってもよいし、プッシュ・プルタイプコネクタであってもよいし、ヒンジタイプコネクタであってもよい。

コネクタ１１５’は、２種類の検出スイッチ、つまり検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’を含む。検出スイッチ（Ａ）１１６Ａ’は、コネクタ１１５’にカードが装着されているか否かを検出する。検出スイッチ（Ａ）１１６Ａ’は、例えば、カードの上辺（第１の縁３１）に対向するコネクタ１１５’内の位置に配置されている。カードがコネクタ１１５’に装着されていない場合、検出スイッチ（Ａ）１１６Ａ’がオフ状態である。カードがコネクタ１１５’に装着された場合、カードの上辺（第１の縁３１）が検出スイッチ（Ａ）１１６Ａ’に接して検出スイッチ（Ａ）１１６Ａ’が押し込まれ、これによって検出スイッチ（Ａ）１１６Ａ’がオンされる。

検出スイッチ（Ｂ）１１６Ｂ’は、コネクタ１１５’に装着されたカードの側面（第２の縁３２）の所定位置に切欠き３２ａが存在するか否かを検出する。切欠き３２ａが形成される側辺上の所定位置は、列Ｒ１２と列Ｒ２１との間の位置、例えば、列Ｒ１２と列Ｒ２１の中間の位置であってもよい。検出スイッチ（Ｂ）１１６Ｂ’は、２電源カード１０ｂ（または１電源カード１０ｃ）の切欠き３２ａに係合するように、カードの側辺（第２の縁３２）の切欠き３２ａに対向するコネクタ１１５’内の位置に配置されている。

コネクタ１１５’に装着されたカードの側辺（第２の縁３２）の所定位置に切欠き３２ａが存在する場合、つまり、図２７に示すように、コネクタ１１５’に第２タイプカード（２電源カード１０ｂまたは１電源カード１０ｃのいずれか）が装着された場合、切欠き３２ａ（凹部）の存在によって検出スイッチ（Ｂ）１１６Ｂ’は押し込まれず、オフ状態に維持される。

一方、コネクタ１１５’に装着されたカードの側辺（第２の縁３２）の所定位置に切欠き３２ａが存在しない場合、つまり、コネクタ１１５’に第１タイプカード（３電源カード１０ａ）が装着された場合、カードの側面（第２の縁３２）が検出スイッチ（Ｂ）１１６Ｂ’に接して検出スイッチ（Ｂ）１１６Ｂ’が押し込まれ、これによって検出スイッチ（Ｂ）１１６Ｂ’がオンされる。

このように、コネクタ１１５’においては、２種類の検出スイッチ、つまり検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’が設けられている。検出スイッチ（Ａ）１１６Ａ’のオン状態はコネクタ１１５’にカードが装着されていることを示し、検出スイッチ（Ａ）１１６Ａ’のオフ状態はコネクタ１１５’にカードが装着されていないことを示す。検出スイッチ（Ｂ）１１６Ｂ’のオフ状態はカードに切欠き３２ａ（このカードが第２タイプカードであることを示す機械的識別子）が存在することを示し、検出スイッチ（Ｂ）１１６Ｂ’のオン状態はカードに切欠き３２ａが存在しないことを示す。

図２８は、図２７のコネクタ１１５’に配置される２つの検出スイッチの状態とカード検出結果との対応関係を示す。
図２８の（Ａ）に示すように、検出スイッチ（Ａ）１１６Ａ’がオフ状態である場合、コネクタ１１５’にカードが挿入されていないので、検出スイッチ（Ｂ）１１６Ｂ’の状態は無視される。検出スイッチ（Ａ）１１６Ａ’がオン状態である場合、ホスト機器は、検出スイッチ（Ｂ）１１６Ｂ’の状態に応じてカードのタイプを識別することができる。検出スイッチ（Ｂ）１１６Ｂ’がオン状態である場合、ホスト機器は、コネクタ１１５’に装着されたカードが切欠きなしのカード（第１タイプカード）であると識別することができる。検出スイッチ（Ｂ）１１６Ｂ’がオフ状態である場合、ホスト機器は、コネクタ１１５’に装着されたカードが切欠きありのカード（第２タイプカード）であると識別することができる。

図２８の（Ｂ）は、図２８の（Ａ）の２つの検出スイッチの状態を一般化して表している。つまり、検出スイッチ（Ａ）１１６Ａ’のオフ／オン状態に応じてカードが非検出であるか、カードが検出されたかが識別される。カードが検出された場合には、検出スイッチ（Ｂ）１１６Ｂ’のオン／オフ状態に応じて、コネクタ１１５’に装着されたカードが切欠きなしのカード（第１タイプカード）または切欠きありのカード（第２タイプカード）のいずれであるかが識別される。このように、２つの検出スイッチの状態に応じて３通りのカードの状態（カード無し、切欠きありのカードが検出、切欠きなしのカードが検出）が識別される。

図２９は、切欠きなしのカード（第１タイプカード）が装着できないように構成されたコネクタ１１５’’の構成例を示す。
このコネクタ１１５’’は例えばヒンジタイプコネクタであってもよい。このコネクタ１１５’’においては、切欠き３２ａに対向するコネクタ１１５’’内の所定位置に突起３２ｂが配置されている。このため、切欠きありのカード（第２タイプカード）だけがコネクタ１１５’’に装着可能であり、切欠きなしのカード（第１タイプカード）はコネクタ１１５’’に装着することはできない。このコネクタ１１５’’においては、検出スイッチ（Ａ）１１６Ａ’のみが配置されており、検出スイッチ（Ｂ）１１６Ｂ’は配置されていない。

このコネクタ１１５’’は、例えば、第２タイプホストに設けられてもよい。これにより、第２タイプホストに第１タイプカードが誤って装着されてしまうことを防止することができる。なお、第１タイプホストにおいては、図２７のコネクタ１１５’が設けられればよい。

図３０は、第１電源セット（ｎ種類の電源電圧）に対応する第１タイプホストの電源構成例と第２電源セット（ｍ種類の電源電圧）に対応する第２タイプホストの電源構成例とを示す。
第２の実施形態では、ホストおよびカードの各々に適用される電源構成は第１電源セット（ＰＷＲ Ｓｅｔ１）と第２電源セット（ＰＷＲ Ｓｅｔ２）の２種類である。第１電源セット（ＰＷＲ Ｓｅｔ１）はｎ種類の電源電圧（例えば３電源）であり、第２電源セット（ＰＷＲ Ｓｅｔ２）はｍ種類の電源電圧（例えば２電源または１電源のどちらか一方）である。第１の実施形態では、ＰＷＲ１として３．３Ｖを使用する場合を説明したが、ＰＷＲ１は３．３Ｖに限定されず、フラッシュメモリ１３が２．５Ｖの電源電圧で動作可能である場合には、２．５ＶのＰＷＲ１が利用されてもよい。

図３０の（Ａ）は、第１電源セット（ＰＷＲ Ｓｅｔ１）が３電源で、第２電源セット（ＰＷＲ Ｓｅｔ２）が２電源である場合が想定されている。また、図３０の（Ｂ）は、第１電源セット（ＰＷＲ Ｓｅｔ１）が３電源で、第２電源セット（ＰＷＲ Ｓｅｔ２）が１電源である場合が想定されている。

第１タイプホスト（ここでは３電源ホスト）は、第１タイプホスト内のコネクタに装着されたカードに切欠き３２ａ（第２タイプカードを示す機械的識別子）が存在するか否かをチェックする機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）を有している。コネクタに装着されたカードに切欠き３２ａが存在しない場合にのみ、第１タイプホスト（ここでは３電源ホスト）は、コネクタに装着されたカードに第１電源セット（ＰＷＲ Ｓｅｔ１）、つまり、３電源電圧（ＰＷＲ１、ＰＷＲ２、ＰＷＲ３）を供給する。コネクタに装着されたカードに切欠き３２ａが存在しない場合には、第１タイプホスト（ここでは３電源ホスト）は、コネクタに装着されたカードにどの電源電圧も供給しない。

第１電源セット（ＰＷＲ Ｓｅｔ１）に関しては、図３０の（Ａ）の電源構成および図３０の（Ｂ）の電源構成のいずれにおいても、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が割り当てられ、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）が割り当てられ、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）が割り当てられている。したがって、コネクタに装着されたカードに切欠き３２ａが存在しない場合、第１タイプホスト（ここでは３電源ホスト）は、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）を供給し、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）を供給し、Ｄ端子およびＥ端子にそれぞれ電源電圧ＰＷＲ３（１．２Ｖ）を供給する。

第２タイプホスト（ここでは２電源ホスト）は、ホストのコネクタに装着されたカードに切欠き３２ａが存在するか否かをチェックする機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）を有している。コネクタに装着されたカードに切欠き３２ａが存在する場合にのみ、第２タイプホスト（ここでは２電源ホスト）は、コネクタに装着されたカードに第２電源セット（ＰＷＲ Ｓｅｔ２）、つまり、２電源電圧（ＰＷＲ１、ＰＷＲ２）を供給する。

コネクタに装着されたカードに切欠き３２ａが存在しない場合には、第２タイプホスト（ここでは２電源ホスト）は、コネクタに装着されたカードにどの電源電圧も供給しない。
図３０の（Ａ）の電源構成の場合、２電源ホストにおいては、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＥ端子に電源電圧ＰＷＲ１が割り当てられている。また、２電源ホストにおいては、３電源ホストにおいて電源電圧ＰＷＲ３が割り当てられていたＤ端子に電源電圧ＰＷＲ１（または電源電圧ＰＷＲ２）が割り当てられている。

したがって、コネクタに装着されたカードに切欠き３２ａが存在する場合、２電源ホストは、Ａ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）を供給し、Ｂ端子およびＣ端子にそれぞれ電源電圧ＰＷＲ２（１．８Ｖ）を供給し、Ｄ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）またはＰＷＲ２（１．８Ｖ）を供給し、Ｅ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）を供給する。

１電源ホストも、ホストのコネクタに装着されたカードに切欠き３２ａが存在するか否かをチェックする機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）を有している。コネクタに装着されたカードに切欠き３２ａが存在する場合にのみ、１電源ホストは、コネクタに装着されたカードに１電源電圧（ＰＷＲ１）を供給する。コネクタに装着されたカードに切欠き３２ａが存在しない場合には、１電源ホストは、コネクタに装着されたカードに電源電圧も供給しない。

図３０の（Ｂ）の電源構成の場合、１電源ホストにおいては、Ａ端子、Ｂ端子、Ｃ端子、Ｄ端子、およびＥ端子の各々に電源電圧ＰＷＲ１が割り当てられている。したがって、コネクタに装着されたカードに切欠き３２ａが存在する場合、１電源ホストは、Ａ端子、Ｂ端子、Ｃ端子、Ｄ端子、およびＥ端子の各々に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）を供給する。

図３１は、２タイプのホスト（第１タイプホスト、第２タイプホスト）と、２タイプのカード（第１タイプカード、第２タイプカード）との全ての組み合わせと各組み合わせにおけるカードの動作とを示す。
カードの電源構成とこのカードが装着されたホストの電源構成とが一致した場合は、カードは動作可能（Ａｖａｉｌａｂｌｅ）である。カードの電源構成とこのカードが装着されたホストの電源構成とが不一致の場合は、カードは動作不能（Ｎ／Ａ：Ｎｏｔ Ａｖａｉｌａｂｌｅ）である。

第１タイプカードおよび第２タイプカードの各々は、Ｅ端子の電圧に基づいてホストの電源構成を識別することができ、自身の動作可否をＣＬＫＲＥＱ＃を使用してホスト機器に応答することができる。カードの電源構成とホストの電源構成とが一致する場合、ＣＬＫＲＥＱ＃はＬｏｗに設定される。この場合、ＣＬＫＲＥＱ＃＝Ｌｏｗは、カードが動作可能であることを示す。カードの電源構成とホストの電源構成とが不一致である場合、ＣＬＫＲＥＱ＃はＨｉｇｈに設定される。ＣＬＫＲＥＱ＃＝Ｈｉｇｈは、カードが動作不能であることを示す。このように第１タイプカードおよび第２タイプカードの各々がホスト電源構成を識別する機能を有することにより、たとえホスト側の切欠き識別機能（Ｎｏｔｃｈ ｄｅｔｅｃｔｉｏｎ）の誤動作した場合であっても、カードの安全性を確保することができる。

また、第１タイプカードおよび第２タイプカードの各々は、カードの電源構成とホストの電源構成との不一致以外の他の要因によって動作不能である場合も、ＣＬＫＲＥＱ＃をＨｉｇｈに設定する。他の要因の例には、電源電圧の値の異常などがある。
図３２は、第２タイプカードである２電源カード１０ｂの構成例を示すブロック図である。
図３２では、ＰＷＲ１が３．３Ｖである場合が例示されているが、上述したように、ＰＷＲ１は２．５Ｖであってもよい。第２の実施形態における２電源カード１０ｂの構成は、図１０等で説明した第１の実施形態の２電源カードと略同一である。第２の実施形態における２電源カード１０ｂのコントローラ１４においても、上述した物理層（ＰＨＹ）５１、ロジック回路５２、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５３が設けられている。また、コントローラ１４は、電圧レギュレータＶＲ１１、ＶＲ１２、電圧検出器ＤＴ１１を含む。

電圧レギュレータＶＲ１１、ＶＲ１２の各々は、入力電圧よりも低い所望の出力電圧を生成するダウンコンバータである。出力電圧の値は予め設定することができる。例えば、電源電圧ＰＷＲ２（１．８Ｖ）または電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が電圧レギュレータＶＲ１１、ＶＲ１２の各々に入力された場合、電圧レギュレータＶＲ１１、ＶＲ１２の各々は、電源電圧ＰＷＲ２（１．８Ｖ）または電源電圧ＰＷＲ１（３．３Ｖ）から電源電圧ＰＷＲ３（１．２Ｖ）を生成する。

電圧検出器ＤＴ１１は、Ｅ端子の電圧が電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）または電源電圧ＰＷＲ３（１．２Ｖ）のいずれであるかを検出する。Ｅ端子は、３電源カード１０ａにおいてＰＷＲ３（１．２Ｖ）が割り当てられ且つ２電源カード１０ｂにおいて電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が割り当てられている電源端子である。

図３３は、第２の実施形態に係る１電源カード１０ｃの構成例を示すブロック図である。
１電源カード１０ｃは、図３２の２電源カード１０ｂに比し、コントローラ１４に電圧レギュレータＶＲ１１、ＶＲ１２に加え、電圧レギュレータＶＲ１３、ＶＲ１４が設けられている点が異なり、他の構成は図３２の２電源カード１０ｂと同じである。電圧レギュレータＶＲ１３は入力電圧よりも低い所望の出力電圧を生成するダウンコンバータである。出力電圧の値は予め設定することができる。例えば、電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が電圧レギュレータＶＲ１３に入力された場合、電圧レギュレータＶＲ１３は、電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）から電源電圧ＰＷＲ２（１．８Ｖ）を生成する。

電圧レギュレータＶＲ１４も入力電圧よりも低い所望の出力電圧を生成するダウンコンバータである。出力電圧の値は予め設定することができる。例えば、電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が電圧レギュレータＶＲ１４に入力された場合、電圧レギュレータＶＲ１４は、電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）から電源電圧ＰＷＲ３（１．２Ｖ）を生成する。

図３４は、電圧検出器ＤＴ１１の構成例を示す。
電圧検出器ＤＴ１１は、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）によって駆動される。電圧検出器ＤＴ１１は、Ｅ端子（ＰａｄＥ）の電圧が電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）または電源電圧ＰＷＲ３（１．２Ｖ）のいずれであるかを検出する。ＰＷＲ１が３．３Ｖである場合、電圧検出器ＤＴ１の閾値電圧は、１．２Ｖレンジ（１．１Ｖ〜１．３Ｖ）と３．３Ｖレンジ（２．７Ｖ〜３．６Ｖ）との中間値である２．０Ｖに設定される。Ｅ端子（ＰａｄＥ）に電源電圧ＰＷＲ１（３．３Ｖ）が供給された場合、電圧検出器ＤＴ１の検出出力はＨｉｇｈになり、Ｅ端子（ＰａｄＥ）に電源電圧ＰＷＲ３（１．２Ｖ）が供給された場合、電圧検出器ＤＴ１の検出出力はＬｏｗになる。

なお、ＰＷＲ１が２，５Ｖである場合、電圧検出器ＤＴ１の閾値電圧は、１．２Ｖレンジと２．５Ｖレンジとの中間値に設定されればよい。
図３５は、電圧検出器ＤＴ１１の検出出力と２タイプのホスト機器（第１タイプホスト、第２タイプホスト）との関係を示す。

電圧検出器ＤＴ１１の検出出力がＬｏｗである場合、カードは、カードが装着されたホストのタイプが第１タイプホストであることを検知する。電圧検出器ＤＴ１１の検出出力がＨｉｇｈである場合、カードは、カードが装着されたホストのタイプが第２タイプホストであることを検知する。

図３６は、２電源カード１０ｂの構成例を示す。
第２タイプカードである２電源カード１０ｂは、２電源カード１０ｂの安全性を高めるために、２電源カード１０ｂが装着されたホスト機器が第２タイプホスト（２電源ホスト）である場合にのみホスト機器にクロック要求信号を送出するように構成されている。

Ａ端子はどの電圧レギュレータにも接続されておらず、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）は電源配線Ｗ１を介して内部電源電圧ＰＷＲ１Ａ（３．３Ｖまたは２．５Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。また、Ａ端子にはリセット回路ＲＳが接続されている。Ａ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が供給されると、リセット回路ＲＳは、パワーオンリセット信号Ｒｅｓｅｔを出力し、これによってコントローラ１４のリセット状態を解除する。リセット回路ＲＳは、コントローラ１４に接続されたリセットＩＣであってもよい。

Ｂ端子には電圧レギュレータ（Ｂ）ＶＲ１１が接続される。電圧レギュレータ（Ｂ）ＶＲ１１は、例えば３．３Ｖ（または２．５Ｖ）以上の耐電圧を有している。電圧レギュレータ（Ｂ）ＶＲ１１は、電圧レギュレータＶＲ１１に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｂ）ＶＲ１１によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ２を介して内部電源電圧ＰＷＲ３Ｂ（１．２Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。

Ｃ端子はどの電圧レギュレータにも接続されておらず、Ｃ端子に供給される電源電圧ＰＷＲ２（１．８Ｖ）は電源配線Ｗ３を介して内部電源電圧ＰＷＲ２Ｃ（１．８Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。
Ｄ端子には電圧レギュレータ（Ｄ）ＶＲ１２が接続されている。電圧レギュレータ（Ｄ）ＶＲ１２は、例えば３．３Ｖ（または２．５Ｖ）以上の耐電圧を有している。電圧レギュレータ（Ｄ）ＶＲ１２は、電圧レギュレータＶＲ１２に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｄ）ＶＲ１２によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ４を介して内部電源電圧ＰＷＲ３Ｄ（１．２Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。

Ｅ端子はどの電圧レギュレータにも接続されておらず、Ｅ端子に供給される電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）は電源配線Ｗ５を介して内部電源電圧ＰＷＲ１Ｅ（３．３Ｖまたは２．５Ｖ）として２電源カード１０ｂ内の幾つかのコンポーネントに供給される。

電圧検出器ＤＴ１１の検出出力レベルはＥ端子の電圧によって決定される。２電源カード１０ｂは、２電源カード１０ｂが２電源ホストに装着された場合（ＤＴ１１＝Ｈｉｇｈ）にのみ動作可能である。したがって、ＤＴ１１＝Ｈｉｇｈの場合は、２電源カード１０ｂは、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。一方、ＤＴ１１＝Ｌｏｗの場合、２電源カード１０ｂは、クロック要求信号ＣＬＫＲＥＱ＃をＨｉｇｈに維持する。

図３７は、１電源カード１０ｃの構成例を示す。
Ａ端子はどの電圧レギュレータにも接続されておらず、Ａ端子に供給される電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）は電源配線Ｗ１を介して内部電源電圧ＰＷＲ１Ａ（３．３Ｖまたは２．５Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。また、Ａ端子にはリセット回路ＲＳが接続されている。Ａ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が供給されると、リセット回路ＲＳは、パワーオンリセット信号Ｒｅｓｅｔを出力し、これによってコントローラ１４のリセット状態を解除する。

Ｂ端子には電圧レギュレータ（Ｂ）ＶＲ１１が接続される。電圧レギュレータ（Ｂ）ＶＲ１１は、例えば３．３Ｖ（またはまたは２．５Ｖ）以上の耐電圧を有している。電圧レギュレータ（Ｂ）ＶＲ１１は、電圧レギュレータ（Ｂ）ＶＲ１１に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｂ）ＶＲ１１によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ２を介して内部電源電圧ＰＷＲ３Ｂ（１．２Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。

Ｃ端子には電圧レギュレータ（Ｃ）ＶＲ１３が接続される。電圧レギュレータ（Ｃ）ＶＲ１３は、例えば３．３Ｖ（またはまたは２．５Ｖ）以上の耐電圧を有している。電圧レギュレータ（Ｃ）ＶＲ１３は、電圧レギュレータ（Ｃ）ＶＲ１３に入力される電源電圧よりも低い所定の電源電圧（１．８Ｖ）を生成する。電圧レギュレータ（Ｃ）ＶＲ１３によって生成される電源電圧（１．８Ｖ）は電源配線Ｗ３を介して内部電源電圧ＰＷＲ２Ｃ（１．８Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。

Ｄ端子には電圧レギュレータ（Ｄ）ＶＲ１２が接続されている。電圧レギュレータ（Ｄ）ＶＲ２は、例えば３．３Ｖ（またはまたは２．５Ｖ）以上の耐電圧を有している。電圧レギュレータ（Ｄ）ＶＲ１２は、電圧レギュレータ（Ｄ）ＶＲ１２に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｄ）ＶＲ１２によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ４を介して内部電源電圧ＰＷＲ３Ｄ（１．２Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。

Ｅ端子には電圧レギュレータ（Ｅ）ＶＲ１４が接続されている。電圧レギュレータ（Ｅ）ＶＲ１４は、例えば３．３Ｖ（または２．５Ｖ）以上の耐電圧を有している。電圧レギュレータ（Ｅ）ＶＲ１４は、電圧レギュレータ（Ｅ）ＶＲ１４に入力される電源電圧よりも低い所定の電源電圧（１．２Ｖ）を生成する。電圧レギュレータ（Ｅ）ＶＲ１４によって生成される電源電圧（１．２Ｖ）は電源配線Ｗ５を介して内部電源電圧ＰＷＲ３Ｅ（１．２Ｖ）として１電源カード１０ｃ内の幾つかのコンポーネントに供給される。

電圧検出器ＤＴ１１の検出出力レベルはＥ端子の電圧によって決定される。１電源カード１０ｃが図３７の構成を有するケースにおいては、１電源カード１０ｃは、１電源カード１０ｃが第２タイプホスト（１電源ホスト）に装着された場合（ＤＴ１１＝Ｈｉｇｈ）に動作可能であり、１電源カード１０ｃが第１タイプホスト（３電源ホスト）に装着された場合（ＤＴ１１＝Ｌｏｗ）の場合は動作不可能である。

なお、第２の実施形態においては、第１タイプカード（３電源カード）も、第２タイプカードと同様に、Ｅ端子の電圧に応じてホスト電源構成を識別する機能を有し得る。第１タイプカード（３電源カード）は、３電源カード１０ａが第１タイプホストに装着された場合（ＤＴ１１＝Ｌｏｗ）に動作可能であり、３電源カード１０ａが第２タイプホストに装着された場合（ＤＴ１１＝Ｈｉｇｈ）の場合は動作不可能である。

図３８は、第２タイプカード（ここでは２電源カード１０ｂ）によって実行される処理の手順を示すフローチャートである。
ホスト機器からＡ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が供給された時、コントローラ１４に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）がメインパワーとして供給され、且つリセット回路ＲＳによってコントローラ１４のリセット状態が解除される（ステップＳ７１）。

電圧検出器ＤＴ１１は、第２タイプカード（ここでは２電源カード１０ｂ）が装着されたホスト機器の電源構成を検出するために、Ｅ端子に供給される電源電圧をチェックする（ステップＳ７２）。
ＤＴ１１＝Ｈｉｇｈの場合、つまり、第２電源セット（ｍ種類の電源電圧）で動作する第２タイプカード（ここでは２電源カード１０ｂ）が装着されたホスト機器が第２電源セット（ｍ種類の電源電圧）を供給する第２タイプホスト（ここでは２電源ホスト）である場合（ステップＳ７３にてＹＥＳ）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ７４）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ７５）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって第２タイプカード（ここでは２電源カード１０ｂ）のＰＣＩｅ機能のリセット状態が解除され（ステップＳ７６）、第２タイプカード（ここでは２電源カード１０ｂ）の初期化シーケンスが開始される（ステップＳ７７）。

一方、第２タイプカード（ここでは２電源カード１０ｂ）が装着されたホスト機器が第１タイプホスト（３電源ホスト）である場合（ステップＳ７３にてＮＯ）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない（ステップＳ７８）。

図３９は、第２タイプカード（ここでは１電源カード１０ｃ）によって実行される処理の手順を示すフローチャートである。
ホスト機器からＡ端子に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が供給された時、コントローラ１４に電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）がメインパワーとして供給され、且つリセット回路ＲＳによってコントローラ１４のリセット状態が解除される（ステップＳ８１）。

電圧検出器ＤＴ１１は、第２タイプカード（ここでは１電源カード１０ｃ）が装着されたホスト機器の電源構成を検出するために、Ｅ端子に供給される電源電圧をチェックする（ステップＳ８２）。
ＤＴ１１＝Ｈｉｇｈの場合、つまり、第２電源セット（ｍ種類の電源電圧）で動作する第２タイプカード（ここでは１電源カード１０ｃ）が装着されたホスト機器が第２電源セット（ｍ種類の電源電圧）を供給する第２タイプホスト（ここでは１電源ホスト）である場合（ステップＳ８３にてＹＥＳ）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する（ステップＳ８４）。そして、ホスト機器からレファレンスクロック信号ＲＥＦＣＬＫが供給され（ステップＳ８５）、ホスト機器によってＰＥＲＳＴ＃がＨｉｇｈに駆動されることによって第２タイプカード（ここでは１電源カード１０ｃ）のＰＣＩｅ機能のリセット状態が解除され（ステップＳ８６）、第２タイプカード（ここでは１電源カード１０ｃ）の初期化シーケンスが開始される（ステップＳ８７）。

一方、第２タイプカード（ここでは１電源カード１０ｃ）が装着されたホスト機器が第１タイプホスト（３電源ホスト）である場合（ステップＳ８３にてＮＯ）、コントローラ１４は、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない（ステップＳ８８）。

なお、第１電源セット（ｎ種類の電源電圧）で動作する第１タイプカード（３電源カード１０ａ）は、ＤＴ１１＝Ｌｏｗの場合、つまり、第１タイプカード（３電源カード１０ａ）が装着されたホスト機器が第１電源セット（ｎ種類の電源電圧）を供給する第１タイプホスト（ここでは３電源ホスト）である場合、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動することによってクロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出する。一方、ＤＴ１１＝Ｈｉｇｈの場合、つまり、第１タイプカード（３電源カード１０ａ）が装着されたホスト機器が第２電源セット（ｍ種類の電源電圧）を供給する第２タイプホストである場合、第１タイプカード（３電源カード１０ａ）は、クロック要求信号ＣＬＫＲＥＱ＃をホスト機器に送出しない。

図４０は、第２タイプホスト（ここでは２電源ホスト）である情報処理装置の構成例を示すブロック図である。
第２タイプホスト（ここでは２電源ホスト）は、ＣＰＵ１１１’、メモリ１１２’、システムコントローラ１１３’、電源回路１１４’、コネクタ１１５’等を含む。

ＣＰＵ１１１’は、メモリ１１２’にロードされた様々なコンピュータプログラム（オペレーティングシステム、アプリケーションプログラム、デバイスドライバ、等）を実行するように構成されたプロセッサである。システムコントローラ１１３’は、ＰＣＩｅのようなシリアルインタフェースを介してコネクタ１１５’に接続されており、コネクタ１１５’に装着された第２タイプカード（ここでは、２電源カード１０ｂ）を制御するように構成されている。

電源回路１１４’は、システムコントローラ１１３’の制御の下、コネクタ１１５’に装着された第２タイプカード（ここでは、２電源カード１０ｂ）に、２種類の電源電圧、つまり電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）を供給する。コネクタ１１５’においては、例えば、電源電圧ＰＷＲ１はＡ端子、Ｄ端子、Ｅ端子に割り当てられ、電源電圧ＰＷＲ２はＢ端子およびＣ端子に割り当てられる。

コネクタ１１５’には、コネクタ１１５’にカードが装着されたか否かを検出する検出スイッチ（Ａ）１１６Ａ’が設けられている。検出スイッチ（Ａ）１１６Ａ’は、例えば、マイクロスイッチなどによって実現されていてもよい。コネクタ１１５’にカードが装着されると、検出スイッチ（Ａ）１１６Ａ’からシステムコントローラ１１３’にアクティブレベルのカードディテクト信号ＣＤが出力される。さらに、コネクタ１１５’には、コネクタ１１５に装着されたカードの側辺の所定位置に切欠き３２ａが存在するか否かを検出する検出スイッチ（Ｂ）１１６Ｂ’が設けられている。検出スイッチ（Ｂ）１１６Ｂ’は、例えば、マイクロスイッチなどによって実現されていてもよい。

システムコントローラ１１３’は、コネクタ１１５’に装着されたカードの側辺の所定位置に切欠き３２ａが存在しない場合、カードに電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）が供給されないように電源回路１１４’を制御する。この場合、電源電圧ＰＷＲ１および電源電圧ＰＷＲ２はそれぞれ０Ｖに設定される。一方、コネクタ１１５’に装着されたカードの側辺の所定位置に切欠き３２ａが存在する場合、システムコントローラ１１３’は、カードに電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）が供給されるように電源回路１１４’を制御する。

図４１は、第２タイプホスト（ここでは１電源ホスト）である情報処理装置の構成例を示すブロック図である。
第２タイプホスト（ここでは１電源ホスト）は、ＣＰＵ１１１’’、メモリ１１２’’、システムコントローラ１１３’’、電源回路１１４’’、コネクタ１１５’等を含む。

ＣＰＵ１１１’’は、メモリ１１２’’にロードされた様々なコンピュータプログラム（オペレーティングシステム、アプリケーションプログラム、デバイスドライバ、等）を実行するように構成されたプロセッサである。システムコントローラ１１３’’は、ＰＣＩｅのようなシリアルインタフェースを介してコネクタ１１５’に接続されており、コネクタ１１５’に装着された第２タイプカード（ここでは、１電源カード１０ｃ）を制御するように構成されている。

電源回路１１４’’は、システムコントローラ１１３’’の制御の下、コネクタ１１５’に装着された第２タイプカード（ここでは、１電源カード１０ｃ）に、１種類の電源電圧、つまり電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）を供給する。コネクタ１１５’においては、例えば、電源電圧ＰＷＲ１はＡ端子、Ｂ端子、Ｃ端子、Ｄ端子、およびＥ端子に割り当てられる。

コネクタ１１５’には、検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’が設けられている。検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’の各々は、例えば、マイクロスイッチなどによって実現されていてもよい。

システムコントローラ１１３’’は、コネクタ１１５’に装着されたカードの側辺の所定位置に切欠き３２ａが存在しない場合、カードに電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が供給されないように電源回路１１４’’を制御する。この場合、電源電圧ＰＷＲ１は０Ｖに設定される。一方、コネクタ１１５’に装着されたカードの側辺の所定位置に切欠き３２ａが存在する場合、システムコントローラ１１３’’は、カードに電源電圧ＰＷＲ１（３．３Ｖ）が供給されるように電源回路１１４’’を制御する。

図４２は、第１タイプホスト（３電源ホスト）である情報処理装置の構成例を示すブロック図である。
第１タイプホスト（３電源ホスト）は、ＣＰＵ１１１’’’、メモリ１１２’’’、システムコントローラ１１３’’’、電源回路１１４’’’、コネクタ１１５’等を含む。

ＣＰＵ１１１’’’は、メモリ１１２’’’にロードされた様々なコンピュータプログラム（オペレーティングシステム、アプリケーションプログラム、デバイスドライバ、等）を実行するように構成されたプロセッサである。システムコントローラ１１３’’’は、ＰＣＩｅのようなシリアルインタフェースを介してコネクタ１１５’に接続されており、コネクタ１１５’に装着された第１タイプカード（３電源カード１０ａ）を制御するように構成されている。

電源回路１１４’’’は、システムコントローラ１１３’’’の制御の下、コネクタ１１５’に装着された第１タイプカード（３電源カード１０ａ）に、３種類の電源電圧、つまり電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）、電源電圧ＰＷＲ３（１．２Ｖ）を供給する。コネクタ１１５’においては、例えば、電源電圧ＰＷＲ１はＡ端子に割り当てられ、電源電圧ＰＷＲ２はＢ端子およびＣ端子に割り当てられ、電源電圧ＰＷＲ３はＤ端子およびＥ端子に割り当てられる。

コネクタ１１５’には、検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’が設けられている。検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’の各々は、例えば、マイクロスイッチなどによって実現されていてもよい。

システムコントローラ１１３’’’は、コネクタ１１５’に装着されたカードの側辺の所定位置に切欠き３２ａが存在する場合、カードに電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）、電源電圧ＰＷＲ３（１．２Ｖ）が供給されないように電源回路１１４’’’を制御する。この場合、電源電圧ＰＷＲ１、電源電圧ＰＷＲ２および電源電圧ＰＷＲ３はそれぞれ０Ｖに設定される。一方、コネクタ１１５’に装着されたカードの側辺の所定位置に切欠き３２ａが存在しない場合、システムコントローラ１１３’’’は、カードに電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）、電源電圧ＰＷＲ３（１．２Ｖ）が供給されるように電源回路１１４’’’を制御する。

図４３は、ホスト機器から供給される電源構成でカードが動作する場合にカードとホスト機器とによって実行される処理と、ホスト機器から供給される電源構成でカードが動作しない場合にカードとホスト機器とによって実行される処理とを示すタイミングチャートである。

図４３の（Ａ）は、ホスト機器から供給される電源構成でカードが動作する場合のタイミングチャートを示している。２電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）および電源電圧ＰＷＲ２（１．８Ｖ）の供給を開始し、また１電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）のみの供給を開始し、また３電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）、電源電圧ＰＷＲ３（１．２Ｖ）の供給を開始する。

電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が立ち上がりそして安定すると、第１タイプカードおよび第２タイプカードの各々は、Ｅ端子の電圧をチェックしてホスト機器の電源構成を検出する。
また、電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が立ち上がりそして安定すると、クロック要求信号ＣＬＫＲＥＱ＃はＨｉｇｈになる。

第１タイプカードおよび第２タイプカードの各々は、ホスト機器の電源構成がこのカードの電源構成に一致しているならば、第１電源セットまたは第２電源セットの供給開始から所定期間（Ｔｐｏｋ）経過する前に、クロック要求信号ＣＬＫＲＥＱ＃をＬｏｗに駆動する。

クロック要求信号ＣＬＫＲＥＱ＃がＬｏｗに駆動されると、第１電源セットまたは第２電源セットの供給開始から所定期間（Ｔｐｏｋ）経過したタイミングｔ２から時間（Ｔｃｌｋ）だけ経過した時点（タイミングｔ３）で、ホスト機器は、レファレンスクロックＲＥＦＣＬＫをカードに供給する。そして、第１電源セットまたは第２電源セットの供給開始から所定期間（ＴＰＶＧＧＬ）経過したタイミングｔ４で、ホスト機器は、ＰＥＲＳＴ＃をＨｉｇｈに駆動してカードのリセット状態を解除し、初期化シーケンスを開始する。

図４３の（Ｂ）は、ホスト機器から供給される電源構成でカードが動作しない場合のタイミングチャートを示している。２電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）および電源電圧ＰＷＲ２（１．８Ｖ）の供給を開始し、また１電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）のみの供給を開始し、また３電源ホストはタイミングｔ１で電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）、電源電圧ＰＷＲ２（１．８Ｖ）、電源電圧ＰＷＲ３（１．２Ｖ）の供給を開始する。

電源電圧ＰＷＲ１（３．３Ｖまたは２．５Ｖ）が立ち上がりそして安定すると、第１タイプカードおよび第２タイプカードの各々は、Ｅ端子の電圧をチェックしてホスト機器の電源構成を検出する。
また、電源電圧ＰＷＲ１（３．３Ｖ）が立ち上がりそして安定すると、クロック要求信号ＣＬＫＲＥＱ＃はＨｉｇｈになる。

第１タイプカードおよび第２タイプカードの各々は、ホスト機器の電源構成がこのカードの電源構成に一致しないならば、第１電源セットまたは第２電源セットの供給開始から所定期間（Ｔｐｏｋ）経過しても、クロック要求信号ＣＬＫＲＥＱ＃をＨｉｇｈに維持する。

所定期間（Ｔｐｏｋ）経過してもクロック要求信号ＣＬＫＲＥＱ＃がＨｉｇｈである場合、ホスト機器は、レファレンスクロックＲＥＦＣＬＫをカードに供給せず、またＰＥＲＳＴ＃をアクティブ状態（Ｌｏｗ）に維持することによってカードをリセット状態に維持し、初期化シーケンスを開始しない。

図４４は、第１タイプホスト（３電源ホスト）によって実行される処理の手順を示すフローチャートである。
第１タイプホスト（３電源ホスト）は、検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’のオン／オフ状態をチェックすることによって、現在のカード状態が３通りのカード状態（カードなし、切欠きありのカードが検出、切欠きなしのカードが検出）のいずれであるかを検出する（ステップＳ１２１）。

コネクタにカードが装着されていない場合（カードなし）、第１タイプホスト（３電源ホスト）は、コネクタに第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）を供給しない。
コネクタに装着されたカードに切欠き３２ａが存在する場合（切欠きありのカードが検出）も、第１タイプホスト（３電源ホスト）は、コネクタに第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）を供給しない。

コネクタに装着されたカードに切欠き３２ａが存在しない場合（切欠きなしのカードが検出）、第１タイプホスト（３電源ホスト）は、このカードに第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）を供給する（ステップＳ１２２）。
第１タイプホスト（３電源ホスト）は、第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）の供給の開始から所定時間（Ｔｐｏｋ）だけ経過するのを待つ（ステップＳ１２３）。そして、第１電源セット（ｎ種類の電源電圧）の供給の開始から所定時間（Ｔｐｏｋ）だけ経過すると、第１タイプホスト（３電源ホスト）は、クロック要求信号ＣＬＫＲＥＱ＃をチェックする（ステップＳ１２４）。

クロック要求信号ＣＬＫＲＥＱ＃がＨｉｇｈである場合、第１タイプホスト（３電源ホスト）は、カードに何らかの異常が生じていると認識し、第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）の供給を停止してｎ種類の電源電圧を全て０Ｖにする（ステップＳ１２５）。つまり、第１タイプホスト（３電源ホスト）は、レファレンスクロックＲＥＦＣＬＫをカードに供給せず、またＰＥＲＳＴ＃もアクティブ状態（Ｌｏｗ）に維持し、初期化シーケンスを開始しない。

クロック要求信号ＣＬＫＲＥＱ＃がＬｏｗである場合、第１タイプホスト（３電源ホスト）は、カードにレファレンスクロックＲＥＦＣＬＫを供給する（ステップＳ１２６）。そして、第１タイプホスト（３電源ホスト）は、レファレンスクロックＲＥＦＣＬＫの周波数が安定するまで、例えば、第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過するのを待つ（ステップＳ１２７）。低温環境においては、この待ち時間にはカードのワームアップ時間も含まれる。

第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過すると、第１タイプホスト（３電源ホスト）は、ＰＥＲＳＴ＃をＨｉｇｈに駆動してカードのリセット状態を解除し（ステップＳ１２８）、これによってカードとホスト機器との間でＰＣＩｅシリアルインタフェースを介してデータを送信または受信可能にするための初期化シーケンスを開始する。換言すれば、ステップＳ１２８では、第１タイプホスト（３電源ホスト）は、カードにｎ種類の電源電圧を供給してから所定時間経過後に、カードのリセット状態を解除するために使用するカードの端子（Ｐ１３３）に対してＨｉｇｈの信号（ＰＥＲＳＴ＃）を供給する。

図４５は、第２タイプホスト（１電源ホストまたは２電源ホスト）によって実行される処理の手順を示すフローチャートである。
第２タイプホスト（１電源ホストまたは２電源ホスト）は、検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’のオン／オフ状態をチェックすることによって、現在のカード状態が３通りのカード状態（カードなし、切欠きありのカードが検出、切欠きなしのカードが検出）のいずれであるかを検出する（ステップＳ１３１）。

コネクタにカードが装着されていない場合（カードなし）、第２タイプホスト（１電源ホストまたは２電源ホスト）は、コネクタに第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）を供給しない。
コネクタに装着されたカードに切欠き３２ａが存在しない場合（切欠きなしのカードが検出）も、第２タイプホスト（１電源ホストまたは２電源ホスト）は、コネクタに第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）を供給しない。

コネクタに装着されたカードに切欠き３２ａが存在する場合（切欠きありのカードが検出）、第２タイプホスト（１電源ホストまたは２電源ホスト）は、このカードに第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）を供給する（ステップＳ１３２）。

第２タイプホスト（１電源ホストまたは２電源ホスト）は、第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）の供給の開始から所定時間（Ｔｐｏｋ）だけ経過するのを待つ（ステップＳ１３３）。そして、第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）の供給の開始から所定時間（Ｔｐｏｋ）だけ経過すると、第２タイプホスト（１電源ホストまたは２電源ホスト）は、クロック要求信号ＣＬＫＲＥＱ＃をチェックする（ステップＳ１３４）。

クロック要求信号ＣＬＫＲＥＱ＃がＨｉｇｈである場合、第２タイプホスト（１電源ホストまたは２電源ホスト）は、カードに何らかの異常が生じていると認識し、第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）の供給を停止してｍ種類の電源電圧を全て０Ｖにする（ステップＳ１３５）。つまり、第２タイプホスト（１電源ホストまたは２電源ホスト）は、レファレンスクロックＲＥＦＣＬＫをカードに供給せず、またＰＥＲＳＴ＃もアクティブ状態（Ｌｏｗ）に維持し、初期化シーケンスを開始しない。

クロック要求信号ＣＬＫＲＥＱ＃がＬｏｗである場合、第２タイプホスト（１電源ホストまたは２電源ホスト）は、カードにレファレンスクロックＲＥＦＣＬＫを供給する（ステップＳ１３６）。そして、第２タイプホスト（１電源ホストまたは２電源ホスト）は、レファレンスクロックＲＥＦＣＬＫの周波数が安定するまで、例えば、第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過するのを待つ（ステップＳ１３７）。低温環境においては、この待ち時間にはカードのワームアップ時間も含まれる。

第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過すると、第２タイプホスト（１電源ホストまたは２電源ホスト）は、ＰＥＲＳＴ＃をＨｉｇｈに駆動してカードのリセット状態を解除し（ステップＳ１３８）、これによってカードとホスト機器との間でＰＣＩｅシリアルインタフェースを介してデータを送信または受信可能にするための初期化シーケンスを開始する。換言すれば、ステップＳ１３８では、第２タイプホスト（１電源ホストまたは２電源ホスト）は、カードにｍ種類の電源電圧を供給してから所定時間経過後に、カードのリセット状態を解除するために使用するカードの端子（Ｐ１３３）に対してＨｉｇｈの信号（ＰＥＲＳＴ＃）を供給する。

図４６は、カードの電源構成に応じてカードに第１電源セット（ｎ種類の電源電圧）または第２電源セット（ｍ種類の電源電圧）を選択的に供給可能に構成された両電源セット対応のホストによって実行される処理の手順を示すフローチャートである。
両電源セット対応のホストは、検出スイッチ（Ａ）１１６Ａ’および検出スイッチ（Ｂ）１１６Ｂ’のオン／オフ状態をチェックすることによって、現在のカード状態が３通りのカード状態（カードなし、切欠きありのカードが検出、切欠きなしのカードが検出）のいずれであるかを検出する（ステップＳ１４１）。

コネクタにカードが装着されていない場合（カードなし）、両電源セット対応のホストは、コネクタに第１電源セット（ｎ種類の電源電圧）または第２電源セット（ｍ種類の電源電圧）のどちらも供給しない。
コネクタに装着されたカードに切欠き３２ａが存在しない場合（切欠きなしのカードが検出）、両電源セット対応のホストは、コネクタに第１電源セット（ＰＷＲ Ｓｅｔ１：ｎ種類の電源電圧）を供給する（ステップＳ１４２）。

コネクタに装着されたカードに切欠き３２ａが存在する場合（切欠きありのカードが検出）、両電源セット対応のホストは、このカードに第２電源セット（ＰＷＲ Ｓｅｔ２：ｍ種類の電源電圧）を供給する（ステップＳ１４３）。
両電源セット対応のホストは、第１電源セット（ｎ種類の電源電圧）または第２電源セット（ｍ種類の電源電圧）の供給の開始から所定時間（Ｔｐｏｋ）だけ経過するのを待つ（ステップＳ１４４）。そして、第１電源セット（ｎ種類の電源電圧）または第２電源セット（ｍ種類の電源電圧）の供給の開始から所定時間（Ｔｐｏｋ）だけ経過すると、両電源セット対応のホストは、クロック要求信号ＣＬＫＲＥＱ＃をチェックする（ステップＳ１４５）。

クロック要求信号ＣＬＫＲＥＱ＃がＨｉｇｈである場合、両電源セット対応のホストは、カードに何らかの異常が生じていると認識し、現在供給している電源セットの供給を停止して電源電圧を全て０Ｖにする（ステップＳ１４６）。つまり、両電源セット対応のホストは、レファレンスクロックＲＥＦＣＬＫをカードに供給せず、またＰＥＲＳＴ＃もアクティブ状態（Ｌｏｗ）に維持し、初期化シーケンスを開始しない。

クロック要求信号ＣＬＫＲＥＱ＃がＬｏｗである場合、両電源セット対応のホストは、カードにレファレンスクロックＲＥＦＣＬＫを供給する（ステップＳ１４７）。そして、両電源セット対応のホストは、レファレンスクロックＲＥＦＣＬＫの周波数が安定するまで、例えば、第１電源セット（ｎ種類の電源電圧）または第２電源セット（ｍ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過するのを待つ（ステップＳ１４８）。低温環境においては、この待ち時間にはカードのワームアップ時間も含まれる。

第１電源セット（ｎ種類の電源電圧）または第２電源セット（ｍ種類の電源電圧）の供給の開始から所定時間（Ｔ_{ＰＶＰＧＬ}）だけ経過すると、両電源セット対応のホストは、ＰＥＲＳＴ＃をＨｉｇｈに駆動してカードのリセット状態を解除し（ステップＳ１４９）、これによってカードとホスト機器との間でＰＣＩｅシリアルインタフェースを介してデータを送信または受信可能にするための初期化シーケンスを開始する。換言すれば、ステップＳ１４９では、両電源セット対応のホストは、カードにｎ種類の電源電圧またはｍ種類の電源電圧を供給してから所定時間経過後に、カードのリセット状態を解除するために使用するカードの端子（Ｐ１３３）に対してＨｉｇｈの信号（ＰＥＲＳＴ＃）を供給する。

以上説明したように、第２の実施形態によれば、第１タイプホストおよび第２タイプホストの各々は切欠きチェック機能を有しており、第１タイプホストおよび第２タイプホストの各々は、コネクタに装着されたカードの電源構成がこのホストの電源構成に一致しない場合には、このカードに電源電圧を供給しない。したがって、たとえ第１タイプホストに第２タイプカード（第２タイプ半導体記憶装置）が装着されても、または第２タイプホストに第１タイプカード（第１タイプ半導体記憶装置）が装着されても、カードを壊したり、カードに大電流が流れて発火する、といった不具合が生じることを防ぐことが可能となる。

なお、第２の実施形態においても、切欠き３２ａは第２タイプカード（第２タイプ半導体記憶装置）の筐体の第３の縁３３に形成されていてもよい。また、第２タイプカード（第２タイプ半導体記憶装置）であることを示す機械的識別子の典型例は切欠き３２ａであるが、第１世代のカード（第１タイプカード）と第２世代のカード（第２タイプカード）の形状の違いをホスト機器が識別可能な、切欠き以外の他の機械的部位を第２タイプカード（第２タイプ半導体記憶装置）の筐体の所定位置に機械的識別子として形成してもよい。切欠き以外の機械的部位の例には、カードの筐体に形成された穴、カードの筐体の側辺または一表面に形成された突起、カードの筐体の一表面に形成されたパッド、等が含まれる。また、カードの筐体の表面の加工、カードの筐体の面の色などをコネクタに配置されたセンサで検知するという構成を利用することもできる。

また、第２の実施形態においても、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを例示した。しかし、第２の実施形態の機能は、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような他の様々な不揮発性メモリにも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ａ ３電源カード
１０ｂ ２電源カード
１０ｃ １電源カード
１１ 筐体
１３ ＮＡＮＤ型フラッシュメモリ
１４ コントローラ
５１ 物理層（ＰＨＹ）
５２ ロジック回路
５３ ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）
ＶＲ１ 電圧レギュレータ
ＶＲ２ 電圧レギュレータ
ＶＲ３ 電圧レギュレータ
ＤＴ１ 電圧検出器
ＤＴ２ 電圧検出器
Ｐ１０１〜Ｐ１３８ 端子
３２ａ 切欠き

Claims (20)

1. 情報処理装置であって、
   外部から供給されるｎ種類（ｎは２以上の整数）の電源電圧で動作する第１タイプ半導体記憶装置、または外部から供給される、前記ｎ種類の電源電圧よりも少ないｍ種類（ｍは１以上ｎ未満の整数）の電源電圧で動作する第２タイプ半導体記憶装置が装着可能なコネクタを具備し、
   前記第２タイプ半導体記憶装置に前記ｍ種類の電源電圧を供給するように構成される場合、
   前記コネクタに装着された半導体記憶装置の所定位置に切欠きが存在するか否かをチェックし、
   前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在しない場合に、前記半導体記憶装置に電源電圧を供給せず、前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在する場合に、前記半導体記憶装置に前記ｍ種類の電源電圧を供給するように構成されている、情報処理装置。
2. 前記情報処理装置は、前記コネクタに装着された前記半導体記憶装置に前記ｍ種類の電源電圧を供給した後に、レファレンスクロック信号を要求するクロック要求信号を前記半導体記憶装置から受信した場合、前記半導体記憶装置に前記レファレンスクロック信号を供給するように構成されている請求項１記載の情報処理装置。
3. 前記情報処理装置は、前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在する場合に、前記半導体記憶装置に前記ｍ種類の電源電圧を供給してから所定時間経過後に前記半導体記憶装置のリセット状態を解除するために使用する前記半導体記憶装置の端子に対してＨｉｇｈの信号を供給する請求項１に記載の情報処理装置。
4. 前記第２タイプ半導体記憶装置は複数の電源端子を含み、前記複数の電源端子の数は前記第１タイプ半導体記憶装置に含まれる複数の電源端子の数と同じであり、
   前記ｎ種類の電源電圧は、第１電源電圧と、前記第１電源電圧よりも低い第２電源電圧と、前記第２電源電圧よりも低い第３電源電圧とを含み、
   前記ｍ種類の電源電圧は前記第１電源電圧と前記第２電源電圧とを含み、
   前記第１タイプ半導体記憶装置は外部から供給される３種類の電源電圧で動作するように構成され、前記第２タイプ半導体記憶装置は外部から供給される２種類の電源電圧で動作するように構成されている請求項１記載の情報処理装置。
5. 前記第２タイプ半導体記憶装置においては、前記第１タイプ半導体記憶装置において前記第１電源電圧が割り当てられている電源端子と前記第３電源電圧が割り当てられている電源端子の双方に前記第１電源電圧が割り当てられている請求項４記載の情報処理装置。
6. 前記第２タイプ半導体記憶装置は複数の電源端子を含み、前記複数の電源端子の数は前記第１タイプ半導体記憶装置に含まれる複数の電源端子の数と同じであり、
   前記ｎ種類の電源電圧は、第１電源電圧と、前記第１電源電圧よりも低い第２電源電圧と、前記第２電源電圧よりも低い第３電源電圧とを含み、
   前記ｍ種類の電源電圧は前記第１電源電圧を含み、
   前記第１タイプ半導体記憶装置は外部から供給される３種類の電源電圧で動作するように構成され、前記第２タイプ半導体記憶装置は外部から供給される１種類の電源電圧で動作するように構成されている請求項１記載の情報処理装置。
7. 前記第２タイプ半導体記憶装置においては、前記第１タイプ半導体記憶装置において前記第１電源電圧が割り当てられている電源端子と前記第２電源電圧が割り当てられている電源端子と前記第３電源電圧が割り当てられている電源端子に前記第１電源電圧が割り当てられている請求項６記載の情報処理装置。
8. 前記情報処理装置は、
   前記第１タイプ半導体記憶装置に前記ｎ種類の電源電圧を供給するように構成される場合、
   前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在するか否かをチェックし、
   前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在する場合に前記半導体記憶装置に電源電圧を供給せず、前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在しない場合に、前記半導体記憶装置に前記ｎ種類の電源電圧を供給するように構成されている請求項１記載の情報処理装置。
9. ホスト機器と、前記ホスト機器に装着可能な半導体記憶装置とを具備する情報処理システムであって、
   前記半導体記憶装置は、外部から供給されるｎ種類（ｎは２以上の整数）の電源電圧で動作する第１タイプ半導体記憶装置よりも少ないｍ種類（ｍは１以上ｎ未満の整数）の電源電圧で動作する第２タイプ半導体記憶装置であり、
   前記ホスト機器は、
   前記第２タイプ半導体記憶装置に前記ｍ種類の電源電圧を供給するように構成される場合、
   前記ホスト機器内に含まれるコネクタに装着された半導体記憶装置の所定位置に切欠きが存在するか否かをチェックし、
   前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在しない場合に、前記半導体記憶装置に電源電圧を供給せず、前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在する場合に、前記半導体記憶装置に前記ｍ種類の電源電圧を供給するように構成されている、情報処理システム。
10. 前記第２タイプ半導体記憶装置は複数の電源端子を含み、前記複数の電源端子の数は前記第１タイプ半導体記憶装置に含まれる複数の電源端子の数と同じであり、
    前記半導体記憶装置は、
    前記半導体記憶装置の前記複数の電源端子のうちの所定の第１および第２の電源端子の電圧に基づいて、または前記第１の電源端子の電圧に基づいて、前記半導体記憶装置が装着されたホスト機器が、前記ｎ種類の電源電圧を供給する第１タイプホスト機器、または前記ｍ種類の電源電圧を供給する第２タイプホスト機器のいずれであるかを判定し、
    前記半導体記憶装置が装着された前記ホスト機器が前記第２タイプホスト機器である場合、レファレンスクロック信号を要求するクロック要求信号を前記ホスト機器に送出し、
    前記半導体記憶装置が装着された前記ホスト機器が前記第１タイプホスト機器である場合、前記クロック要求信号を前記ホスト機器に送出しないか、または前記複数の電源端子に供給されている前記ｎ種類の電源電圧から前記半導体記憶装置の動作に必要な複数種の電源電圧が生成されるように前記半導体記憶装置の内部回路の設定を変更した後に、前記クロック要求信号を前記ホスト機器に送出するように構成されている、請求項９記載の情報処理システム。
11. 前記ｎ種類の電源電圧は、第１電源電圧と、前記第１電源電圧よりも低い第２電源電圧と、前記第２電源電圧よりも低い第３電源電圧とを含み、
    前記ｍ種類の電源電圧は前記第１電源電圧と前記第２電源電圧とを含み、
    前記第１タイプ半導体記憶装置は外部から供給される３種類の電源電圧で動作するように構成され、前記第２タイプ半導体記憶装置は外部から供給される２種類の電源電圧で動作するように構成されている請求項１０記載の情報処理システム。
12. 前記第１の電源端子は、前記第１タイプ半導体記憶装置において前記第３電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において前記第１電源電圧が割り当てられている電源端子であり、
    前記第２の電源端子は、前記第１タイプ半導体記憶装置において前記第２電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において前記第２電源電圧が割り当てられている電源端子である請求項１１記載の情報処理システム。
13. 前記ｎ種類の電源電圧は、第１電源電圧と、前記第１電源電圧よりも低い第２電源電圧と、前記第２電源電圧よりも低い第３電源電圧とを含み、
    前記ｍ種類の電源電圧は前記第１電源電圧を含み、
    前記第１タイプ半導体記憶装置は外部から供給される３種類の電源電圧で動作するように構成され、前記第２タイプ半導体記憶装置は外部から供給される１種類の電源電圧で動作するように構成されている請求項１０記載の情報処理システム。
14. 前記第１の電源端子は、前記第１タイプ半導体記憶装置において前記第３電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において前記第１電源電圧が割り当てられている電源端子であり、
    前記第２の電源端子は、前記第１タイプ半導体記憶装置において前記第２電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において０Ｖまたは前記第１電源電圧が割り当てられている電源端子である請求項１３記載の情報処理システム。
15. 前記ホスト機器が前記第１タイプ半導体記憶装置に前記ｎ種類の電源電圧を供給するように構成される場合、
    前記ホスト機器は、
    前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在するか否かをチェックし、
    前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在する場合に前記半導体記憶装置に電源電圧を供給せず、前記コネクタに装着された前記半導体記憶装置の前記所定位置に前記切欠きが存在しない場合に、前記半導体記憶装置に前記ｎ種類の電源電圧を供給するように構成されている請求項９記載の情報処理システム。
16. ホスト機器に装着可能な半導体記憶装置であって、
    筐体と、
    前記筐体内に設けられた不揮発性メモリと、
    前記筐体内に設けられ、前記不揮発性メモリを制御するコントローラと、
    複数の電源端子を含み、前記筐体に配置された複数の端子とを具備し、
    前記半導体記憶装置は、外部から供給されるｎ種類（ｎは２以上の整数）の電源電圧で動作する第１タイプ半導体記憶装置よりも少ないｍ種類（ｍは１以上ｎ未満の整数）の電源電圧で動作する第２タイプ半導体記憶装置であり、
    前記複数の電源端子の数は、前記第１タイプ半導体記憶装置の複数の電源端子の数と同数であり、
    前記半導体記憶装置の前記筐体の所定位置には、当該半導体記憶装置が前記第２タイプ半導体記憶装置であることを示す機械的識別子である切欠きが形成されており、
    前記コントローラは、
    前記半導体記憶装置の前記複数の電源端子のうちの所定の第１および第２の電源端子の電圧に基づいて、または前記第１の電源端子の電圧に基づいて、前記半導体記憶装置が装着されたホスト機器が、前記ｎ種類の電源電圧を供給する第１タイプホスト機器、または前記ｍ種類の電源電圧を供給する第２タイプホスト機器のいずれであるかを判定し、
    前記半導体記憶装置が装着された前記ホスト機器が前記第２タイプホスト機器である場合、レファレンスクロック信号を要求するクロック要求信号を前記ホスト機器に送出し、
    前記半導体記憶装置が装着された前記ホスト機器が前記第１タイプホスト機器である場合、前記クロック要求信号を前記ホスト機器に送出しないか、または前記複数の電源端子に供給されている前記ｎ種類の電源電圧から前記半導体記憶装置の動作に必要な複数種の電源電圧が生成されるように前記半導体記憶装置の内部回路の設定を変更した後に、前記クロック要求信号を前記ホスト機器に送出するように構成されている、半導体記憶装置。
17. 前記ｎ種類の電源電圧は、第１電源電圧と、前記第１電源電圧よりも低い第２電源電圧と、前記第２電源電圧よりも低い第３電源電圧とを含み、
    前記ｍ種類の電源電圧は前記第１電源電圧と前記第２電源電圧とを含み、
    前記第１タイプ半導体記憶装置は外部から供給される３種類の電源電圧で動作するように構成され、前記第２タイプ半導体記憶装置は外部から供給される２種類の電源電圧で動作するように構成されている請求項１６記載の半導体記憶装置。
18. 前記第１の電源端子は、前記第１タイプ半導体記憶装置において前記第３電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において前記第１電源電圧が割り当てられている電源端子であり、
    前記第２の電源端子は、前記第１タイプ半導体記憶装置において前記第２電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において前記第２電源電圧が割り当てられている電源端子である請求項１７記載の半導体記憶装置。
19. 前記ｎ種類の電源電圧は、第１電源電圧と、前記第１電源電圧よりも低い第２電源電圧と、前記第２電源電圧よりも低い第３電源電圧とを含み、
    前記ｍ種類の電源電圧は前記第１電源電圧を含み、
    前記第１タイプ半導体記憶装置は外部から供給される３種類の電源電圧で動作するように構成され、前記第２タイプ半導体記憶装置は外部から供給される１種類の電源電圧で動作するように構成されている請求項１６記載の半導体記憶装置。
20. 前記第１の電源端子は、前記第１タイプ半導体記憶装置において前記第３電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において前記第１電源電圧が割り当てられている電源端子であり、
    前記第２の電源端子は、前記第１タイプ半導体記憶装置において前記第２電源電圧が割り当てられ且つ前記第２タイプ半導体記憶装置において０Ｖまたは前記第１電源電圧が割り当てられている電源端子である請求項１９記載の半導体記憶装置。

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