CN108695263A - 半导体封装及其制造方法 - Google Patents

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core chip
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underfill layer
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罗多云
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SK Hynix Inc
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Hynix Semiconductor Inc
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Abstract

半导体封装及其制造方法。可提供一种制造半导体封装的方法。该方法可包括在晶圆上形成多个层叠结构以在横向上彼此间隔开。所述多个层叠结构中的每一个可包括垂直地层叠的核心晶片。可在晶圆上形成底部填充层以填充所述多个层叠结构之间的间隙。可去除底部填充层的一部分和晶圆的一部分以提供彼此分离的层叠立方体。可将层叠立方体并排安装在基础晶片晶圆上。可在基础晶片晶圆上形成模制层以填充层叠立方体之间的空间。还可提供相关的半导体封装。

Description

半导体封装及其制造方法
技术领域
本公开的实施方式可总体上涉及半导体技术，更具体地，涉及半导体封装及其制造方法。
背景技术
在电子行业中，随着多功能、更大存储容量和更小的电子系统或产品的开发，日益需求一种用于垂直地层叠多个半导体晶片的三维半导体封装技术。另外，需求一种高带宽存储器(HBM)解决方案技术以获得快速的数据传输速度。响应于这种需求，提出了HBM封装。HBM封装可被实现为包括垂直地层叠的多个存储器晶片，并且多个层叠的存储器晶片可通过硅通孔(TSV)彼此电连接。很多努力都专注于应用晶圆上芯片工艺技术来实现HBM封装。为了在HBM封装的制造中采用晶圆上芯片工艺技术，可能需要开发将层叠的存储器晶片彼此电隔离的方法以及克服在HBM封装的制造中所使用的基础晶片晶圆的翘曲的方法。
发明内容
根据实施方式，可提供一种制造半导体封装的方法。该方法可包括以下步骤：在晶圆上形成多个层叠结构以横向上彼此间隔开。多个层叠结构中的每一个可包括垂直地层叠的核心晶片。可在晶圆上形成底部填充层以填充多个层叠结构之间的间隙。可去除底部填充层的一部分和晶圆的一部分以提供彼此分离的层叠立方体。各个层叠立方体可包括顶部晶片、多个层叠结构中的一个层叠结构以及底部填充层图案，顶部晶片包括晶圆的一部分，底部填充层图案包括底部填充层的一部分以覆盖多个层叠结构中的所述一个层叠结构的侧壁。可将层叠立方体并排安装在基础晶片晶圆上。可在基础晶片晶圆上方形成模制层以填充层叠立方体之间的空间。
根据实施方式，可提供一种半导体封装。该半导体封装可包括垂直地层叠在基础晶片上的多个核心晶片。该半导体封装可包括顶部晶片，该顶部晶片层叠在包括多个核心晶片的层叠结构上。该半导体封装可包括底部填充层图案，该底部填充层图案填充核心晶片之间的空间并且包括覆盖核心晶片的侧壁的圆角部分。底部填充层图案可具有与顶部晶片的侧壁对齐的垂直侧壁。模制层图案可被设置为覆盖底部填充层图案的侧壁和顶部晶片的侧壁。模制层图案可具有侧壁，并且模制层图案的侧壁和底部填充层图案的侧壁可具有基本上相同的垂直轮廓。
根据实施方式，可提供一种制造半导体封装的方法。该方法可包括在晶圆上形成多个层叠结构以横向上彼此间隔开。多个层叠结构中的每一个可包括垂直地层叠的核心晶片。可在晶圆上形成第一底部填充层以填充多个层叠结构之间的间隙。可去除第一底部填充层的一部分和晶圆的一部分以提供彼此分离的层叠立方体。各个层叠立方体可包括顶部晶片、多个层叠结构中的一个层叠结构以及第一底部填充层图案，顶部晶片包括晶圆的一部分，第一底部填充层图案包括第一底部填充层的一部分以覆盖多个层叠结构中的所述一个层叠结构的侧壁。可将层叠立方体并排安装在基础晶片晶圆上。可形成第二底部填充层以填充基础晶片晶圆与层叠立方体之间的空间。可在基础晶片晶圆上方形成模制层以填充层叠立方体之间的空间。
根据实施方式，一种半导体封装可包括垂直地层叠在基础晶片上的多个核心晶片。该半导体封装可包括顶部晶片，该顶部晶片层叠在包括多个核心晶片的层叠结构上。该半导体封装可包括第一底部填充层图案，该第一底部填充层图案填充核心晶片之间的空间并且包括覆盖核心晶片的侧壁的圆角部分。第一底部填充层图案可具有与顶部晶片的侧壁对齐的垂直侧壁。第二底部填充层可被设置为填充基础晶片和与基础晶片相邻的核心晶片之间的空间。模制层图案可被设置为覆盖第一底部填充层图案的侧壁、第二底部填充层的侧壁和顶部晶片的侧壁。模制层图案可具有侧壁，并且模制层图案的侧壁和第一底部填充层图案的侧壁可具有基本上相同的垂直轮廓。
附图说明
图1至图7是示出根据实施方式的半导体封装的制造方法的横截面图。
图8是示出根据实施方式的半导体封装的横截面图。
图9是示出根据实施方式的半导体封装的制造方法的横截面图。
图10是示出根据实施方式的半导体封装的横截面图。
图11是示出采用包括根据实施方式的至少一个封装的存储卡的电子系统的框图。
图12是示出包括根据实施方式的至少一个封装的电子系统的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词，术语的含义可根据实施方式所属领域的普通技术人员而不同地解释。如果被详细定义，则术语可根据所述定义来解释。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。这些术语仅用于将一个元件区别于另一元件，而非用于仅定义元件本身或者意指特定顺序。
根据以下实施方式的半导体封装可对应于包括垂直地层叠的多个半导体晶片或多个半导体芯片的层叠封装。可通过利用晶片切割工艺将包括电子电路的诸如半导体晶圆的半导体基板分离成多片(具有半导体晶片形状或半导体芯片形状)来获得单独的半导体晶片或单独的半导体芯片。各个半导体晶片可包括硅通孔(TSV)结构。TSV结构可对应于包括垂直地穿透各个半导体晶片的多个贯穿电极或多个通孔的互连结构。半导体晶片可对应于诸如动态随机存取存储器(DRAM)晶片、静态随机存取存储器(SRAM)晶片、NAND型闪存晶片、NOR型闪存晶片、磁随机存取存储器(MRAM)晶片、电阻随机存取存储器(ReRAM)晶片、铁电随机存取存储器(FeRAM)晶片或者相变随机存取存储器(PcRAM)晶片的存储器晶片。半导体晶片或半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或者可穿戴电子系统中。
根据实施方式的层叠封装可以是高带宽存储器(HBM)封装。HBM封装可包括HBM接口以改进HBM封装与处理器芯片之间的数据传输速度。HBM封装的HBM接口可使用包括多个硅通孔(TSV)的TSV输入和输出(输入/输出)(I/O)单元来实现。支持HBM封装的操作的处理器芯片可以是包括中央处理单元(CPU)或图形处理单元(GPU)的专用集成电路(ASIC)芯片、微处理器或微控制器、应用处理器(AP)、数字信号处理核心和接口。
贯穿说明书，相同的标号表示相同的元件。因此，即使没有参照附图提及或描述标号，也可参照另一附图提及或描述该标号。另外，即使图中未示出标号，也可参照另一附图提及或描述它。
图1是示出层叠在包括第一顶部晶片区域102和第二顶部晶片区域103的晶圆100上的核心晶片200的横截面图。
参照图1，可提供具有第一顶部晶片区域102和第二顶部晶片区域103的晶圆100。在第一顶部晶片区域102和第二顶部晶片区域103中的每一个上可垂直地层叠至少两个核心晶片200。晶圆100可用作在其上层叠核心晶片200的基础层。晶圆100可以是半导体晶圆。晶圆100可以是设置有多个顶部晶片区域(例如，第一顶部晶片区域102和第二顶部晶片区域103)的半导体晶圆。第一顶部晶片区域102和第二顶部晶片区域103中的每一个可以是半导体晶片区域，该半导体晶片区域包括实现有第一半导体器件的集成电路的集成区域101。在集成区域101中实现的第一半导体器件可以是诸如DRAM装置的存储器装置。
中间区域104可设置在第一顶部晶片区域102和第二顶部晶片区域103之间。中间区域104可包括划片道。如果沿着中间区域104执行晶片切割工艺，则第一顶部晶片区域102和第二顶部晶片区域103可彼此分离。
晶圆100可具有层叠核心晶片200的第一表面111以及与核心晶片200相反的第二表面112。晶圆100的第一表面111可对应于晶圆100的前侧表面或顶侧表面，晶圆100的第二表面112可对应于晶圆100的后侧表面或底侧表面。晶圆100可具有厚度T1。厚度T1可对应于第一表面111和第二表面112之间的距离。
晶圆100的厚度T1可大于各个核心晶片200的厚度T2。晶圆100的厚度T1可被设定为各个核心晶片200的厚度T2的数倍。由于晶圆100的厚度T1相对大于各个核心晶片200的厚度T2，所以可在后续工艺中抑制由于热应力而导致的晶圆100的翘曲。
晶圆连接端子122可形成在晶圆100的第一表面111上以将晶圆100电连接到层叠在晶圆100上的核心晶片200。晶圆连接端子122可由凸块形成，并且凸块可电连接到形成在集成区域101中的第一半导体器件。集成区域101可设置在晶圆100中第一表面111下面，并且各个集成区域101可被设置为与一些晶圆连接端子122交叠。连接端子122可被形成为从晶圆100的第一表面111突出。例如，晶圆连接端子122可由(例如但不限于)铜凸块形成。在后续工艺中，可对晶圆100的第二表面112应用减薄工艺以减小厚度T1。因此，在晶圆100的第二表面112上没有形成连接端子。
如上所述，在顶部晶片区域102和103中的每一个上可垂直地层叠至少两个核心晶片200。可通过在半导体晶圆中形成多个第二半导体器件并切割半导体晶圆以将多个第二半导体器件彼此分离来提供核心晶片200。核心晶片200可以是具有基本上相同的功能和相同的形状的半导体晶片。另选地，核心晶片200可被提供以包括至少两组半导体晶片，并且一组半导体晶片可具有与另一组半导体晶片不同的功能。
在实施方式中，分别在核心晶片200中实现的第二半导体晶片可被形成为具有与分别在集成区域101中实现的第一半导体晶片基本上相同的功能。例如，第一半导体晶片和第二半导体晶片可以是具有基本上相同的功能的存储器装置。例如，第一半导体晶片和第二半导体晶片可以是(例如但不限于)具有基本上相同的功能的DRAM装置。各个核心晶片200可被称为具有HBM结构的DRAM核心或DRAM片。集成在顶部晶片区域102和103中的各个第一半导体晶片也可执行与具有HBM结构的DRAM核心或DRAM片相同的功能。
各个核心晶片200可具有与底侧表面对应的第三表面200-1、与顶侧表面对应的第四表面200-2以及将第三表面200-1连接到第四表面200-2的垂直侧壁200-S。当从平面图看时，各个核心晶片200可以是(例如但不限于)四方形芯片。第一连接端子231可形成在核心晶片200的各个第三表面200-1上，第二连接端子232可形成在核心晶片200的各个第四表面200-2上。第一连接端子231和第二连接端子232可提供用于将核心晶片200连接到外部装置的电连接路径。第一连接端子231和第二连接端子232可由凸块形成。第一连接端子231可被设置为分别与第二连接端子232垂直地交叠。第一连接端子231和第二连接端子232可被设置为与形成在核心晶片200上的晶圆连接端子122垂直地交叠。
第一通孔250可被形成为基本上穿透各个核心晶片200的主体。各个第一通孔250可被形成为提供将设置在核心晶片200的第三表面200-1上的第一连接端子231中的一个电连接到设置在核心晶片200的第四表面200-2上的第二连接端子232中的一个的路径。各个第一通孔250可被设置为与一个第一连接端子231和一个第二连接端子232交叠。尽管图中未示出，可在第一通孔250和第一连接端子231之间或者第一通孔250和第二连接端子232之间另外设置再分配线。
第一通孔250可利用硅通孔(TSV)来实现。晶圆连接端子122、第一连接端子231和第二连接端子232可由铜凸块形成，各个铜凸块具有约几微米至约几十微米的直径以及约几微米至约几十微米的高度。连接端子122、231和232可被排列为具有约几微米至约几十微米的间距。导电粘合层233可设置在连接端子122、231和232的与晶圆100或核心晶片200相反的端部，并且导电粘合层233可被形成为包括焊料层。用于形成导电粘合层233的焊料层可包括锡(Sn)和银(Ag)的合金层。另外，可在由铜凸块形成的连接端子122、231和232中的每一个与由对应于Sn-Ag合金层的焊料层形成的导电粘合层233之间设置诸如镍层的阻挡层。
核心晶片200可被设置在晶圆100上以使得在顶部晶片区域102和103中的每一个上垂直地层叠至少两个核心晶片200。例如，在顶部晶片区域102和103中的每一个上可垂直地层叠至少七个核心晶片200。层叠在第一顶部晶片区域102上的核心晶片200可构成第一层叠结构291，层叠在第二顶部晶片区域103上的核心晶片200可构成第二层叠结构292。如果垂直地层叠的核心晶片200的数量增加，则半导体封装的存储容量也可增加。因此，如果层叠结构291和292能够维持稳定的状态，则垂直地层叠的核心晶片200的数量可增加。由于晶圆100的厚度T1远大于核心晶片200的厚度T2，所以晶圆100可充当稳定的基础层，而核心晶片200层叠在晶圆100上。
核心晶片200当中的一对核心晶片200L可分别在第一顶部晶片区域102和第二顶部晶片区域103上并排设置在第一高度处。第一顶部晶片区域102上的核心晶片200L可位于第一列中，第二顶部晶片区域102上的核心晶片200L可位于第二列中。其它核心晶片200可另外层叠在核心晶片200L上以提供第一层叠结构291和第二层叠结构292。
核心晶片200当中垂直并直接层叠的两个相邻核心晶片200可通过凸块结合结构230彼此机械组合和电组合，该凸块结合结构230包括一个第一连接端子231、一个第二连接端子232以及在第一连接端子231和第二连接端子232之间的导电粘合层233。即，设置在下核心晶片200的第四表面200-2上的第二连接端子232可通过导电粘合层233结合到设置在上核心晶片200的第三表面200-1上的第一连接端子231。导电粘合层233可包括焊料层，并且该焊料层可在回流工艺期间将第一连接端子231结合到第二连接端子232。
设置在核心晶片200L的第三表面200-1上的第一连接端子231L和设置在晶圆100的第一表面111上的晶圆连接端子122通过导电粘合层233L彼此结合以提供结合结构230L。因此，结合结构230L可将晶圆100结合到位于晶圆100上的第一高度处的核心晶片200L。可在位于晶圆100上的第一高度处的核心晶片200L上垂直地层叠核心晶片200，以提供第一层叠结构291和第二层叠结构292。第一层叠结构291和第二层叠结构292可在横向上通过间隙G1彼此间隔开。
可采用使用非导电膏(NCP)材料(未示出)的热压缩结合技术来在晶圆100上层叠核心晶片200和200L并将核心晶片200和200L结合到晶圆100。NCP材料可被引入到垂直地层叠的核心晶片200和200L之间的间隙G2中，从而将核心晶片200和200L彼此结合。另外，NCP材料还可被引入到晶圆100和核心晶片200L之间的间隙中，以将核心晶片200L结合到晶圆100。在核心晶片200和200L与晶圆100使用NCP材料彼此附接之后，可执行热压缩结合工艺以将核心晶片200和200L彼此结合并将核心晶片200L结合到晶圆100。
如图1所示，可执行使用焊剂的批量回流工艺以在晶圆100上层叠核心晶片200L并在核心晶片200L上层叠核心晶片200。在这种情况下，焊剂可用于将核心晶片200暂时地彼此附接并将核心晶片200L附接到晶圆100，并且可通过回流焊工艺将核心晶片200同时彼此附接。在回流焊工艺期间，导电粘合层233(即，焊料层)可回流以将第一连接端子231机械地结合到第二连接端子232。
由于通过批量回流工艺将多个核心晶片200同时彼此结合，结合工艺的吞吐量可改进。在一些实施方式中，每当在各个高度层叠核心晶片200时，可执行回流焊工艺。在这种情况下，回流焊工艺可重复地执行两次或更多次，以形成第一层叠结构291和第二层叠结构292。另选地，根据批量回流技术，可在所有高度层叠所有核心晶片200之后执行仅一次回流焊工艺。回流焊工艺中所使用的焊剂可在回流焊工艺之后通过清洁工艺去除。
焊剂可为附接到连接端子122、231和232的端部的焊料层之间的暂时结合提供适当粘合强度。焊料层之间的暂时结合可通过张力来实现。因此，核心晶片200和200L可容易地与晶圆100对齐。如果可在晶圆100上层叠所有核心晶片200和200L之后执行仅一次回流焊工艺，则晶圆100和核心晶片200和200L上的热负荷可减小，以防止封装的可靠性劣化。
第一层叠结构291和第二层叠结构292中的每一个可被形成为包括分别设置在晶圆100上的至少七个不同的高度(即，第一至第七高度)处的核心晶片200。垂直地层叠在第一层叠结构291和第二层叠结构292中的每一个中的核心晶片200可通过结合结构230彼此机械地结合。核心晶片200可包括最顶端核心晶片200T，最顶端核心晶片200T各自设置在第一层叠结构291或第二层叠结构292的最顶端高度处。各个最顶端核心晶片200T还可具有与晶圆100相反的第四表面200T-2，并且第二连接端子232T可设置在最顶端核心晶片200T的各个第四表面200T-2上。第二连接端子232T可充当将晶圆100和核心晶片200电连接到外部装置的公共连接端子。即，晶圆100可通过第一通孔250和第二连接端子232T电连接到外部装置。
图2是示出形成底部填充层300的步骤的横截面图。
参照图2，底部填充层300可被形成为填充第一层叠结构291和第二层叠结构292之间的间隙G1并覆盖晶圆100的第一表面111。底部填充层300可形成在晶圆100的第一表面111上以覆盖第一层叠结构291和第二层叠结构292的侧壁。可使用毛细型底部填充工艺来形成底部填充层300。在执行毛细型底部填充工艺时，底部填充材料可被分配到晶圆100的第一表面111上并且可通过毛细现象扩散到第一层叠结构291和第二层叠结构292之间的间隙G1中。另外，分配到晶圆100上的底部填充材料可扩散以填充核心晶片200之间以及晶圆100和核心晶片200L之间的间隙G1。结果，可在晶圆100的第一表面111上形成填充间隙G1和G2的底部填充层300。
底部填充材料的扩散可被限制以暴露最顶端核心晶片200T的第四表面200T-2以及形成在第四表面200T-2上的第二连接端子232T。因此，底部填充层300的高度可被控制以覆盖核心晶片200的垂直侧壁200-S。
由于底部填充层300被形成为填充间隙G1和G2，所以结合结构230和230L可通过底部填充层300彼此电隔离。在HBM结构装置的情况下，在核心晶片200当中垂直地层叠的两个相邻核心晶片200之间可设置几千个结合结构。尽管通用DRAM装置需要约一百个连接端子，为了高带宽接口操作，HBM结构装置可能需要约几千个结合结构以及约几千个通孔。因此，结合结构230之间在横向方向上的距离可在约几微米至约几十微米的范围内。
如上所述，如果结合结构230被排列为彼此靠近，则底部填充材料的粘度应该较低，以使得底部填充材料通过毛细现象被充分地引入到间隙G2中。底部填充材料可包括诸如有机硅树脂或环氧树脂的树脂组分。底部填充材料可通过将填料分散在树脂材料中来获得。可通过改变树脂组分的类型、树脂组分的含量或树脂组分的比例来控制底部填充材料的粘度。另选地，也可通过改变包含在底部填充材料中的填料的大小或含量来控制底部填充材料的粘度。
具有液态的底部填充材料可被固化以形成具有固态的底部填充层300。可使用热处理工艺来使底部填充材料固化。如果通过热处理工艺来使底部填充材料固化，则具有液态的底部填充材料的体积可减小以提供具有固态的底部填充层300。在这种情况下，由于底部填充材料的收缩，可能对第一层叠结构291和第二层叠结构292之间的底部填充层300横向地施加压缩应力。压缩应力可导致晶圆100的翘曲。
由于晶圆100的厚度T1大于核心晶片200的厚度T2，所以晶圆100可对底部填充层300的压缩应力有忍耐力。因此，即使底部填充材料被固化以形成底部填充层300，也可抑制晶圆100的翘曲。
图3是示出切割晶圆100以获得单独的层叠立方体400的步骤的横截面图。
参照图3，可对晶圆100和底部填充层(图2的300)应用第一晶圆切割工艺以获得单独的层叠立方体400。可执行第一晶圆切割工艺以选择性地去除底部填充层300的与晶圆100的中间区域104交叠的部分以及晶圆100的中间区域104。即，可通过第一晶圆切割工艺去除第一层叠结构291和第二层叠结构292之间的底部填充层300。各个单独的层叠立方体400可包括与顶部晶片区域102或103对应的顶部晶片100D以及层叠在顶部晶片100D上的核心晶片200。
在执行第一晶圆切割工艺时，底部填充层300可被分离成多个单独的底部填充层300D。各个底部填充层300D可具有垂直侧壁300D-2。底部填充层300D的侧壁300D-2可分别与顶部晶片100D的侧壁100D-2垂直地对齐。因此，侧壁300D-2和侧壁100D-2可构成层叠立方体400的垂直侧壁。底部填充层300D的圆角部分300F可具有限制的宽度WF。圆角部分300F可覆盖核心晶片200的垂直侧壁200-S。
圆角部分300F的宽度WF可由用于将底部填充层300分离成多个底部填充层300D的第一晶圆切割工艺限制。即，可通过调节底部填充层300的去除部分的宽度来将圆角部分300F的宽度WF控制为均匀且薄。如果圆角部分300F的宽度WF减小，则圆角部分300F与底部填充层300D的体积比也可减小。
圆角部分300F的顶侧表面300D-1可基本上位于与最顶端核心晶片200T的第四表面200T-2相同的高度，以暴露形成在最顶端核心晶片200T的第四表面200T-2上的第二连接端子232T。圆角部分300F的下部可与顶部晶片100D的第一表面111接触，并且顶部晶片100D的第二表面112可暴露。
图4是示出层叠在基础晶片晶圆500上的层叠立方体400的横截面图。
参照图4，包括多个基础晶片区域(例如，第一基础晶片区域501和第二基础晶片区域502)的基础晶片晶圆500可使用暂时粘合层650附接到载体600。第一基础晶片区域501和第二基础晶片区域502中的每一个可对应于形成有第三半导体器件的半导体晶片区域。基础晶片晶圆500可以是排列有半导体晶片区域的半导体基板。中间区域503可设置在第一基础晶片区域501和第二基础晶片区域502之间。中间区域503可包括划片道。如果沿着中间区域503执行晶片切割工艺，则第一基础晶片区域501和第二基础晶片区域502可彼此分离。
基础晶片晶圆500可具有附接有载体600的第五表面511以及层叠有层叠立方体400的第六表面512。基础晶片晶圆500的第五表面511可对应于基础晶片晶圆500的底表面，基础晶片晶圆500的第六表面512可对应于基础晶片晶圆500的顶表面。
第三连接端子531可设置在基础晶片晶圆500的第五表面511上以将基础晶片晶圆500电连接到外部装置。第四连接端子532可设置在基础晶片晶圆500的第六表面512上以将基础晶片晶圆500电连接到层叠立方体400。层叠立方体400可翻转以安装在基础晶片晶圆500上。
层叠立方体400可安装在基础晶片晶圆500上，以使得最顶端核心晶片200T的第四表面200T-2面向基础晶片晶圆500的第六表面512。第四连接端子532可通过导电粘合层233B结合到设置在最顶端核心晶片200T的第四表面200T-2上的第二连接端子232T。第四连接端子532、第二连接端子232T以及在第二连接端子232T与第四连接端子532之间的导电粘合层233B可构成结合结构530。该结合结构530可将层叠立方体400结合到基础晶片晶圆500。
第三连接端子531可设置在基础晶片晶圆500的第五表面511上，第四连接端子532可设置在基础晶片晶圆500的与第三连接端子531相反的第六表面512上。第二通孔550可穿透第一基础晶片区域501和第二基础晶片区域502中的每一个以将第三连接端子531电连接到第四连接端子532。第二通孔550可利用硅通孔(TSV)来实现。
第三连接端子531和第四连接端子532可被设置为与第二通孔550交叠。即，第三连接端子531和第四连接端子532可与第二通孔550垂直地对齐。因此，第三连接端子531也可分别与第四连接端子532垂直地对齐。第三连接端子531、第四连接端子532和第二通孔550可被设置为基本上与第二连接端子232T交叠。第三连接端子531可以是从基础晶片晶圆500的第五表面511突出的铜凸块。导电粘合层533可设置在第三连接端子531的与基础晶片晶圆500相反的端部，并且导电粘合层533可被形成为包括焊料层。
与基础晶片晶圆500的第五表面511和第六表面512之间的距离对应的厚度T3可小于顶部晶片100D的厚度T1。由于第二通孔550被形成为穿透基础晶片晶圆500，所以基础晶片晶圆500的厚度T3可被设定为基本上等于核心晶片200的厚度T2。为了在没有诸如翘曲的变形的情况下稳定地处理具有厚度T3的薄基础晶片晶圆500，可使用暂时粘合层650将载体600附接到基础晶片晶圆500的第五表面511。
载体600可被放在执行后续工艺的设备的诸如卡盘的支撑件(未示出)上。载体600可以是硅晶圆的石英晶圆。暂时粘合层650可包括用于将基础晶片晶圆500固定到载体600的粘合组分。基础晶片晶圆500可附接到载体600以使得第三连接端子531和导电粘合层533被嵌入到暂时粘合层650中。
可在基础晶片晶圆500上层叠包括核心晶片200的层叠立方体400。一个层叠立方体400可翻转以提供第一层叠立方体400(L)，并且该第一层叠立方体400(L)可层叠在基础晶片晶圆500的第一基础晶片区域501上。类似地，另一个层叠立方体400可翻转以提供第二层叠立方体400(R)，并且该第二层叠立方体400(R)可层叠在基础晶片晶圆500的第二基础晶片区域502上。第一层叠立方体400(L)和第二层叠立方体400(R)可在横向上通过间隙G3彼此间隔开。第一层叠立方体400(L)和第二层叠立方体400(R)的顶部晶片100D可对应于设置在第一层叠立方体400(L)和第二层叠立方体400(R)的最顶端高度处的最顶端晶片，并且基础晶片晶圆500可设置在核心晶片200下方以支撑第一层叠立方体400(L)和第二层叠立方体400(R)。
形成在第一基础晶片区域501和第二基础晶片区域502中的第三半导体器件可以是控制存储器装置的操作的控制器。例如，如果根据实施方式的半导体封装是HBM封装，则核心晶片200的各个第二半导体器件可以是包括存储数据的存储体的DRAM装置，并且形成在顶部晶片区域100D中的各个第一半导体器件也可以是DRAM装置。形成在第一基础晶片区域501和第二基础晶片区域502中的各个第三半导体器件可包括用于测试核心晶片200的DRAM装置的各种特性的测试电路、软修复电路、地址电路、命令电路和/或用于信号传输的物理层。
在形成层叠立方体400之后直接将层叠立方体400(L)和400(R)层叠在基础晶片晶圆500上的情况下，在层叠立方体400(L)和400(R)被层叠在基础晶片晶圆500上时对基础晶片晶圆500施加的应力可显著减小。相比之下，如果直接在基础晶片晶圆500上逐层地层叠核心晶片200以形成层叠立方体400(L)和400(R)，则与直接在基础晶片晶圆500上层叠层叠立方体400(L)和400(R)的情况相比，对基础晶片晶圆500施加的应力可相对增加。
例如，如果直接在基础晶片晶圆500上依次层叠核心晶片200以形成层叠立方体400(L)和400(R)，则可能需要重复地形成多个结合结构多次。在这种情况下，对基础晶片晶圆500施加的压缩应力可增加，从而导致设置在基础晶片晶圆500上的第三连接端子531和导电粘合层533的损坏。
然而，如果层叠立方体400(L)和400(R)被直接层叠在基础晶片晶圆500上，则可仅需要形成结合结构的单个步骤。因此，对基础晶片晶圆500施加的压缩应力可显著减小，从而抑制或防止第三连接端子531和导电粘合层533被损坏。
图5是示出形成模制层700的步骤的横截面图。
参照图5，可在基础晶片晶圆500上形成模制层700以填充层叠立方体400(L)和400(R)之间的间隙G3。模制层700可被形成为覆盖层叠立方体400(L)和400(R)并且可用作保护层。即，模制层700可被形成为覆盖底部填充层300D的侧壁300D-2并覆盖顶部晶片100D。模制层700可被形成为包封层叠立方体400(L)和400(R)。模制层700可被形成为填充基础晶片晶圆500与层叠立方体400(L)和400(R)之间的空间。模制层700可由诸如环氧模塑料(EMC)材料的模制材料形成。模制材料可包括环氧材料以及分散在环氧材料中的填料。
包含在底部填充层300D中的填料的含量可低于包含在模制层700中的填料的含量，或者底部填充层300D中不包括填料。因此，底部填充层300D可具有比模制层700的热膨胀系数高的热膨胀系数。结果，在形成模制层700时，底部填充层300D可比模制层700更多地膨胀或收缩。因此，可能需要降低底部填充层300D与模制层700的体积比以抑制底部填充层300D的热膨胀或热收缩。根据实施方式，由于底部填充层300D的圆角部分300F被形成为具有限制的宽度，所以模制层700的圆角部分300F的体积比可减小。因此，在形成模制层700时可抑制圆角部分300F的热收缩或热膨胀以防止基础晶片晶圆500的翘曲。
环绕第一层叠立方体400(L)的核心晶片200的底部填充层300D可通过填充间隙G3的模制层700与环绕第二层叠立方体400(R)的核心晶片200的底部填充层300D分离。因此，即使在执行模制层700时底部填充层300D热收缩或热膨胀，底部填充层300D的热收缩或热膨胀也不会影响与第一层叠立方体400(L)和第二层叠立方体400(R)相邻的其它层叠结构，因为填充间隙G3的模制层700充当应力缓冲器。结果，在执行模制层时可更有效地抑制基础晶片晶圆500的翘曲。
图6是示出去除模制层700的一部分和各个顶部晶片100D的一部分的步骤的横截面图。
参照图6，可对模制层700的顶表面701应用凹进工艺以去除模制层700的上部702。可使用研磨工艺或蚀刻工艺来执行凹进工艺。即使顶部晶片100D暴露也可继续执行凹进工艺。因此，也可对顶部晶片100D的第二表面112应用凹进工艺。
可通过凹进工艺去除顶部晶片100D的部分112D以提供具有凹进表面112G的凹进顶部晶片100G。因此，顶部晶片100D的厚度T1可通过凹进工艺而减小，并且凹进顶部晶片100G可具有小于厚度T1的厚度T4。如果凹进工艺终止，则也可形成具有凹进表面701G的凹进模制层700G。在形成模制层700之后，为了实现纤薄和紧凑的半导体封装，可能需要减小顶部晶片100D的厚度T1。因此，可使用凹进工艺去除顶部晶片100D的部分112D。
凹进模制层700G的凹进表面701G可与凹进顶部晶片100G的凹进表面112G共面。即，凹进模制层700G的凹进表面701G和凹进顶部晶片100G的凹进表面112G可基本上位于相同的高度。由于第一层叠立方体400(L)和第二层叠立方体400(R)中的每一个中的核心晶片200垂直地层叠，所以可能需要有效地发射或辐射由核心晶片200生成的热。因此，通过凹进工艺暴露的凹进顶部晶片100G可非常有助于发射在核心晶片200操作时由核心晶片200生成的热。
图7是示出形成单独的半导体封装800的步骤的横截面图。
参照图7，可从基础晶片晶圆(图6的500)拆卸载体(图6的600)。可从基础晶片晶圆500去除暂时粘合层350和载体600以暴露设置在基础晶片晶圆500上的第三连接端子531和导电粘合层533。可使用所暴露的第三连接端子531作为层叠立方体400的输入/输出端子来对层叠立方体400进行电测试。
层叠立方体400可通过第二晶圆切割工艺彼此分离以提供单独的半导体封装800。可通过沿着与基础晶片晶圆500的中间区域503对应的划片道切割基础晶片晶圆500来执行第二晶圆切割工艺，以提供半导体封装800。各个半导体封装800可被设置为包括具有第一基础晶片区域501或第二基础晶片区域502的单个基础晶片500D以及垂直地层叠在基础晶片500D的表面上的核心晶片200。可通过去除基础晶片晶圆500的中间区域503以及凹进模制层700G的与中间区域503交叠的部分来执行用于提供单独的半导体封装800的第二晶圆切割工艺。
通过第二晶圆切割工艺分离的模制层700D的侧壁700D-2可与基础晶片500D的侧壁500D-2垂直地对齐。模制层700D的侧壁700D-2可具有基本上与底部填充层300D的侧壁300D-2相同的垂直轮廓。因此，核心晶片200的侧壁可通过包括底部填充层300D和模制层700D的双层结构来保护。
图8是示出参照图7描述的单独的半导体封装800之一的横截面图。
参照图8，半导体封装800可包括基础晶片500D以及垂直地层叠在基础晶片500D的表面上的核心晶片200。半导体封装800还可包括层叠在核心晶片200的层叠结构的表面上的顶部晶片100G。核心晶片200可设置在基础晶片500D和顶部晶片100G之间。核心晶片200之间的空间可被底部填充层300D填充，并且底部填充层300D可延伸以提供覆盖核心晶片200的侧壁200-S的圆角部分300F。底部填充层300D可具有侧壁300D-2，该侧壁300D-2具有垂直轮廓。顶部晶片100G也可具有与底部填充层300D的侧壁300D-2垂直地对齐的垂直侧壁100D-2。顶部晶片100G的侧壁100D-2和底部填充层300D的侧壁300D-2可被模制层700D覆盖。类似于底部填充层300D，模制层700D也可具有垂直侧壁700D-2。可禁止底部填充层300D延伸以填充基础晶片500D和与基础晶片500D相邻的核心晶片200之间的空间，但是底部填充层300D可包括填充顶部晶片100G和与顶部晶片100G相邻的核心晶片200之间的空间的延伸部300E。模制层700D也可包括填充基础晶片500D和与基础晶片500D相邻的核心晶片200之间的空间的延伸部700E。
图9是示出根据实施方式的半导体封装的制造方法的横截面图，图10是示出通过参照图9所描述的制造方法制造的一个半导体封装的横截面图。
图9是示出形成第二底部填充层1750和模制层1700的步骤的横截面图。
参照图9，可提供包括第一底部填充层1300的层叠立方体400。第一底部填充层1300可对应于先前实施方式中所描述的底部填充层300D。在层叠立方体400被层叠在基础晶片晶圆500上之后，可形成第二底部填充层1750以填充基础晶片晶圆500与各个层叠立方体400之间的间隙G4。可使用与形成第一底部填充层1300时所使用的方式基本上相同的方式来形成第二底部填充层1750。可使用毛细型底部填充工艺来形成第二底部填充层1750。在执行毛细型底部填充工艺时，底部填充材料可被分配到基础晶片晶圆500上并且可通过毛细现象扩散到基础晶片晶圆500与各个层叠立方体400之间的间隙G4中。
在HBM结构装置的情况下，在基础晶片晶圆500与各个层叠立方体400之间可设置几千个结合结构。尽管通用DRAM装置需要约一百个连接端子，为了高带宽接口操作，HBM结构装置可能需要约几千个结合结构以及约几千个通孔。因此，结合结构230L之间在横向方向上的距离可在约几微米至约几十微米的范围内。
如上所述，如果结合结构230L被排列为彼此靠近，则用于形成第二底部填充层1750的底部填充材料的粘度应该较低，以使得底部填充材料通过毛细现象被充分地引入到间隙G4中。底部填充材料可包括诸如有机硅树脂或环氧树脂的树脂组分。底部填充材料可通过将填料分散在树脂材料中来获得。可通过改变树脂组分的类型、树脂组分的含量或树脂组分的比例来控制底部填充材料的粘度。另选地，也可通过改变包含在底部填充材料中的填料的大小或含量来控制底部填充材料的粘度。具有液态的底部填充材料可被固化以形成具有固态的第二底部填充层1750。
可形成模制层1700以填充层叠立方体400之间的间隙G3。模制层1700可形成在基础晶片晶圆500的表面上以覆盖层叠立方体400。模制层1700可被形成为与第二底部填充层1750的侧壁接触。模制层1700可被形成为包封层叠立方体400。
由于第二底部填充层1750的存在，模制层1700可不延伸到基础晶片晶圆500与各个层叠立方体400之间的空间中。模制层1700可由诸如环氧模塑料(EMC)材料的模制材料形成。模制材料可包括环氧材料以及分散在环氧材料中的填料。包含在第二底部填充层1750中的填料的含量可低于包含在模制层1700中的填料的含量，或者第二底部填充层1750中不包括填料。因此，由于第二底部填充层1750的流动性相对高于模制层1700的流动性，所以基础晶片晶圆500与各个层叠立方体400之间的间隙G4可通过毛细现象被第二底部填充层1750充分地填充。为了利用模制层1700而非第二底部填充层1750来填充间隙G4，用于形成模制层1700的模制材料的流动性必须相对高。即，包含在模制材料中的填料的含量必须相对低，以利用模制层1700来填充间隙G4。然而，根据本实施方式，由于第二底部填充层1750的存在，可能不需要利用模制层1700填充间隙G4。因此，包含在模制层1700中的填料的含量可相对高于包含在第二底部填充层1750中的填料的含量。
在形成模制层1700之后，可使模制层1700凹进。随后，可对基础晶片晶圆500和模制层1700应用晶圆切割工艺以提供单独的半导体封装801，其中一个示出于图10中。
参照图10，半导体封装801可包括基础晶片500D以及垂直地层叠在基础晶片500D的表面上的核心晶片200的层叠结构。半导体封装800还可包括层叠在核心晶片200的层叠结构的表面上的顶部晶片100G。核心晶片200可设置在基础晶片500D和顶部晶片100G之间。核心晶片200之间的空间可被第一底部填充层1300D填充，并且第一底部填充层1300D可延伸以提供覆盖核心晶片200的侧壁200-S的圆角部分1300F。第一底部填充层1300D可具有侧壁1300D-2，该侧壁1300D-2具有垂直轮廓。顶部晶片100G也可具有与第一底部填充层1300D的侧壁1300D-2垂直地对齐的垂直侧壁100D-2。顶部晶片100G的侧壁100D-2和第一底部填充层1300D的侧壁1300D-2可被模制层1700D覆盖。类似于第一底部填充层1300D，模制层1700D也可具有垂直侧壁1700D-2。可禁止第一底部填充层1300D延伸以填充基础晶片500D和与基础晶片500D相邻的核心晶片200之间的空间，但是第一底部填充层1300D可包括填充顶部晶片100G和与顶部晶片100G相邻的核心晶片200之间的空间的延伸部300E。基础晶片500D和与基础晶片500D相邻的核心晶片200之间的空间可被第二底部填充层1750填充。由于第二底部填充层1750的存在，模制层1700D可不延伸到基础晶片500D和与基础晶片500D相邻的核心晶片200之间的空间中。
图11是示出包括存储卡7800的电子系统的框图，该存储卡7800包括根据实施方式的至少一个半导体封装。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810可从存储控制器7820接收命令以存储数据或输出所存储的数据。存储器7810和/或存储控制器7820可包括根据实施方式的至少一个半导体封装。
存储器7810可包括本公开的实施方式的技术所应用于的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求读出存储在存储器7810中的数据或者将数据存储在存储器7810中。
图12是示出包括根据实施方式的至少一个封装的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的一个或更多个半导体封装。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711等执行的数据和/或命令。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括接口8714，接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线型或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。
为了例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和附图的范围和精神的情况下，可进行各种修改、添加和替代。
相关申请的交叉引用
本申请要求2017年4月3日提交的韩国申请No.10-2017-0043267的优先权，其整体以引用方式并入本文。

Claims (33)

1.一种半导体封装，该半导体封装包括：
多个核心晶片，该多个核心晶片垂直地层叠在基础晶片上；
顶部晶片，该顶部晶片层叠在包括所述多个核心晶片的层叠结构上；
底部填充层图案，该底部填充层图案填充所述核心晶片之间的空间并且包括覆盖所述核心晶片的侧壁的圆角部分，其中，所述底部填充层图案具有与所述顶部晶片的侧壁对齐的垂直侧壁；以及
模制层图案，该模制层图案覆盖所述底部填充层图案的侧壁和所述顶部晶片的侧壁，
其中，所述模制层图案具有侧壁，并且所述模制层图案的侧壁和所述底部填充层图案的侧壁具有基本上相同的垂直轮廓。
2.根据权利要求1所述的半导体封装，其中，所述模制层图案被设置为暴露所述顶部晶片的与所述核心晶片相反的表面。
3.根据权利要求1所述的半导体封装，其中，所述顶部晶片的厚度大于所述核心晶片的厚度和所述基础晶片的厚度。
4.根据权利要求1所述的半导体封装，
其中，所述基础晶片包括第三半导体器件，该第三半导体器件被配置用于控制形成在所述核心晶片和所述顶部晶片中的半导体器件。
5.根据权利要求1所述的半导体封装，其中，所述核心晶片、所述顶部晶片和所述基础晶片利用结合结构彼此结合。
6.根据权利要求5所述的半导体封装，其中，各个所述核心晶片包括连接到所述结合结构的通孔。
7.根据权利要求1所述的半导体封装，该半导体封装还包括设置在所述顶部晶片的面向所述核心晶片的表面上的晶圆连接端子，
其中，所述晶圆连接端子将所述顶部晶片电连接到所述核心晶片。
8.根据权利要求1所述的半导体封装，其中，模制层包括填充所述基础晶片和与所述基础晶片相邻的所述核心晶片之间的空间的延伸部。
9.根据权利要求1所述的半导体封装，
其中，防止底部填充层延伸到所述基础晶片和与所述基础晶片相邻的所述核心晶片之间的空间中，并且
其中，所述底部填充层包括填充所述顶部晶片和与所述顶部晶片相邻的所述核心晶片之间的空间的延伸部。
10.根据权利要求1所述的半导体封装，其中，包含在底部填充层中的填料的含量小于包含在模制层中的填料的含量。
11.根据权利要求1所述的半导体封装，其中，底部填充层包括没有任何填料的底部填充材料。
12.根据权利要求1所述的半导体封装，其中，所述底部填充层图案具有与所述顶部晶片的侧壁垂直地对齐的侧壁。
13.根据权利要求1所述的半导体封装，其中，所述模制层图案的侧壁与所述基础晶片的侧壁垂直地对齐。
14.一种半导体封装，该半导体封装包括：
多个核心晶片，该多个核心晶片垂直地层叠在基础晶片上；
顶部晶片，该顶部晶片层叠在包括所述多个核心晶片的层叠结构上；
第一底部填充层图案，该第一底部填充层图案填充所述核心晶片之间的空间并且包括覆盖所述核心晶片的侧壁的圆角部分，其中，所述第一底部填充层图案具有与所述顶部晶片的侧壁对齐的垂直侧壁；
第二底部填充层，该第二底部填充层填充所述基础晶片和与所述基础晶片相邻的所述核心晶片之间的空间；以及
模制层图案，该模制层图案覆盖所述第一底部填充层图案的侧壁、所述第二底部填充层的侧壁和所述顶部晶片的侧壁，
其中，所述模制层图案具有侧壁，并且所述模制层图案的侧壁和所述第一底部填充层图案的侧壁具有基本上相同的垂直轮廓。
15.根据权利要求14所述的半导体封装，其中，包含在模制层中的填料的含量大于包含在所述第二底部填充层中的填料的含量。
16.根据权利要求14所述的半导体封装，其中，包含在第一底部填充层中的填料的含量小于包含在模制层中的填料的含量。
17.根据权利要求14所述的半导体封装，其中，第一底部填充层包括没有任何填料的底部填充材料。
18.根据权利要求14所述的半导体封装，其中，所述第二底部填充层包括没有任何填料的底部填充材料。
19.一种制造半导体封装的方法，该方法包括以下步骤：
在晶圆上形成多个层叠结构以在横向上彼此间隔开，其中，所述多个层叠结构中的每一个包括垂直地层叠的核心晶片；
在所述晶圆上形成底部填充层以填充所述多个层叠结构之间的间隙；
去除所述底部填充层的一部分和所述晶圆的一部分以提供彼此分离的层叠立方体，其中，各个所述层叠立方体包括顶部晶片、所述多个层叠结构中的一个层叠结构以及底部填充层图案，所述顶部晶片包括所述晶圆的一部分，并且底部填充层图案包括所述底部填充层的一部分以覆盖所述多个层叠结构中的所述一个层叠结构的侧壁；
将所述层叠立方体并排安装在基础晶片晶圆上；以及
在所述基础晶片晶圆上方形成模制层以填充所述层叠立方体之间的空间。
20.根据权利要求19所述的方法，
其中，所述晶圆是包括多个顶部晶片区域的晶圆，
其中，各个所述顶部晶片区域包括所述顶部晶片内的集成区域，
其中，分别在所述集成区域中实现第一半导体器件，
其中，所述基础晶片晶圆包括分别与所述层叠立方体交叠的基础晶片区域，并且其中，各个所述基础晶片区域包括被配置用于控制第一半导体晶片和第二半导体晶片的第三半导体器件。
21.根据权利要求20所述的方法，
其中，所述核心晶片分别包括第二半导体器件，其中，所述第二半导体器件具有与所述第一半导体器件相同的功能，
其中，各个所述层叠立方体中的所述核心晶片垂直地层叠并利用凸块结合结构彼此结合，并且各个所述层叠立方体通过结合结构结合到所述晶圆，
其中，各个所述核心晶片包括连接到所述凸块结合结构或结合结构的通孔，
其中，垂直地层叠在各个所述层叠立方体中的所述核心晶片的数量是至少七个，
其中，所述核心晶片是具有相同的功能和基本上相同的形状的半导体晶片，并且其中，所述晶圆的厚度是各个所述核心晶片的厚度的多倍。
22.根据权利要求19所述的方法，该方法还包括以下步骤：在所述晶圆上形成所述多个层叠结构之前，在所述晶圆的面向所述核心晶片的一个表面上形成晶圆连接端子，
其中，连接端子被设置在所述层叠结构中的所述核心晶片当中的最顶端核心晶片的各个顶表面上，
其中，所述层叠立方体被层叠在所述基础晶片晶圆上以使得所述最顶端核心晶片上的所述连接端子结合到所述基础晶片晶圆，并且
其中，所述底部填充层被形成为暴露所述最顶端核心晶片上的所述连接端子。
23.根据权利要求19所述的方法，其中，所述底部填充层图案具有与所述顶部晶片的侧壁对齐的垂直侧壁。
24.根据权利要求19所述的方法，该方法还包括以下步骤：在所述基础晶片晶圆上层叠所述层叠立方体之前，将载体附接到所述基础晶片晶圆的与所述层叠立方体相反的表面。
25.根据权利要求19所述的方法，其中，所述基础晶片晶圆的厚度小于所述晶圆的厚度，并且
其中，所述基础晶片晶圆的厚度与多个所述核心晶片中的一个核心晶片的厚度基本上相同。
26.根据权利要求19所述的方法，该方法还包括以下步骤：在所述基础晶片晶圆上层叠所述层叠立方体之前，在所述基础晶片晶圆的与所述层叠立方体相反的表面上形成连接端子。
27.根据权利要求19所述的方法，其中，形成所述模制层的步骤包括以下步骤：
在所述基础晶片晶圆的表面上形成所述模制层以覆盖所述层叠立方体；
去除所述模制层的一部分以暴露所述顶部晶片；以及
使所暴露的顶部晶片凹进以减小所述顶部晶片的厚度。
28.根据权利要求19所述的方法，其中，所述模制层被形成为延伸到所述基础晶片晶圆和与所述基础晶片晶圆相邻的所述核心晶片之间的空间中。
29.根据权利要求19所述的方法，该方法还包括以下步骤：去除所述模制层的一部分和所述基础晶片晶圆的一部分以提供彼此分离的半导体封装，
其中，各个所述半导体封装包括基础晶片、所述多个层叠结构中的所述一个层叠结构、覆盖所述多个层叠结构中的所述一个层叠结构的侧壁的所述底部填充层图案、以及模制层图案，所述基础晶片包括所述基础晶片晶圆的一部分，并且所述模制层图案包括所述模制层的一部分以覆盖所述底部填充层图案的侧壁。
30.根据权利要求19所述的方法，其中，形成所述底部填充层的步骤包括以下步骤：
在所述核心晶片和所述顶部晶片之间形成第一底部填充层；以及
在所述基础晶片晶圆和与所述基础晶片晶圆相邻的核心晶片之间的间隙中形成第二底部填充层，并且
其中，形成所述第二底部填充层的步骤是针对各个所述层叠立方体利用毛细现象通过毛细型底部填充工艺来执行的，并且
其中，包含在所述模制层中的填料的含量大于包含在所述第二底部填充层中的填料的含量。
31.根据权利要求19所述的方法，其中，所述底部填充层图案具有与所述顶部晶片的侧壁垂直地对齐的侧壁。
32.根据权利要求19所述的方法，其中，所述模制层图案的侧壁与所述基础晶片的侧壁垂直地对齐。
33.一种制造半导体封装的方法，该方法包括以下步骤：
在晶圆上形成多个层叠结构以在横向上彼此间隔开，其中，所述多个层叠结构中的每一个包括垂直地层叠的核心晶片；
在所述晶圆上形成第一底部填充层以填充所述多个层叠结构之间的间隙；
去除所述第一底部填充层的一部分和所述晶圆的一部分以提供彼此分离的层叠立方体，其中，各个所述层叠立方体包括顶部晶片、所述多个层叠结构中的一个层叠结构以及第一底部填充层图案，所述顶部晶片包括所述晶圆的一部分，并且所述第一底部填充层图案包括所述第一底部填充层的一部分以覆盖所述多个层叠结构中的所述一个层叠结构的侧壁；
将所述层叠立方体并排安装在基础晶片晶圆上；
形成填充所述基础晶片晶圆和所述层叠立方体之间的空间的第二底部填充层；以及
在所述基础晶片晶圆上方形成模制层以填充所述层叠立方体之间的空间。
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