JP3584635B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に係り、例えば、機能素子を覆う保護キャップを有する半導体装置等に適用できるものである。
【０００２】
【従来の技術】
従来、半導体加速度センサやヨーレイトセンサ等においては、シリコンチップ上に可動部（振動部）を有し、可動部（振動部）の変位により加速度等の物理量を電気信号に変換して取り出すようになっている。又、このような半導体装置において、可動部（振動部）を保護するために可動部をキャップにて覆うことが行われている（例えば、特開平５−３２６７０２号公報等）。さらに、検出感度の高感度化、特性の安定性あるいはエアダンピングの回避等を考慮すると可動部周囲の雰囲気としては不活性ガスや還元性ガス、場合によっては真空がよい。以上のことから可動部をこれらの雰囲気で封止する必要性から、リークのないキャップが必要不可欠となる。
【０００３】
【発明が解決しようとする課題】
これに対応するようなキャップ形態として特開平５−３２６７０２号公報のように可動部を有する構造体をチップごと覆うと小型化には適さない。又、特開平４−３０４６７９号公報のように構造体をウェハプロセス中に薄膜で封止する技術もあるが、キャップが薄膜で形成されるために機械的強度が低い、構造体の形状に制限がある、汎用性がない等の欠点がある。キャップの機械的強度を向上するために、薄膜でなくバルクのキャップをチップ上に形成する場合は、接合方法に工夫が必要となるとともに、量産性を考慮した製造方法（キャップの一括接合など）が要求される。
【０００４】
接合方法としては陽極接合や直接接合や共晶接合などがあるが、陽極接合では、チップに接合する際に高電圧が印加されるため高耐圧性のない回路素子は破壊されたり（チップに構造体しかない場合は特に問題にならないが、回路素子を別チップで形成する必要があり汎用性のある接合方法とは言えない）、接合時にガスが放出され、センサ特性に影響が出る（特に真空封止においては真空度が劣化する）。又、直接接合では原子レベルで密着させる必要性から現状では極限られた範囲しか適用されておらず、接合に関わる表面の平坦性が要求されたり、高加圧力で密着させる必要から汎用的な方法とは言えず、この場合も適用し難い。
【０００５】
さらに、共晶接合は歴史的に古い接合方法ではあるが、接合部が液化することから加圧力も低くなり、Ａｕ／Ｓｉ共晶接合法においては接合温度も低く、プロセスとの整合性もあることからキャップの接合方法として最も有効的と考えられるが、共晶反応はボイドが生じやすい欠点がある。ボイドが形成されるとその発生箇所によってはリークが生じる。現在、ボイドレスな接合を高歩留まりで確立したという報告はない。又、Ａｕ／Ｓｉ共晶接合法においてＳｉ（シリコン）は極めて活性な物質であるためにシリコンの表面には自然酸化膜が形成され、この酸化膜によりシリコンとＡｕ（金）との界面において全域において共晶領域が形成されておらず接合の強度が大きくばらついてしまう。
【０００６】
そこで、この発明の目的は、Ａｕ／Ｓｉ共晶による接合箇所においてシリコンの表面に形成される自然酸化膜による不具合を解消することができる半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項２に記載の発明によれば、第１工程により、第２の基板における少なくとも接合部に金の薄膜が形成され、第２工程により、金の薄膜の表面に、第１の基板のシリコン部表面に形成された自然酸化膜であるシリコン酸化膜に対し還元性のある金属薄膜が形成される。そして、第３工程により、第２の基板の金属薄膜と第１の基板のシリコン部とを接近させた状態から、Ａｕ／Ｓｉ共晶温度以上に加熱して第１の基板のシリコン部と第２の基板の金の薄膜とを接合させる。さらに、第４工程により、第１の基板を各チップ毎にダイシングして各チップに裁断する。
【０００８】
又、請求項３に記載の発明によれば、第１工程により、キャップ形成用の第２の基板での、第１の基板の表面における少なくとも機能素子の形成領域の周囲に対応する部位に金の薄膜が形成される。第２工程により、金の薄膜の表面に、第１の基板の表面に形成されたシリコン酸化膜に対し還元性のある金属薄膜が形成される。そして、第３工程により、第２の基板の金属薄膜と第１の基板のシリコン部とを接近させた状態から、Ａｕ／Ｓｉ共晶温度以上に加熱して第１の基板のシリコン部と第２の基板の金の薄膜とが接合される。さらに、第４工程により、第１の基板を各チップ毎にダイシングして各チップに裁断する。
【０００９】
その結果、第１の基板の表面に機能素子が形成されるとともに、第１の基板の表面において機能素子に対し空隙をもって覆うキャップが設けられた半導体装置が製造される。このように製造された半導体装置においては、請求項１に記載のように、Ａｕ／Ｓｉ共晶体の内部には、シリコン部表面の自然酸化膜であるシリコン酸化膜に対し還元性のある金属の酸化物が含有されている。
【００１０】
このような製造工程において、還元性のある金属薄膜の存在により、シリコン部の表面には自然酸化膜が形成されるが、この自然酸化膜による接合強度のバラツキを小さくして（図２４のΔＬ２＜ΔＬ１）、安定した接合界面を得ることができる。
【００１１】
このような効果が得られる本発明は次のメカニズムによるものと推測される。
まず、本発明を用いなかった場合における接合メカニズムを説明する。
図２７に示すように、シリコン１０１と金薄膜１０２とを接合する際に、シリコン１０１および金薄膜１０２の表面はミクロ的には凹凸を有しており、かつ、シリコン１０１の表面には自然酸化膜１０３が形成されている。図２８に示すように、シリコン１０１と金薄膜１０２とを接触させるとシリコン１０１の表面と金薄膜１０２の表面とは点接触した状態となり、さらに金薄膜１０２に対し加圧力を加えると自然酸化膜１０３の一部が破れてシリコン１０１の表面の山（あるいは谷）と金薄膜１０２の表面の谷（あるいは山）とが嵌め合った状態となる。さらに、共晶温度以上に加熱すると図２９に示すようにシリコン１０１と金薄膜１０２との界面において共晶領域１０４ａ，１０４ｂが形成されてシリコン１０１と金薄膜１０２とが接合される。このとき、自然酸化膜１０３の存在によりシリコンと金との接触が妨げられシリコン１０１と金薄膜１０２との界面における一部領域にしか共晶領域が形成されない。つまり、前述した加圧力による自然酸化膜１０３の破れた領域のみが共晶領域となる。
【００１２】
これに対し本発明では以下のメカニズムにより接合する。
図３０に示すように、シリコン１１１と金薄膜１１２とを接合する際に、シリコン１１１および金薄膜１１２の表面はミクロ的には凹凸を有しており、かつ、シリコン１１１の表面には自然酸化膜１１３が形成されている。又、金薄膜１１２の表面にはチタン薄膜１１４が形成されている。そして、図３１に示すようにシリコン１１１と金薄膜１１２とを接触させるとシリコン１１１の表面と金薄膜１１２の表面とは点接触した状態となり、さらに、共晶温度以上の加熱開始により図３２に示すようにシリコン１１１と金薄膜１１２との界面の一部において共晶領域１１６ａ，１１６ｂ，１１６ｃ，１１６ｄが形成され、更なる加熱により図３３に示すようにシリコン１１１と金薄膜１１２との界面の全域において共晶領域１１６ｅが形成される。つまり、チタン薄膜１１４により自然酸化膜１１３が還元されシリコンとなり、シリコン１１１と金薄膜１１２とが全域において接触した状態となり全域において共晶領域１１６ｅが形成される。尚、チタンは酸化されて酸化チタンとなり共晶領域１１６ｅ内に取り込まれる。
【００１３】
このようにしてシリコン１１１と金薄膜１１２とが接合される。
よって、金薄膜１１２の表面に配置したチタン薄膜１１４の存在により自然酸化膜１１３によるバリア機能を無くしてシリコンと金とが界面の全領域で接触可能となり、ボイドの発生を抑制して自然酸化膜による接合強度のバラツキを小さくして安定した接合界面を得ることができる。
【００１４】
尚、これまでのメカニズムの説明においてはチタン薄膜１１４を例にとったが、還元性薄膜としてのチタン薄膜の代わりに、シリコン酸化膜に対し還元性のあるアルミ薄膜、タンタル薄膜、ジルコニウム薄膜、ニオブ薄膜であっても同様に機能する。
【００１５】
つまり、請求項４のように還元性のある金属薄膜は、チタン薄膜、アルミ薄膜、タンタル薄膜、ジルコニウム薄膜、ニオブ薄膜の内の少なくともいずれか１つを使用するとよい。
【００１６】
又、請求項５のように、還元性のある金属薄膜はその厚さを１００〜１０００Åとすると、最適化が図られる。
又、請求項６のように、還元性のある金属薄膜の表面に金薄膜を形成した後に接合を行うようにしてもよい。つまり、図３０においてチタン薄膜１１４の表面に金薄膜１１５を設けることによりチタン薄膜１１４の酸化が防止される。
【００１７】
請求項７のように、金薄膜（図３０の金薄膜１１５）はその厚さを２００〜５００Åとすると、最適化が図られる。
請求項８のように、前記第３工程の接合は真空雰囲気下または不活性ガス雰囲気下または還元雰囲気下で行うと、還元性のある金属薄膜の酸化を抑制でき、酸化防止用の金属膜形成工程を削除することができる。
【００１８】
請求項９のように、前記第３工程の接合前においてシリコン部の表面に粗面化処理を施すことにより、シリコン部の表面積を増大させて共晶反応を促進させることができる。この粗面化処理は請求項１０のようにスパッタリングまたはアルカリエッチングにて行うことができる。
【００１９】
【発明の実施の形態】
以下、この発明を半導体加速度センサに具体化した第１の実施の形態を図面に従って説明する。
【００２０】
図１は、本実施の形態における可動ゲートＭＯＳトランジスタ型加速度センサの平面図を示す。又、図２には図１のＩＩ−ＩＩ断面を示し、図３には図１のＩＩＩ −ＩＩＩ 断面を示す。
【００２１】
第１の基板としてのＰ型シリコン基板１上にはフィールド酸化膜２が形成されるとともにその上に窒化シリコン膜３が形成されている。
又、Ｐ型シリコン基板１上には、フィールド酸化膜２および窒化シリコン膜３の無い長方形状の領域４（図１参照）が形成されている。又、領域４におけるＰ型シリコン基板１の上にはゲート絶縁膜５が形成されている。窒化シリコン膜３の上には、領域４を架設するように両持ち梁構造の可動ゲート電極６が配置されている。この可動ゲート電極６は帯状にて直線的に延びるポリシリコン薄膜よりなる。又、フィールド酸化膜２および窒化シリコン膜３によりＰ型シリコン基板１と可動ゲート電極６とが絶縁されている。
【００２２】
図３において、Ｐ型シリコン基板１上における可動ゲート電極６の両側には不純物拡散層からなる固定ソース電極７と固定ドレイン電極８が形成され、この電極７，８はＰ型シリコン基板１にイオン注入等によりＮ型不純物を導入することにより形成されたものである。
【００２３】
図２に示すように、Ｐ型シリコン基板１にはＮ型不純物拡散領域９が延設され、Ｎ型不純物拡散領域９はアルミ１０により可動ゲート電極６と接続されるとともにアルミ配線１１と電気的に接続されている。アルミ配線１１の他端部はアルミパッド（電極パッド）１２として窒化シリコン膜３およびその上に配置されたシリコン酸化膜１６から露出している。又、図３に示すように、Ｐ型シリコン基板１にはＮ型不純物拡散領域１３が延設され、Ｎ型不純物拡散領域１３は固定ソース電極７と接続されるとともにアルミ配線１４と電気的に接続されている。アルミ配線１４の他端部はアルミパッド（電極パッド）１５として窒化シリコン膜３およびシリコン酸化膜１６から露出している。さらに、Ｐ型シリコン基板１にはＮ型不純物拡散領域１７が延設され、Ｎ型不純物拡散領域１７は固定ドレイン電極８と接続されるとともにアルミ配線１８と電気的に接続されている。アルミ配線１８の他端部はアルミパッド（電極パッド）１９として窒化シリコン膜３およびシリコン酸化膜１６から露出している。
【００２４】
尚、可動ゲート電極６の形成領域以外の領域はシリコン酸化膜１６の上に最終保護膜となる窒化シリコン膜（図示略）が形成される。
そして、アルミパッド１２，１５，１９はボンディングワイヤにて外部の電子回路と接続されている。
【００２５】
図３に示すように、Ｐ型シリコン基板１における固定ソース電極７と固定ドレイン電極８との間には、反転層２０が形成され、同反転層２０はシリコン基板１と可動ゲート電極（両持ち梁）６との間に電圧を印加することにより生じたものである。
【００２６】
このように本加速度センサは、両持ち梁構造の可動ゲート電極６が配置されており、機械的強度が低い構造となっている。
加速度検出の際には、可動ゲート電極６とシリコン基板１との間に電圧を印加すると、反転層２０が形成され、固定ソース電極７と固定ドレイン電極８との間に電流が流れる。そして、本加速度センサが加速度を受けて、図３中に示すＺ方向（基板表面に垂直な方向）に可動ゲート電極６が変化した場合には電界強度の変化によって反転層２０のキャリア濃度が増大し電流（ドレイン電流）が増大する。このように、本加速度センサは、シリコン基板１の表面に機能素子としてのセンサ素子（可動ゲートＭＯＳトランジスタ）Ｅｓ が形成され、電流量の増減で加速度を検出することができる。
【００２７】
シリコン酸化膜１６の上において、センサ素子Ｅｓ の形成領域の周囲にはポリシリコン薄膜よりなる接合枠（以下、Ｓｉ接合枠という）２１が形成されている。Ｓｉ接合枠２１は帯状をなし、かつ、環状（より詳しくは、四角環状）に配置されている。Ｓｉ接合枠２１の外側におけるＳｉ接合枠２１の周辺にアルミパッド（電極パッド）１２，１５，１９が配置されている。
【００２８】
機械的強度の低い可動ゲート電極６を保護するための第２の基板としてのキャップ２２は、四角形状のシリコン基板よりなり、このキャップ２２の下面に環状の脚部２３が設けられている。この脚部２３はシリコン基板を局所的にエッチングすることにより形成したものである。キャップ２２の下面にはチタン薄膜２４、金薄膜２５、金薄膜２６、チタン薄膜２７、金薄膜２８が積層されている。より詳しく説明すると、基本構造としてキャップ２２の下面にＡｕ／Ｓｉ共晶接合用の金メッキ薄膜２６が形成され、その金メッキ薄膜２６の表面がチタン薄膜２７（シリコン酸化膜に対し還元性のある金属薄膜）にて覆われ、チタン薄膜２７は酸化保護用の金薄膜２８にて覆われ、金メッキ薄膜２６とキャップ２２との間にはチタン薄膜２４およびメッキ下地用金薄膜２５が介在されている。
【００２９】
ここで、金薄膜（メッキによる膜）２６の膜厚は３．５μｍであり、チタン薄膜２４および金薄膜２５の膜厚は１０００Åである。又、チタン薄膜２７の膜厚は５０〜８００Åであり、金薄膜２８は２００Åである。
【００３０】
キャップ２２側の脚部２３の先端面（下面）とＰ型シリコン基板１側のＳｉ接合枠２１とは、Ａｕ／Ｓｉ共晶体２９にて接合されている。より詳しくは、Ｓｉ接合枠（ポリシリコン薄膜）２１と金薄膜２６とをＡｕ／Ｓｉ共晶温度の３６３℃以上に加熱することにより共晶反応を起こさせてＡｕ／Ｓｉ共晶体２９にて接合している。このＡｕ／Ｓｉ共晶体２９は脚部２３の先端面（下面）の全面において形成され、ボイドレスな接合となっている。つまり、チタン薄膜２７からのチタン（シリコン酸化物を還元する金属）によりＳｉ接合枠２１表面の自然酸化膜が還元され、このときのチタンの酸化物がＡｕ／Ｓｉ共晶体２９内に存在する。尚、Ａｕ／Ｓｉ共晶体２９は、図２６のＡｕ−Ｓｉの相図に示すように、Ｓｉが３．１ｗｔ％の組成比となる。
【００３１】
このように、Ｓｉ接合枠２１に対してキャップ２２を接合することにより、シリコン基板１の表面においてキャップ２２内の空隙３０にセンサ素子（可動ゲートＭＯＳトランジスタ）Ｅｓ が封止された構造となっている。即ち、センサ素子Ｅｓ が形成されたシリコン基板１に対しキャップ２２が空隙３０をもって対向配置され、この空隙３０にセンサ素子Ｅｓ が封止された構造をなし、このキャップ２２にてウェハからチップにダイシングカットする際の水圧や水流から可動ゲート電極６（振動部）を保護することができる。又、保護キャップ２２によりセンサ素子（可動ゲートＭＯＳトランジスタ）Ｅｓ が気密封止された状態で保護されている。
【００３２】
次に、キャップ２２による封止構造の形成工程を、図４〜図１７に基づいて説明する。
尚、この工程は量産性を考慮してキャップとなるチップを一個一個センサチップに接合するのではなくキャップを一括で接合している。
【００３３】
まず、図４に示すように、キャップとなる第２の基板としてのシリコンウェハ（以下、キャップ形成用ウェハと呼ぶ）３１を用意する。キャップ形成用ウェハ３１はセンサ素子形成用シリコンウェハと同サイズのものを用いる。そして、キャップ形成用ウェハ３１の主表面に熱酸化膜３２を５０００Å形成するとともに裏面にも熱酸化膜３３を５０００Å形成する。さらに、キャップ形成用ウェハ３１の主表面側の熱酸化膜３２をホトエッチングにより所望の形状にパターニングする。
【００３４】
その後、図５に示すように、熱酸化膜３２をマスクとしてキャップ形成用ウェハ３１をエッチングして凹部３４を形成する。この際、エッチング液はＫＯＨなどのアルカリ性溶液を用い、異方性エッチングにより凹部３４を形成する。つまり、キャップ材として（１００）面のシリコンウェハ３１を用いる場合において、シリコン酸化膜３２をパターニングマスクとしアルカリ性エッチング液を用いた異方性エッチングにより凹部３４を形成する。その結果、キャップ形成用ウェハ３１の主表面において凹部３４間にＳｉ脚部（凸部）２３が形成され、このＳｉ脚部２３は接合枠パターンに対応する。このＳｉ脚部（凸部）２３は、後の工程でキャップ形成用ウェハ３１をダイシングカットする際に、ダイシングブレードとセンサ素子形成用シリコンウェハとの接触を回避するための必要な間隙を確保するためのものである。
【００３５】
さらに、図６に示すように、マスクとした熱酸化膜３２及び裏面の酸化膜３３をＨＦ等により除去する。
引き続き、図７に示すように、キャップ形成用ウェハ３１の主表面にチタン薄膜２４および金薄膜２５を蒸着法あるいはスパッタリング法により真空中で連続的に成膜する。このとき、チタン薄膜２４および金薄膜２５の膜厚は１０００Åとする。尚、チタン薄膜２４は金薄膜２５とキャップ側シリコン２１との密着性を良好なものとするためのものである。金薄膜２５は次工程での金メッキ膜２６のシードとして用いているがこの金薄膜２５は省略してもよい。
【００３６】
そして、図８に示すように、金薄膜２５の表面に金薄膜２６を電解メッキ法により全面メッキする。金薄膜２６の膜厚は３．５μｍとする。
さらに、図９に示すように、金薄膜２６の表面にボイドレス接合とするためのチタン薄膜２７とその酸化防止のための金薄膜２８を真空中で連続的に成膜する。このときのチタン薄膜２７の膜厚は５０〜８００Åとする。これは、１０００Å以上となると酸化チタンの他にＴｉシリサイドが多量に形成され接合強度が低下してくるためである。又、金薄膜２８の膜厚は金薄膜２８中のＴｉがシリコン表面へ拡散することを考慮して２００Åとする。
【００３７】
一方、図１０に示すように、センサ素子Ｅs の形成のための第１の基板としてのシリコンウェハ（以下、素子形成用ウェハと呼ぶ）３５を用意する。この素子形成用ウェハ３５には、犠牲層エッチングにより梁構造体を形成する前の可動ゲート電極６が形成されるとともに、ポリシリコン薄膜よりなるＳｉ接合枠２１が形成されている。そして、Ｓｉ接合枠２１（素子形成用ウェハの接合部）の表面を粗面化する。具体的にはアルゴン（Ａｒ）をＳｉ接合枠２１に照射してその表面をスパッタリングする。つまり、図１１に示すように、Ｓｉ接合枠２１（接合領域）のみが開口するように素子形成用ウェハ３５の主表面にレジスト３７を塗布し、アルゴン（Ａｒ）によりＳｉ接合枠（ポリシリコン薄膜）２１の表面を僅かにスパッタリングする。
【００３８】
さらに、レジスト３７を剥離した後、図１２に示すように、可動ゲート電極６の回りの犠牲層をエッチングにて除去し、梁構造体を形成する。
ここで、図１０〜図１２により説明した工程の詳細を、図１８〜図２２を用いて説明する。
【００３９】
まず、図１８に示すように、シリコン基板１となる素子形成用ウェハ３５にフィールド酸化膜２およびゲート絶縁膜５、不純物拡散層（固定ソース電極７、固定ドレイン電極８、拡散領域９，１３，１７）、引き出し用アルミ配線１４等を形成し、さらにエッチングストッパとなる窒化シリコン膜３をパターニングする。その上に犠牲層となるシリコン酸化膜１６を形成し、所望の形状にパターニングする。そして、その上に可動ゲート電極およびＳｉ接合枠となるポリシリコン薄膜３９を堆積するとともにホトレジスト４０を配置する。
【００４０】
さらに、図１９に示すように、ポリシリコン薄膜３９を通常のホトリソ工程によりパターニングして可動ゲート電極形成領域にポリシリコン薄膜３９ａを配置するとともにＳｉ接合枠の形成領域（ウェハの表面におけるセンサ素子の形成領域の周囲）にポリシリコン薄膜３９ｂを配置する。
【００４１】
引き続き、図２０に示すように、素子形成用ウェハ３５の上にＩＣチップの最終保護膜となる絶縁膜４１（例えばプラズマＣＶＤ法による窒素シリコン膜）を形成し、可動ゲート電極形成領域の周辺およびＳｉ接合枠形成領域を保護するようにパターニングする。さらに、絶縁膜４１の上にホトレジスト４２を形成する。そして、図２１に示すように、ホトレジスト４２を用いて絶縁膜４１を窓開けする
さらに、図２２に示すように、ホトレジスト４３を用いてフッ酸系のエッチング液でシリコン酸化膜１６の犠牲層エッチングを行い、ポリシリコン薄膜３９ａの周囲のシリコン酸化膜１６のみをエッチングする。これにより、可動ゲート電極６の周囲に空隙が確保される。最後に、ホトレジスト４３を除去して可動ゲート電極６の形成およびＳｉ接合枠２１の形成工程が完了する。
【００４２】
図１８〜図２２（図１０〜図１２）の工程が終了すると、次に、素子形成用ウェハ３５へのキャップ形成用ウェハ３１の接合およびウェハダイシングカットを行う。
【００４３】
まず、図１３に示すように、脚部２３を形成したキャップ形成用ウェハ３１を、センサ素子Ｅｓ が形成されている素子形成用ウェハ３５に位置合わせして、Ｓｉ接合枠２１と脚部２３に形成された薄膜積層部２４〜２８（Ａｕ膜）を重ね合わせる。より具体的には、図２３に示すように、オリエンテーションフラット面を基準にしてキャップ形成用ウェハ３１と素子形成用ウェハ３５とを位置合わせしてキャップ形成用ウェハ３１を素子形成用ウェハ３５にマウントする。このオリエンテーションフラット面に平行なるＸ方向が第１のダイシングカットラインとなるとともに、オリエンテーションフラット面に垂直なるＹ方向が第２のダイシングカットラインとなる。さらに、図１３のキャップ形成用ウェハ３１と素子形成用ウェハ３５とを、チタン薄膜２７が酸化しないように真空中あるいはＮ２ 等の不活性ガス中あるいは還元雰囲気中で、４００℃にて１０分間ホールドし、その後、冷却することで接合する。加圧力は０．８ｋｇｆ／ｍｍ２ とする。
【００４４】
つまり、Ｓｉ接合枠（ポリシリコン薄膜）２１と金薄膜２６とをＡｕ／Ｓｉ共晶温度の３６３℃以上に加熱することにより共晶反応を起こさせてＡｕ／Ｓｉ共晶体２９にて接合する。その接合のメカニズムについては図３０〜図３３を用いて説明した通りであり、ここではその説明は省くが、チタン薄膜２７からのチタン（シリコン酸化物を還元する金属）により脚部２３の先端面（下面）の全面においてＡｕ／Ｓｉ共晶体２９が形成され、このＡｕ／Ｓｉ共晶体２９にはシリコン表面の自然酸化膜の還元に伴うチタンの酸化物を含有している。
【００４５】
このようにチップ化する前のキャップ形成用ウェハ３１を一括接合した後、図１４に示すようにキャップ形成用ウェハ３１をダイシングカットし、キャップ形成用ウェハ３１に対し切断しキャップ部４５ａとキャップ不要部４５ｂとを分離する。つまり、ダイシングカットにより、図２３のオリエンテーションフラット面に対して垂直方向（図中、Ｙ方向）に図１４の切れ込み４６が入る。
【００４６】
そして、図１５に示すように、粘着シート４７をキャップ形成用ウェハ３１の裏面に貼り付け、粘着シート４７ごと再度ダイシングカットする。このダイシングカットにより、図２３のオリエンテーションフラット面に対して水平方向（図中、Ｘ方向）に図１５の切れ込み４８が入る。
【００４７】
引き続き、図１６に示すように、分割されたキャップ形成用ウェハ３１から粘着シート４７を剥がす。このとき、粘着シート４７とともにキャップ不要部４５ｂはすべて除去され、素子形成用ウェハ３５上にキャップ２２が搭載された形となる。
【００４８】
キャップ形成用ウェハ３１の切断および不要部除去工程が終了すると、次に図１７に示すように、素子形成用ウェハ３５に対しダイシングカット位置４９でのタイシングラインに沿ったダイシングカットを行う。その結果、図１〜図３のように個々のセンサチップに分割される。このダイシングの際に水流や水圧が加わるが、外力から保護する必要のある機能素子（梁構造を有するセンサ素子等）がキャップ２２により保護される。
【００４９】
このようにして、図１〜図３に示す半導体加速度センサが製造される。
図２４には、図２のチタン薄膜２７の膜厚に対する接合強度の測定結果を示す。この図２４においてチタン薄膜２７の膜厚が「０」のとき、即ち、チタン薄膜２７が無いときには接合強度は６．３ＭＰａ〜１７．３ＭＰａの範囲となり、そのバラツキΔＬ１は１１．０ＭＰａとなる。又、チタン薄膜２７の膜厚が４ｎｍのときには接合強度は４．６ＭＰａ〜９．７ＭＰａの範囲となり、そのバラツキは５．１ＭＰａとなる。同様に、チタン薄膜２７の膜厚が１０ｎｍのときには接合強度は６．４ＭＰａ〜１２．２ＭＰａの範囲となり、そのバラツキは５．８ＭＰａとなる。チタン薄膜２７の膜厚が２０ｎｍのときには接合強度は４．８ＭＰａ〜１２．０ＭＰａの範囲となり、そのバラツキは７．２ＭＰａとなる。チタン薄膜２７の膜厚が４０ｎｍのときには接合強度は５．６ＭＰａ〜１０．７ＭＰａの範囲となり、そのバラツキは５．１ＭＰａとなる。チタン薄膜２７の膜厚が５６ｎｍのときには接合強度は１０．０ＭＰａ〜１４．１ＭＰａの範囲となり、そのバラツキΔＬ２は４．１ＭＰａとなる。チタン薄膜２７の膜厚が１５０ｎｍのときには接合強度は２．４ＭＰａ〜１１．１ＭＰａの範囲となり、そのバラツキは８．７ＭＰａとなる。
【００５０】
この結果から、シリコン酸化膜に対し還元性のある金属薄膜としてのチタン薄膜２７はその厚さを１００〜１０００Å（１０〜１００ｎｍ）とすると、接合強度のバラツキを小さくすることができることが分かる。
【００５１】
図２５には、図２の金薄膜２８の膜厚に対する反応面積比率の測定結果を示す。つまり、横軸に図２のチタン薄膜２７の膜厚をとり、縦軸に反応面積比率（全接触面積のうちの共晶反応が起こっている面積比）をとり、金薄膜２８の厚さとして「０」の場合、２０ｎｍの場合、１００ｎｍの場合でプロットしている。尚、図２５中にはプロットしていないが、金薄膜２８の厚さが５０ｎｍの場合には２０ｎｍの場合とほぼ同じ値をとった。
【００５２】
この図２５から金薄膜２８の厚さとして２０ｎｍとした場合が最も反応面積比率が高くなり、次に反応面積比率が高いのは金薄膜２８の厚さが１００ｎｍの場合であり、金薄膜２８の厚さとして「０」の場合が反応面積比率が最も低くなった。
【００５３】
この結果から、チタン薄膜２７の表面に設けられ、チタン薄膜２７の酸化防止のための金薄膜２８は、その厚さを２００〜５００Å（２０〜５０ｎｍ）とするとよいことが分かった。
【００５４】
このように本実施の形態は、下記の特徴を有する。
（イ）半導体装置の製造方法として、図８のようにキャップ形成用ウェハ３１での、素子形成用ウェハ３５の表面における少なくともセンサ素子Ｅｓ の形成領域の周囲に対応する部位に金の薄膜２６を形成し（第１工程）、図９のように金の薄膜２６の表面に、シリコン酸化膜に対し還元性のあるチタン薄膜２７を形成し（第２工程）、図１３のようにキャップ形成用ウェハ３１の金薄膜２６と素子形成用ウェハ３５のシリコン部とを接近させた状態から、Ａｕ／Ｓｉ共晶温度以上に加熱して素子形成用ウェハ３５のＳｉ接合枠２１（シリコン部）とキャップ形成用ウェハ３１の金の薄膜２６とを接合し（第３工程）、図１７のように素子形成用ウェハ３５を各チップ毎にダイシングして各チップに裁断した（第３工程）。
【００５５】
その結果、Ｓｉ接合枠２１（シリコン部）の表面には自然酸化膜が形成されるが、還元性のあるチタン薄膜２７の存在によりこの自然酸化膜による接合強度のバラツキを小さくして（図２４のΔＬ２＜ΔＬ１）、安定した接合界面を得ることができ、半導体装置を高歩留りで製造することができる。ここで、Ａｕ／Ｓｉ共晶体２９にはチタンによるシリコン酸化膜の還元に伴うチタンの酸化物が残る。
（ロ）図２４のように還元性のあるチタン薄膜２７はその厚さを１００〜１０００Åとすると、最適化が図られる。
（ハ）還元性のあるチタン薄膜２７の表面に金薄膜２８を形成した後にウェハ接合を行うと、チタン薄膜２７の酸化が防止できる。
（ニ）図２５のように金薄膜２８はその厚さを２００〜５００Åとすると、最適化が図られる。
（ホ）ウェハ接合は真空雰囲気下または不活性ガス雰囲気下または還元雰囲気下で行うと、チタン薄膜２７の酸化を抑制できる。
（ヘ）図１１のようにウェハ接合前においてスパッタリングによりＳｉ接合枠２１の表面に粗面化処理を施すことにより、シリコン部の表面積を増大させて共晶反応を促進させることができる。
【００５６】
これまで述べてきた実施の形態以外にも下記のように実施してもよい。
上記の実施の形態ではボイドレスな接合を達成するためにチタン薄膜２７を用いているが、他のシリコン酸化膜を還元する金属であるＡｌ（アルミ）、Ｔａ（タンタル）、Ｚｒ（ジルコニウム）、Ｎｂ（ニオブ）の薄膜を用いてもよい。この場合も接合時の雰囲気は不活性ガス、還元性ガス、あるいは真空中で行うとよい。
【００５７】
又、シリコンの接合前の表面処理（粗面化処理）は、Ａｒ（アルゴン）によるスパッタリングの他にも、シリコンエッチング液（アルカリ性溶液）による処理にて行ってもよい。
【００５８】
さらに、カットするウェハの順序は、センサ形成用ウェハ３５からカットし、最後にキャップ形成用ウェハ３１をカットしてもよい。
さらには、Ｓｉ接合枠２１として、ポリシリコン薄膜の代わりに、単結晶シリコン薄膜や非晶質シリコン薄膜を用いたり、バルクの単結晶シリコンを用いてもよい。ここで、接合用シリコンとして単結晶シリコンを用いた場合に、表面の粗面化処理を施すことの効果が大きい。
【００５９】
又、キャップ形成用ウェハのウェハ材料は、シリコンの他に、ガラス、セラミクス、樹脂等を用いることができる。
さらに、半導体加速度センサの他にも、マイクロダイヤフラム圧力センサやヨーレイトセンサなどシリコンチップ上に可動部（振動部）を有する半導体装置に具体化したり、さらに、接触子等を備えた装置に具体化できる。さらに、表面実装における接合技術（フリップチップボンディング等）にも適用できる。
【図面の簡単な説明】
【図１】実施の形態の半導体装置の平面図。
【図２】図１のＩＩ−ＩＩ断面図。
【図３】図１のＩＩＩ −ＩＩＩ 断面図。
【図４】実施の形態の半導体装置の製造工程を示す断面図。
【図５】実施の形態の半導体装置の製造工程を示す断面図。
【図６】実施の形態の半導体装置の製造工程を示す断面図。
【図７】実施の形態の半導体装置の製造工程を示す断面図。
【図８】実施の形態の半導体装置の製造工程を示す断面図。
【図９】実施の形態の半導体装置の製造工程を示す断面図。
【図１０】実施の形態の半導体装置の製造工程を示す断面図。
【図１１】実施の形態の半導体装置の製造工程を示す断面図。
【図１２】実施の形態の半導体装置の製造工程を示す断面図。
【図１３】実施の形態の半導体装置の製造工程を示す断面図。
【図１４】実施の形態の半導体装置の製造工程を示す平面図。
【図１５】実施の形態の半導体装置の製造工程を示す平面図。
【図１６】実施の形態の半導体装置の製造工程を示す平面図。
【図１７】実施の形態の半導体装置の製造工程を示す断面図。
【図１８】実施の形態の半導体装置の製造工程を示す断面図。
【図１９】実施の形態の半導体装置の製造工程を示す断面図。
【図２０】実施の形態の半導体装置の製造工程を示す断面図。
【図２１】実施の形態の半導体装置の製造工程を示す断面図。
【図２２】実施の形態の半導体装置の製造工程を示す断面図。
【図２３】実施の形態の半導体装置の製造工程を示す平面図。
【図２４】接合強度の測定結果を示す図。
【図２５】反応面積比の測定結果を示す図。
【図２６】相状態を示す状態図。
【図２７】接合原理を説明するための断面図。
【図２８】接合原理を説明するための断面図。
【図２９】接合原理を説明するための断面図。
【図３０】接合原理を説明するための断面図。
【図３１】接合原理を説明するための断面図。
【図３２】接合原理を説明するための断面図。
【図３３】接合原理を説明するための断面図。
【符号の説明】
１…第１の基板としてのシリコン基板、６…可動ゲート電極、７…固定ソース電極、８…固定ドレイン電極、２１…Ｓｉ接合枠、２２…第２の基板としてのキャップ、２６…金薄膜、２７…チタン薄膜、２８…金薄膜、２９…Ａｕ／Ｓｉ共結晶体、３０…空隙、３１…第２の基板としてのキャップ形成用ウェハ、３５…第１の基板としての素子形成用ウェハ、Ｅs …機能素子としてのセンサ素子。

Claims (10)

  1. シリコン部を有する第１の基板と、金薄膜と該金薄膜の表面に形成されてシリコン酸化膜に対し還元性のある金属薄膜とからなる接合部を有する第２の基板とが対向配置され、両基板が、前記シリコン部と前記接合部の金薄膜とのＡｕ／Ｓｉ共晶体にて接合された半導体装置において、
    前記Ａｕ／Ｓｉ共晶体の内部には、前記シリコン部表面の自然酸化膜であるシリコン酸化膜に対し還元性のある金属薄膜の酸化物が含有されてなる半導体装置。
  2. 表面にシリコン酸化膜が形成されたシリコン部を有する第１の基板に第２の基板が対向した状態で接合される半導体装置の製造方法であって、
    第２の基板における少なくとも接合部に金の薄膜を形成する第１工程と、
    前記金の薄膜の表面に、前記シリコン酸化膜に対し還元性のある金属薄膜を形成する第２工程と、
    前記第２の基板の金属薄膜と第１の基板のシリコン部とを接近させた状態から、Ａｕ／Ｓｉ共晶温度以上に加熱して前記第１の基板のシリコン部と前記第２の基板の金の薄膜とを接合する第３工程と、
    前記第１の基板を各チップ毎にダイシングする第４工程と
    を備えたことを特徴とする半導体装置の製造方法。
  3. 表面にシリコン酸化膜が形成されたシリコン部を有する第１の基板の表面に機能素子が形成されるとともに、該第１の基板の表面において機能素子に対し空隙をもって覆うキャップが設けられた半導体装置の製造方法であって、
    キャップ形成用の第２の基板での、第１の基板の表面における少なくとも機能素子の形成領域の周囲に対応する部位に金の薄膜を形成する第１工程と、
    前記金の薄膜の表面に、シリコン酸化膜に対し還元性のある金属薄膜を形成する第２工程と、
    前記第２の基板の金属薄膜と第１の基板のシリコン部とを接近させた状態から、Ａｕ／Ｓｉ共晶温度以上に加熱して前記第１の基板のシリコン部と前記第２の基板の金の薄膜とを接合する第３工程と、
    前記第１の基板を各チップ毎にダイシングする第４工程と
    を備えたことを特徴とする半導体装置の製造方法。
  4. 還元性のある金属薄膜は、チタン薄膜、アルミ薄膜、タンタル薄膜、ジルコニウム薄膜、ニオブ薄膜の内の少なくともいずれか１つである請求項２に記載の半導体装置の製造方法。
  5. 還元性のある金属薄膜はその厚さが１００〜１０００Åである請求項２に記載の半導体装置の製造方法。
  6. 還元性のある金属薄膜の表面に金薄膜を形成した後に接合を行うようにした請求項２に記載の半導体装置の製造方法。
  7. 前記金薄膜はその厚さが２００〜５００Åである請求項６に記載の半導体装置の製造方法。
  8. 前記第３工程の接合は真空雰囲気下または不活性ガス雰囲気下または還元雰囲気下で行うものである請求項２に記載の半導体装置の製造方法。
  9. 前記第３工程の接合前においてシリコン部の表面に粗面化処理を行うようにした請求項２に記載の半導体装置の製造方法。
  10. 粗面化処理はスパッタリングまたはアルカリエッチングにより行うようにした請求項９に記載の半導体装置の製造方法。
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