JPH08213548A - ３次元集積回路の製造方法 - Google Patents

３次元集積回路の製造方法

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JPH08213548A JP7244732A JP24473295A JPH08213548A JP H08213548 A JPH08213548 A JP H08213548A JP 7244732 A JP7244732 A JP 7244732A JP 24473295 A JP24473295 A JP 24473295A JP H08213548 A JPH08213548 A JP H08213548A
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Abstract

(57)【要約】 【課題】 歩留まりを向上させて製造コストを低減させ
ることができる３次元集積回路の製造方法を提供する。 【解決手段】 本発明による方法では、２つのプロセス
化の完了した第１および第２の部品基層（１，７）が互
いに結合される。予め上の第２の部品基層（７）は機能
テストを受け、この機能テストテストにより第２の部品
基層（７）の機能能力がある完全なチップが選択され
る。続いてこの第２の部品基層（７）は裏側から薄くさ
れ、個々のチップに分割される。次に、選択された機能
能力がある完全なチップだけが接着層を備えた第１の部
品基層（１）の上に並べられて調整されてはりつけられ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は３次元集積回路の製
造方法に関するものである。３次元の集積とは、プレー
ナ技術により製造された部品の垂直方向の結合である。
３次元に集積されたマイクロエレクトロニクスのシステ
ムの利点は、特に、２次元のシステムと比べ、同じデザ
イン設計で到達可能な高い実装密度とスイッチング速度
である。後者は一方では個々の部品あるいは回路間のよ
り短い経路により、他方ではパラレルな情報処理の可能
性により生じる。場所が自由に選択できる高度に集積さ
れた垂直方向の接点による結合技術の実現のため、シス
テムの機能能力を向上させなければならない。
【０００２】
【従来の技術】自由に選択可能な垂直方向の接点による
３次元の回路を作るために以下の方法が周知である。
【０００３】Ｙ．Ａｋａｓａｋａ，Ｐｒｏｃ．ＩＥＥＥ
７４（１９８６）１７０３には、多結晶のシリコンのプ
ロセス化の完了した部品層を分離し、再結晶化させ、そ
の結果再結晶化した層中で他の部品を製造することが提
案されている。この方法の欠点は、再結晶化プロセスで
の高い熱負荷による下の面中の部品の性能を劣化させる
変質と、全てのシステムのシリアルなプロセス化が必須
なことである。後者は一方では、製造における長い走行
時間により、他方ではプロセスにより引き起こされる沈
殿の合計による作用の低下によるものである。両者は、
互いに分離する個々の面の様々な基層中のプロセス化と
比べて、製造コストを著しく上昇させてしまう。
【０００４】Y.Hayashi その他による、Proc.8th Int.W
orkshop on Future ElerctronDevices,1990,p.85 によ
り、始めに互いに分離した個々の部品を様々な基層中で
製造することが知られている。続いて基層は数ミクロン
に薄くされ、前側および後側の接点を備え、接着により
垂直方向に結合される。
【０００５】しかし前側および後側の接点を作るため
に、標準の半導体製造（ＣＭＯＳ）にはない特別なプロ
セスが必要である。ＭＯＳと適合性のない材料（例えば
金）と基層の裏側の構造決めが必要でない。
【０００６】ＵＳ４，９３９，５６８には、個々のチッ
プを積み上げキャリア基層の上で１つの堆積チップとす
ることによる３次元集積回路の製造方法が開示されてい
る。このために、まず始めに、プロセス化の完了した集
積回路を持つ基層を個々のチップに分割し、それにより
ウエハ面上のプロセス化が終わる。チップはテストさ
れ、最初の個々のチップは熱と圧縮によりキャリア基層
にはりつけられる。このステップの後、他のチップが同
じ方法で最初のチップの上にはりつけられる。このよう
にして、他のチップ堆積の製造をを他のキャリア基層の
上で始める前に、最初のチップ堆積が行われる。このた
め、ウエハ面上のチップ堆積のさらなるプロセス化はこ
の方法では不可能である。
【０００７】今まで挙げた方法の基本的な欠点は、シリ
コン技術で使用できる装置がディスク形の基層、いわゆ
るウエハの処理（プロセス化）のみに基づくことから生
じる。様々な基層、特に個々のチップのプロセス化は経
験的な実験装置によってのみ可能であるが、要求される
効果を伴う工業的製造には向かない。
【０００８】ＵＳ４，９５４，８７５には個々のウエハ
の積み上げによる３次元の集積方法が開示されており、
この場合、個々の部品面の結合は、特別に形成されたバ
イアホール介して行われる。
【０００９】
【発明が解決しようとする課題】多数の同じ構成要素、
いわゆるチップを含む基層のつなぎ合わせでは、個々の
歩留まりの製品からの結果として生じる多層システムの
歩留まりの問題が生じる。これにより、複数の部品面を
持つシステムの歩留まりが算出でき、周知の方法である
ＵＳ４，９５４，８７５では徹底的に歩留まりが減少す
る。個々の面の歩留まりが８０％である場合、１０の面
から成る全システムでは１０％の歩留まりとなる。それ
によりこのようなシステムは不経済となり、この技術の
使用はわずかな特別の使用フィールドに制限される。部
品基層の性能はその際に回路と使用される製造プロセス
の種類に依存する。例えば記憶装置の構成要素の製造で
高い効果が達成されるが、一方マイクロプロセッサーの
ようなロジックの構成要素では、著しくわずかな効果し
か達成されない。特にこのような回路の複数の種類がか
さなりあうと、これにより全体としての効果は非常にわ
ずかな効果を持つ回路の種類によって決まる。
【００１０】本発明の課題は、通常の工業的な標準装置
をウエーハの上で使用して、従来の周知の方法に比べて
明らかな歩留まりを上昇させて製造コストを減少するこ
とができる３次元集積回路の製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】前記課題は、本発明の請
求項１の方法により解決される。方法の特別な形態は、
本発明の従属請求項の対象である。
【００１２】本発明による方法では、その都度、回路と
金属被覆層を含む２つのプロセス化の完了した第１およ
び第２の部品基層が、例えば接着層を介し互いに結合さ
れる。これにより接着層は付加的にパッシブな機能に影
響し（請求項７）、表面を平坦化できる（請求項８）。
この場合、上の部品基層はあらかじめ機能識別テストを
受け、この機能識別テストにより部品基層の欠陥のない
チップが選択される。続いてこの部品基層は裏側から薄
くされ、個々のチップに分割されて解体される。その
後、選択された完全なチップだけが、接着層を備えた下
の部品基層（第１の部品基層）の上に互いに調整されて
はり付けられ、これにより新しいチップ面が生成され
る。この方法により、新しくはり付けられたチップ面中
で完全なチップしか含まないウエーハが準備される。
【００１３】ここで、下の部品基層は既に複数の部品層
を堆積部品の形で含んでいることもある。上の部品基層
のチップは機能識別テストを受け（請求項２）、あるい
は機能識別テストされ例えばマークされた欠陥チップを
持つ既に機能識別テストされた部品基層が準備され使用
される。上の部品基層には、最終的に薄くし分割する前
に補助基層がはり付けられる。部品層の近くの上の部品
基層を薄くする代わりに、ＳＯＩ基層の場合でも酸化物
層の下方の基層領域を除去できる。
【００１４】下の部品基層の上に個々のチップをはりつ
けたので、つながっている表面はもはや存在せず（チッ
プ間の溝）、その結果、一定のプロセスステップ、特に
写真平版型はもはや使用できない。このため、主として
平坦化ステップが挿入される（請求項９）。
【００１５】平坦化は様々な方法により遂行される。そ
の際、最初に、例えばスピン−オングラス（Ｓｐｉｎ−
ｏｎ−Ｇｌａｓ）あるいはＣＶＤ−酸化物のような絶縁
層がはり付けられ、溝を充填する。続いて表面が平らに
され、これはエッチバック、機械的あるいは化学機械的
研磨により行われる。
【００１６】チップ面の上では実現不可能な他のプロセ
スは、平坦化プロセスの後に問題なく、あらかじめ選択
されたチップを持つ基層で遂行される。
【００１７】続いて例えば、既に個々の部品基層のプロ
セス化の際にチップ中に取り付けられ、下の部品基層の
金属被覆層までエッチングされるバイアホール（請求項
１０）を通り、上と下の回路面の金属被覆層の間ごとに
電気的接続部材が作られる。その際、各々の個々のチッ
プの上の構造決めのためのフォトマスクは調整構造によ
って別々に調整され、場合によってはありえる寸法の逸
脱を個々のチップのはりつけにより調整し、高い調整精
度が獲得される。
【００１８】その後、部品平面中で更に機能識別テスト
された機能能力があるチップを含む部品基層を、市販の
製造装置で更に処理できる。
【００１９】同じ方法で他の部品面もチップごとにはり
つけられる（請求項３）。ここでは付属する基層を持つ
今までに製造された堆積部品が新しい下の部品基層とし
て役立つ。その際この方法では面の数は制限されない。
更に個々の面だけでなく、既に複数の面から構成される
堆積部分がチップごとにはりつけられる。
【００２０】基層として、単結晶のシリコン基層、ＳＯ
Ｉ基層あるいは様々なテクノロジー群の基層、例えばII
I-Ｖ−半導体が適している。
【００２１】総じて、本発明の方法では、周知で既に使
われている方法ステップしか使用されないので、新しい
プロセスを開発する必要はない。
【００２２】本発明によるこの方法によって、完全なチ
ップのみがその都度その下にある部品基層の上にはりつ
けられる。これにより全てのシステムの効果の個々にプ
ロセス化された基層への依存性が著しく減るという利点
が生じる。部品基層のその都度個々の欠陥のあるチップ
を除去でき、その結果、全ての堆積部品が１つの欠陥層
により使用不可能ということがなくなる。このため、本
発明による方法により、３次元集積回路の製造での歩留
まりは明らかに上昇し、製造コストは下がる。
【００２３】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２４】図１に示すように、例えば単結晶のシリコ
ンから成る第１の位部品基層１は、決められた回路図に
従い配置される複数の通常同一のチップ２と、例えばＭ
ＯＳトランジスターのような回路３と、通常アルミニウ
ム、アルミ合金あるいは銅やタングステン等の金属から
なる１つあるいは複数の金属被覆層４とを有している。
【００２５】これらの金属被覆層４は、電気的絶縁のた
めに、平坦化のためにホウ素あるいは燐を組み込むこと
のできる酸化物層５に囲まれている。最上の金属被覆層
４は、その際に例えば酸化シリコン、窒化シリコンから
構成されるパッシブ層６により覆われる。更に複数の面
の正確なつなぎ合わせのために調整構造が挿入される
（図１中では示されていない）。回路３の下方で部品基
層１は例えば６２５μｍの厚さである。この部品基層１
は、多層システムの下の基層である。
【００２６】図２に示すように、第２の部品基層７も、
同様に、決められた回路図に従って配置される通常同一
の複数のチップ８と、例えばＭＯＳトランジスタのよう
な回路９と、１つあるいは複数の金属被覆層１０とを有
している。この第２の部品基層７は、基本的に第１の部
品基層１と似た構造であるが、回路９の通常機能が異な
る。更に、第２の部品基層７は、バイアホールを、後に
電気的接触が第１の部品基層１の下にある回路に関して
行われることになる箇所に備える。バイアホール１１
は、回路９を持つ層の下方に到達する深さである。
【００２７】前記第２の部品基層７の完成後、最上の金
属被覆層１０のパッシブ層が一定の測定箇所で露出され
る。その後、第２の部品基層７の個々のチップ８は機能
テストを受け、欠陥チップがインクジェット等によって
特徴づけられる。続いて露出された測定箇所を再び覆う
ため、新たにパッシブ層がはりつけられる。
【００２８】図３に示すように、第２の部品基層７の表
面に平坦に、ポリイミドや感光性レジストのような有機
的材料から成る接着層１２が形成される。この接着層１
２は、典型的に１−２μｍの厚さで特に全体の表面の平
坦化をもたらす。接着層１２の上に最終的に、例えばシ
リコンあるいはクオーツ・ウエハのような補助基層であ
るハンドリング基層１３が形成される。このハンドリン
グ基層１３は、さらなるプロセスステップのための基層
として使用され、さらなる処理の際部品基層７の表面を
保護する。
【００２９】この後、第２の部品基層７は、エッチング
あるいは研磨により、裏側からバイアホール１１まで薄
くされ、その結果回路９の下方の部品基層７の厚さは数
ミクロンしかなく通常１−５μｍである。その際、第２
の部品基層７における他の層の厚さは、含まれる回路の
種類に依存して決められる。
【００３０】図４に示すように、この段階でハンドリン
グ基層１３を持つ第２の部品基層７は、個々のチップに
分割される。これは、ここではエッチングプロセス、刃
物あるいはレーザーによる切断により行われる。これに
続いて、特徴づけられた機能能力がある完全なチップ
が、接着層１４を備えた第２の部品基層１に互いに調整
されてはりつけられる。通常１−２μｍの厚さの接着層
１４は、その際に全体の表面を平坦にすることができ
る。
【００３１】続いてハンドリング基層１３が、例えばエ
ッチングあるいは研磨により除去され、露出した接着層
１２は通常酸素プラズマあるいは溶媒により除去され
る。チップのはりつけの後、第１の部品基層１の表面
は、個々のチップ間に溝を持つ。層１５による平坦化プ
ロセスによって、前記溝に層１５（充填層）が充填され
て平らな表面が作られる。２つの部品面を持つ第１の部
品基層１は、通常のシリコン基層と同様に標準テクノロ
ジー装置により更に処理することができる。
【００３２】図５に示すように、この後、最終的に、上
の部品である第２の部品基層７の金属被覆層１０と、下
の部品である第１の部品基層１の金属被覆層４との間に
垂直な電気的接続部材１６が作られる。更に写真平版ス
テップにより、上の第２の部品基層７の金属被覆層１０
のコンタクトホールと準備されたバイアホール１１が、
下の部品基層１ｌの金属被覆層４までつながり、金属分
離と構造決めにより電気的接続が実現される。最後に表
面に分離のためにパッシブ層１７が形成される。電気的
接続はいうまでもなく他の方法でも実現される。例え
ば、準備された前側および後側の接点による下の基層へ
のチップのはりつけにより既に実現される（説明：Ｙ．
Ｈａｙａｓｈｉ他を参照）。
【図面の簡単な説明】
【図１】本発明における第１の部品基層を説明するため
の図である。
【図２】本発明における第２の部品基層を説明するため
の図である。
【図３】本発明における接着層と補助基層を有する第２
の部品基層を説明するための図である。
【図４】本発明における第１の部品基層と第２の部品基
層とを接合した状態を説明するための図である。
【図５】本発明における第１の部品基層と第２の部品基
層とを接合した状態において電気的接続部材を作る方法
を説明するための図である。
【符号の説明】
１ 第１の部品基層 ２ チップ ３ 回路 ４ 金属被覆層 ５ 酸化物層 ６ パッシブ層 ７ 第２の部品基層 ８ チップ ９ 回路 １０ 金属被覆層 １１ バイアホール １２ 接着層 １３ ハンドリング基層（補助基層） １４ 接着層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 同時に多くの独立した部品および回路を
    持つ１つあるいは複数のプロセス化の完了した部品
    （３）を有する第１の面を第１の側に含む第１の部品基
    層（１）を準備し、その際に複数の部品面の部品および
    回路が堆積部品を形成する第１のステップと；機能能力
    がある部品、堆積部品および回路を第２の部品基層
    （７）の第２の側に有しこの第２の側に補助基層（１
    ３）が接合されている複数のチップを準備する第２のス
    テップと；この第２のステップにおいて準備された機能
    能力がある部品、部品堆積および回路を有する前記チッ
    プを前記第１の部品基層（１）の第１の側に並べてはり
    つける第３のステップと；この第３のステップにおいて
    前記第１の部品基層（１）にはりつけられた前記チップ
    から前記補助基層（１３）を除去する第４のステップ
    と；前記第３のステップにおいて前記第１の部品基層
    （１）にはりつけられた前記チップの部品、堆積部品あ
    るいは回路と、前記第１の部品基層（１）の部品、堆積
    部品あるいは回路との間の電気的接続部材を作る第５の
    ステップとを有することを特徴とする３次元集積回路の
    製造方法。
  2. 【請求項２】 請求項１に記載の３次元集積回路の製造
    方法において、前記第２のステップは、 同時に多くの独立した部品および回路を持つ１つあるい
    は複数のプロセス化の完了した部品（９）を有する第２
    の面を第２の側に含む第２の部品基層（７）を準備し、
    その際に複数の部品面の部品および回路が堆積部品を形
    成するステップと；このステップにおける部品、部品堆
    積および回路を、機能能力があるものと機能能力がない
    ものとに識別するための機能識別テストをして識別する
    ステップと；前記第２の部品基層（７）の第２の側に前
    記補助基層（１３）を接合するステップと；前記第２の
    側に相対する側での第２の部品基層（７）を薄くしある
    いは除去するステップと；前記補助基層（１３）を有す
    る第２の部品基層（７）を複数のチップへ分割するステ
    ップと；前記機能識別テストにより識別された機能能力
    がある部品、堆積部品および回路を有する前記チップを
    選別するステップとを有することを特徴とする３次元集
    積回路の製造方法。
  3. 【請求項３】 請求項１または２に記載の３次元集積回
    路の製造方法において、２つ以上の部品面により３次元
    集積回路を組み立てるために前記ステップを何回も連続
    して行い、その際に前記ステップを繰り返すたびに第１
    の部品基層として、先行するその都度のステップにより
    処理され作製された２以上の部品基層を含む部品基層が
    使用されることを特徴とする３次元集積回路の製造方
    法。
  4. 【請求項４】 請求項１から３のうちのいずれかに記載
    の３次元集積回路の製造方法において、前記第１と第２
    の部品基層がその都度正確に部品面を含むことを特徴と
    する３次元集積回路の製造方法。
  5. 【請求項５】 請求項１から４のいずれかに記載の３次
    元集積回路の製造方法において、前記補助基層（１３）
    が接着層（１２）を介して前記第２の部品基層（７）と
    結合されることを特徴とする３次元集積回路の製造方
    法。
  6. 【請求項６】 請求項１から５のいずれかに記載の３次
    元集積回路の製造方法において、前記チップが接着層
    （１４）によって前記第１の部品基層（１）の第１の側
    にはりつけられることを特徴とする３次元集積回路の製
    造方法。
  7. 【請求項７】 請求項５または６に記載の３次元集積回
    路の製造方法において、パッシブにする目的で前記接着
    層が使用されることを特徴とする３次元集積回路の製造
    方法。
  8. 【請求項８】 請求項５から７のいずれかに記載の３次
    元集積回路の製造方法において、表面を平坦にする接着
    層が使用されることを特徴とする３次元集積回路の製造
    方法。
  9. 【請求項９】 請求項１から８のいずれかに記載の３次
    元集積回路の製造方法において、複数の前記チップの調
    整されたはりつけの後、これらのチップ間に生じる溝に
    充填層を設けることにより表面を平坦にすることを特徴
    とする３次元集積回路の製造方法。
  10. 【請求項１０】 請求項１から９のうちのいずれかに記
    載の３次元集積回路の製造方法において、はりつけられ
    た前記チップの部品、堆積部品あるいは回路と、前記第
    １の部品基層の部品、堆積部品あるいは回路との間の電
    気的接続部材の製造がコンタクトホールあるいはバイア
    ホールを介して行われることを特徴とする３次元集積回
    路の製造方法。
  11. 【請求項１１】 請求項１から１０のいずれかに記載の
    ３次元集積回路の製造方法において、前記第２の部品基
    層（７）をエッチングあるいは研磨により薄くすること
    を特徴とする３次元集積回路の製造方法。
  12. 【請求項１２】 請求項１から１１のいずれかに記載の
    ３次元集積回路の製造方法において、ＳＯＩ基層が前記
    第２の部品基層（７）として使用されることを特徴とす
    る３次元集積回路の製造方法。
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