JP2003523627A - 低温結合方法および結合構成物 - Google Patents

低温結合方法および結合構成物

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Abstract

(57)【要約】 【解決手段】 洗浄またはエッチングにより面を洗浄、活性することを含む低温または室温で結合する方法。この方法は、シリコン、シリコン酸化物およびＳｉＯのような材料の室温化学結合をなすように可逆的反応を防ぐために界面高分子化の副産物を除去することを含む。結合すべき面は、滝度合の平滑性および平坦性に研磨される（２）。ＶＳＥは、結合される面を僅かにエッチングするためにリアクチブイオンエッチングまたは湿式エッチングが用いられる（３）。表面粗さおよび平坦性は、落ちず、かつＶＳＥプロセスにより増加される。エッチング面は、水酸化アンモニウム、フッ化アンモニウムのような溶液でリンスされ、前記面上の望ましい結合化学種の形成を助長する（４）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、室温で材料の結合に関し、特に次の組立および／または所望の適用
に適した高い結合強度を達成するために活性された表面を有する、集積回路また
はデバイス基板のような処理される半導体材料の結合することに係る。
【０００２】
【従来の技術】
直接室温結合は、一般的に弱いファンデルワールズまたは水素結合を生じる。
アニーリングは、弱い結合を電子対を共有する結合のような強い化学結合に転換
ために典型的に要求される。陽極および溶解を含む別のウェハ結合技術は、次の
組立および／または所望の適用に適した十分な結合強度を達成するために電圧印
加、加圧および／または上昇された温度でのアニールを典型的に要求される。電
圧、圧力または加熱を適用することの必要は、これらのパラメータがウエハを結
合する材料を損傷する、内部応力の上昇を与え、結合されているデバイスまたは
材料中に望ましくない変化を導入するという理由で、ウェハ結合適用を暗示的に
限界があった。低温で強い結合を達成することは、同様に処理されるデバイスウ
ェハを含む熱的に不適当な組み合わせまたは熱的に過敏なウェハの結合に対して
厳格である。
【０００３】 超高真空（ＵＨＶ）結合は、低温または室温強結合を達成するための一つのア
プローチである。しかしながら、結合ウェハは結合に対して低温または室温に冷
却する前に、高い温度、すなわちシリコンに対して６００℃以上、ＧａＡｓに対
して５００℃以上でなお予備アニールしなければならない。さらに、ＵＨＶアプ
ローチは普通用いられている材料、例えばＳｉＯに一般に働かない。その上、効
果で不十分である。
【０００４】 接着層は、デバイスウェハを低温で種々の基板および移転デバイス層に結合す
るのに用いることができる。しかしながら、接着層の熱的、化学的不安定性、界
面気泡、応力および不均質な性質は、その広範囲の適用を妨げる。したがって、
いかなる接着、外部圧力または電界の適用なしで室温、周囲中でウェハを結合す
ることによって強い結合を達成することを切望している。
【０００５】 低真空結合は、ＵＨＶ結合に対してより便利な選択を探っているが、結合され
たベアシリコンウェハ対を用いるバルクシリコン破断エネルギーの匹敵する結合
エネルギーは〜１５０℃でアニールした後にのみ達成される。〜３００℃でアニ
ールした酸化物被覆シリコンウェハでは、高い結合エネルギーを得ることが要求
される。高い結合エネルギーを室温での低真空結合を用いる結合材料で得ること
はできない。
【０００６】 周囲中で結合する前のガスプラズマ処理は、低温または室温で結合されたシリ
コン対の結合エネルギーを増大することが知られている。例えば、G. L. Sun, Q
.Y. Tong, et al.. J. de Physique, 49 (C4), 79 (1988); G. G. Goetz, Proc.
of 1st Intl. Symp. on Semicond. Wafer Bonding: Science, Technol. and Ap
plications, The Electrochem. Soc., 92-7, 65 (1992) ; S. Farrens et al.,
J. Electroch. Soc., 142,3950 (1995) and Amirffeiz et al, Abstracts of 5t
h Intl. Symp. on Semi. Wafer Bonding: Science, Tech. and Appl., The Elec
trochemical Society, 99-2, Abstract No. 963 (1999)を参照。これらの処理は
低温または室温で得られる前記結合エネルギーを増加するが、プラズマプロセス
中にウェハに成長する酸化物をもたらすプラズマプロセスを用いる平坦なシリコ
ンウェハまたはシリコンウェハでのみ実証される。さらにこれらの処理は表面を
充電または損傷することにより結合エネルギーを増大させることのみに用いられ
る。さらにまた、これらの処理は堆積絶縁物または別の材料に適用可能であるこ
とを示していない。
【０００７】 平坦なシリコンおよび成長酸化物面への適用のみならず平坦化された堆積材料
を持つ非平面面に適用可能である方法で低温または室温の結合を得ることは、処
理される半導体ウェハを含む、包括的な材料を製造を目的とするための最小の損
傷で結合されることを許容する。エッチングおよび化学結合にモトズクそのよう
な方法は、ここで述べる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、低温または室温で材料を結合する方法を提供する。
【０００９】 本発明の別の目的は、約室温で化学結合形態を促進するために結合面を洗浄し
、活性することによって材料を結合する。
【００１０】 本発明のさらに別の目的は、約室温で処理されたデバイス、集積回路ウェハ、
熱的に鋭敏または不均質な材料のようなどんな固体状態材料を結合する結合方法
を提供する。
【００１１】 本発明のさらに別の目的は、約室温で処理されたデバイス、集積回路ウェハ、
異なるタイプのデバイス、異なる科学技術およびデバイスまたは回路の転移層を
結合する結合方法を提供する。
【００１２】 本発明の別の目的は、要求される結合強度を達成するためにアニ−リングを必
要とせずに直接ウェハ結合方法を得ることができる。
【００１３】 本発明のさらに別の目的は、非平面面および堆積材料を含む、異なる材料が平
坦化でき、結合できる方法を提供する。
【００１４】
【課題を解決するための手段】
これらおよび他の目的は、第１、第２の結合面を形成すること、前記第１、第
２の結合面をエッチングすること、および前記エッチング工程後に室温で前記第
１、第２の結合面を共に結合することの工程を有する結合方法によって達成され
る。前記エッチングは、前記エッチング後の前記第１、第２の結合面のそれぞれ
の面粗さが前記エッチング前のそれぞれの面粗さと実質的に同じになるように前
記第１、第２の結合面をエッチングすることを含んでもよい。前記表面粗さは、
０．１から３．０ｎｍの範囲であってもよい。
【００１５】 前記結合面は、シリコン酸化物、シリコン窒化物または絶縁性ポリマのような
堆積絶縁材料の表面であってもよい。前記結合面は、またシリコンウェハの表面
であってもよい。前記ウェハ上の前記ウェハまたは堆積材料のいずれかの表面を
用いるシリコンウェハは互いに結合されていてもよい。前記ウェハは、そこに形
成されたデバイスまたは集積回路を有していてもよい。互いに結合されたウェハ
なかのデバイスは、相互に結合されていてもよい。前記ウェハは、材料が堆積さ
れて結合面を形成する非平面面また不規則幾何学面を有してもよい。
【００１６】 少なくとも結合面を形成することは、研磨可能な材料を非平面面に堆積するこ
とを含んでもよい。前記研磨可能な材料を堆積することは、シリコン酸化物、シ
リコン窒化物または絶縁性ポリマのいずれかを堆積することを含んでもよい。前
記結合面は、化学機械研磨のような方法を用いて研磨されてもよい。前記面は、
また研磨前にエッチングされてもよい。
【００１７】 前記エッチング工程は、前記第１、第２の結合面を活性にすること、および前
記第１、第２の結合面に選択された結合基を形成することを含んでもよい。結合
基は、またおおよそ室温で化学結合の形成可能に形成されてもよく、かつ化学結
合は結合基を前記第１、第２の結合面の界面から隔てて拡散または解離するよう
に前記結合面の間に形成してもよい。前記化学結合は、前記結合基を拡散または
解離することによって、前記結合面の結合強度を増大することができる。
【００１８】 前記エッチング工程後、前記合面は溶液に浸漬し、所望の化学種で停止された
(terminate)結合面を形成してもよい。前記化学種は、少なくとも一つのシラノ
ール基、ＮＨ2基、フッ素基およびＨＦ基を含んでもよい。また、所望の原子お
よび所望の分子のいずれかの単一層を前記結合面に形成してもよい。表面を停止
することは、前記僅かなエッチング後に前記結合材料をアンモニア系溶液でリン
スすることを含んでもよい。アンモニア系溶液は、水酸化アンモニアまたはフッ
化アンモニウムであってもよい。
【００１９】 前記方法は、また前記結合面を酸素、アルゴン、ＮＨ3およびCF4ＲＩＥのプラ
ズマのいずれかに曝すことを含んでもよい。シリコン酸化物は、結合面を形成す
るために堆積されて、かつＲＩＥを用いてエッチングされてもよい。
【００２０】 前記エッチングプロセスは、欠陥また破損領域を前記結合面に対して最も近く
に創ってもよい。前記欠陥また破損領域は、拡散または解離を通して結合副産物
の除去を促進できる。
【００２１】 前記方法は、第１、第２の結合面を形成すること、前記結合面をエッチングす
ること、および約室温で化学結合の形成をなすように化学種で前記結合面を停止
することの工程を含んでも、また０．１から３．０ｎｍの範囲の面粗さをそれぞ
れ有する結合面を形成すること、前記面粗さを維持しながら、前記結合面から材
料を除去すること、および前記結合面を室温にて少なくとも５００ｍＪ／ｍ2、
少なくとも１０００ｍＪ／ｍ2、または少なくとも２０００ｍＪ／ｍ2の結合強度
で直接結合することの工程を含んでもよい。
【００２２】 本発明の目的は、第１エッチング結合面を有する第１材料、および前記第１結
合面に室温で少なくとも５００〜２０００ｍＪ／ｍ2の結合強度を有して直接結
合された第２エッチング結合面を有する第２材料を備える結合デバイスによって
達成される。前記結合面は、活性され、かつ所望の結合化学種で停止され手もよ
く、前記所望の結合化学種は前記結合面上の所望の原子および所望の分子のいず
れかの単一層、または少なくとも一つのシラノール基、ＮＨ2基、フッ素基およ
びＨＦ基を含んでもよい。前記結合面は、前記第１、第２の結合面に対してそれ
ぞれ最も近くに位置される欠陥領域を各々有してもよい。
【００２３】 前記第１材料は、表面に形成されたデバイスを有する第１半導体ウェハの表面
を備えてもよく、かつ前記第２材料は表面に形成されたデバイスを有する第２半
導体ウェハの表面を備えてもよい。前記ウェハ中のデバイスは相互に接続されて
もよく、かつ前記ウェハは異なる科学技術であってもよい。前記ウェハは、そこ
に形成された集積回路を有してもよく、かつそれらウェハなかのデバイスまたは
回路は相互に接続されてもよい。
【００２４】 前記第１、第２のウェハのいずれかは、前記第１、第２のウェハのいずれかの
基板の実質の部分を除去後のデバイス領域であってもよい。前記ウェハは、不規
則な幾何学面を有していてもよい。
【００２５】 前記第１材料は、電気デバイスを含み、かつ第１非平面面を有する第１ウェハ
を備えてもよく、かつ前記第１結合面は前記第１非平面面上の研磨およびエッチ
ングされた堆積酸化物層を備えてもよい。前記第２材料は、電気デバイスを含み
、かつ第２非平面面を有する第２ウェハを備えてもよく、かつ前記第２結合面は
前記第２非平面面上の研磨、平坦化およびエッチングされた堆積酸化物層を備え
てもよい。
【００２６】 前記第１材料は、電気デバイスを含み、かつ不規則幾何学の第１面を有する第
１ウェハを備えてもよく、かつ前記第１結合面は前記第１面上の研磨、平坦化お
よびエッチングされた堆積酸化物層を備えてもよい。前記第２材料は、電気デバ
イスを含み、かつ不規則幾何学の第２面を有する第２ウェハを備えてもよく、か
つ前記第２結合面は前記第２面上の研磨、平坦化およびエッチングされた堆積酸
化物層を備えてもよい。
【００２７】 本発明に係る前記結合デバイスは、また第１の所望の結合化学種で停止された
第１エッチングおよび活性された結合面を有する第１材料、および第２の所望の
結合化学種で停止され、前記第１結合面に室温で結合された第２のエッチングお
よび活性された結合面を有する第２材料を備えてもよい。
【００２８】
【発明の実施の形態】
本発明のより完全な理解および多くの付随の有益さは、次の添付図面に関連し
て考慮される詳細な説明を参照することによって、より理解されるように難なく
得られる。
【００２９】 図１および図３の（Ａ）〜（Ｅ）を参照して本発明に係る方法の第１実施形態
を説明する。ウェハ３０、好ましくは処理された半導体デバイスウェハ、より好
ましくは処理されたシリコンデバイスウェハは処理されたデバイスを持つデバイ
ス層３１を含む。デバイス層３１は、いくつかの層を含み、かつウェハ３０の表
面領域を備えてもよい。層３１の幾何学面は、典型的に非平面である。そう３１
は、また活性デバイス、相互接続、絶縁、その他のようないくつかの層を含む処
理された集積回路が存在してもよい。
【００３０】 前記集積回路は、残りのプロセスが結合工程後になされる、完全に処理される
か、部分的に処理されるか、いずれでもよい。結合後の処理は、完全または部分
基板除去、または相互接続のための結合ウェハ間の形成を経由を含んでもよい。
【００３１】 結合層３２は、層３１上に形成される（ステップ１、図１）。結合層３２は、
低温で堆積または形成されることができ、かつ十分に平滑な面に研磨されること
ができるいかなる固体状態材料でもよい。層３２は、化学蒸発堆積（ＣＶＤ）、
プラズマ増大ＣＶＤ（ＰＥＣＶＤ）、スッパタを用いるか、または蒸着によって
形成されるＳｉＯ，シリコン窒化物、アモルファスシリコンのような絶縁物であ
ってもよい。ポリマー、半導体、または焼結材料のような他の材料も同様に用い
てもとい。層３２は、層３１の幾何学面より大きな厚さを有するべきである。
【００３２】 層３２の面３３は、図１のスッテプ２および図３の（Ｂ）に示すように平坦化
、平滑化されている。面３３の粗さ／平坦さは、例証となる目的のために図３の
（Ａ）に誇張されていることに気が付く。このスッテプは、化学機械研磨を用い
て達成される。面３３は、実質的に平坦である約３ｎｍ以下、好ましくは０．１
ｎｍ以下の粗さまで研磨されることが好ましい。前記表面粗さ度合は、典型的に
二乗平均（ＲＭＳ）で与えられる。また、表面粗さは前記ＲＭＳ値とほぼ同じで
ある平均値で与えられてもよい。研磨後に面３３は、洗浄、乾燥され、研磨工程
からのいかなる残渣を除去する。研磨された面３３は、それから溶液でリンスす
ることが好ましい。
【００３３】 前記結合面は、平坦性および／または表面粗さを改善するために研磨前にエッ
チングしてもよい。前記エッチングは、例えば標準フォトリソグラフー技術を用
いる濃度スポットの選択エッチングによって結合面上の濃度スポットを除去する
のに効果を発揮できる。例えば、シリコン窒化物の層はＨＦを含む溶液を用いる
時にエッチング停止として供されるシリコン酸化物結合層３２内に埋め込むこと
ができる。前記エッチング停止材料は、均一、再生産性および製造性を改良する
ために用いてもよい。
【００３４】 図３の（Ｂ）は前記研磨／平坦化および洗浄工程後に上部に面３４を有する層
３２を示す。面３４は、それから活性処理を受ける（図１のスッテプ３）。この
活性処理は、エッチング処理、好ましくは非常に僅かなエッチング（ＶＳＥ）処
理である。ＶＳＥの用語は、非常に僅かにエッチングされた面の二乗平均ミクロ
ン粗さ（ＲＭＳ）がおおよそ未エッチング値、典型的に＜０．５ｎｍ、好ましく
は０．１ｎｍ〜３ｎｍの範囲、で残ることを意味する。除去される材料の最適量
は、その材料および除去に用いられる方法に依存する。除去される典型的な量は
、オングストロームから数ナノメータまで変化する。材料をさらに除去すること
ができる。ＶＳＥは、処理された面上の結合の破断を含み、かつ材料の重要な除
去なしで生じることができる。前記ＶＳＥは、例えば表面層を電気充電または損
傷で充電することによって面の単純な変更から識別される。本発明に係る方法の
第１例において、前記ＶＳＥ処理は、特別の電力レベルで特別の時間でのガスま
たは混合ガス（酸素、アルゴン、窒素、ＣＦ4，ＮＨ3のような）プラズマプロセ
スからなる（図３の（Ｃ））。プラズマプロセスの電力および持続期間は、所望
の結合エネルギーを得るために使用される材料に依存して変化するが、一般的に
電力および持続期間は経験的に決定される。
【００３５】 前記プラズマプロセスは、異なるモードで導入してもよい。両方のリアクチブ
イオンエッチング（ＲＩＥ）およびプラズマモードは用いられてもよく、同様に
誘導結合プラズマモード（ＩＣＰ）モードを用いられてもよい。
【００３６】 スパッタも用いられてもよい。データおよび例は、両方のＲＩＥおよびプラズ
マモードで以下に与えられる。
【００３７】 前記ＶＳＥプロセスは、好ましくは結合面の表面粗さを崩壊せずに制御される
物理的スパッタおよび／または化学的反応を経由して表面を非常に僅かにエッチ
ングする。前記表面粗さは、前記ＶＳＥおよびエッチングされる材料に依存して
改善してもよい。面３４を角にエッチングしない殆どいかなるガスまたはガス混
合物は、本発明に係る室温結合方法に用いることができる。
【００３８】 前記ＶＳＥプロセスは、前記面を洗浄するため、およびウェハ面上の酸化物の
結合を壊するために供する。前記ＶＳＥプロセスは、したがって表面活性を重大
に増大できる。所望の結合化学種は前記ＶＳＥの適切な設計によってＶＳＥの間
面３４を停止するために用いられる。択一的に、後ＶＳＥ処理の間、所望の停止
化学種で面を活性および停止する後ＶＳＥ処理は、用いられてもよい。
【００３９】 前記所望の化学種は、仮の結合を面３４の原子層に形成し、この面が図３の（
Ｄ）に示すように同じまたは別の結合化学種３６によって停止される面で互いに
接合できる次の時まで前記原子層を効果的に停止することがさらに好ましい。前
記面上の所望の化学種は、前記化学種が拡散または解離および結合界面から隔て
た反応された所望の化学種の拡散によって増大される低温または室温で面３４，
３６間を化学的結合をなすように十分に近接している時にさらに互いに反応する
ことが好ましい 前記後ＶＳＥプロセスは、所望の化学種で結合面３４の停止をもたらす表面反
応を発生するための選択された化学を含む溶液の浸漬からなることが好ましい。
前記浸漬は、前記ＶＳＥプロセス後に直ぐになすことが好ましい。前記後ＶＳＥ
プロセスは、前記ＶＳＥプロセスが遂行される同じ装置でなされてもよい。両Ｖ
ＳＥおよび後ＶＳＥが乾式、すなわちプラズマ、ＲＩＥ，ＩＣＰ，スパッタまた
はその他か、湿式、すなわち溶液浸漬のいずれである場合、これは最もたやすく
なされる。所望の化学種は単一層、または原子もしくは分子の僅かな単一層から
なることが好ましい。
【００４０】 前記後ＶＳＥプロセスは、プラズマＲＩＥ、または適切なガス化学者が所望の
化学種で前記面の停止をもたらすために導入される他の乾式プロセスからなって
もよい。前記後ＶＳＥプロセスは、第２ＶＳＥであってもよい。前記停止プロセ
スは、表面汚染がＶＳＥなしで除去される洗浄プロセスを含んでもよい。この場
合、前述の後ＶＳＥと似ている後洗浄はそれから所望の表面停止をもたらす。
【００４１】 前記後ＶＳＥまたは後洗浄のプロセスは、洗浄またはＶＳＥのプロセスによる
活性された面結合が面を十分に、弱く再構築され、かつ同様な面を持つ次の結合
が化学結合を形成できるような結合前に十分に清浄を残すことができるならば、
所望の化学種で面を停止することを必要としてもしなくてもよい。
【００４２】 前記ウェハは、任意にリンスされ、それから乾燥される。２つのウェハは、そ
れらを位置合わせ（必要であれば）することによって結合され、結合界面を形成
するためにそれらを互いに接合される。図３の（Ｄ）に示すように第２ウェハ３
５は、図３の（Ｃ）に示す手法で処理され、結合面３５を調製する。前記２つの
ウェハは例えば市販ウェハ結合装置（図示せず）によって接合され、結合界面を
創始する（図３の（Ｅ））。
【００４３】 自発的な結合は、それから結合界面中のいくつかの場所で典型的に生じ、ウェ
ハにわたって増やされる。最初の結合が増やし始めるので、化学結合をもたらす
高分子化のような化学反応は、前記面が十分に近くにある場合、面３４，３６を
停止するのに用いられる化学種の間で起こる。結合エネルギーは、楔を挿入する
ことによって部分的に脱離される結合界面で分離面のいずれかの特有の表面エネ
ルギーとして規定される。前記反応の副産物は、それから結合界面からウェハ端
部に向けて拡散するか、またはウェハ、典型的に周囲材料によって吸収される。
前記副産物は、拡散するか、またはウェハに吸収される別の副産物に転換されて
もよい。共有および／またイオン結合の量は転換化学種の除去により増大され、
結合強度の更なる増加をもたらす。
【００４４】 図４の（Ａ）〜（Ｅ）は、面条件およびシリコン酸化物で覆われた平坦Ｓｉウ
ェハの場合の共有結合を形成するための結合増やすを示す。ＳｉＯ2層４１は、
Ｓｉウェハ４０上に形成され、そのＳｉウェハは既に研磨され、平坦化されてい
る。層４１の面４２は、ＶＳＥプロセスに委ねられ、活性された面を生成する（
図４の（Ａ））。第２ＳｉＯ2層４５は第２ウェハ４４上に形成され、面４６は
ＶＳＥプロセスに委ねられ、活性された面４６を生成する（図４の（Ｂ））。所
望の化学種は、面４６上に停止され、図４の（Ｃ）に線４３で示される。ＶＳＥ
および後ＶＳＥのいずれかまたは両者のプロセスは、免４３を適切に停止するた
めに用いられる。一方、図示しないが、面４２は後ＶＳＥを用いて停止されても
よい。
【００４５】 ウェハ４４は、ウェハ４０と接合される（図４の（Ｄ））、かつ結合４６は結
合増やすを形成し始め、副産物は除去され（矢印４７として示される）、化学結
合（共有のような）が図４の（Ｅ）に示されるように形成される。
【００４６】 前記結合は、ＲＩＥプロセス後に直ぐにエッチングされたウェハの迅速なその
場の結合をなすために特別の結合固定を用いてもよい。固定の図は、図７に示さ
れる。プラズマチャンバ７５において、結合されるべき２つのウェハ７０はＲＦ
電極７６，７７上に配置される。プラズマは、移動可能な真空ＲＦ電力フィード
スルー７４を経由する電極へのＲＦ電力の供給およびガスフィードスルー７３を
通る適切なガスまたはガス混合物の導入によって領域７９に形成される。エレメ
ント７１は、機械的アクチュエータ（図示せず）のための真空フィードスルーで
あり、引っ込み可能なスペーサ７２を引っ込める。チャンバ７５は、ポンプ（図
示せず）およびチャンバ入口７８を通して所望の真空レベルまで排気される。こ
の場合、後ＶＳＥプロセスまたは後洗浄プロセスはやはり前に述べたように乾式
プロセスであり、前記ＶＳＥおよび後ＶＳＥまたは後洗浄はチャンバ７５中に処
せられてもよい。
【００４７】 前記ＶＳＥプロセスを導入するために前記プラズマ処理後に機械スペイサ７２
は機械アクチュエータによって引っ込められ、かつ前記ウェハ７０は結合プロセ
スを開始するために接合したまま移動される。結合されたウェハは、それから前
記チャンバから周囲または別の真空チャンバ（図示せず）に移送され、かつ結合
をウェハハンドリングシステム（図示せず）によって増やすように所望期間貯蔵
される。
【００４８】 前記結合層の材料は、好ましくは高分子化反応の副産物が容易に除去できるよ
うに開構成を有する。結合面と反対上の結合化学種は、強い結合か化学結合を形
成するために室温で反応できなければならない。前記結合エネルギーは、それら
ウェハが異なる熱膨張係数を有する場合、次の処理に関連される次の加熱処理ま
たは操作の後にウェハ間のずれを実質に除去するために十分に高い。ずれの不足
は、次のプロセスまたは操作後の検査で撓んだウェハの欠陥によって証明される
。
【００４９】 高い結合エネルギーを達成するために、薄いウェハが完全な表面平坦さおよび
平滑の不足を適応するための追従を許す理由で少なくとも可能な限り薄いウェハ
であることが好ましい。約１０ミル〜１０ミクロンの厚さに薄くすることは、効
果的である。
【００５０】 前記結合ウェハは、用いられる材料および化学種に依存する特有の期間で化学
種の除去または化学種を転換するように結合後に周囲、低温または室温に貯蔵さ
れることが好ましい。２４時間が通常好ましい。貯蔵時間は、使用されるプラズ
マプロセスの形態に依存される。化学結合は、Ａｒプラズマのようなあるプラズ
マプロセスが用いられる場合、時間の問題でより迅速に得られてもよい。例えば
５８５ｍＪ／ｍ2の結合は結合後の直ぐに得られ、８００ｍＪ／ｍ2以上はＡｒプ
ラズマによるエッチングに続くＮＨ4ＯＨ浸漬による堆積酸化物層に対して８時
間で観察される。
【００５１】 結合の間に結合されたウェハをアニールすることは、結合強度を増加させるか
もしれない。前記アニーリング温度は、２００℃以下にすべきで、典型的に７５
−１００℃の範囲であればよい。真空下で結合されたウェハを貯蔵することは、
結合面から残余のガスの除去を促進するが、常に必要ではない。
【００５２】 前記すべてのプロセスは、室温またはその近くで遂行されるかもしれない。前
記ウェハは、次の処理操作（剥離、研磨、基板除去、化学エッチング、リソグラ
フィー、マスキング、その他）をなすために十分な強度で結合される。おおよそ
５００〜２０００ｍＪ／ｍ2以上またＨそれ以上の結合エネルギーは達成される
ことができる（図６の（Ａ）参照）。
【００５３】 この点で（図３の（Ｅ））、例えば剥離およびエッチバックによってウェハ３
５の基板の一部または全部を除去することができる。ウェハ３５のデバイス層は
、したがってウェハ３０上に移送される。２つの層からのデバイスは、相互に接
続される。
【００５４】 追加のデバイスまたは回路は、結合され、かつ多層構造を形成するために相互
に接続される。異なるタイプのウェハ、デバイス、または回路は、異なる技術（
すなわちIII−V族ＨＢＴおよびＳｉＣＭＯＳ）と同様に結合されてもよい。熱伝
播器、代用基板、アンテナ、配線層および前もって形成された多層層間接続、そ
の他のような他の要素または材料は、必要として異なるタイプの回路またはシス
テムを作るために結合されてもよい。
【００５５】 例えば図２に示すように、ＰＥＣＶＤＳｉＯ2はデバイスを含むＳｉウェハに
堆積される。プラズマ（アルゴン、酸素またはＣＦ4のような）処理後の面３４
は、プラズマシステム中および空気中の湿気の効力のためにＳｉ−ＯＨ基によっ
て主に停止される。プラズマ処理の後、前記ウェハは１０〜２０分間のような期
間、水酸化アンモニア（ＮＨ4ＯＨ）、ＮＨ4ＦまたはＨＦのような溶液に直ぐに
浸漬される。ＮＨ4ＯＨに前記ウェハ浸漬後、多くのＳｉ−ＯＨ基は次の置換反
応によりＳｉ−ＮＨ2基によって置き換えられる。
【００５６】 ２Ｓｉ−ＯＨ＋ＮＨ4ＯＨ→２Ｓｉ−ＮＨ2＋４ＨＯＨ （１） 択一的に、多くのＳｉ−Ｆ基はＮＨ4ＯＨまたはＨＦ浸漬後にＰＶＣＶＤＳｉ
Ｏ2面で停止している。
【００５７】 結合面を横切る水素結合されたＳｉ−ＮＨ2；Ｓｉ−ＯＨ基またはＳｉ−ＮＨ2 ；Ｓｉ−ＮＨ2基は、Ｓｉ−Ｏ−ＳｉまたはＳｉ−Ｎ−Ｎ−Ｓｉ（またはＳｉ−
Ｎ−Ｓｉ）共有結合の形態で室温にて高分子化できる。
【００５８】 Ｓｉ−ＮＨ2＋Ｓｉ−ＯＨ→Ｓｉ−Ｏ−Ｓｉ＋ＮＨ3 （２） Ｓｉ−ＮＨ2＋ＳｉＮＨ2→Ｓｉ−Ｎ−Ｎ−Ｓｉ＋２Ｈ2 （３） 択一的に、酸化物面に堆積された前記ＨＦまたはＮＨ4ＦはＳｉ−ＯＨ基の他
にＳｉ−Ｆ基によって停止される。ＨＦまたはＮＨ4Ｆ溶液は、シリコン酸化物
を激しくエッチングするので、それらの濃度は適切な低レベルに制御されなけれ
ばならず、かつ浸漬時間は十分に短くしなければならない。これは、後ＶＳＥプ
ロセスが第２ＶＳＥプロセスの例である。前記結合界面をわたる共有結合は、水
素結合されたＳｉ−ＨＦまたはＳｉ−ＯＨの基間の高分子化反応によりに形成さ
れる。
【００５９】 Ｓｉ−ＨＦ＋Ｓｉ−ＨＦ→Ｓｉ−Ｆ−Ｆ−Ｓｉ＋Ｈ2 （４） Ｓｉ−Ｆ＋Ｓｉ−ＯＨ→Ｓｉ−Ｏ−Ｓｉ＋ＨＦ （５） 図８は、室温結合前の０．０５％ＨＦに浸漬されたシリコンウェハを覆う結合
熱酸化物のフッ素濃度プロファイルを示す。フッ素濃度ピークは、結合界面に明
らかに見られる。これは、所望の化学種が結合界面に位置されている前述した化
学プロセスの証拠を提供する。
【００６０】 反応（２）は、比較的高い〜５００℃でのみ可逆的であるので、前記形成され
たシロキサン結合は室温でＮＨ3によって作用されることはない。Ｈ2分子は小さ
くかつ酸化物中で水分子に比べて約５０倍早く拡散することが知られている。適
切な厚さ、すなわち数ｎｍの面近傍における損傷層の存在は、拡散または反応（
２）、（３）、（４）および／または（５）のＮＨ3、ＨＦおよび水素の溶解、
および化学結合の増強を促進する。前記３つの反応は、ＮＨ3またはＨ2を遠くへ
拡散させるような貯蔵時間の期間後に室温でＳｉＯ2／ＳｉＯ2結合対の高い結合
エネルギーをもたらす。
【００６１】 図２の例において、前記プラズマ処理は前記結合面近傍の前記酸化物層に損傷
または欠陥の領域を創るかもしれない。その領域は、僅かな単一層に広がる。損
傷または欠陥の領域は、結合副産物の除去を助長する。前記副産物は、高強度結
合の形成を妨げるように結合プロセスと干渉するので、前記結合副産物の効率的
な除去は、結合強度を改良する。
【００６２】 材料の多くの異なる面は、本発明に係る結合に準備するため平滑および／また
は平坦化され、洗浄プロセスに続くかもしれない。これらの材料は、十分な平坦
さ、表面平滑さ、および洗浄、および／またはＶＳＥ、活性および停止を含むパ
ッシベーションを持つ面を一致することによって室温結合できる。アモルファス
および焼結材料、非平面集的回路およびシリコンウェハは、そのような材料の例
である。ＳｉＯ2またはＳｉのような単結晶半導体または絶縁面所望の表面粗さ
、平坦性および清浄で供することができる。高真空または超高真空に面を保持す
ることは、本発明に係る強い結合を達成すためにコンタミおよび原子再構築の十
分にない面を得ることを簡素化する。ＩｎＰ，ＧａＡｓ，ＳｉＣ、サファイアそ
の他のような別の半導体または絶縁材料も用いられる。また、ＰＥＣＶＤＳｉＯ 2 は低温で多数のタイプの材料上に堆積され、材料の多くの異なる組み合わせは
本発明に係る室温で結合される。他の材料は、適切なプロセスと同様に堆積され
、かつ化学反応はＶＳＥ、表面活性および停止のために有用である。
【００６３】 例えば、前記方法はシリコン窒化物を結合材料として用いてもよい。シリコン
窒化物は、シリコン窒化物またはシリコン酸化物およびシリコンに結合されても
よい。シリコン酸化物は、シリコンに結合されてもよい。別のタイプの絶縁材料
は窒化アルミニウムおよびダイアモンド様カーボンを含んで一緒に結合されても
よい。
【００６４】 前記方法は、デバイスまたは回路のない平面ウェハおよびデバイスおよび回路
を持つウェハに適用してもよい。前記平面ウェハは、ＰＥＣＶＤ酸化物またはア
モルファスシリコンのような結合層で被覆され、それから２つのウェハを結合す
るために前述のように処理されてもよい。前記平面ウェハは、それが十分に平滑
、平坦および適切な結合材料を有するならば、結合層で必ずしも被覆されていな
くともよい。
【００６５】 認識できるならば、結合プロセスはいくつかのウェハ、材料または機能要素で
繰り返されてもよい。例えば、２つのデバイスまたはＩＣウェハは結合され、つ
づいて層またはデバイスまたはＩＣの活性領域を移送するために露出された基板
を除去してもよい。
【００６６】 本発明に係る結合は、異なるタイプの材料を結合することに適用してもよい。
例えば、シリコンウェハは別のシリコンウェハに結合でき、または酸化物シリコ
ンウェハに結合できる。前記ベアシリコンウェハおよび酸化物被覆ウェハはＨＦ
、ＮＨ4Ｆおよび／またはＮＨ4ＯＨに浸漬され、乾燥後に結合される。浸漬のた
めの時間は、ＮＨ4ＯＨ溶液がシリコン酸化物をエッチングするので、薄い酸化
物で覆われたシリコンウェハに対して約２０分以下にすべきである。ＨＦ、ＮＨ 4 Ｆは酸化物を激しくエッチングするので、非常に希釈された溶液、好ましくは
０．０１〜０．２％の範囲がシリコンウェハの浸漬のために用いられるべきであ
る。
【００６７】 乾燥後に前記シリコンウェハおよび酸化物被覆ウェハは周囲中、室温で結合さ
れる。反応（２）、（３）、（４）および／または（５）は、前記２つのウェハ
間の界面で起こる。前記プラズマ処理ウェハは、ＮＨ4ＯＨ溶液の代わりの脱イ
オン水に浸漬される。
【００６８】 前記シリコン結合は、ベアシリコンウェハ、すなわち天然酸化物を有するまた
は前述のようにその面に形成された酸化物層を有するシリコンウェハで処理され
てもよい。酸素プラズマ処理の間、ベアシリコンウェハに形成されるかもしれな
い天然酸化物はスパッタエッチングされ、かつシリコン面に形成された酸化物層
エッチングされる。最終の面は、活性された（天然または形成された）酸化物で
ある。脱イオン水でリンスされた場合、活性される酸化物面はＳｉ−ＯＨ基で主
に停止される。酸素プラズマ中での酸化物成長は一般の天然酸化物層に比べて少
ない水を有することがわかっているので、初期結合ブリッジからの水および次の
高分子化反応（６）によって発生する水は直ぐにプラズマ酸化物に吸収すること
ができる。
【００６９】 Ｓｉ−ＯＨ＋Ｓｉ−ＯＨ→Ｓｉ−Ｏ−Ｓｉ＋Ｈ2Ｏ （６） 図５の（Ａ）〜（Ｅ）は、２つのシリコンウェハの結合を示す。ウェハ５０，
５２は、それぞれＶＳＥプロセスに委ねられた天然酸化物（図示せず）を持つ面
５１，５３を有する。図５の（Ｃ）で示される面５３は、所望の化学種５４で停
止されている。前記２つのウェハは、接合され、結合５５が形成し始める（図５
の（Ｄ））。この結合は伝達し、かつ結合副産物、この場合Ｈ2ガス、は除去さ
れる。除去された前記副産物は図５の（Ｅ）に矢印で示される。
【００７０】 酸化物シリコンウェハのプラズマ活性酸化物に溶解することによって結合界面
からの水の除去に加えて、前記水は薄い酸化物を通してベアシリコンウェハに拡
散でき、シリコンと反応する。前記酸化物下の前記シリコン面はわずかの単一層
に広がる損傷または欠陥の領域を有し、前記酸化物層を通して拡散し、かつ前記
損傷または欠陥の領域に達する水分子は室温で水素に転換でき、直ぐに除去する
ことができる；Ｓｉ＋２Ｈ2Ｏ→ＳｉＯ2＋２Ｈ2 （７）。
【００７１】 （６）の可逆的反応は、したがって回避され、かつ室温結合エネルギーは共有
Ｓｉ−Ｏ−Ｓｉ結合の形態により非常に増加する。
【００７２】 比較的厚い（〜５ｎｍ）酸化物層が形成されると、前記水分子がこの厚い層を
通して拡散すために長い時間を取る。一方、プラズマ処理後に薄い層が置かれる
か、または過度に近くに欠陥領域が形成されると、シリコンウェハに達する水は
シリコンと十分に反応せず、水素に転換されないかもしれない。両方の場合にお
いて、結合エネルギー増加は限界がある。好ましい酸素プラズマ処理はしたがっ
て最小のプラズマ酸化物厚さ（例えば約０．１〜１．０ｎｍ）およびシリコン面
上に妥当な厚さの欠陥領域（例えば約０．１〜０．３ｎｍ）に置く。
【００７３】 第２実施形態において、前記ＶＳＥプロセスは湿式化学を使用する。例えば、
堆積されたシリコン酸化物層を有するＩｎＰウェハ、第１実施形態と同様、およ
びデバイス層は堆積された酸化物層を有するＡｌＮ基板に結合される。前記Ｉｎ
Ｐウェハ結合面およびＡｌＮウェハ結語梅を平滑および平坦化した後、両ウェハ
は標準ＲＣＡ洗浄液中で洗浄される。前記ウェハは、好ましくは０．００１〜０
．２％の範囲のＨＦ濃度を持つ希釈ＨＦ水溶液を用いて非常に僅かにエッチング
される。約数重ｎｍが除去され、前記面平滑はＡＦＭ（atomic force microscop
e）測定によって決定されるように低下しない。脱イオン水リンスせずに、前記
ウェハは回転乾燥され、かつ室温で周囲空気にて結合される。もたらされる結合
エネルギーは、空気に貯蔵後に〜７００ｍＪ／ｍ2に達することが測定された。
この結合対を７５℃でアニーリングした後で１５００ｍＪ／ｍ2の結合エネルギ
ーが得られた。結合エネルギーは、１００℃でアニーリングした後にシリコンバ
ルク破断エネルギー（約２５００ｍＪ／ｍ2）に達することが測定された。前記
ウェハがＨＦ浸漬後に脱イオン水でリンスされると、１００℃での結合エネルギ
ーは２００ｍＪ／ｍ2、すなわちリンスせずに得られたそれの約１／１０まで落
ちる。これは、停止化学種としてＯＨに対してＦが好ましいことを示す。
【００７４】 第３実施形態において、前記ＶＳＥプロセスは０．１％ＨＦエッチング、それ
に続く標準洗浄後の室温で熱酸化されたシリコンウェハの０．０２％ＮＨ4Ｆ中
への５分の浸漬からなる。脱イオン水リンスせずに、前記ウェハは回転乾燥後に
室温で結合される。結合対の前記結合エネルギーは、１００℃のアニーリング後
に〜１７００ｍＪ／ｍ2に達する。前記ウェハがＨＦエッチング後、結合前に脱
イオン水でリンスされると、結合対の前記結合エネルギーは４００ｍＪ／ｍ2の
みであり、再び、停止化学種としてＯＨに対してＦが好ましいことを示す。
【００７５】 希釈ＮＨ4Ｆは、第４実施形態においてシリコン酸化物被覆ウェハをエッチン
グするために前記ＶＳＥプロセスに用いられる。前記ＮＨ4Ｆの濃度は、所望の
結合を得るために０．０２％以下にすべきである。〜６００ｍＪ／ｍ2の結合エ
ネルギーが貯蔵後に室温で達成することができる。
【００７６】 本発明の第５実施形態は、厚さ約１ｎｍの天然酸化物を有するＳｉ面を結合す
るために用いられる。第５実施形態において、標準ＲＣＡ１洗浄プロセスにより
Ｓｉ面を洗浄した後、７０％ＨＮＯ3＋希釈ＨＦ（好ましくは０．０１〜０．０
２％）で５分間のエッチングに用いるＶＳＥプロセスが遂行される。ウェハは、
基本的に疎水性の面を持って溶液から垂直に引き上げられる。水リンスせずに、
ウェハは紫苑空気中で結合された。このプロセスにおいて、共有結合は結合エネ
ルギーが典型的に約６００ｍＪ／ｍ2の測定を持って室温で生じる。この結合エ
ネルギーは、７５℃のアニーリング後に１３００ｍＪ／ｍ2に顕著に増大し、か
つ１００℃の温度でシリコンバルクの破断エネルギー（約２５００ｍＪ／ｍ2）
に達する。
【００７７】 ７０％ＨＮＯ3に代わりに水で希釈されたＨＮＯ3は、溶液に用いることができ
、同じ結果を達成する。ＡＭＦ測定および透過高解像電子顕微鏡測定結果によれ
ば、前記シリコンは希釈ＨＮＯ3ＶＳＥプロセスで０．１〜０．１５ｎｍ／分の
速度にてエッチングされ、厚さで２．５〜３．５ｎｍの新たな厚い酸化物が形成
される。
【００７８】 更なる実施形態として、ＶＳＥプロセスは化学および／または物理成分を有す
る乾式エッチングからなってもよい。ベアＳｉ面に対して、化学エッチングはＳ
Ｆ4／Ｈ2ガス混合物からもたらされ、一方物理エッチングはＡｒエッチングから
もたらされる。シリコン酸化物面に対して、化学エッチングはＣＦ4が用いられ
、一方物理エッチングは酸素またはアルゴンガスが用いられる。結合材料および
２つのポリマ−面を互いに結合するために熱的に安定なポリマー材料を用いるこ
とができる。例は、ポリイミドまたはスピンオン材料である。
【００７９】 低温または室温で増加された結合エネルギーを左右する機構はいずれも似てい
る。プラズマによる結合ウェハの非常に僅かなエッチング（ＶＳＥ）は前記面を
洗浄し、活性し、かつ望ましくない可逆反応を防ぐために高分子化界面の副産物
の除去を改善し、室温で共有結合を促進する所望の化学種で面を停止するために
適切な液でリンスする。前記酸化物被覆ウェハである場合、異なる面停止を除い
て同様に好ましい。ベアウェハ結合において、水吸収をなし、かつ水素に転換す
るために酸化物の非常に高い反応面およびシリコンは、形成されるべきである。
非常に高い反応層は、プラズマ薄膜酸化物層および損傷シリコン面層でできる。
前記シリコンウェハ上の前記酸化物はある損傷を有してもよい。Ｏ2プラズマの
みならず他のガスプラズマ（Ａｒ，ＣＦ4のような）は適切である。ＶＳＥ中お
よび後にシリコンウェハは湿気と直ぐに反応し、酸化物層を形成するので、下方
の損傷シリコン層がＶＳＥによって創られる。前記ＶＳＥおよび副産物除去方法
は、事実上、むしろ一般であるので、このアプローチは多くの手段および多くの
材料の適用によって履行できる。
【００８０】
【実施例】
例１ 第１例において、３インチ、１〜１０Ω−ｃｍ、ボロンドープシリコンウェハ
が用いられ、ＰＥＣＶＤ酸化物は前記シリコンウェハのいくつかの上に堆積され
た。比較のために、熱酸化シリコンウェハは調査された。前記ＰＥＣＶＤ酸化物
厚さは、０．５μｍで、ウェハの前側面および裏側面でそれぞれ０．３μｍであ
った。酸化物は、研磨中のウェハ曲がりを最小にし、かつ平坦化を改良するため
に前記ウェハの両側面に堆積した。軽い研磨は、前記酸化物の約３０ｎｍを除去
し、かつ前酸化物面を初期に〜０．５６ｎｍのマイクロ粗さ二乗平均値（ＲＭＳ
）を有する前酸化物面を最終〜０．１８ｎｍに平滑にするためになされた。変更
されたＲＣＡ１溶液は前記ウェハを洗浄するために用いられ、それにスピン乾燥
が続く。
【００８１】 ２つのウェハは、プラズマシステムに装入され、両ウェハはＲＦ電極上に置か
れ、ＲＩＥモードのプラズマ中で処理された。比較のために、いくつかのウェハ
はウェハが接地電極に置かれているプラズマモードで処理された。酸素プラズマ
は、１６ｓｃｃ／ｍの公称流速を用いた。ＲＦ電力は、１３，５６ＭＨｚにて２
０〜４００Ｗ（典型的に８０Ｗ）で、かつ真空レベルは１００ｍＴｏｒｒであっ
た。前記酸化物被覆ウェハは、１５秒〜５分の間の時間でプラズマ処理された。
プラズマ処理されたシリコンウェハは、適切な溶液に浸漬され、または脱イオン
水でリンスされ、スピン乾燥、室温、空気中の結合が続く。プラズマ処理のウェ
ハいくつかは、リンスまたは浸漬せずに空気で直接結合された。
【００８２】 結合エネルギーは、楔を界面に挿入することによって測定し、次式に従ってク
ラック長さを測定した。
【００８３】
【数１】 Ｅおよびｔwは、一つおよび二つのウェハのヤング率および厚さであり、ｔbは
ウェハのエッジから長さＬの分離ウェハでもたらされる２つのウェハ間に挿入し
た楔の厚さである。
【００８４】 結合されたプラズマ処理酸化物被覆シリコンウェハの貯蔵時間の作用としての
室温結合エネルギーは、図６Ａに示される。この図は、次のように要約すること
ができる。測定された室温結合エネルギー対示されているように４つの異なるケ
ースの貯蔵時間を示す。結果は、（１）浸漬され、結合されたＲＩＥプラズマ処
理酸化物ウェハに対して、室温結合エネルギーは貯蔵時間に伴って増加し、かつ
空気または低真空で〜２０時間後に安定値に達する、（２）ＲＩＲモードはプラ
ズマモードに比べて高い結合エネルギーをもたらす、（３）過度に短いプラズマ
露出時間または過度に低いプラズマ出力は結合エネルギーに小さいか、無視でき
増加を提供する、（４）プラズマ処理後のＮＨ4ＯＨ浸漬は水リンスに比べて結
合エネルギーを非常に高い増加を示す、（５）浸漬またはリンスせずにプラズマ
処理後に空気中での直接結合は時間に伴っても殆ど一定の結合エネルギーを示す
。室温結合後に直ぐに直接的に結合されたウェハ対の前記結合エネルギーは、脱
イオン水リンスまたはＮＨ4ＯＨ浸漬ウェハ対に比べて僅かに高くなる。
【００８５】 図６Ｂは、Ｓｉの室温結合およびＰＥＣＶＤ酸化物堆積層を持つＡｌＮを示す
。約１００時間の貯蔵時間後、２０００ｍＪ／ｍ2を超える結合エネルギーが観
察された。
【００８６】 異なる結合材料を比較において、Ｏ2プラズマ処理熱酸化シリコンウェハの貯
蔵時間の作用としての結合エネルギーはＰＥＣＶＤ酸化物を持つウェハと類似し
ているが、室温結合エネルギーの値は多少低い。
【００８７】 空気中、室温で〜２４時間貯蔵後、〜１０００ｍＪ／ｍ2と高い結合エネルギ
ーがＲＩＥモードプラズマ処理およびＮＨ4ＯＨ浸漬ＰＥＣＶＤ酸化物被覆ウェ
ハ対で達せられた。ファンデールワール結合シリコン酸化物被覆ウェハの最大結
合エネルギーは、約２００ｍＪ／ｍ2であるので、結合エネルギーの大きい部分
は前記式に従って室温、結合鬼面で共有結合の形態を帰する。
【００８８】 例２−３ 前のプロセスは、第２および第３の例として処理されたＩｎＰウェハ（６００
μｍ厚さ）をＡｌＮウェハ（３８０μｍ厚さ）または処理されたＳｉ（３８０μ
ｍ厚さ）およびＩｎＰ（６００μｍ厚さ）のウェハに結合することに適用された
。これらの処理されたＩｎＰデバイスウェハは、ＰＥＣＶＤ酸化物で覆われかつ
化学機械研磨（ＣＭＰ）によって平坦化および平滑にされている。ＰＥＣＶＤ酸
化物層は、同様にＡｌＮウェハ上に堆積され、かつＲＭＳ表面粗さに改善するた
めに平坦化および平滑にされている。処理されたＳｉおよび処理されたＩｎＰの
ウェハは、ＰＥＣＶＤ酸化物で堆積され、かつＣＭＰを用いて平坦化および平滑
にされている。室温で結合する例１と同様、ＶＳＥ後、結合ウェハは室温で周囲
空気に置かれる。
【００８９】 室温で２４時間貯蔵後、１０００ｍＪ／ｍ2および１１００ｍＪ／ｍ2の結合エ
ネルギーはそれぞれＩｎＰ／ＳｉおよびＩｎＰ／ＡｌＮ結合対に対して達成され
た。処理されたＳｉ（３８０μｍ厚さ）／酸化物被覆ＡｌＮ（２８０μｍ厚さ）
のウェハに対し、２５００ｍＪ／ｍ2の高い室温結合が達成された。これら室温
結合プラズマ処理ウェハは、次の基板剥離、エッチング、基板除去の前または後
の他の典型的な半導体組み立てプロセスを支援するために十分な結合強度を有す
る。
【００９０】 室温で結合されたＩｎＰ／ＡｌＮ対の前記ＩｎＰ基板は、１９００＃ＡｌＯ粉
末で初期６００μｍ厚さから〜５０μｍ厚さに削られ、ＡｌＮまたはＳｉウェハ
上に約２，０μｍ厚ＩｎＰデバイス層を置くためにＨＣｌ／Ｈ3ＰＯ4溶液でエッ
チングされる。水およびエッチング溶液は、前記結合界面に浸透しない。
【００９１】 面は、プラズマまたはＲＩＥモード中のラジカル、イオン、フォトン、エレク
トロンのようなエネルギー粒子によってスパッタエッチングされる。例えば、所
望のＶＳＥをもたらす条件下でのＯ2プラズマは、反射分光学による測定として
ＰＥＣＶＤの約２オングストローム／分さでスパッタエッチングされる。熱酸化
物に対した、スパッタエッチング速度は約０．５オングストローム／分である。
プラズマ処理の前または後の酸化物厚さは、反射分光学により各ウェハ上の９８
測定点の平均で測定される。Ｏ2プラズマによるエッチングは、酸化およびスパ
ッタにより面を洗浄にするのみならず、ウェハ面上の酸化物の結合をも破壊する
。
【００９２】 しかし、プラズマ処理酸化物面の表面粗さはエッチングプロセスで落とされる
ことがない。ＡＦＭ測定は、初期表面粗さと比較して示され、Ｏ2プラズマ処理
酸化物ウェハのＲＭＳは〜２オングストロームで、顕著に変化しない。一方、エ
ッチングが十分に激しくなかったら、結合エネルギー増加効果は小さくなる。Ｏ 2 プラズマ処理がＲＩＥモードよりむしろプラズマモードでなされた場合、他の
条件を変えずに維持すると、酸化物面のエッチングは無視でき、酸化物厚さは変
化しない。最終の室温結合エネルギーは、ＲＩＥ処理ウェハの１０００ｍＪ／ｍ 2 に比べてたった３８５ｍＪ／ｍ2である。
【００９３】 他のガスプラズマは、同じような効果を示した。ＣＨ4／Ｏ2ＲＩＥは、結合前
のウェハ面からＰＥＣＶＤ酸化物の〜４ｎｍ除去するのに用いられる。室温結合
ＰＥＣＶＤ酸化物被覆シリコンウェハの結合エネルギーは、この手法で顕著に増
加し、十分な貯蔵時間後に１０００ｍＪ／ｍ2を超える（図６Ａ参照）。
【００９４】 アルゴンプラズマは、公称流速１６ｓｃｃ／ｍのＶＳＥに対して用いられる。
ＲＦ電力は典型的に１３．５６ＭＨｚで６０Ｗで、真空レベルは１００ｍＴｏｒ
ｒであった。酸化物被覆ウェハは、３０秒〜２分の間の時間でＲＩＥモードにて
プラズマ処理された。プラズマ処理されたシリコンウェハは、ＮＨ4ＯＨ溶液に
浸漬され、スピン乾燥、室温、空気中の結合が続く。結合エネルギーは、空気中
、たった８時間貯蔵後に室温で８００ｍＪ／ｍ2に達する。
【００９５】 本発明の明らかで、多数の変更およびバリエーションは前記技術の範囲で化の
である。したがって、添えられた請求の範囲の範囲内で理解され、かつ本発明は
ここに特別に述べられたのと別の方法で実行されてもよい。
【図面の簡単な説明】
【図１】 本発明に係る方法のフロー図。
【図２】 本発明に係る方法の例のフロー図。
【図３】 本発明に係る方法のだ１実施形態を示す図。
【図４】 シリコン酸化物を用いる本発明に係る結合を示す図。
【図５】 シリコンを用いる本発明に係る結合を示す図。
【図６Ａ】 室温結合エネルギー対貯蔵時間を示す図。
【図６Ｂ】 室温結合エネルギー対貯蔵時間を示す図。
【図７】 本発明に用いられる結合固定の図。
【図８】 結合前に希釈ＨＦにより非常に僅かにエッチングされた堆積酸化物被覆シリコ
ンの結合界面室近傍のＳＩＭ（Secondary Ion Mass Spectroscopy）によるフッ
素濃度プロファイル。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 ファウンテン、ガイアス・ギルマン・ジュ ニア アメリカ合衆国、ノース・カロライナ州 27596 ヤングスビル、ヒュー・デイビ ス・ロード 4068 (72)発明者 エンキスト、ポール・エム アメリカ合衆国、ノース・カロライナ州 27513 カーリー、フレンチマンズ・ブラ フ・ドライブ 308 Ｆターム(参考） 5F004 AA11 DA00 DA01 DA23 DA26 DB01

Claims (146)

    【特許請求の範囲】
  1. 【請求項１】 第１、第２の結合面を形成すること； 前記第１、第２の結合面をエッチングすること；および 前記エッチング工程後に室温で前記第１、第２の結合面を共に結合すること を含む結合方法。
  2. 【請求項２】 前記エッチング工程は、前記エッチング後の前記第１、第２
    の結合面のそれぞれの面粗さが前記エッチング前のそれぞれの面粗さと実質的に
    同じになるように前記第１、第２の結合面をエッチングすることを含む請求項１
    記載の方法。
  3. 【請求項３】 ０．１から３．０ｎｍの範囲の表面粗さを有する第１、第２
    の結合面を形成することを含む請求項２記載の方法。
  4. 【請求項４】 前記エッチング工程は、前記第１、第２の結合面を活性にし
    、前記第１、第２の結合面に選択された結合基を形成することを含む請求項１記
    載の方法。
  5. 【請求項５】 化学結合を形成可能な結合基をおおよそ室温で形成すること
    を含む請求項４記載の方法。
  6. 【請求項６】 結合基を前記第１、第２の結合面の界面から隔てて拡散また
    は解離するように前記結合面の間に化学結合を形成することを含む請求項１記載
    の方法。
  7. 【請求項７】 前記結合基を拡散または解離することによって前記第１、第
    ２の結合面間の結合強度を増大することを含む請求項６記載の方法。
  8. 【請求項８】 前記エッチング工程は、所望の原子および所望の分子のいず
    れかの単一層を前記結合面に形成することを含む請求項１記載の方法。
  9. 【請求項９】 前記エッチング工程は、所望の原子および所望の分子のいず
    れかの僅かな単一層を前記結合面に形成することを含む請求項８記載の方法。
  10. 【請求項１０】 前記エッチング工程の後、前記第１、第２の結合面を溶液
    に浸漬し、所望の化学種で停止された結合面を形成することを含む請求項１記載
    の方法。
  11. 【請求項１１】 前記化学種は、少なくとも一つのシラノール基、ＮＨ2基
    、フッ素基およびＨＦ基を含む請求項１０記載の方法。
  12. 【請求項１２】 前記エッチング工程は、所望の原子および所望の分子のい
    ずれかの単一層を前記結合面に形成することを含む請求項１０記載の方法。
  13. 【請求項１３】 前記エッチング工程は、前記第１、第２の結合面をプラズ
    マに曝すことを含む請求項１記載の方法。
  14. 【請求項１４】 前記第１、第２の結合面を酸素、アルゴン、ＮＨ3およびC
    F4のプラズマのいずれかに曝すことを含む請求項１記載の方法。
  15. 【請求項１５】 前記プラズマプロセスをＲＩＥモード、ＩＣＰモード、プ
    ラズマモードおよびスッパタモードのいずれかで行なうことを含む請求項１４記
    載の方法。
  16. 【請求項１６】 それぞれの第１、第２の結合面をそれぞれ所望の面粗さお
    よび平坦さに研磨すること、および 前記研磨後に前記第１、第２の結合面をエッチングし、前記第１、第２の結合
    面を活性にすること を含む請求項１記載の方法。
  17. 【請求項１７】 前記第１、第２の結合面の少なくとも一つを形成すること
    は、非平面面に研磨可能材料を堆積することを含む請求項１６記載の方法。
  18. 【請求項１８】 前記研磨可能材料を堆積することは、シリコン酸化物、シ
    リコン窒化物または絶縁性ポリマのいずれかを堆積することを含む請求項１７記
    載の方法。
  19. 【請求項１９】 前記エッチング工程は、結合対の有効な結合エネルギーを
    前記第１、第２の結合面におおよそ室温で増加させることを含む請求項１記載の
    方法。
  20. 【請求項２０】 少なくとも５００ｍＪ／ｍ2の結合を得ることを含む請求
    項１９記載の方法。
  21. 【請求項２１】 少なくとも１０００ｍＪ／ｍ2の結合を得ることを含む請
    求項１９記載の方法。
  22. 【請求項２２】 少なくとも２０００ｍＪ／ｍ2の結合を得ることを含む請
    求項１９記載の方法。
  23. 【請求項２３】 少なくとも５００ｍＪ／ｍ2の結合を形成することを含む
    請求項１記載の方法。
  24. 【請求項２４】 少なくとも１０００ｍＪ／ｍ2の結合を得ることを含む請
    求項１記載の方法。
  25. 【請求項２５】 少なくとも２０００ｍＪ／ｍ2の結合を得ることを含む請
    求項１記載の方法。
  26. 【請求項２６】 化学結合を前記結合面間に形成することを含む請求項１記
    載の方法。
  27. 【請求項２７】 化学結合を前記結合面間に周囲および真空のいずれかで形
    成することを含む請求項２６記載の方法。
  28. 【請求項２８】 化学結合を前記結合面間に低、超高および真空のいずれか
    で形成することを含む請求項２６記載の方法。
  29. 【請求項２９】 前記結合された結合面の次の処理の間にウェハが曲がるの
    を実質的に除去するために十分なエネルギーの結合を形成することを含む請求項
    １記載の方法。
  30. 【請求項３０】 前記結合された結合面の次の熱サイクルの間にウェハが曲
    がるのを実質的に除去するために十分なエネルギーの結合を形成することを含む
    請求項２９記載の方法。
  31. 【請求項３１】 前記エッチング工程は、 結合対の有効な結合エネルギーを前記第１、第２の結合面におおよそ室温で増
    加させること、および 前記結合を室温で増やすこと を含む請求項１記載の方法。
  32. 【請求項３２】 化学結合を室温で増やすことを含む請求項３１記載の方法
    。
  33. 【請求項３３】 前記第１、第２の結合面を有する第１および第２の結合材
    料としてのシリコン酸化物を堆積すること、および 酸素プラズマを用いて前記第１、第２の結合面をエッチングすること を含む請求項１記載の方法。
  34. 【請求項３４】 前記エッチング後に前記結合材料をアンモニア系溶液でリ
    ンスすることを含む請求項３３記載の方法。
  35. 【請求項３５】 前記エッチング後に前記結合材料を水酸化アンモニアでリ
    ンスすることを含む請求項３４記載の方法。
  36. 【請求項３６】 前記エッチング後に前記結合材料をフッ化アンモニアでリ
    ンスすることを含む請求項３３記載の方法。
  37. 【請求項３７】 前記第１、第２の結合面を真空下でエッチングすること、
    および 前記第１および第２の結合面を前記真空を破らずに結合すること を含む請求項１記載の方法。
  38. 【請求項３８】 結合材料を前記第１、第２の面にそれぞれ堆積し、前記第
    １、第２の結合面を得ることを含む請求項１記載の方法。
  39. 【請求項３９】 前記結合材料としてのシリコン酸化物およびシリコン窒化
    物の一つを堆積することを含む請求項３８記載の方法。
  40. 【請求項４０】 シリコン酸化物を前記結合材料として堆積すること、 前記シリコン酸化物を酸素、CF4およびアルゴンのプラズマＲＩＥの一つを用
    いてエッチングすること、および 前記エッチング後に前記シリコン酸化物をアンモニア系溶液でリンスすること
    を含む請求項１記載の方法。
  41. 【請求項４１】 前記第１、第２の結合材料を湿式エッチング法を用いてエ
    ッチングすることを含む請求項１記載の方法。
  42. 【請求項４２】 前記エッチング後に前記第１、第２の結合面を溶液に浸漬
    することを含む請求項４２記載の方法。
  43. 【請求項４３】 シリコン酸化物を結合材料として堆積すること、 前記シリコン酸化物を希釈ＨＦおよび希釈ＮＨ4Ｆの一つを用いてエッチングす
    ること を含む請求項１記載の方法。
  44. 【請求項４４】 前記エッチング後に前記シリコン酸化物をアンモニア系溶
    液でリンスすることを含む請求項４３記載の方法。
  45. 【請求項４５】 前記第１、第２の結合面をシリコンとして形成すること、
    および 前記結合面をＨＮＯ3の溶液および希釈ＮＦを用いてエッチングすること を含む請求項１記載の方法。
  46. 【請求項４６】 前記第１、第２の結合面をそれぞれ天然酸化物層を有する
    シリコンとして形成すること、および 前記エッチング工程を用いて前記天然酸化物層を活性にすること を含む請求項１記載の方法。
  47. 【請求項４７】 前記第１、第２の結合面をそれぞれ天然酸化物層を有する
    シリコンとして形成すること、および 前記第１、第２の結合面を酸素プラズマに曝して前記天然酸化物層をエッチン
    グすること を含む請求項１記載の方法。
  48. 【請求項４８】 プラズマエッチング中に欠陥領域を前記シリコンに創る請
    求項４７記載の方法。
  49. 【請求項４９】 前記第１、第２の結合材料をプラズマＲＩＥ法を用いてエ
    ッチングすること、 欠陥を有する領域を前記結合面に対して最も近くに形成すること、および 前記領域を用いて結合副産物を除去すること を含む請求項１記載の方法。
  50. 【請求項５０】 前記第１、第２の結合面を活性にすること、および 結合副産物を除去するために前記第１、第２の結合面下に領域を創ること を含む請求項１記載の方法。
  51. 【請求項５１】 少なくとも結合副産物の除去および結合副産物を吸収され
    るかまたは前記結合面から隔てて拡散させることが可能な化学種への転換のため
    に領域を前記第１、第２の結合面に対して最も近くに創ることを含む請求項１記
    載の方法。
  52. 【請求項５２】 第１半導体ウェハ上に酸化物層を堆積することによって前
    記第１結合面を形成すること、 第２半導体ウェハ上に酸化物層を堆積することによって前記第２結合面を形成
    すること、および 前記第１および第２の半導体ウェハを結合すること を含む請求項１記載の方法。
  53. 【請求項５３】 前記第１結合面を堆積された酸化物層として第１基板およ
    び第１活性領域を有する第１半導体ウェハ上に形成すること、 前記第２結合面を堆積された酸化物層として第２基板および第２活性領域を有
    する第２半導体ウェハ上に形成すること、 前記第１、第２の半導体ウェハを結合すること、および 前記結合後に少なくとも前記第１および第２の基板のいずれかの実質な部分を
    除去すること を含む請求項１記載の方法。
  54. 【請求項５４】 前記第１結合面を堆積された酸化物層として基板および活
    性領域を有する半導体ウェハ上に形成すること、 前記第２結合面を代用基板として形成すること、 前記半導体ウェハと前記代用基板を結合すること、および 前記結合後に少なくとも前記基板の実質な部分を除去すること を含む請求項１記載の方法。
  55. 【請求項５５】 前記結合は、結合高分子化を生成し、かつ副産物の除去を
    なすための特別の期間、前記第１、第２の結合面間の接合を保持することを含む
    請求項１記載の方法。
  56. 【請求項５６】 少なくとも約２０時間の期間、前記第１、第２の結合面間
    の接合を保持することを含む請求項５５記載の方法。
  57. 【請求項５７】 前記結合は、結合副産物の除去するために周囲中で特別の
    期間、前記第１および第２の結合面を保持することを含む請求項１記載の方法。
  58. 【請求項５８】 真空下で結合固定を用いて前記第１、第２の結合面をエッ
    チングすること、 前記第１、第２の結合面をまとめるために前記真空を保持しながら、前記固定
    を用いて前記第１、第２の結合面を結合すること を含む請求項１記載の方法。
  59. 【請求項５９】 第１酸化物層を電気デバイスを含む第１ウェハ上に形成す
    ること、および 前記第１酸化物層を研磨し、前記第１結合面を形成すること を含む請求項１記載の方法。
  60. 【請求項６０】 第２酸化物層を電気デバイスを含む第２ウェハ上に形成す
    ること、および 前記第２酸化物層を研磨し、前記第２結合面を形成すること を含む請求項５９記載の方法。
  61. 【請求項６１】 前記第１酸化物層を第１科学技術の電気デバイスを含む前
    記第１ウェハ上に形成すること、および 前記第２酸化物層を前記第１科学技術と異なる第２科学技術の電気デバイスを
    含む前記第２ウェハ上に形成すること を含む請求項６０記載の方法。
  62. 【請求項６２】 前記第１、第２の電気デバイスを相互に接続することを含
    む請求項６０記載の方法。
  63. 【請求項６３】 前記第１結合面を熱伝播器、代用基板、アンテナ、配線層
    および前もって形成された多層層間接続の一つ面に形成することを含む請求項６
    ０記載の方法。
  64. 【請求項６４】 前記第２結合面を熱伝播器、代用基板、アンテナ、配線層
    および前もって形成された多層層間接続のいずれかの面に形成することを含む請
    求項６０記載の方法。
  65. 【請求項６５】 前記第１結合面を第１集積回路を含む第１ウェハ上に形成
    することを含む請求項１記載の方法。
  66. 【請求項６６】 前記第２結合面を第２集積回路を含む第２ウェハ上に形成
    することを含む請求項６５記載の方法。
  67. 【請求項６７】 前記第１結合面を第１科学技術の前記第１集積回路を含む
    前記第１ウェハ上に形成すること、および 前記第２結合面を前記第１科学技術と異なる第２科学技術の前記第２集積回路
    を含む前記第２ウェハ上に形成すること を含む請求項６６記載の方法。
  68. 【請求項６８】 前記第１、第２の集積回路を相互に接続することを含む請
    求項６６記載の方法。
  69. 【請求項６９】 前記第１、第２の結合面は、実質的に平坦であることを含
    む請求項１記載の方法。
  70. 【請求項７０】 前記第１、第２の結合面を形成することは、絶縁材料を堆
    積することを含む請求項１記載の方法。
  71. 【請求項７１】 前記絶縁材料を所望の平坦さおよび面粗さに研磨すること
    を含む請求項７０記載の方法。
  72. 【請求項７２】 前記絶縁材料を非平面面上に堆積することを含む請求項７
    ０記載の方法。
  73. 【請求項７３】 前記研磨は、化学機械研磨を含む請求項７２記載の方法。
  74. 【請求項７４】 前記第１、第２の結合面を非平面面上に形成すること、お
    よび 前記第１、第２の結合面を所望の平坦さおよび面粗さに研磨すること を含む請求項１記載の方法。
  75. 【請求項７５】 前記研磨は、化学機械研磨を含む請求項７４記載の方法。
  76. 【請求項７６】 前記エッチングは、前記結合面を活性にすること、および 所望の化学種で前記結合面を停止すること を含む請求項１記載の方法。
  77. 【請求項７７】 前記エッチングは、前記結合面を活性にするための第１エ
    ッチング工程、および所望の化学種で前記結合面を停止するための第２エッチン
    グ工程を含む請求項１記載の方法。
  78. 【請求項７８】 前記エッチング工程を用いてエッチングされた結合面を維
    持すること、および 前記結合面をガス状化学環境に曝して所望の化学種で前記結合面を停止するこ
    と を含む請求項１記載の方法。
  79. 【請求項７９】 第１酸化物層を電気デバイスを含みかつ非平面面を有する
    第１ウェハ上に形成すること、および 第２酸化物層を電気デバイスを含む第２ウェハ上に形成すること、および 前記第１、第２の酸化物層を研磨し、前記第１および第２の結合面をそれぞれ
    形成すること を含む請求項１記載の方法。
  80. 【請求項８０】 前記第２酸化物層を非平面面を有する前記第２ウェハ上に
    形成することを含む請求項７９記載の方法。
  81. 【請求項８１】 第１酸化物層を電気デバイスを含みかつ不規則な幾何学面
    を有する第１ウェハ上に形成すること、および 第２酸化物層を電気デバイスを含む第２ウェハ上に形成すること、および 前記第１、第２の酸化物層を研磨し、前記第１および第２の結合面をそれぞれ
    形成すること を含む請求項１記載の方法。
  82. 【請求項８２】 前記第２酸化物層を電気デバイスを含みかつ不規則な幾何
    学面を有する前記第２ウェハ上に形成することを含む請求項８１記載の方法。
  83. 【請求項８３】 ０．１から３．０ｎｍの範囲の面粗さをそれぞれ有する第
    １、第２の結合面を形成すること、 前記面粗さを維持しながら、前記第１、第２の結合面から材料を除去すること
    、および 前記第１、第２の結合面を室温にて少なくとも５００ｍＪ／ｍ2の結合強度で
    直接結合すること を含む結合方法。
  84. 【請求項８４】 前記第１、第２の結合面を室温にて少なくとも１０００ｍ
    Ｊ／ｍ2の結合強度で直接結合することを含む請求項８３記載の方法。
  85. 【請求項８５】 前記第１、第２の結合面を室温にて少なくとも２０００ｍ
    Ｊ／ｍ2の結合強度で直接結合することを含む請求項８３記載の方法。
  86. 【請求項８６】 前記第１、第２の結合面を活性にすること、および 前記第１、第２の結合面に選択的な結合基を形成すること を含む請求項８３記載の方法。
  87. 【請求項８７】 それぞれの前記第１、第２の結合面を前記面粗さに研磨す
    ること、および 前記研磨後に前記第１、第２の結合面をエッチングして前記第１、第２の結合
    面を活性にすること を含む請求項８３記載の方法。
  88. 【請求項８８】 結合副産物を、前記結合工程中に吸収されるかまたは前記
    結合面から隔てて拡散させることが可能な化学種への転換を含む請求項８３記載
    の方法。
  89. 【請求項８９】 プラズマＲＩＥ法を用いて前記第１、第２の結合面をエッ
    チングすること、 欠陥を有する副面層を形成すること、および 前記副面層を用いて結合副産物を除去すること を含む請求項８３記載の方法。
  90. 【請求項９０】 前記第１結合面を面に形成されたデバイスを有する第１半
    導体ウェハの面として形成すること、および 前記第２結合面を面に形成されたデバイスを有する第２半導体ウェハの面とし
    て形成すること を含む請求項８３記載の方法。
  91. 【請求項９１】 前記第１、第２のウェハのいずれかの実質な部分を除去す
    ることを含む請求項９０記載の方法。
  92. 【請求項９２】 前記第１、第２のウェハのデバイスを相互に接続すること
    を含む請求項９０記載の方法。
  93. 【請求項９３】 第１絶縁層を電気デバイスを含む第１ウェハ上に形成する
    こと、 前記第１絶縁層を研磨して前記第１結合面を形成すること、 第２絶縁層を電気デバイスを含む第２ウェハ上に形成すること、および 前記第２酸化物層を研磨して前記第２結合面を形成すること を含む請求項８３記載の方法。
  94. 【請求項９４】 第１絶縁層を電気デバイスを含みかつ不規則な幾何学面を
    有する第１ウェハ上に形成すること、 前記第１絶縁層を研磨して前記第１結合面を形成すること、 第２絶縁層を電気デバイスを含みかつ不規則な幾何学面を有する第２ウェハ上
    に形成すること、および 前記第２酸化物層を研磨して前記第２結合面を形成すること を含む請求項８３記載の方法。
  95. 【請求項９５】 第１、第２の結合面を形成すること、 前記第１、第２の結合面をエッチングすること、 約室温で化学結合の形成をなすように化学種で前記第１、第２の結合面を停止
    すること、および 前記第１、第２の結合面を約室温で結合すること を含む結合方法。
  96. 【請求項９６】 前記第１、第２の結合面を室温にて少なくとも５００ｍＪ
    ／ｍ2の結合強度で結合することを含む請求項９５記載の方法。
  97. 【請求項９７】 前記第１、第２の結合面を室温にて少なくとも１０００ｍ
    Ｊ／ｍ2の結合強度で結合することを含む請求項９５記載の方法。
  98. 【請求項９８】 前記第１、第２の結合面を室温にて少なくとも２０００ｍ
    Ｊ／ｍ2の結合強度で結合することを含む請求項９５記載の方法。
  99. 【請求項９９】 前記結合工程の前に前記第１、第２の結合面を活性にする
    ことを含む請求項９５記載の方法。
  100. 【請求項１００】 前記第１、第２の結合面を研磨すること、および 前記研磨後に前記第１、第２の結合面をエッチングして前記第１、第２の結合
    面を活性にすること を含む請求項９５記載の方法。
  101. 【請求項１０１】 結合副産物を、前記結合工程中に吸収されるか、または
    前記結合面から隔てて拡散させることが可能な化学種への転換を含む請求項９５
    記載の方法。
  102. 【請求項１０２】 前記第１結合面を面に形成されたデバイスを有する第１
    半導体ウェハの面として形成すること、および 前記第２結合面を面に形成されたデバイスを有する第２半導体ウェハの面とし
    て形成すること を含む請求項９５記載の方法。
  103. 【請求項１０３】 前記第１、第２のウェハのいずれかは、基板を備え、前
    記方法は前記第１、第２のウェハのいずれかの実質な部分を除去することを含む
    請求項１０２記載の方法。
  104. 【請求項１０４】 前記第１、第２のウェハ中のデバイスを相互に接続する
    ことを含む請求項１０２記載の方法。
  105. 【請求項１０５】 第１絶縁層を電気デバイスを含む第１ウェハ上に形成す
    ること、 前記第１絶縁層を研磨して前記第１結合面を形成すること、 第２絶縁層を電気デバイスを含む第２ウェハ上に形成すること、および 前記第２酸化物層を研磨して前記第２結合面を形成すること を含む請求項９５記載の方法。
  106. 【請求項１０６】 第１絶縁層を電気デバイスを含みかつ不規則な幾何学面
    を有する第１ウェハ上に形成すること、 前記第１絶縁層を研磨して前記第１結合面を形成すること、 第２絶縁層を電気デバイスを含みかつ不規則な幾何学面を有する第２ウェハ上
    に形成すること、および 前記第２酸化物層を研磨して前記第２結合面を形成すること を含む請求項９５記載の方法。
  107. 【請求項１０７】 第１エッチング結合面を有する第１材料、および 前記第１結合面に室温で少なくとも５００〜２０００ｍＪ／ｍ2の結合強度を
    有して直接結合された第２エッチング結合面を有する第２材料 を備える結合デバイス。
  108. 【請求項１０８】 活性され、かつ所望の結合化学種で停止された前記第１
    および第２の結合面を備える請求項１０７記載のデバイス。
  109. 【請求項１０９】 前記所望の結合化学種は、前記結合面上の所望の原子お
    よび所望の分子のいずれかの単一層を含む請求項１０８記載のデバイス。
  110. 【請求項１１０】 前記所望の化学種は、少なくとも一つのシラノール基、
    ＮＨ2基、フッ素基およびＨＦ基を含む請求項１０８記載のデバイス。
  111. 【請求項１１１】 前記第１、第２の結合面に対してそれぞれ最も近くに位
    置される欠陥領域を各々有する前記第１、第２の結合面を含む請求項１０７記載
    のデバイス。
  112. 【請求項１１２】 前記第１材料は、表面に形成されたデバイスを有する第
    １半導体ウェハの表面を備え、かつ前記第２材料は表面に形成されたデバイスを
    有する第２半導体ウェハの表面を備える請求項１０７記載のデバイス。
  113. 【請求項１１３】 前記第１、第２のウェハのいずれかは、前記第１、第２
    のウェハのいずれかの基板の実質の部分を除去後のデバイス領域を備える請求項
    １１２記載のデバイス。
  114. 【請求項１１４】 前記第１、第２のウェハ中のデバイスが相互に接続され
    ていることを備える請求項１１２記載のデバイス。
  115. 【請求項１１５】 異なる科学技術である前記第１、第２のウェハを備える
    請求項１１２記載のデバイス。
  116. 【請求項１１６】 前記第１、第２のウェハのいずれかは、集積回路を備え
    る請求項１０７記載のデバイス
  117. 【請求項１１７】 前記第１、第２のウェハ中のデバイスが相互に接続され
    ていることを備える請求項１１６記載のデバイス。
  118. 【請求項１１８】 不規則な幾何学面を有する第１、第２のウェハを備える
    請求項１１６記載のデバイス。
  119. 【請求項１１９】 前記第１材料は、電気デバイスを含み、かつ第１非平面
    面を有する第１ウェハを備え、前記第１結合面は前記第１非平面面上の研磨およ
    びエッチングされた堆積酸化物層を備える請求項１０７記載のデバイス。
  120. 【請求項１２０】 前記第２材料は、電気デバイスを含み、かつ第２非平面
    面を有する第２ウェハを備え、前記第２結合面は前記第２非平面面上の研磨、平
    坦化およびエッチングされた堆積酸化物層を備える請求項１１９記載のデバイス
    。
  121. 【請求項１２１】 前記第１材料は、電気デバイスを含み、かつ不規則幾何
    学の第１面を有する第１ウェハを備え、前記第１結合面は前記第１面上の研磨、
    平坦化およびエッチングされた堆積酸化物層を備える請求項１０７記載の方法。
  122. 【請求項１２２】 前記第２材料は、電気デバイスを含み、かつ不規則幾何
    学の第２面を有する第２ウェハを備え、前記第２結合面は前記第２面上の研磨、
    平坦化およびエッチングされた堆積酸化物層を備える請求項１２１記載の方法。
  123. 【請求項１２３】 第１の所望の結合化学種で停止された第１のエッチング
    および活性された結合面を有する第１材料、および 第２の所望の結合化学種で停止され、前記第１結合面に室温で結合された第２
    のエッチングおよび活性された結合面を有する第２材料 を備える結合デバイス。
  124. 【請求項１２４】 前記化学種は、少なくとも一つのシラノール基、ＮＨ2
    基、フッ素基およびＨＦ基を含む請求項１２３記載のデバイス。
  125. 【請求項１２５】 前記第１、第２の結合面に対してそれぞれ最も近くに位
    置される欠陥領域を各々有する前記第１、第２の結合面を含む請求項１２３記載
    のデバイス。
  126. 【請求項１２６】 前記所望の結合化学種は、前記結合面上の所望の原子お
    よび所望の分子の一つの単一層を含む請求項１２３記載のデバイス。
  127. 【請求項１２７】 第１結合面を室温で少なくとも５００〜２０００ｍＪ／
    ｍ2の結合強度を有して結合された第２結合面を備える請求項１２３記載のデバ
    イス。
  128. 【請求項１２８】 前記第１結合面は、表面に形成されたデバイスを有する
    第１半導体ウェハの表面を備え、かつ前記第２結合面は表面に形成されたデバイ
    スを有する第２半導体ウェハの表面を備える請求項１２３記載のデバイス。
  129. 【請求項１２９】 前記第１、第２のウェハいずれかは、前記第１、第２の
    ウェハのいずれかの基板の実質の部分を除去後のデバイス領域を備える請求項１
    ２８記載のデバイス。
  130. 【請求項１３０】 前記第１、第２のウェハ中のデバイスが相互に接続され
    ていることを備える請求項１２３記載のデバイス。
  131. 【請求項１３１】 異なる科学技術である前記第１、第２のウェハを備える
    請求項１２３記載のデバイス。
  132. 【請求項１３２】 前記第１、第２のウェハのいずれかは、集積回路を備え
    る請求項１２３記載のデバイス
  133. 【請求項１３３】 前記第１、第２のウェハ中に相互に接続されているデバ
    イスを備える請求項１２３記載のデバイス。
  134. 【請求項１３４】 前記第１材料は、電気デバイスを含み、かつ第１非平面
    面を有する第１ウェハを備え、前記第１結合面は前記第１非平面面上の研磨およ
    びエッチングされた堆積酸化物層を備える請求項１２３記載のデバイス。
  135. 【請求項１３５】 前記第２材料は、電気デバイスを含み、かつ第２非平面
    面を有する第２ウェハを備え、前記第２結合面は前記第２非平面面上の研磨、平
    坦化およびエッチングされた堆積酸化物層を備える請求項１３４記載のデバイス
    。
  136. 【請求項１３６】 前記第１材料は、電気デバイスを含み、かつ不規則幾何
    学の第１面を有する第１ウェハを備え、前記第１結合面は前記第１面上の研磨、
    平坦化およびエッチングされた堆積酸化物層を備える請求項１２３記載の方法。
  137. 【請求項１３７】 前記第２材料は、電気デバイスを含み、かつ不規則幾何
    学の第２面を有する第２ウェハを備え、前記第２結合面は前記第２面上の研磨、
    平坦化およびエッチングされた堆積酸化物層を備える請求項１２３記載の方法。
  138. 【請求項１３８】 前記第１、第２の結合面は、第１、第２の基板の各々の
    面であり、前記方法は前記第１、第２の基板のいずれかの実質の部分を除去する
    ことを含む請求項１記載の方法。
  139. 【請求項１３９】 前記除去工程後に前記結合基板をアニールすることを含
    む請求項１３８記載の方法。
  140. 【請求項１４０】 前記第１、第２の基板は、第１、第２の電気デバイスを
    有し、前記方法は前記除去工程後に前記第１、第２の電気デバイスを相互に接続
    することを含む請求項１３８記載の方法。
  141. 【請求項１４１】 前記除去工程後に前記結合基板をアニールすることを含
    む請求項９１記載の方法。
  142. 【請求項１４２】 前記除去工程後に前記第１、第２の半導体ウェハ中のデ
    バイスを相互に接続することを含む請求項９１記載の方法。
  143. 【請求項１４３】 前記除去工程後に前記結合基板をアニールすることを含
    む請求項１０３記載の方法。
  144. 【請求項１４４】 前記デバイス領域はアニールされたデバイス領域を備え
    る請求項１１３記載の方法。
  145. 【請求項１４５】 前記第１、第２の材料は、各々第１、第２の基板を備え
    、かつ第１、第２の基板のいずれかは前記第１、第２の基板のいずれかの基板の
    実質の部分を除去することによって得られる基板領域を備える請求項１２９記載
    のデバイス。
  146. 【請求項１４６】 前記基板領域は、アニールされた基板領域を備える請求
    項１４８記載のデバイス。
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006258958A (ja) * 2005-03-15 2006-09-28 Shibaura Mechatronics Corp 基板接着方法及び基板接着装置
JP2007513512A (ja) * 2003-12-08 2007-05-24 コミッサリヤ ア レネルジ アトミック ポリマー膜上にエレクトロニクス構成部品を分子架橋する方法
JP2007530304A (ja) * 2004-03-31 2007-11-01 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 基板を直接接合するシステムおよび方法
JP2008518470A (ja) * 2004-10-26 2008-05-29 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． プラズマボンディングのための方法及びプラズマボンディングによって形成される接着構造物
JP2008524837A (ja) * 2004-12-15 2008-07-10 コミサリア、ア、レネルジ、アトミク 第一および第二の異なった基材の、それぞれの２つの自由表面を結合する方法
JP2008523999A (ja) * 2004-12-15 2008-07-10 ウードゥヴェ セミコンダクターズ 重ねられた要素から成る微細構造の集合的な製作方法
JP2009501440A (ja) * 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
JP2009502531A (ja) * 2005-07-29 2009-01-29 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 微小電気機械システムのパッケージング及び配線
JP2012531312A (ja) * 2009-07-03 2012-12-10 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 単純化した銅−銅接着方法
JP2013219370A (ja) * 2003-05-19 2013-10-24 Ziptronix Inc 室温共有結合方法
JP2014510418A (ja) * 2011-04-08 2014-04-24 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェーハを永久的に結合する方法
JP2015501544A (ja) * 2011-10-26 2015-01-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 材料層の処理及び直接接合の方法
JP2015501543A (ja) * 2011-10-26 2015-01-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ シリコン酸化物層の直接ボンディング方法
JP2016027666A (ja) * 2015-09-30 2016-02-18 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハを恒久的にボンディングするための方法
JP2017005058A (ja) * 2015-06-08 2017-01-05 東京エレクトロン株式会社 表面改質方法、プログラム、コンピュータ記憶媒体、表面改質装置及び接合システム
KR101794390B1 (ko) 2011-04-08 2017-12-01 에베 그룹 에. 탈너 게엠베하 웨이퍼 영구 접합 방법
US10083933B2 (en) 2011-01-25 2018-09-25 Ev Group E. Thallner Gmbh Method for permanent bonding of wafers
US10312217B2 (en) 2000-02-16 2019-06-04 Invensas Bonding Technologies, Inc. Method for low temperature bonding and bonded structure
JP2020065090A (ja) * 2018-07-05 2020-04-23 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハの永久接合方法
WO2021100185A1 (ja) 2019-11-21 2021-05-27 ボンドテック株式会社 部品実装システム、部品供給装置および部品実装方法
JP2022016648A (ja) * 2018-07-05 2022-01-21 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハの永久接合方法
US11545519B2 (en) 2010-07-09 2023-01-03 Canon Kabushiki Kaisha Member for solid-state image pickup device and method for manufacturing solid-state image pickup device

Families Citing this family (312)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
US7294563B2 (en) * 2000-08-10 2007-11-13 Applied Materials, Inc. Semiconductor on insulator vertical transistor fabrication and doping process
US6893907B2 (en) * 2002-06-05 2005-05-17 Applied Materials, Inc. Fabrication of silicon-on-insulator structure using plasma immersion ion implantation
US6939434B2 (en) 2000-08-11 2005-09-06 Applied Materials, Inc. Externally excited torroidal plasma source with magnetic control of ion distribution
US7094670B2 (en) * 2000-08-11 2006-08-22 Applied Materials, Inc. Plasma immersion ion implantation process
US7816188B2 (en) * 2001-07-30 2010-10-19 Sandisk 3D Llc Process for fabricating a dielectric film using plasma oxidation
US6793759B2 (en) * 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
US20030113947A1 (en) 2001-12-19 2003-06-19 Vandentop Gilroy J. Electrical/optical integration scheme using direct copper bonding
US20060127599A1 (en) * 2002-02-12 2006-06-15 Wojak Gregory J Process and apparatus for preparing a diamond substance
US6822326B2 (en) * 2002-09-25 2004-11-23 Ziptronix Wafer bonding hermetic encapsulation
FR2846788B1 (fr) 2002-10-30 2005-06-17 Procede de fabrication de substrats demontables
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
EP1568077B1 (de) * 2002-12-04 2018-07-11 Suss MicroTec Lithography GmbH Verfahren zur vorbehandlung der oberflächen von zu bondenden substraten
US20040126993A1 (en) * 2002-12-30 2004-07-01 Chan Kevin K. Low temperature fusion bonding with high surface energy using a wet chemical treatment
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
FR2857953B1 (fr) * 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
US7122481B2 (en) * 2003-07-25 2006-10-17 Intel Corporation Sealing porous dielectrics with silane coupling reagents
FR2858461B1 (fr) * 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
JP3980539B2 (ja) * 2003-08-29 2007-09-26 唯知 須賀 基板接合方法、照射方法、および基板接合装置
DE10344113A1 (de) * 2003-09-24 2005-05-04 Erich Thallner Vorrichtung und Verfahren zum Verbinden von Wafern
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
FR2864970B1 (fr) * 2004-01-09 2006-03-03 Soitec Silicon On Insulator Substrat a support a coefficient de dilatation thermique determine
US7422384B2 (en) * 2004-03-17 2008-09-09 Hewlett-Packard Development, L.P. System and a method for printing small print jobs
JP4411123B2 (ja) * 2004-03-31 2010-02-10 新光電気工業株式会社 放熱板の製造方法
US7659148B2 (en) * 2004-04-08 2010-02-09 Panasonic Corporation Bonding method and apparatus
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
FR2872627B1 (fr) * 2004-06-30 2006-08-18 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats
US7261793B2 (en) * 2004-08-13 2007-08-28 Hewlett-Packard Development Company, L.P. System and method for low temperature plasma-enhanced bonding
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
US7262495B2 (en) 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
JP5313501B2 (ja) * 2004-10-21 2013-10-09 フジフィルム ディマティックス， インコーポレイテッド エッチングのための犠牲基板
US7563691B2 (en) * 2004-10-29 2009-07-21 Hewlett-Packard Development Company, L.P. Method for plasma enhanced bonding and bonded structures formed by plasma enhanced bonding
US7238589B2 (en) * 2004-11-01 2007-07-03 International Business Machines Corporation In-place bonding of microstructures
US7425052B2 (en) * 2005-02-28 2008-09-16 Silverbrook Research Pty Ltd Printhead assembly having improved adhesive bond strength
US7372145B2 (en) * 2005-02-28 2008-05-13 Silverbrook Research Pty Ltd Bonded assembly having improved adhesive bond strength
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
EP2595177A3 (en) * 2005-05-17 2013-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities related methods for device fabrication
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP2007012788A (ja) * 2005-06-29 2007-01-18 Elpida Memory Inc 半導体装置の製造方法
FR2888402B1 (fr) * 2005-07-06 2007-12-21 Commissariat Energie Atomique Procede d'assemblage de substrats par depot d'une couche mince de collage d'oxyde ou de nitrure et structure ainsi assemblee
US7626246B2 (en) * 2005-07-26 2009-12-01 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US20070023850A1 (en) * 2005-07-30 2007-02-01 Chien-Hua Chen Bonding surfaces together via plasma treatment on both surfaces with wet treatment on only one surface
US20070029043A1 (en) * 2005-08-08 2007-02-08 Silicon Genesis Corporation Pre-made cleavable substrate method and structure of fabricating devices using one or more films provided by a layer transfer process
US7166520B1 (en) 2005-08-08 2007-01-23 Silicon Genesis Corporation Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process
US20070032044A1 (en) * 2005-08-08 2007-02-08 Silicon Genesis Corporation Method and structure for fabricating devices using one or more films provided by a layer transfer process and etch back
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7427554B2 (en) * 2005-08-12 2008-09-23 Silicon Genesis Corporation Manufacturing strained silicon substrates using a backing material
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
US20070048980A1 (en) * 2005-08-24 2007-03-01 International Business Machines Corporation Method for post-rie passivation of semiconductor surfaces for epitaxial growth
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
US7863157B2 (en) * 2006-03-17 2011-01-04 Silicon Genesis Corporation Method and structure for fabricating solar cells using a layer transfer process
US7371662B2 (en) * 2006-03-21 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a 3D interconnect and resulting structures
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US7378339B2 (en) * 2006-03-30 2008-05-27 Freescale Semiconductor, Inc. Barrier for use in 3-D integration of circuits
US7598153B2 (en) * 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
CN101512721A (zh) 2006-04-05 2009-08-19 硅源公司 利用层转移工艺制造太阳能电池的方法和结构
US7476289B2 (en) * 2006-06-29 2009-01-13 Applied Materials, Inc. Vacuum elastomer bonding apparatus and method
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US8138087B2 (en) * 2006-09-18 2012-03-20 Nxp B.V. Method of manufacturing an integrated circuit
US20080070355A1 (en) * 2006-09-18 2008-03-20 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008051503A2 (en) 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
JP5433927B2 (ja) * 2007-03-14 2014-03-05 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
WO2008156040A1 (en) * 2007-06-20 2008-12-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
JP2010538495A (ja) 2007-09-07 2010-12-09 アンバーウェーブ・システムズ・コーポレーション 多接合太陽電池
US20090206275A1 (en) * 2007-10-03 2009-08-20 Silcon Genesis Corporation Accelerator particle beam apparatus and method for low contaminate processing
US7989305B2 (en) * 2007-10-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using cluster ion
FR2923079B1 (fr) * 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
JP4348454B2 (ja) * 2007-11-08 2009-10-21 三菱重工業株式会社 デバイスおよびデバイス製造方法
FR2925221B1 (fr) * 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
DE102007060785B4 (de) * 2007-12-17 2011-12-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung eines (Vielfach-) Bauelements auf Basis ultraplanarer Metallstrukturen
DE102008011354B3 (de) * 2008-02-27 2009-09-24 Carl Zeiss Smt Ag Verfahren zum Verbinden zweier Komponenten zu einer Verbundstruktur durch "fusion bonding" sowie damit hergestellte Verbundstruktur, optisches Element, Haltevorrichtung, Projektionsobjektiv und Projektionsbelichtungsanlage
DE102008014119B4 (de) * 2008-03-13 2013-11-14 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines 3-dimensionalen, polymeres Material aufweisenden Formkörpers, Verfahren zum Herstellen einer Beschichtung aus polymerem Material sowie ein 3-dimensionaler Formkörper
FR2931585B1 (fr) * 2008-05-26 2010-09-03 Commissariat Energie Atomique Traitement de surface par plasma d'azote dans un procede de collage direct
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US7972938B2 (en) * 2008-06-05 2011-07-05 Ues, Inc. Methods of splitting CdZnTe layers from CdZnTe substrates for the growth of HgCdTe
US8763682B2 (en) * 2008-06-20 2014-07-01 Orbital Technologies Corporation Condensing heat exchanger with hydrophilic antimicrobial coating
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
KR101548173B1 (ko) * 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
FR2938202B1 (fr) * 2008-11-07 2010-12-31 Soitec Silicon On Insulator Traitement de surface pour adhesion moleculaire
US7863097B2 (en) 2008-11-07 2011-01-04 Raytheon Company Method of preparing detectors for oxide bonding to readout integrated chips
FR2942911B1 (fr) * 2009-03-09 2011-05-13 Soitec Silicon On Insulator Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique
EP2415083B1 (en) 2009-04-02 2017-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
WO2010127320A2 (en) 2009-04-30 2010-11-04 Arizona Board of Regents, a body corporate acting for and on behalf of Arizona State University Methods for wafer bonding, and for nucleating bonding nanophases
US8994071B2 (en) 2009-05-05 2015-03-31 3M Innovative Properties Company Semiconductor devices grown on indium-containing substrates utilizing indium depletion mechanisms
WO2010129464A1 (en) 2009-05-05 2010-11-11 3M Innovative Properties Company Re-emitting semiconductor carrier devices for use with leds and methods of manufacture
WO2011008476A1 (en) 2009-06-30 2011-01-20 3M Innovative Properties Company Cadmium-free re-emitting semiconductor construction
US8125058B2 (en) * 2009-06-10 2012-02-28 Medtronic, Inc. Faraday cage for circuitry using substrates
US8172760B2 (en) 2009-06-18 2012-05-08 Medtronic, Inc. Medical device encapsulated within bonded dies
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8278187B2 (en) * 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
WO2010150671A1 (en) * 2009-06-24 2010-12-29 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
WO2011008474A1 (en) 2009-06-30 2011-01-20 3M Innovative Properties Company Electroluminescent devices with color adjustment based on current crowding
EP2449856A1 (en) 2009-06-30 2012-05-09 3M Innovative Properties Company White light electroluminescent devices with adjustable color temperature
US8669588B2 (en) * 2009-07-06 2014-03-11 Raytheon Company Epitaxially-grown position sensitive detector
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
SG178061A1 (en) * 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
SG178179A1 (en) * 2009-10-09 2012-03-29 Semiconductor Energy Lab Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
US20110180896A1 (en) * 2010-01-25 2011-07-28 International Business Machines Corporation Method of producing bonded wafer structure with buried oxide/nitride layers
WO2011097102A1 (en) * 2010-02-04 2011-08-11 S.O.I.Tec Silicon On Insulator Technologies Bonded semiconductor structures and methods of forming same
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8557679B2 (en) * 2010-06-30 2013-10-15 Corning Incorporated Oxygen plasma conversion process for preparing a surface for bonding
FR2963159B1 (fr) * 2010-07-21 2018-01-19 Soitec Procedes de formation de structures semi-conductrices liees, et structures semi-conductrices formees par ces procedes
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
SG177816A1 (en) * 2010-07-15 2012-02-28 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
FR2963982B1 (fr) 2010-08-20 2012-09-28 Soitec Silicon On Insulator Procede de collage a basse temperature
US8666505B2 (en) 2010-10-26 2014-03-04 Medtronic, Inc. Wafer-scale package including power source
CN105374667B (zh) * 2011-01-25 2019-01-11 Ev 集团 E·索尔纳有限责任公司 用于永久接合晶片的方法
US8424388B2 (en) 2011-01-28 2013-04-23 Medtronic, Inc. Implantable capacitive pressure sensor apparatus and methods regarding same
DE102011012834A1 (de) * 2011-02-22 2012-08-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Leichtbaustrukturelementen
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8637800B2 (en) 2011-04-19 2014-01-28 Altasens, Inc. Image sensor with hybrid heterostructure
US8912017B2 (en) 2011-05-10 2014-12-16 Ostendo Technologies, Inc. Semiconductor wafer bonding incorporating electrical and optical interconnects
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
US8441087B2 (en) 2011-07-22 2013-05-14 Raytheon Company Direct readout focal plane array
US9064808B2 (en) 2011-07-25 2015-06-23 Synopsys, Inc. Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US10115764B2 (en) 2011-08-15 2018-10-30 Raytheon Company Multi-band position sensitive imaging arrays
US9540545B2 (en) * 2011-09-02 2017-01-10 Schlumberger Technology Corporation Plasma treatment in fabricating directional drilling assemblies
US8609550B2 (en) 2011-09-08 2013-12-17 Synopsys, Inc. Methods for manufacturing integrated circuit devices having features with reduced edge curvature
US8778737B2 (en) * 2011-10-31 2014-07-15 International Business Machines Corporation Flattened substrate surface for substrate bonding
WO2013066977A1 (en) 2011-10-31 2013-05-10 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Methods for wafer bonding and for nucleating bonding nanophases using wet and steam pressurization
KR101870155B1 (ko) 2012-02-02 2018-06-25 삼성전자주식회사 비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들
US10543662B2 (en) 2012-02-08 2020-01-28 Corning Incorporated Device modified substrate article and methods for making
US8748885B2 (en) 2012-02-10 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Soft material wafer bonding and method of bonding
US10052848B2 (en) * 2012-03-06 2018-08-21 Apple Inc. Sapphire laminates
US9221289B2 (en) 2012-07-27 2015-12-29 Apple Inc. Sapphire window
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
WO2014052476A2 (en) 2012-09-25 2014-04-03 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On... Methods for wafer bonding, and for nucleating bonding nanophases
US9340443B2 (en) 2012-12-13 2016-05-17 Corning Incorporated Bulk annealing of glass sheets
US10014177B2 (en) 2012-12-13 2018-07-03 Corning Incorporated Methods for processing electronic devices
TWI617437B (zh) 2012-12-13 2018-03-11 康寧公司 促進控制薄片與載體間接合之處理
US10086584B2 (en) 2012-12-13 2018-10-02 Corning Incorporated Glass articles and methods for controlled bonding of glass sheets with carriers
CN205159286U (zh) * 2012-12-31 2016-04-13 菲力尔系统公司 用于微辐射热计真空封装组件的晶片级封装的装置
US9232672B2 (en) 2013-01-10 2016-01-05 Apple Inc. Ceramic insert control mechanism
US8921992B2 (en) 2013-03-14 2014-12-30 Raytheon Company Stacked wafer with coolant channels
US9632537B2 (en) 2013-09-23 2017-04-25 Apple Inc. Electronic component embedded in ceramic material
US9678540B2 (en) 2013-09-23 2017-06-13 Apple Inc. Electronic component embedded in ceramic material
US10510576B2 (en) 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
WO2015065709A1 (en) * 2013-11-04 2015-05-07 Applied Materials, Inc. Adhesion improvements for oxide-silicon stack
US9154678B2 (en) 2013-12-11 2015-10-06 Apple Inc. Cover glass arrangement for an electronic device
EP3099483B1 (en) 2014-01-27 2022-06-01 Corning Incorporated Articles and methods for controlled bonding of thin sheets with carriers
US9225056B2 (en) 2014-02-12 2015-12-29 Apple Inc. Antenna on sapphire structure
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
EP3129221A1 (en) 2014-04-09 2017-02-15 Corning Incorporated Device modified substrate article and methods for making
US10078233B2 (en) 2014-07-30 2018-09-18 Hewlett Packard Enterprise Development Lp Optical waveguide resonators
WO2016018288A1 (en) 2014-07-30 2016-02-04 Hewlett-Packard Development Company, L.P. Hybrid multilayer device
US9536853B2 (en) 2014-11-18 2017-01-03 International Business Machines Corporation Semiconductor device including built-in crack-arresting film structure
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
JP2016171307A (ja) * 2015-03-10 2016-09-23 株式会社デンソー 基板接合方法
US11167532B2 (en) 2015-05-19 2021-11-09 Corning Incorporated Articles and methods for bonding sheets with carriers
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
KR102524620B1 (ko) 2015-06-26 2023-04-21 코닝 인코포레이티드 시트 및 캐리어를 포함하는 방법들 및 물품들
US10406634B2 (en) 2015-07-01 2019-09-10 Apple Inc. Enhancing strength in laser cutting of ceramic components
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
CN106653675B (zh) * 2015-08-28 2020-07-10 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构的形成方法
US10658177B2 (en) 2015-09-03 2020-05-19 Hewlett Packard Enterprise Development Lp Defect-free heterogeneous substrates
EP3141941B1 (en) * 2015-09-10 2019-11-27 ams AG Semiconductor device with photonic and electronic functionality and method for manufacturing a semiconductor device
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
FR3045939B1 (fr) * 2015-12-22 2018-03-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct entre deux structures
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10586847B2 (en) 2016-01-15 2020-03-10 Hewlett Packard Enterprise Development Lp Multilayer device
US10373830B2 (en) 2016-03-08 2019-08-06 Ostendo Technologies, Inc. Apparatus and methods to remove unbonded areas within bonded substrates using localized electromagnetic wave annealing
US9673220B1 (en) 2016-03-09 2017-06-06 Globalfoundries Inc. Chip structures with distributed wiring
WO2017171737A1 (en) 2016-03-30 2017-10-05 Hewlett Packard Enterprise Development Lp Devices having substrates with selective airgap regions
US10109983B2 (en) * 2016-04-28 2018-10-23 Hewlett Packard Enterprise Development Lp Devices with quantum dots
US10354975B2 (en) 2016-05-16 2019-07-16 Raytheon Company Barrier layer for interconnects in 3D integrated device
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US9716088B1 (en) 2016-06-30 2017-07-25 International Business Machines Corporation 3D bonded semiconductor structure with an embedded capacitor
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US9620479B1 (en) 2016-06-30 2017-04-11 International Business Machines Corporation 3D bonded semiconductor structure with an embedded resistor
US10079471B2 (en) * 2016-07-08 2018-09-18 Hewlett Packard Enterprise Development Lp Bonding interface layer
TW202216444A (zh) 2016-08-30 2022-05-01 美商康寧公司 用於片材接合的矽氧烷電漿聚合物
US10020281B2 (en) 2016-08-30 2018-07-10 International Business Machines Corporation Metal bonding pads for packaging applications
TWI810161B (zh) 2016-08-31 2023-08-01 美商康寧公司 具以可控制式黏結的薄片之製品及製作其之方法
US10193634B2 (en) 2016-09-19 2019-01-29 Hewlett Packard Enterprise Development Lp Optical driver circuits
US9640509B1 (en) 2016-09-29 2017-05-02 International Business Machines Corporation Advanced metal-to-metal direct bonding
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10401099B2 (en) 2016-10-05 2019-09-03 Raytheon Company Transparent heat exchanger
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10566765B2 (en) 2016-10-27 2020-02-18 Hewlett Packard Enterprise Development Lp Multi-wavelength semiconductor lasers
WO2018112295A1 (en) 2016-12-16 2018-06-21 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Selective oxidation of transition metal nitride layers within compound semiconductor device structures
JP6673183B2 (ja) * 2016-12-21 2020-03-25 株式会社Sumco ｐｎ接合シリコンウェーハの製造方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
KR20230156179A (ko) 2016-12-29 2023-11-13 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10168475B2 (en) 2017-01-18 2019-01-01 Juniper Networks, Inc. Atomic layer deposition bonding for heterogeneous integration of photonics and electronics
US9998698B1 (en) 2017-02-01 2018-06-12 Omnivision Technologies, Inc. Circuitry and method for readout of hybrid-bonded image sensors
US10263031B2 (en) 2017-02-01 2019-04-16 Omnivision Technologies, Inc. Feedback capacitor and method for readout of hybrid bonded image sensors
US10375338B2 (en) 2017-02-01 2019-08-06 Omnivision Technologies, Inc. Two stage amplifier readout circuit in pixel level hybrid bond image sensors
JP7030825B2 (ja) 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
US10141391B2 (en) 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor containing an embedded resistor structure
US10141392B2 (en) 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor structure with an embedded capacitor
US10217725B2 (en) 2017-02-23 2019-02-26 International Business Machines Corporation Microstructure modulation for metal wafer-wafer bonding
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10680407B2 (en) 2017-04-10 2020-06-09 Hewlett Packard Enterprise Development Lp Multi-wavelength semiconductor comb lasers
US10515837B2 (en) 2017-04-13 2019-12-24 Raytheon Company Method of wafer bonding of dissimilar thickness die
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10242967B2 (en) 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
CN109518129B (zh) * 2017-09-18 2022-03-01 安徽精卓光显技术有限责任公司 曲面玻璃的制备方法
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US10396521B2 (en) 2017-09-29 2019-08-27 Hewlett Packard Enterprise Development Lp Laser
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10677542B2 (en) * 2017-10-23 2020-06-09 Trustees Of Boston University Enhanced thermal transport across interfaces
US11331692B2 (en) 2017-12-15 2022-05-17 Corning Incorporated Methods for treating a substrate and method for making articles comprising bonded sheets
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US10847419B2 (en) 2018-03-14 2020-11-24 Raytheon Company Stress compensation and relief in bonded wafers
US11256004B2 (en) * 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US11062915B2 (en) 2018-03-29 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures for semiconductor packages and methods of forming the same
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US10381801B1 (en) 2018-04-26 2019-08-13 Hewlett Packard Enterprise Development Lp Device including structure over airgap
US10319696B1 (en) 2018-05-10 2019-06-11 Micron Technology, Inc. Methods for fabricating 3D semiconductor device packages, resulting packages and systems incorporating such packages
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10700094B2 (en) * 2018-08-08 2020-06-30 Xcelsis Corporation Device disaggregation for improved performance
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
CN109461695A (zh) * 2018-10-11 2019-03-12 德淮半导体有限公司 一种晶圆键合方法
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
CN109411340A (zh) * 2018-10-31 2019-03-01 德淮半导体有限公司 晶圆键合方法
CN109786229B (zh) * 2018-12-05 2021-07-02 中北大学 一种晶圆键合方法以及相应的异质衬底制备的方法
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US10886168B2 (en) 2019-06-04 2021-01-05 International Business Machines Corporation Surface modified dielectric refill structure
US20200395321A1 (en) 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US10971472B2 (en) * 2019-07-09 2021-04-06 Mikro Mesa Technology Co., Ltd. Method of liquid assisted bonding
US11443981B2 (en) * 2019-08-16 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding method of package components and bonding apparatus
CN110767541A (zh) * 2019-10-28 2020-02-07 苏师大半导体材料与设备研究院(邳州)有限公司 一种晶圆键合方法
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
WO2021173788A1 (en) 2020-02-26 2021-09-02 Raytheon Company Cu3sn via metallization in electrical devices for low-temperature 3d-integration
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
KR20210129346A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 반도체 장치
CN113594014B (zh) * 2020-04-30 2024-04-12 中微半导体设备(上海)股份有限公司 零部件、等离子体反应装置及零部件加工方法
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
EP4238126A1 (en) * 2020-10-29 2023-09-06 Adeia Semiconductor Bonding Technologies Inc. Direct bonding methods and structures
DE102020131832A1 (de) 2020-12-01 2022-06-02 Universität Kassel, Körperschaft des öffentlichen Rechts Verfahren zur Herstellung von Gussformen oder Gusskernen
DE102021200230A1 (de) 2021-01-13 2022-07-14 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Niedertemperaturbonden, Substratanordnung
US20230238287A1 (en) * 2022-01-26 2023-07-27 Applied Materials, Inc. Methods and apparatus for processing a substrate
CN114920469B (zh) * 2022-06-01 2024-04-30 北方夜视技术股份有限公司 一种硼硅玻璃的键合方法
CN114920468B (zh) * 2022-06-01 2023-12-05 北方夜视技术股份有限公司 一种硼硅玻璃亲水性键合方法
CN114988723A (zh) * 2022-06-01 2022-09-02 北方夜视技术股份有限公司 一种基于水玻璃的光学透光元件键合方法
CN114975501A (zh) * 2022-07-28 2022-08-30 晶芯成(北京)科技有限公司 晶圆键合方法以及背照式图像传感器的形成方法
US20240105674A1 (en) * 2022-09-07 2024-03-28 Adeia Semiconductor Bonding Technologies Inc. Bonded structure and method of forming same
CN116092953B (zh) * 2023-03-07 2023-07-18 天津中科晶禾电子科技有限责任公司 一种晶圆键合装置、方法及复合衬底组件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302486A (ja) * 1993-02-16 1994-10-28 Nippondenso Co Ltd ２つの材料の直接接合方法及び材料直接接合装置
US5503704A (en) * 1993-01-06 1996-04-02 The Regents Of The University Of California Nitrogen based low temperature direct bonding
JPH08213548A (ja) * 1994-09-22 1996-08-20 Fraunhofer Ges ３次元集積回路の製造方法
JPH1092702A (ja) * 1996-09-18 1998-04-10 Agency Of Ind Science & Technol シリコンウェハーの常温接合法
JPH11335631A (ja) * 1998-04-28 1999-12-07 Degussa Huels Ag ２つの固体を結合させる方法および得られる構造部材

Family Cites Families (215)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3587166A (en) 1965-02-26 1971-06-28 Texas Instruments Inc Insulated isolation techniques in integrated circuits
US3423823A (en) 1965-10-18 1969-01-28 Hewlett Packard Co Method for making thin diaphragms
US3488834A (en) 1965-10-20 1970-01-13 Texas Instruments Inc Microelectronic circuit formed in an insulating substrate and method of making same
DE1665794C3 (de) 1966-10-28 1974-06-12 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen einer magnetfeldabhängigen Widerstandsanordnung
US3579391A (en) 1967-01-05 1971-05-18 Trw Inc Method of producing dielectric isolation for monolithic circuit
NL158024B (nl) 1967-05-13 1978-09-15 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting verkregen door toepassing van de werkwijze.
US3508980A (en) 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
GB1206308A (en) 1967-11-22 1970-09-23 Sony Corp Method of making semiconductor wafer
GB1186340A (en) 1968-07-11 1970-04-02 Standard Telephones Cables Ltd Manufacture of Semiconductor Devices
NL6910274A (ja) 1969-07-04 1971-01-06
US3888708A (en) 1972-02-17 1975-06-10 Kensall D Wise Method for forming regions of predetermined thickness in silicon
JPS54116888A (en) 1978-03-03 1979-09-11 Hitachi Ltd Manufacture of dielectric separate substrate
JPS54155770A (en) 1978-05-29 1979-12-08 Nec Corp Manufacture of semiconductor device
US4416054A (en) 1980-07-01 1983-11-22 Westinghouse Electric Corp. Method of batch-fabricating flip-chip bonded dual integrated circuit arrays
US4649930A (en) * 1981-03-06 1987-03-17 Siemens Gammasonics, Inc. Apparatus for beat buffering techniques varified by arrhythmias detection for stopaction frames of cardiac function
JPS60167439A (ja) 1984-02-10 1985-08-30 Nec Corp 相補型誘電体分離基板の製造方法
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
US4617160A (en) 1984-11-23 1986-10-14 Irvine Sensors Corporation Method for fabricating modules comprising uniformly stacked, aligned circuit-carrying layers
US4754544A (en) 1985-01-30 1988-07-05 Energy Conversion Devices, Inc. Extremely lightweight, flexible semiconductor device arrays
JPH0770476B2 (ja) * 1985-02-08 1995-07-31 株式会社東芝 半導体装置の製造方法
US4649630A (en) 1985-04-01 1987-03-17 Motorola, Inc. Process for dielectrically isolated semiconductor structure
NL8501773A (nl) 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
JPS623113A (ja) 1985-06-28 1987-01-09 Nissan Motor Co Ltd 多気筒内燃機関
JPS6231138A (ja) 1985-08-02 1987-02-10 Nec Corp 誘電体分離半導体集積回路装置
US4829018A (en) 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
CA1290077C (en) 1986-06-30 1991-10-01 Takao Yonehara Semiconductor device with single crystal layer grown from single nucleus
JP2579979B2 (ja) 1987-02-26 1997-02-12 株式会社東芝 半導体素子の製造方法
JPS63237408A (ja) 1987-03-26 1988-10-03 Sumitomo Metal Mining Co Ltd 半導体デバイス用基板
JPS63246841A (ja) 1987-04-02 1988-10-13 Toshiba Corp シリコン結晶体の誘電体分離法
US5196375A (en) 1987-07-24 1993-03-23 Kabushiki Kaisha Toshiba Method for manufacturing bonded semiconductor body
US5121706A (en) * 1987-10-16 1992-06-16 The Curators Of The University Of Missouri Apparatus for applying a composite insulative coating to a substrate
US4963505A (en) 1987-10-27 1990-10-16 Nippondenso Co., Ltd. Semiconductor device and method of manufacturing same
JPH01259546A (ja) 1988-04-08 1989-10-17 Fujitsu Ltd 半導体装置の製造方法
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JPH0670921B2 (ja) * 1988-06-03 1994-09-07 松下電器産業株式会社 磁性流体とその製造方法およびそれを用いた磁気シール装置
US4992847A (en) 1988-06-06 1991-02-12 Regents Of The University Of California Thin-film chip-to-substrate interconnect and methods for making same
US5270259A (en) 1988-06-21 1993-12-14 Hitachi, Ltd. Method for fabricating an insulating film from a silicone resin using O.sub.
NL8801981A (nl) 1988-08-09 1990-03-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4939101A (en) * 1988-09-06 1990-07-03 General Electric Company Method of making direct bonded wafers having a void free interface
JPH0691147B2 (ja) 1988-10-14 1994-11-14 信越半導体株式会社 接合ウエーハ検査方法
US4962879A (en) 1988-12-19 1990-10-16 Duke University Method for bubble-free bonding of silicon wafers
JPH02177435A (ja) 1988-12-28 1990-07-10 Sony Corp 半導体基板の製法
US5070026A (en) 1989-06-26 1991-12-03 Spire Corporation Process of making a ferroelectric electronic component and product
JPH0344067A (ja) 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
CH679158A5 (ja) 1989-07-20 1991-12-31 Recytec S A C O Orfigest S A
US5071792A (en) 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
JP2750163B2 (ja) 1989-08-10 1998-05-13 沖電気工業株式会社 誘電体分離型半導体装置の製造方法
US5383993A (en) 1989-09-01 1995-01-24 Nippon Soken Inc. Method of bonding semiconductor substrates
JPH03101128A (ja) 1989-09-13 1991-04-25 Casio Comput Co Ltd 半導体チップの製造方法
GB2237929A (en) 1989-10-23 1991-05-15 Philips Electronic Associated A method of manufacturing a semiconductor device
US4978421A (en) 1989-11-13 1990-12-18 International Business Machines Corporation Monolithic silicon membrane device fabrication process
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
US5849627A (en) 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
US5081061A (en) 1990-02-23 1992-01-14 Harris Corporation Manufacturing ultra-thin dielectrically isolated wafers
US5034343A (en) 1990-03-08 1991-07-23 Harris Corporation Manufacturing ultra-thin wafer using a handle wafer
US5024723A (en) 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
JPH0719738B2 (ja) 1990-09-06 1995-03-06 信越半導体株式会社 接合ウェーハ及びその製造方法
EP0493747B1 (en) * 1990-12-25 1996-07-10 Matsushita Electric Industrial Co., Ltd. Anti-contaminating adsorbed film and method of manufacturing the same
JPH07118505B2 (ja) 1990-12-28 1995-12-18 信越半導体株式会社 誘電体分離基板の製造方法
DE69218811T2 (de) * 1991-01-23 1997-07-17 Matsushita Electric Ind Co Ltd Wasser- und ölabweisender adsorbierter Film und Verfahren zu dessen Herstellung
US5668057A (en) 1991-03-13 1997-09-16 Matsushita Electric Industrial Co., Ltd. Methods of manufacture for electronic components having high-frequency elements
US5747857A (en) 1991-03-13 1998-05-05 Matsushita Electric Industrial Co., Ltd. Electronic components having high-frequency elements and methods of manufacture therefor
JP2812405B2 (ja) 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
US5162251A (en) 1991-03-18 1992-11-10 Hughes Danbury Optical Systems, Inc. Method for making thinned charge-coupled devices
DE4115046A1 (de) 1991-05-08 1992-11-12 Fraunhofer Ges Forschung Direktes substratbonden
US5451547A (en) 1991-08-26 1995-09-19 Nippondenso Co., Ltd. Method of manufacturing semiconductor substrate
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
JP3134391B2 (ja) * 1991-09-19 2001-02-13 株式会社デンソー シリコン基板の接合方法
US5266511A (en) 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
US5561303A (en) 1991-11-07 1996-10-01 Harris Corporation Silicon on diamond circuit structure
US5207864A (en) * 1991-12-30 1993-05-04 Bell Communications Research Low-temperature fusion of dissimilar semiconductors
JP3187109B2 (ja) 1992-01-31 2001-07-11 キヤノン株式会社 半導体部材およびその製造方法
US5234860A (en) 1992-03-19 1993-08-10 Eastman Kodak Company Thinning of imaging device processed wafers
US5321301A (en) 1992-04-08 1994-06-14 Nec Corporation Semiconductor device
JPH05299578A (ja) 1992-04-17 1993-11-12 Rohm Co Ltd 半導体装置およびその製法
US5236118A (en) 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
US5427638A (en) 1992-06-04 1995-06-27 Alliedsignal Inc. Low temperature reaction bonding
EP0818693A1 (en) 1992-07-08 1998-01-14 Matsushita Electric Industrial Co., Ltd. Optical waveguide device and manufacturing method of the same
JPH06291587A (ja) 1992-07-08 1994-10-18 Matsushita Electric Ind Co Ltd 圧電振動子
US5489554A (en) 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
JP3192000B2 (ja) 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
JPH06112451A (ja) 1992-09-29 1994-04-22 Nagano Denshi Kogyo Kk Ｓｏｉ基板の製造方法
US5324687A (en) 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
KR0137125B1 (ko) 1992-11-16 1998-06-15 모리시타 요이찌 광도파로소자와 그 제조방법
US5459104A (en) 1993-01-18 1995-10-17 Mitsubishi Materials Silicon Corporation Process for production of semiconductor substrate
US5591678A (en) 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5349207A (en) 1993-02-22 1994-09-20 Texas Instruments Incorporated Silicon carbide wafer bonded to a silicon wafer
US5272104A (en) 1993-03-11 1993-12-21 Harris Corporation Bonded wafer process incorporating diamond insulator
US5516727A (en) 1993-04-19 1996-05-14 International Business Machines Corporation Method for encapsulating light emitting diodes
EP0695494B1 (en) 1993-04-23 2001-02-14 Irvine Sensors Corporation Electronic module comprising a stack of ic chips
DE69426789T2 (de) 1993-04-28 2001-08-02 Matsushita Electric Ind Co Ltd Akustische Oberflächenwellenanordnung und Herstellungsverfahren dafür
US5737192A (en) 1993-04-30 1998-04-07 The United States Of America As Represented By The Secretary Of The Air Force Density improvement in integration modules
US5647932A (en) 1993-05-18 1997-07-15 Matsushita Electric Industrial Co., Ltd. Method of processing a piezoelectric device
JP2771423B2 (ja) 1993-05-20 1998-07-02 日本電気株式会社 バイポーラトランジスタ
US5441591A (en) 1993-06-07 1995-08-15 The United States Of America As Represented By The Secretary Of The Navy Silicon to sapphire bond
JPH06350371A (ja) 1993-06-10 1994-12-22 Matsushita Electric Ind Co Ltd 圧電デバイスの製造方法
JP2856030B2 (ja) 1993-06-29 1999-02-10 信越半導体株式会社 結合ウエーハの製造方法
US5659192A (en) * 1993-06-30 1997-08-19 Honeywell Inc. SOI substrate fabrication
US5376579A (en) 1993-07-02 1994-12-27 The United States Of America As Represented By The Secretary Of The Air Force Schemes to form silicon-on-diamond structure
JP3806151B2 (ja) 1993-07-13 2006-08-09 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 第１物体の第２物体への結合方法
US6004865A (en) * 1993-09-06 1999-12-21 Hitachi, Ltd. Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator
JP3644980B2 (ja) 1993-09-06 2005-05-11 株式会社ルネサステクノロジ 半導体装置の製造方法
CA2173123A1 (en) 1993-09-30 1995-04-06 Paul M. Zavracky Three-dimensional processor using transferred thin film circuits
DE69429848T2 (de) 1993-11-01 2002-09-26 Matsushita Electric Ind Co Ltd Elektronische Anordnung und Verfahren zur Herstellung
DE69409215T2 (de) 1993-12-06 1998-07-16 Matsushita Electric Ind Co Ltd Hybrid Magnetstruktur und deren Herstellungsverfahren
US5460659A (en) 1993-12-10 1995-10-24 Spectrolab, Inc. Concentrating photovoltaic module and fabrication method
US5413955A (en) 1993-12-21 1995-05-09 Delco Electronics Corporation Method of bonding silicon wafers at temperatures below 500 degrees centigrade for sensor applications
DE4400985C1 (de) 1994-01-14 1995-05-11 Siemens Ag Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
TW289837B (ja) 1994-01-18 1996-11-01 Hwelett Packard Co
FR2715502B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Structure présentant des cavités et procédé de réalisation d'une telle structure.
US5413952A (en) 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
JP3294934B2 (ja) 1994-03-11 2002-06-24 キヤノン株式会社 半導体基板の作製方法及び半導体基板
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5362659A (en) 1994-04-25 1994-11-08 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating vertical bipolar junction transistors in silicon bonded to an insulator
US5753529A (en) 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
US5627106A (en) 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
JPH0845699A (ja) 1994-05-24 1996-02-16 Sony Corp プラズマ制御方法およびプラズマ処理装置
US5517754A (en) 1994-06-02 1996-05-21 International Business Machines Corporation Fabrication processes for monolithic electronic modules
US6326248B1 (en) * 1994-06-02 2001-12-04 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor device
DE59510807D1 (de) 1994-07-05 2003-11-20 Infineon Technologies Ag Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
US5880010A (en) 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
KR960009074A (ko) 1994-08-29 1996-03-22 모리시다 요이치 반도체 장치 및 그 제조방법
DE4433846C2 (de) 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE4433833A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
WO1996013060A1 (de) 1994-10-24 1996-05-02 Daimler-Benz Aktiengesellschaft Verfahren zum direkten verbinden von planaren körpern und nach dem verfahren aus planaren körpern hergestellte gegenstände
JPH08195334A (ja) * 1994-11-17 1996-07-30 Canon Inc シリコン基板の接合方法
US5841197A (en) 1994-11-18 1998-11-24 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5534465A (en) 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
US5547896A (en) 1995-02-13 1996-08-20 Harris Corporation Direct etch for thin film resistor using a hard mask
NL1000100C2 (nl) * 1995-04-10 1996-10-11 Pacques Bv Bezinkinrichting voor een vloeistof, gas, en deeltjesvormig materiaal bevatten fluïdum alsmede een hiervan voorziene reinigingsinrichting en werkwijze voor het reinigen van afvalwater.
JP2679681B2 (ja) 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
US5673478A (en) 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
DE19516487C1 (de) 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
JP3328102B2 (ja) 1995-05-08 2002-09-24 松下電器産業株式会社 弾性表面波装置及びその製造方法
EP0742598B1 (en) 1995-05-08 2000-08-02 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a composite substrate and a piezoelectric device using the substrate
US5915193A (en) 1995-05-18 1999-06-22 Tong; Qin-Yi Method for the cleaning and direct bonding of solids
US5661901A (en) 1995-07-10 1997-09-02 Micron Technology, Inc. Method for mounting and electrically interconnecting semiconductor dice
US5759753A (en) 1995-07-19 1998-06-02 Matsushita Electric Industrial Co., Ltd. Piezoelectric device and method of manufacturing the same
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
TW374211B (en) 1995-08-03 1999-11-11 Ibm Machine structures fabricated of multiple microstructure layers
US5652436A (en) 1995-08-14 1997-07-29 Kobe Steel Usa Inc. Smooth diamond based mesa structures
US5653019A (en) 1995-08-31 1997-08-05 Regents Of The University Of California Repairable chip bonding/interconnect process
JPH0982588A (ja) * 1995-09-12 1997-03-28 Denso Corp 窒化物の直接接合方法及びその直接接合物
US5669057A (en) * 1995-10-03 1997-09-16 Xerox Corporation Reproduction machine having a tandem automatic document handler
CN1132223C (zh) 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
DE19543540C1 (de) 1995-11-22 1996-11-21 Siemens Ag Vertikal integriertes Halbleiterbauelement mit zwei miteinander verbundenen Substraten und Herstellungsverfahren dafür
US5567657A (en) 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
JP3250721B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法
JP3250722B2 (ja) 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法および製造装置
DE69718693T2 (de) 1996-03-08 2003-11-27 Matsushita Electric Ind Co Ltd Elektronisches Bauteil und Herstellungsverfahren
JPH09252100A (ja) * 1996-03-18 1997-09-22 Shin Etsu Handotai Co Ltd 結合ウェーハの製造方法及びこの方法により製造される結合ウェーハ
US5858876A (en) 1996-04-01 1999-01-12 Chartered Semiconductor Manufacturing, Ltd. Simultaneous deposit and etch method for forming a void-free and gap-filling insulator layer upon a patterned substrate layer
JPH09331049A (ja) * 1996-04-08 1997-12-22 Canon Inc 貼り合わせｓｏｉ基板の作製方法及びｓｏｉ基板
US5760478A (en) 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US5783477A (en) 1996-09-20 1998-07-21 Hewlett-Packard Company Method for bonding compounds semiconductor wafers to create an ohmic interface
DE19639682A1 (de) 1996-09-26 1998-04-02 Fraunhofer Ges Forschung Verfahren zum dauerhaften Verbinden von anorganischen Substraten
US5807783A (en) 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
JPH10223495A (ja) 1997-02-04 1998-08-21 Nippon Telegr & Teleph Corp <Ntt> 柔軟な構造を有する半導体装置とその製造方法
JP3765902B2 (ja) 1997-02-19 2006-04-12 株式会社半導体エネルギー研究所 半導体装置の作製方法および電子デバイスの作製方法
US5990562A (en) 1997-02-25 1999-11-23 International Business Machines Corporation Semiconductor devices having backside probing capability
JP3604026B2 (ja) * 1997-02-27 2004-12-22 三菱住友シリコン株式会社 張り合わせシリコン基板の製造方法
US5929512A (en) 1997-03-18 1999-07-27 Jacobs; Richard L. Urethane encapsulated integrated circuits and compositions therefor
US6143628A (en) 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
JPH10275752A (ja) 1997-03-28 1998-10-13 Ube Ind Ltd 張合わせウエハ−及びその製造方法、基板
US6284085B1 (en) * 1997-04-03 2001-09-04 The Board Of Trustees Of The Leland Stanford Junior University Ultra precision and reliable bonding method
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5889302A (en) 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
JPH10294995A (ja) 1997-04-21 1998-11-04 Matsushita Electric Ind Co Ltd 防滴型超音波送信器
US5936280A (en) 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Multilayer quadruple gate field effect transistor structure for use in integrated circuit devices
US6270202B1 (en) 1997-04-24 2001-08-07 Matsushita Electric Industrial Co., Ltd. Liquid jetting apparatus having a piezoelectric drive element directly bonded to a casing
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6097096A (en) 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
EP0895282A3 (en) 1997-07-30 2000-01-26 Canon Kabushiki Kaisha Method of preparing a SOI substrate by using a bonding process, and SOI substrate produced by the same
EP1018153A1 (en) * 1997-08-29 2000-07-12 Sharon N. Farrens In situ plasma wafer bonding method
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP4439602B2 (ja) 1997-09-29 2010-03-24 株式会社東芝 半導体装置の製造方法
US5990472A (en) 1997-09-29 1999-11-23 Mcnc Microelectronic radiation detectors for detecting and emitting radiation signals
US5966622A (en) 1997-10-08 1999-10-12 Lucent Technologies Inc. Process for bonding crystalline substrates with different crystal lattices
SG71903A1 (en) * 1998-01-30 2000-04-18 Canon Kk Process of reclamation of soi substrate and reproduced substrate
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
WO1999046809A1 (en) * 1998-03-09 1999-09-16 Harris Corporation Devices formable by low temperature direct bonding
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US6274892B1 (en) 1998-03-09 2001-08-14 Intersil Americas Inc. Devices formable by low temperature direct bonding
US5877516A (en) 1998-03-20 1999-03-02 The United States Of America As Represented By The Secretary Of The Army Bonding of silicon carbide directly to a semiconductor substrate by using silicon to silicon bonding
DE19813239C1 (de) 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
US6028365A (en) 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US5980770A (en) 1998-04-16 1999-11-09 Siemens Aktiengesellschaft Removal of post-RIE polymer on Al/Cu metal line
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6136691A (en) 1998-05-26 2000-10-24 Taiwan Semiconductor Manufacturing Corporation In situ plasma clean for tungsten etching back
US6316332B1 (en) 1998-11-30 2001-11-13 Lo Yu-Hwa Method for joining wafers at a low temperature and low stress
US6236141B1 (en) 1998-12-14 2001-05-22 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave element
US6194323B1 (en) 1998-12-16 2001-02-27 Lucent Technologies Inc. Deep sub-micron metal etch with in-situ hard mask etch
TW389965B (en) 1998-12-31 2000-05-11 San Fu Chemical Co Ltd Method for improving reliability of a gate oxide layer by NF3 annealing
US6328796B1 (en) * 1999-02-01 2001-12-11 The United States Of America As Represented By The Secretary Of The Navy Single-crystal material on non-single-crystalline substrate
US6323108B1 (en) 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6242324B1 (en) * 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
US6255899B1 (en) 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
KR100462980B1 (ko) 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6197663B1 (en) 1999-12-07 2001-03-06 Lucent Technologies Inc. Process for fabricating integrated circuit devices having thin film transistors
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
GR1003602B (el) 2000-02-29 2001-06-19 Αλεξανδρος Γεωργακιλας Διαδικασια ολοκληρωσης, σε κλιμακα ακεραιων δισκιων ημιαγωγων, οπτοηλεκτρονικων ημιαγωγικων διαταξεων, βασισμενων σε αρσενικουχογαλλιο και ολοκληρωμενων κυκλωματων πυριτιου
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
FR2884966B1 (fr) 2005-04-22 2007-08-17 Soitec Silicon On Insulator Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5503704A (en) * 1993-01-06 1996-04-02 The Regents Of The University Of California Nitrogen based low temperature direct bonding
JPH06302486A (ja) * 1993-02-16 1994-10-28 Nippondenso Co Ltd ２つの材料の直接接合方法及び材料直接接合装置
JPH08213548A (ja) * 1994-09-22 1996-08-20 Fraunhofer Ges ３次元集積回路の製造方法
JPH1092702A (ja) * 1996-09-18 1998-04-10 Agency Of Ind Science & Technol シリコンウェハーの常温接合法
JPH11335631A (ja) * 1998-04-28 1999-12-07 Degussa Huels Ag ２つの固体を結合させる方法および得られる構造部材

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312217B2 (en) 2000-02-16 2019-06-04 Invensas Bonding Technologies, Inc. Method for low temperature bonding and bonded structure
JP2013219370A (ja) * 2003-05-19 2013-10-24 Ziptronix Inc 室温共有結合方法
JP2007513512A (ja) * 2003-12-08 2007-05-24 コミッサリヤ ア レネルジ アトミック ポリマー膜上にエレクトロニクス構成部品を分子架橋する方法
JP2007530304A (ja) * 2004-03-31 2007-11-01 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 基板を直接接合するシステムおよび方法
JP2008518470A (ja) * 2004-10-26 2008-05-29 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． プラズマボンディングのための方法及びプラズマボンディングによって形成される接着構造物
JP2008524837A (ja) * 2004-12-15 2008-07-10 コミサリア、ア、レネルジ、アトミク 第一および第二の異なった基材の、それぞれの２つの自由表面を結合する方法
JP2008523999A (ja) * 2004-12-15 2008-07-10 ウードゥヴェ セミコンダクターズ 重ねられた要素から成る微細構造の集合的な製作方法
JP2006258958A (ja) * 2005-03-15 2006-09-28 Shibaura Mechatronics Corp 基板接着方法及び基板接着装置
JP2009501440A (ja) * 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
JP4927080B2 (ja) * 2005-07-13 2012-05-09 ソワテク 厚い絶縁層の粗さを減少させるための方法
JP2009502531A (ja) * 2005-07-29 2009-01-29 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 微小電気機械システムのパッケージング及び配線
JP4885956B2 (ja) * 2005-07-29 2012-02-29 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 微小電気機械システムのパッケージング及び配線
KR101809698B1 (ko) * 2009-07-03 2017-12-15 꼼미사리아 아 레네르지 아또미끄 에 오 에네르지 알떼르나띠브스 단순화된 구리-구리 부착 방법
JP2012531312A (ja) * 2009-07-03 2012-12-10 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 単純化した銅−銅接着方法
US11545519B2 (en) 2010-07-09 2023-01-03 Canon Kabushiki Kaisha Member for solid-state image pickup device and method for manufacturing solid-state image pickup device
US10083933B2 (en) 2011-01-25 2018-09-25 Ev Group E. Thallner Gmbh Method for permanent bonding of wafers
US10825793B2 (en) 2011-04-08 2020-11-03 Ev Group E. Thallner Gmbh Method for permanently bonding wafers
KR101794390B1 (ko) 2011-04-08 2017-12-01 에베 그룹 에. 탈너 게엠베하 웨이퍼 영구 접합 방법
JP2014510418A (ja) * 2011-04-08 2014-04-24 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェーハを永久的に結合する方法
JP2015501544A (ja) * 2011-10-26 2015-01-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 材料層の処理及び直接接合の方法
JP2015501543A (ja) * 2011-10-26 2015-01-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ シリコン酸化物層の直接ボンディング方法
JP2017005058A (ja) * 2015-06-08 2017-01-05 東京エレクトロン株式会社 表面改質方法、プログラム、コンピュータ記憶媒体、表面改質装置及び接合システム
JP2016027666A (ja) * 2015-09-30 2016-02-18 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハを恒久的にボンディングするための方法
JP2020065090A (ja) * 2018-07-05 2020-04-23 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハの永久接合方法
JP2022016648A (ja) * 2018-07-05 2022-01-21 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハの永久接合方法
JP7258992B2 (ja) 2018-07-05 2023-04-17 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハの永久接合方法
WO2021100185A1 (ja) 2019-11-21 2021-05-27 ボンドテック株式会社 部品実装システム、部品供給装置および部品実装方法

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