JPS6231138A - 誘電体分離半導体集積回路装置 - Google Patents
誘電体分離半導体集積回路装置Info
- Publication number
- JPS6231138A JPS6231138A JP17070385A JP17070385A JPS6231138A JP S6231138 A JPS6231138 A JP S6231138A JP 17070385 A JP17070385 A JP 17070385A JP 17070385 A JP17070385 A JP 17070385A JP S6231138 A JPS6231138 A JP S6231138A
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- JP
- Japan
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- island
- integrated circuit
- circuit device
- semiconductor
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体分離半導体集積回路装置に関し、特に半
導体集積回路中に設けられた素子を絶縁分離する誘電体
分離構造に関する。
導体集積回路中に設けられた素子を絶縁分離する誘電体
分離構造に関する。
従来、この種の半導体素子分離技術は主として半導体集
積回路装置の作成法を順をおって示した。
積回路装置の作成法を順をおって示した。
まず、第３図（ａ）に示すように、表面を（１００）面
とするシリコンの基板３０に異方性エツチングにより側
面を（１１１）面とするＶ溝を作成する。
とするシリコンの基板３０に異方性エツチングにより側
面を（１１１）面とするＶ溝を作成する。
次に、第３図（ｂ）に示すように基板の表面を酸化して
８ｉ０２膜３１を作成し、さらにその上に多結晶シリコ
ン３２を成長させて支持体とする。次に、第３図（Ｃ）
に示すように、この基板を裏がえして単結晶表面を■溝
先端が出るまで一様に研磨してたがいに分離された単結
晶島３３を得ていた。
８ｉ０２膜３１を作成し、さらにその上に多結晶シリコ
ン３２を成長させて支持体とする。次に、第３図（Ｃ）
に示すように、この基板を裏がえして単結晶表面を■溝
先端が出るまで一様に研磨してたがいに分離された単結
晶島３３を得ていた。
上述した従来の誘電体分離法では作成される島の深さは
一様となっている。一方、一般にこの種の分離法が用い
られる高耐圧の半導体素子は比較的深い接合を必要とす
ることから島の深さも深くする必要がある。第４図に従
来の誘電体分離によって作成した高耐圧トランジスタと
低耐圧トランジスタを並べて示した。前述のように島の
側壁の角度４１は（１００）面と（１１１）面のなす角
度的５４．７’ で一定のため、島の深さが深い場合
に島の底部４２を確保するには島の面積を太きくしなけ
れはならず高耐圧素子と同時に作成する低耐圧の小さな
トランジスタに対し大きな島が必要となシ集積度が士げ
られないという欠点が存在した。
一様となっている。一方、一般にこの種の分離法が用い
られる高耐圧の半導体素子は比較的深い接合を必要とす
ることから島の深さも深くする必要がある。第４図に従
来の誘電体分離によって作成した高耐圧トランジスタと
低耐圧トランジスタを並べて示した。前述のように島の
側壁の角度４１は（１００）面と（１１１）面のなす角
度的５４．７’ で一定のため、島の深さが深い場合
に島の底部４２を確保するには島の面積を太きくしなけ
れはならず高耐圧素子と同時に作成する低耐圧の小さな
トランジスタに対し大きな島が必要となシ集積度が士げ
られないという欠点が存在した。
本発明は、上述した従来の欠点を除去し、低耐圧素子領
域の絶縁体分離構造を改良し、集積度を向上させた絶縁
体分離半導体集積回路装置を提供することを目的とする
。
域の絶縁体分離構造を改良し、集積度を向上させた絶縁
体分離半導体集積回路装置を提供することを目的とする
。
本発明の誘電体分離半導体集積回路装置は、誘電体によ
って分離された半導体島中に複数個の半導体素子が収容
されてなる誘電体分離半導体集積回路装置において、島
表面より半導体島中に形成された絶縁拡散層と、該絶縁
拡散層下の島表面に形成され前記絶縁拡散層に接する突
起とを有して構成される。
って分離された半導体島中に複数個の半導体素子が収容
されてなる誘電体分離半導体集積回路装置において、島
表面より半導体島中に形成された絶縁拡散層と、該絶縁
拡散層下の島表面に形成され前記絶縁拡散層に接する突
起とを有して構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の模式的断面図である。
ここで１は複数個の半導体素子を収容する誘電体で分離
された半導体島であシ、２は半導体島底面にエツチング
により設けられた突起、３は表面から、又は表面および
底面からの不純物拡散により作成され底面の突起に接す
るＰ型接合分離層であり、半導体島の内部４のＮ型半導
体部と接合を形成する。この接合を逆バイアスとなるよ
うに電位関係を定めて半導体素子５と６の間を電気的に
分離する。ここで島の深さをＤとすると誘電体分離で作
シうる最小の島のサイズＬｌはり、諧２Ｄｃｏｔ ５４
．７°シ１．４１Ｄである。一方不純物拡散によって作
成される３の部分の深さと巾の比をに０８と考えると本
発明の分離に要する最小の領域Ｌ２は上部からの不純物
拡散と下からの突起の高さが等しい場合となり半導体素
子のサイズか１．４１Ｄ−０゜４ Ｄ−Ｄより小さい時
に素子のサイズを小さくし集積度を向上させることがで
きる。
された半導体島であシ、２は半導体島底面にエツチング
により設けられた突起、３は表面から、又は表面および
底面からの不純物拡散により作成され底面の突起に接す
るＰ型接合分離層であり、半導体島の内部４のＮ型半導
体部と接合を形成する。この接合を逆バイアスとなるよ
うに電位関係を定めて半導体素子５と６の間を電気的に
分離する。ここで島の深さをＤとすると誘電体分離で作
シうる最小の島のサイズＬｌはり、諧２Ｄｃｏｔ ５４
．７°シ１．４１Ｄである。一方不純物拡散によって作
成される３の部分の深さと巾の比をに０８と考えると本
発明の分離に要する最小の領域Ｌ２は上部からの不純物
拡散と下からの突起の高さが等しい場合となり半導体素
子のサイズか１．４１Ｄ−０゜４ Ｄ−Ｄより小さい時
に素子のサイズを小さくし集積度を向上させることがで
きる。
第２図は第２の実施例である。ここではＰ型の半導体中
にｎ型の接合分離層を設けたもので第１の実施例と同様
に素子のサイズを小さくし集積度を向上させることがで
きる。
にｎ型の接合分離層を設けたもので第１の実施例と同様
に素子のサイズを小さくし集積度を向上させることがで
きる。
以上説明したように本発明は誘電体によって分離され内
部に素子を複数個収容する大型の高中に表面から絶縁拡
散をほどこし底面に設は危突起と接するよう構成するこ
とによ〕低耐圧素子の分離を行ない高耐圧素子と低耐圧
素子が混在する誘電体分離半導体集積回路装置の集積度
を向上させる効果がある。
部に素子を複数個収容する大型の高中に表面から絶縁拡
散をほどこし底面に設は危突起と接するよう構成するこ
とによ〕低耐圧素子の分離を行ない高耐圧素子と低耐圧
素子が混在する誘電体分離半導体集積回路装置の集積度
を向上させる効果がある。
第１図は本発明の第１の実施例の模式的断面図、を説明
するために工程顆に示し次断面図、第４図は従来の高耐
圧素子と低耐圧素子混在の絶縁体分離半導体集積回路装
置の模式的断面図である。 １．１１・・・・・・半導体島、２．１２・・・・・・
突起、３゜１３・・・・・・絶縁拡散層、４．１４・・
・・−分離された半導体部、５，６，１５．１６・・・
・・・半導体素子、３０・・・・・・シリコン基板、３
１・・・・・・５ｉ０２膜、３２・・・・・・多結晶シ
リコン、３３・・・・・・単結晶島、４１・・・・・・
側壁の角度、４２・・・・・・島の底部、４３・・・・
・・多結晶シリコン。 化１人 弁ヨ士 内 、 晋、／′７・。 〒Ｓキ糸チ ーや
するために工程顆に示し次断面図、第４図は従来の高耐
圧素子と低耐圧素子混在の絶縁体分離半導体集積回路装
置の模式的断面図である。 １．１１・・・・・・半導体島、２．１２・・・・・・
突起、３゜１３・・・・・・絶縁拡散層、４．１４・・
・・−分離された半導体部、５，６，１５．１６・・・
・・・半導体素子、３０・・・・・・シリコン基板、３
１・・・・・・５ｉ０２膜、３２・・・・・・多結晶シ
リコン、３３・・・・・・単結晶島、４１・・・・・・
側壁の角度、４２・・・・・・島の底部、４３・・・・
・・多結晶シリコン。 化１人 弁ヨ士 内 、 晋、／′７・。 〒Ｓキ糸チ ーや
Claims (1)
- 誘電体によって分離された半導体島中に複数個の半導体
素子が収容されてなる誘電体分離半導体集積回路装置に
おいて、島表面より半導体島中に形成された絶縁拡散層
と、該絶縁拡散層下の島底面に形成され前記絶縁拡散層
に接する突起とを有することを特徴とする誘電体分離半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17070385A JPS6231138A (ja) | 1985-08-02 | 1985-08-02 | 誘電体分離半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17070385A JPS6231138A (ja) | 1985-08-02 | 1985-08-02 | 誘電体分離半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231138A true JPS6231138A (ja) | 1987-02-10 |
Family
ID=15909827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17070385A Pending JPS6231138A (ja) | 1985-08-02 | 1985-08-02 | 誘電体分離半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231138A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602054A (en) * | 1990-01-24 | 1997-02-11 | Harris Corporation | Method for formation of a well in a dielectrically isolated island |
| US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US7335572B2 (en) | 2000-02-16 | 2008-02-26 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US10366962B2 (en) | 1999-10-01 | 2019-07-30 | Invensas Bonding Technologies, Inc. | Three dimensional device integration method and integrated device |
| US11760059B2 (en) | 2003-05-19 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Method of room temperature covalent bonding |
-
1985
- 1985-08-02 JP JP17070385A patent/JPS6231138A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602054A (en) * | 1990-01-24 | 1997-02-11 | Harris Corporation | Method for formation of a well in a dielectrically isolated island |
| US10366962B2 (en) | 1999-10-01 | 2019-07-30 | Invensas Bonding Technologies, Inc. | Three dimensional device integration method and integrated device |
| US9391143B2 (en) | 2000-02-16 | 2016-07-12 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US7335572B2 (en) | 2000-02-16 | 2008-02-26 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US7387944B2 (en) | 2000-02-16 | 2008-06-17 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US8053329B2 (en) | 2000-02-16 | 2011-11-08 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US9082627B2 (en) | 2000-02-16 | 2015-07-14 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US9331149B2 (en) | 2000-02-16 | 2016-05-03 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US10312217B2 (en) | 2000-02-16 | 2019-06-04 | Invensas Bonding Technologies, Inc. | Method for low temperature bonding and bonded structure |
| US7037755B2 (en) | 2000-03-22 | 2006-05-02 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6627531B2 (en) | 2000-03-22 | 2003-09-30 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US11760059B2 (en) | 2003-05-19 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Method of room temperature covalent bonding |
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