JPS61191044A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61191044A JPS61191044A JP3175285A JP3175285A JPS61191044A JP S61191044 A JPS61191044 A JP S61191044A JP 3175285 A JP3175285 A JP 3175285A JP 3175285 A JP3175285 A JP 3175285A JP S61191044 A JPS61191044 A JP S61191044A
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- Japan
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- wiring
- groove
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、より詳しくは絶縁物理
込み法を用いた素子分離領域を素子または配線の一部と
して利用する方法に関する。
込み法を用いた素子分離領域を素子または配線の一部と
して利用する方法に関する。
半導体基板（例えばシリコンウェハ）に形成された素子
を分離するために、第３図に断面図で示されるＶ溝を形
成し、この■溝をポリシリコンで埋めて素子分離領域を
作る技術が開発されている。
を分離するために、第３図に断面図で示されるＶ溝を形
成し、この■溝をポリシリコンで埋めて素子分離領域を
作る技術が開発されている。
第３図を参照すると、半導体基板３１の表面に二酸化シ
リコン（５ｉＯｚ ）膜３２を形成し、その上にシリコ
ン窒化］ｐＪ（図示せず）を成長し、このシリコン窒化
膜に窓をあけ、しかる後にエツチングでＶ溝３３を形成
し、Ｖ溝の表面に５ｉ０２膜３４を形成し、次にＶ溝を
ポリシリコン３５で埋込み、■溝の表面が平坦になるよ
うポリシリコンを研磨し、次いでポリシリコンの表面を
酸化して５ｉ０２膜３６を形成し、シリコン窒化膜を除
去する。なおＵ溝も上記の方法、で形成されるものであ
る。
リコン（５ｉＯｚ ）膜３２を形成し、その上にシリコ
ン窒化］ｐＪ（図示せず）を成長し、このシリコン窒化
膜に窓をあけ、しかる後にエツチングでＶ溝３３を形成
し、Ｖ溝の表面に５ｉ０２膜３４を形成し、次にＶ溝を
ポリシリコン３５で埋込み、■溝の表面が平坦になるよ
うポリシリコンを研磨し、次いでポリシリコンの表面を
酸化して５ｉ０２膜３６を形成し、シリコン窒化膜を除
去する。なおＵ溝も上記の方法、で形成されるものであ
る。
従来の絶縁物理込み法を用いた素子分離（Ｖ溝。
Ｕ溝）では、その分離領域が素子または配線の一部とし
て利用されることはなかった。最近はチップサイズの微
小化が推進されているので、前記の分離領域の有効利用
が要請されている。
て利用されることはなかった。最近はチップサイズの微
小化が推進されているので、前記の分離領域の有効利用
が要請されている。
本発明は上記問題点を解消した分離領域の利用方法を提
供するもので、その手段は、半導体基板に形成された溝
を絶縁物で埋め込んで作られた素子分離領域に不純物を
部分的に拡散し、かくして形成された不純物拡散領域を
配線または素子の一部として用いることを特徴とする半
導体装置の製造方法によってなされる。
供するもので、その手段は、半導体基板に形成された溝
を絶縁物で埋め込んで作られた素子分離領域に不純物を
部分的に拡散し、かくして形成された不純物拡散領域を
配線または素子の一部として用いることを特徴とする半
導体装置の製造方法によってなされる。
上記方法においては、分離領域のポリシリコンに不純物
拡散を行い、ポリシリコンに導電性を与え素子の一部（
例えば抵抗）または配線として利用するものである。
拡散を行い、ポリシリコンに導電性を与え素子の一部（
例えば抵抗）または配線として利用するものである。
実施例
以下、図面を参照して本発明実施例を詳細に説明する。
第１図に本発明の一実施例が平面図で示され、素子領域
１２ａ、 １２ｂ、 １２ｃ、 １２ｄはＶ溝１１で分
離されている。なお同図において、１３はコレクタ領域
、１４ａ、 １４ｂはベース領域、１５ａ、 １５ｂは
エミッタ領域、１６ａ＋ １６ｂ、 １６ｃはメタル配
線を示す。
１２ａ、 １２ｂ、 １２ｃ、 １２ｄはＶ溝１１で分
離されている。なお同図において、１３はコレクタ領域
、１４ａ、 １４ｂはベース領域、１５ａ、 １５ｂは
エミッタ領域、１６ａ＋ １６ｂ、 １６ｃはメタル配
線を示す。
素子１２ａのエミッタ領域１５ａは素子１２ｃとメタル
配線１６ａで接続されており、素子１２ｂのエミッタ領
域１５ｂを素子１２ｄと接続するために、メタル配線１
６ｂと１６ｃとが図示の如く形成されている。
配線１６ａで接続されており、素子１２ｂのエミッタ領
域１５ｂを素子１２ｄと接続するために、メタル配線１
６ｂと１６ｃとが図示の如く形成されている。
メタル配線１６ｂと１６ｃとを接続するには、既にメタ
ル配線１６ａが形成されているので、多層構造でメタル
配線１６ｂと１６ｃとを接続しなければならず、そうす
ることはチップサイズ微小化の要請に合致しない。
ル配線１６ａが形成されているので、多層構造でメタル
配線１６ｂと１６ｃとを接続しなければならず、そうす
ることはチップサイズ微小化の要請に合致しない。
そこで、本発明においては、Ｖ溝１１の領域１７に不純
物を拡散し、領域１７に導電性を与え、メタル配線１６
ｂと１６ｃを領域１７に接続する。領域１７はメタル配
線１６ａの下に埋れて存在しているから、チップサイズ
を大にすることはない。
物を拡散し、領域１７に導電性を与え、メタル配線１６
ｂと１６ｃを領域１７に接続する。領域１７はメタル配
線１６ａの下に埋れて存在しているから、チップサイズ
を大にすることはない。
領域１７は第２図の断面図に示され、同図において第１
図に示した部分と同じ部分は同一符号を付して表示する
として、１８はｎ＋型埋込層、１９は酸化膜（二酸化シ
リコン（５ｉ０２）膜）を示す。
図に示した部分と同じ部分は同一符号を付して表示する
として、１８はｎ＋型埋込層、１９は酸化膜（二酸化シ
リコン（５ｉ０２）膜）を示す。
■溝１１のポリシリコンを配線として用いるには、例え
ぼりん（Ｐ＋）を１０１５〜１０五６ ／ ｃｍ −２
のドーズ量でイオン注入する。加速エネルギーは形成さ
れるべき領域１７の設計上の要求に対応し適宜設定する
。一般にポリシリコン中への不純物拡散は、前記の如き
イオン注入法によるとその他の方法（例えば熱拡散）に
よると否とを問わず、不純物のＭ類もその都度工程上の
要求に応じて適宜選定する。
ぼりん（Ｐ＋）を１０１５〜１０五６ ／ ｃｍ −２
のドーズ量でイオン注入する。加速エネルギーは形成さ
れるべき領域１７の設計上の要求に対応し適宜設定する
。一般にポリシリコン中への不純物拡散は、前記の如き
イオン注入法によるとその他の方法（例えば熱拡散）に
よると否とを問わず、不純物のＭ類もその都度工程上の
要求に応じて適宜選定する。
以上説明したように本発明によれば、分％ｌｌｔ領域を
配線または素子の一部として有効に利用することが可能
になるので、チップサイズの微小化に有効であり、ＩＣ
，ＬＳＩ一般に応用可能である。なお、上記の例はＶ溝
について説明したが、本発明の適用範囲はＵ溝の場合に
も及ぶものである。
配線または素子の一部として有効に利用することが可能
になるので、チップサイズの微小化に有効であり、ＩＣ
，ＬＳＩ一般に応用可能である。なお、上記の例はＶ溝
について説明したが、本発明の適用範囲はＵ溝の場合に
も及ぶものである。
第１図は本発明の一実施例の平面図、第２図は第１図の
要部の断面図、第３図は■溝の断面図である。 図中、１１は分離領域、１２ａ、 １２ｂ、 １２ｃ、
１２ｄは素子領域、１３はコレクタ領域、１４ａと１
４ｂはベース領域、１５ａと１５ｂはエミッタ領域、１
６ａ、 １６ｂ、 １６ｃはメタル配線、１７は導電性
領域、１８はｎ＋型埋込層、１９は５ｉＯｚ膜、をそれ
ぞれ示す。 第１図 第２図
要部の断面図、第３図は■溝の断面図である。 図中、１１は分離領域、１２ａ、 １２ｂ、 １２ｃ、
１２ｄは素子領域、１３はコレクタ領域、１４ａと１
４ｂはベース領域、１５ａと１５ｂはエミッタ領域、１
６ａ、 １６ｂ、 １６ｃはメタル配線、１７は導電性
領域、１８はｎ＋型埋込層、１９は５ｉＯｚ膜、をそれ
ぞれ示す。 第１図 第２図
Claims (1)
- 半導体基板に形成された溝を絶縁物で埋め込んで作ら
れた素子分離領域に不純物を部分的に拡散し、かくして
形成された不純物拡散領域を配線または素子の一部とし
て用いることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175285A JPS61191044A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175285A JPS61191044A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61191044A true JPS61191044A (ja) | 1986-08-25 |
Family
ID=12339749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175285A Pending JPS61191044A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61191044A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192135A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体装置 |
| JPH02102554A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体集積回路 |
| KR20040042760A (ko) * | 2002-11-15 | 2004-05-20 | 이정용 | 토탈지압기 |
-
1985
- 1985-02-20 JP JP3175285A patent/JPS61191044A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192135A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体装置 |
| JPH02102554A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体集積回路 |
| KR20040042760A (ko) * | 2002-11-15 | 2004-05-20 | 이정용 | 토탈지압기 |
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