JP2012531312A - 単純化した銅−銅接着方法 - Google Patents

単純化した銅−銅接着方法 Download PDF

Info

Publication number
JP2012531312A
JP2012531312A JP2012516791A JP2012516791A JP2012531312A JP 2012531312 A JP2012531312 A JP 2012531312A JP 2012516791 A JP2012516791 A JP 2012516791A JP 2012516791 A JP2012516791 A JP 2012516791A JP 2012531312 A JP2012531312 A JP 2012531312A
Authority
JP
Japan
Prior art keywords
copper
dielectric
polishing
elements
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012516791A
Other languages
English (en)
Other versions
JP5640083B2 (ja
Inventor
レア・ディ・チオッチオ
ピエリック・ゲゲン
モーリス・リヴォワール
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2012531312A publication Critical patent/JP2012531312A/ja
Application granted granted Critical
Publication of JP5640083B2 publication Critical patent/JP5640083B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261Processes for packaging MEMS devices
    • B81C1/00269Bonding of solid lids or wafers to the substrate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00Layered products comprising a layer of metal
    • B32B15/01Layered products comprising a layer of metal all layers being exclusively metallic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261Processes for packaging MEMS devices
    • B81C1/00301Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C10/00Solid state diffusion of only metal elements or silicon into metallic material surfaces
    • C23C10/28Solid state diffusion of only metal elements or silicon into metallic material surfaces using solids, e.g. powders, pastes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00Forming microstructural systems
    • B81C2203/01Packaging MEMS
    • B81C2203/0109Bonding an individual cap on the substrate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00Forming microstructural systems
    • B81C2203/01Packaging MEMS
    • B81C2203/0172Seals
    • B81C2203/019Seals characterised by the material or arrangement of seals between parts
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00Forming microstructural systems
    • B81C2203/03Bonding two components
    • B81C2203/038Bonding techniques not provided for in B81C2203/031 - B81C2203/037
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05547Structure comprising a core and a coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80357Bonding interfaces of the bonding area being flush with the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Micromachines (AREA)
  • Wire Bonding (AREA)

Abstract

本発明は、第1の銅素子を第2の銅素子に接着させる方法であって、その方法によってこれらの素子が接触されるであろう、第1および第2のそれぞれの素子の表面のそれぞれの上に、酸素に富む銅の結晶性層を形成させる段階であり、それら2層の合計厚さが6nm未満である段階を含む方法であり、前記段階が、a)1nm RMS未満の粗さおよび親水性表面が得られるように、これらの表面を研磨する少なくとも1つの段階; b)研磨工程からの何らかの粒子および大部分の腐食抑制剤を除去するために、前記表面を洗浄する少なくとも1つの段階;およびc)その2つの、酸素に富む銅の結晶性層を接触させる段階を含む方法に関する。

Description

本発明は、金属−金属接合に関し、より具体的には、特にマイクロ電子デバイスの製造において使用することのできる、単純化した銅−銅接合(copper−copper bonding)に関する。
マイクロ電子デバイスにおいて3次元集積(three−dimensional integration)により、デバイスの小型化、電力消費の低減、伝送速度、性能、操作度数などの増強が可能になる。
3次元集積には、特に、スタックを通しての心合せ(alignment)、薄層化および垂直相互接続の接合段階が含まれる。
TSV(シリコン貫通バイア)技術が用いられ、この技術は、シリコンを貫通して接続バイアを作製することからなる。しかし、高い接続密度を得るため、また技術を単純化するため、直接に金属−金属接合によりこれらのバイアを連結することが好ましい。
銅は、接続パッドを作製するのにとりわけ使用される金属の1つである。
アルゴンプラズマによって表面を活性化しておき、熱圧縮または超真空によって、直接銅−銅接合を達成するための種々の方法が存在する。これらの方法によって、良好な結果を得ることが可能であるが、表面を調整するため超真空を要するか、もしくは、接合を達成するため高温を要するか、または特定の雰囲気下での作業を要するかのいずれかである。圧力を加えると、MEMSセンサーを破損する恐れがある。
Handbook of Semiconductor Interconnection Technology、GC Schwarzによる 「Reduction of CuO and Cu2O with H2 : Embedding and Kinetic Effects in the Formation of Suboxides」、Jae Y.Kimら、JACS 2003、10684〜10692頁
したがって、本発明の目的は、新規な直接銅−銅接合方法を提供することである。
前述の目的は、接触させようとする面のそれぞれの上に厚さ数ナノメートルの、酸素に富む結晶性銅層を生成させ、両方のこれらの面を接触させる段階を含む銅−銅接合方法であって、この酸素に富む結晶性銅層を生成させる段階が、銅表面を研磨する段階、および洗浄する段階を含む方法によって達成される。
本発明者らは、驚くべきことに、銅表面上での酸素に富む結晶性銅層の存在により、両表面が接合され、かつ導電性の組立体が得られることが可能になる点に気がついた。
本発明による接合は、大気圧下の室温で、開放空気中で、何ら接着剤なしで、特定の圧力なしで、かつ焼なまし(annealing)がなくて行うことができるのが有利である。室温で作業することによって、ウェーハ間の曲率差の発生が避けられるので、接合されるウェーハの、またはウェーハに載せられる構成部分の心合せを改良することが可能である。
接合を開始するため、スタックの一端に微圧(slight pressure)を作用させるよう対応することができる。
本発明の方法によれば、接合の際に圧力が掛らないため、ウェーハ間の適正な心合せが得られる。
したがって、本発明の主題は、第1の銅素子を第2の銅素子上に接合する方法であって、少なくとも
A)第1および第2の素子のそれぞれの、それらによりこれらの素子が接触されるであろう、表面のそれぞれの上に、酸素に富む結晶性銅層を形成させる段階であり、両層の合計厚さが6nm未満である段階、
B)酸素に富む両方の結晶性銅層を互いに接触させる段階
を含み、
前記段階A)が、
a)1nm RMS未満の粗さ、および親水性表面が得られるように、それらの表面を研磨する少なくとも1つの段階、
b)研磨による粒子および大部分の腐食抑制剤の存在を阻むために、前記表面を洗浄する少なくとも1つの段階
を含む方法である。
粗さは、0.5nm RMS未満であることが有利である。
段階B)は、室温で、大気圧下で、また空気中で有利に行われる。
段階B)は、段階b)に引き続いて2時間以内に行われるのが好ましい。
本発明による接合方法は、これらの素子の一方に力を掛ける段階であり、それが、接合を開始するように、酸素に富む両方の結晶性銅層を互いに近付けようとする段階を含むことができる。力を掛けるのは、一方の素子の一方の端部上だけに行われるのが有利である。
銅素子の緻密な平面を、接合する表面と実質的に平行に配向させることができる。
これらの銅素子は、基板、その基板上に堆積させたエッチング部を備えた誘電体層、その誘電体層の誘電体を被覆しかつエッチング部を充填する銅層を含むことができ、前記銅層が、そのエッチング部に段差(steps)を含んでおり、この場合、段階a)は、例えば、下記の副段階を含む:
a1)段差が消失し、実質的に平面の銅表面が得られるまで、平準化(leveling)化学溶液で、それぞれの素子の銅層を化学機械研磨する副段階、
a2)エッチング部の外側の誘電体層上の銅が完全に除去され、誘電体と同レベルで、もしくは誘電体の表面から引っ込んで、銅が残るまで、誘電体に対し、選択的非平準化化学溶液で、残った銅層を化学機械研磨する副段階、
a3)誘電体の表面が、実質的にパッドの表面となるまで、平準化化学溶液で、誘電体を化学機械研磨する副段階。
素子は、誘電体と銅層の間に拡散障壁(diffusion barrier)を含むことができる; 段階a2)の間、エッチング部の外側の拡散障壁上で銅層が消失するまで、銅層が研磨され、また段階a3)の間、拡散障壁が、誘電体の前まで、または誘電体に代わって研磨される。
本発明による方法は、段階B)の後に、焼なましのためのさらなる段階C)を含むことができる。
第1の素子は、例えば銅プレートもしくはパッドの形態で誘電体材料の表面と同一平面をなしており、また第2の素子は、例えば銅プレートもしくはパッドの形態で誘電体材料の表面と同一平面をなしている。
本発明の主題はまた、気密封止(hermetically sealed)キャビティ内に電気機械微小システム(electromechanical microsystem)構造体を有するマイクロ電子デバイスの製造方法であって、
−閉じた輪郭(contour)を形成する第1の銅壁によって囲まれた、電気機械微小システム構造体を備えている第1の素子を作製する段階であり、前記第1の壁の頂部が平坦な表面によって構成される段階、
−第1の素子の第1の壁の形状および寸法と類似した形状および寸法を有し、その上部が平坦面によって構成される第2の壁を備えている第2の素子を作製する段階であり、第1および第2の壁の高さの合計が、電気機械微小システム構造体の高さを超えている段階、
−第1および第2の素子のそれぞれの、それらによりこれらの素子が接触されるであろう壁の平坦面を、1nm RMS未満、有利な場合0.5nm RMS以下の粗さが得られるように研磨する段階、
−研磨による粒子および腐食抑制剤の存在を阻むために、前記表面を清浄にする段階、
−酸素と接触させ、平坦面のそれぞれの上に、酸素に富む結晶性銅層を形成させる段階であり、両層の合計厚さが6nm未満である段階、
−第1および第2の素子と第1および第2の壁とによって画定された、封止したキャビティ内に電気機械微小システム構造体を封止するように、酸素に富む両方の結晶性銅層を互いに接触させる段階
を含む方法でもある。
この方法は、それによって形成されるキャビティ内の雰囲気を制御する段階を含むことができる。接触の段階は、真空下で有利に行われる。
本発明は、これに続く記述および添付される図面によって、より良好に理解されるであろう。
構成素子(structured elements)の接合に適用される本発明による方法の、種々の段階の概略図である。 構成素子の接合に適用される本発明による方法の、種々の段階の概略図である。 構成素子の接合に適用される本発明による方法の、種々の段階の概略図である。 構成素子の接合に適用される本発明による方法の、種々の段階の概略図である。 構成素子の接合に適用される本発明による方法の、種々の段階の概略図である。 本発明による方法によって得られる、焼きなまし前の接合界面の写真である。 焼なまし温度(℃における)に対する、本発明による銅プレート−銅プレート接合の結合エネルギー(J/mにおける)、および本発明によるSiOプレートとの銅プレートの接合の結合エネルギーの変化を示すグラフである。 焼なまし30分後の本発明による銅−銅接合の結合エネルギー、および焼なまし2時間後のSiO−SiO接合の結合エネルギー(J/mにおける)の温度依存性変化を示すグラフである。 本発明による接合方法によって得られた銅−銅接続部内の電流(mAにおける)に対する電圧(mVにおける)の変化を示す、またこの接続部の電気抵抗(mΩにおける)を測定するためのグラフである。 図5Aに示した測定向けの関連接続部の上面図である。 本発明により得られる接合界面の変化を示す概略図である。 焼なまし後、本発明により得られる接合界面の変化を示す概略図である。 本発明の方法によってカプセル封入されたMEMSを示す概略図である。
本発明による方法は、銅素子間の分子接合(molecular bonding)を達成することからなる。
これらの素子は両方とも、それぞれ銅プレート、銅層または接続パッドもしくは接続ラインとすることができ、その1つの面は絶縁材料の基板と同一平面をなしている。またはさらに、素子の一方を銅プレートとすることができ、また他方の素子は、その1つの面が絶縁基板と同一平面をなす1組のパッドであるとすることができる。
分子接合は、分子の接着による接合であって、その接合の間に、2つの平坦な表面が、どんな接着剤も塗布せずに互いに接着する接合として理解される。
図1Aにおいて、接合される2つの素子2、4の一方の概略図を見ることができる。例示した例において、図1E中に見ることができるように、両素子は対称であり; 一方だけが詳細に記述されるであろう。素子2には、例えばSiOの誘電体材料8の層で被覆された例えばシリコンの基板6が含まれ、銅パッド10が、誘電体層8内に作製されている。
研磨前の素子に対応する図1Aにおいて、銅層12が、誘電体層8上に堆積され、パッドのために意図される、くぼんだ領域を充填している。例示した例において、例えばTiNの拡散障壁を形成する、さらなる層9が、銅層12を堆積させる前に、誘電体層8上に堆積される。
素子4には、パッド14が含まれる(図1E)。
本発明による方法の目的は、これらの素子2、4の両者を組み立てることであり、より具体的には、パッド14を、パッド10上に接合させることである。
本発明による方法は、
−第1および第2の素子のそれぞれの、それらを通してこれらの素子が接触されるであろう表面のそれぞれの上に、酸素に富む結晶性銅層を形成する段階A)であり、両層の合計厚さが6nm未満である段階と、
−これらの表面を接触させる段階B)であり、室温および大気圧下で、前記表面を通して両素子の親水性分子接合を誘発する段階と
を含む。
段階A)は、下記の段階を含む:
a)パッド10、14を備えた表面が解放されるように、素子2、4を研磨する段階であり、その自由表面10.1、14.1が、1nm RMS未満、有利な場合0.5nm RMS以下の粗さを有する段階、
b)研磨による粒子の存在を阻むために、前記表面10.1、14.1を清浄にする段階。この段階の終わりには、これらの自由表面10.1、14.1は親水性を有する。
例えば、それぞれのパッド10、14上の酸素に富む結晶性銅層の厚さは、単分子層すなわち1Åのオーダーから約3nmまでの厚さの間を含む。酸素に富んだ結晶性銅層とは、吸着された層から化学量論的酸化銅までの範囲とすることができる酸素を含む結晶性銅層を意味する。
本出願において表面は、接触角が0°と20°の間を含み、好ましくは可能な限り小さい場合、親水性であると見なされる。
以下の記述において、種々の段階が、詳細に記述されるであろう。
銅パッド間の接合を行うために、それらのパッドを接触させている間、それらの面間の接触が実質的に完全であるように、面10.1、14.1の非常に際立った平坦さの提供が得られるよう追求している。この目的のため、1nm RMS(二乗平均平方根値)未満、有利な場合0.5nm RMS以下の粗さを得ることが追求される。
以下に研磨例が示されるが、後者は決して限定的なものではなく、1nm RMS未満の粗さに到達できる任意の他の方法を使用することができる。
研磨段階a)により、図1Aの構造体から図1Dの構造体に進むことが可能となる。
本発明者らは、素子2の研磨を記述するだけとするものとし、素子4の研磨は同じ方法で行われる。基板6上に銅層12を堆積させた後、得られたパターンを平坦にするため、化学機械研磨もしくはCMP(Chemical Mechanical Polishing)が行われる。
図1A〜1Dは、異なった研磨段階の間の素子2の異なった状態を例示する。
図1Aは、銅層12が堆積した後の、研磨を開始する前の素子2を例示する。誘電体8がエッチングされたもので、エッチング部11が含まれる。例示例において、誘電体8は、拡散障壁9例えばTiNで被覆されている。銅層12には、エッチング部11に、くぼんだ領域13を形成する段階が含まれる。
第1の研磨段階a1)の間に、図1Bの形状を得るため、銅層を平坦とし、くぼんだ領域13を消失させる。このため、平坦化する化学製品により、化学機械研磨が行われる。化学製品もしくはスラリーは、それによって、構造体上に材料を堆積させた後に存在する段差を縮小することが可能である場合、「平坦化する(flattening)」と言われる。残った銅の厚さは、50nmと200nmの間を含む。
図1Bにおいて、層12は、実質的に平面である。
次に、段階a2)の間に、素子2の表面からエッチング部内の銅が後退するまで、エッチング部の外側の拡散障壁上の銅層を除去するため研磨が行われる。このため、拡散障壁または誘電体上で、非平坦性および選択性スラリーによる化学機械研磨が行われる。すなわち、このスラリーは、銅をエッチングするが、障壁も、または誘電体もエッチングしない。このスラリーを選択することにより、エッチング部内の銅が実質的に平面となり、均一な形で素子2の表面から後退する。すなわち、拡散障壁からくぼんでいる。皿形プロフィルが生じることはない。エッチング部の寸法に拘らず、このプロフィルが得られる。図1Cの構造体が得られる。この後退は、組織上にプレートによって作用させる圧力または研磨時間などの研磨パラメーターによって、調節することができる。この後退は、研磨用化学的溶液に応じて、特に錯化剤により、かつ/または腐食抑制剤により調節することもできる。しかし、障壁の研磨を行い、誘電体上で選択的に停止させることも可能である。
次の段階a3)の間、拡散障壁または誘電体の表面を、パッドの表面と障壁もしくは誘電体の表面との間にほぼ5nmの隙間が存在する、実質的に銅パッド10の表面にあるものとするために、拡散障壁およびできれば誘電体を後退させる。このため、平坦化スラリーによる化学機械研磨が行われる。この段階では、銅と、誘電体および障壁との両方が、異なる速度で研磨される。これらの速度は、スラリーの組成によって、研磨される材料、ウェーハのキャビティの幅および密度、ならびに意図される最終トポグラフィを考慮に入れ、調節される。
銅パッドの表面が、障壁の表面もしくは誘電体表面からくぼんでいる場合、本発明者らは、銅の膨張率のおかげで銅パッドの表面間の接触を改善するように、これらの表面を接触させた上で、有利な形で熱処理に掛けることができる。
本発明者らは、ここに、本発明を達成するため、化学機械研磨を行う上で適用できる手段をより詳細に記述するものとする。
研磨される素子2の表面は、粘弾性多孔質ポリウレタンからなる「パッド」と呼ばれる組織上で摩擦され(rubbed)、その組織の性状(硬さ、圧縮性、気孔ならびにパターンの形状および寸法など)は、研磨される材料の性質に応じて決まる。素子2の表面上の1種もしくは複数の材料は、組織および/または「スラリー」と呼ばれる粒子含有溶液(酸性もしくは塩基性化学溶液中に懸濁した粒子)との化学反応および機械的作用によって除去される。これらのスラリーは、液体溶液中のナノメートルサイズの粒子からなるものとすることができる(コロイド溶液、ミセル、ラングミュア−ブロジェット膜など)。
研磨は、いくつかの作用の組合せによって得られる:
−組織および/またはスラリーの粒子を、表面上で摩擦することによって得られる機械作用。材料の除去速度は、Prestonにより、下記の式によってモデル化された:
RR = K × P × V [1]
但し、
RR(除去速度): 所与の点における除去速度(nm/分として)、
= 材料、組織の特性、研磨剤の型、温度などを考慮したPreston定数、
P = 適用される圧力(ニュートンとして)、
V = 組織に対するウェーハの1点の線状速度(m/秒として)、
−化学作用; 研磨の間、銅および誘電体材料の両方を研磨することが所望される。したがって、スラリーは、銅および誘電体材料に化学作用を有するように適応される。銅に関して、化学作用は、一般に、研磨される表面との反応を可能にする、酸および/または酸化剤によるエッチングに由来する。
一般に、スラリーは、化学的金属エッチング剤、酸化剤(一般にH)、スラリーの酸もしくは塩基溶液に添加されるpH安定剤、および腐食抑制剤の存在によって構成される。化学的溶液は、材料表面に金属酸化物を形成させることによって、その材料を不動態化し(K1)、この金属酸化物は、組織によって、またスラリーの可能な粒子によって機械的に除去される(K2)であろう。この場合、化学溶液は、CuOを生成させるであろう。
Figure 2012531312
この化学反応は、研磨機構を助長および促進する。可溶性金属カチオン、銅/銅または銅/Cu2+の生成によって、他の化学反応が起こる可能性があり、研磨される表面から、組織および/またはスラリーの粒子によって除去できる。
誘電体材料について、一般に使用されるスラリーは、水溶液である。誘電体研磨について、例えば酸化ケイ素の研磨について、水は大きな意味を有する。2つの化学反応が包含される。
先ず最初に、圧力の効果のもとに水が浸透し、水和した表面を形成するために、酸化ケイ素のいくつかのSi−O結合を破壊する。結合(Si−O−Si)の分離は、シリカ中への水の拡散によって制御される。下記の可逆的水和反応(重合):
(SiO+ 2HO ⇔ (SiOX−1 + Si(OH)
が逆方向、すなわち、水和(脱−重合)の方向に起こり得る場合に、研磨が達成され、このことは特に、GC Schwarzによる書籍「Handbook of Semiconductor Interconnection Technology」中に記載されている。
次いで、シリコンウェーハに対する組織の動きが、表面からスラリー粒子が除去されること、それにより表面材料から原子を運び去ることを可能にする。
銅および誘電体材料の両方の化学的エッチングを行うため、水溶液であって、脱イオン水中への、
−金属および可能な金属化合物の化学的エッチングのための1種もしくは2種の錯化剤(グリシン、NH、EDTAなど)であり、それにより銅の研磨速度を増加させることが可能である錯化剤の、
−銅腐食抑制剤(ベンゾトリアゾールBTA、トリアゾールTAなど)であり、銅膜を不動態化させる薬剤、具体的には平坦化される下部領域において研磨速度が低下する薬剤である(しばしば2種類の抑制剤が使用される)腐食抑制剤の、
−pHを安定化させ、使用される他の材料などに対する銅研磨の選択性を向上させる界面活性剤の、
−酸化剤(H、KIO、ヒドロキシルアミンなど)であり、pHおよび/またはその濃度により、不溶性酸化銅もしくは水酸化銅による銅の不動態を形成できるか、または水溶液中に可溶である金属カチオンにより腐食をもたらす恐れがあるかいずれかである酸化剤の、
−1および12の間を含むpHを有し、安定な粒子の懸濁物を得るために有利に添加されるアニオン性もしくはカチオン性コロイド粒子(これらの粒子は、シリカ、炭素、酸化セリウム、アルミナもしくはポリマーなど純粋なものとすることができる。基本的粒子の大きさは、選択された溶解方法によって測定できる。それらは、3nm〜300nmに変動できる。水溶液中の粒子の質量百分率は、数ppmおよび50%の間で含むことができる。)の可溶化によって得られる水溶液を使用することができる。
1例として、下記の水溶液を使用することができる:
− 段階a1)について、CMC(Cabot Microelectronics Corporation)によって販売されるスラリーEPL2361、またはDANM(Dupont Air Product Nanomaterials L.L.C)のCopperReady(登録商標)CU3900が使用でき、
− 段階a2)について、DANMのDP510スラリーもしくはRohm & HaasのRL3000、またはHitachiのHS−C930−3もしくはCMCのC7092が使用でき、
− 段階a3)について、Rohm & HaasのCuS−1351スラリー、もしくはCMCのB8500、もしくは、DANMのDP6545、もしくはHitachiのT815またはFujimi CorporationのFCB−837が使用できる。
使用される研磨組織の特性は、特に、絶縁材料中にエッチングされ、銅が充填されているキャビティであって、拡散障壁もしくは接着層を有するもしくは有しないキャビティの寸法によって決まる。
1例として、10μmを超える幅を有するキャビティについて、「ショアD」と分類される硬度50〜70を有し、密度60〜90mg/cmを有し、また4%未満の圧縮性を有するポリウレタンのいわゆる平坦化組織、例えば、Rohm & HaasのIC1000、またはCMCのD100が選択される。
10μm未満のキャビティについて、「ショアA」と分類される硬度50〜70を有し、密度20〜40mg/cmを有し、また10および25%の間の圧縮性を有するいわゆる中間組織が、例えば選択でき、この用途向けには、例えばRohm & HaasのSuba IVがある。
1マイクロメートルのオーダーのキャビティについて、粒子により引っ掻かれる、ある種の延性材料リスクが存在するので、「ショアA」と分類される硬度50〜80を有し、密度<20mg/cm、および圧縮性>30%を有するいわゆる仕上げ研磨組織、例えば、Rohm & HaasのPOLYTEX(登録商標)、またはFujibo(登録商標)ブランドの組織が好ましい。
素子は、例えば、Applied Materials(米国)からのMirraもしくはReflexion型、Alpsitec(フランス)からのMegapol M550型、またはEbara(日本)からのFREX型の標準的研磨機で、例えば処理される。
研磨パラメーターは、0.02daN/cm〜1daN/cmの間を含む、基板上に作用させる圧力、0.1m/秒〜3m/秒の間を含む、組織の1点に対する基板の1点の速度、1〜450mmの基板について5および300mlの間の水溶液流量速度、2および70℃の間を含む温度である。上述の用途についての条件は、温度52℃において、速度1m/秒、200mmの基板についての水溶液流量速度150mlで、0.1 daN/cmであることが好ましい。
段階b)の間、両素子、より具体的には、接触させようとする2つの素子の表面を、研磨の後残っている恐れのある残留粒子ならびに銅腐食抑制剤を抑え込むため、すすぐ。すすぎは、例えば、アルカリ性溶液によって行われる。
それによって形成される表面は、強親水性を有する。
段階b)の後、互いに接触させようとする素子の表面のそれぞれは、酸素に富む結晶性銅層を含む。酸素に富む結晶性銅層は、パッドの自由表面14.1、16.1上に存在する。この層は、自由表面を、酸化性雰囲気に接触させることによって、形成される。
この段階において、この接触までに経過する時間を制御下におき、それによって、両表面を接触させる間に、素子のそれぞれが有する2つの層によって形成される酸素に富む結晶性銅層の合計厚さを6nm未満とする。例えば、パッドのそれぞれの上に、1Å(すなわち、単分子層のオーダー)と3nmの厚さの間を含む酸化物層が得られることを追求する。
洗浄が終わるのと、この接触との間の最長時間は、約2時間であることが有利である。この時間を超えると、自由表面はもはや親水性を有しない恐れがある。
表面を接合に適したものとするために、再び表面を調製することが可能である。
このために、プラズマによって1つまたは複数の酸素に富む銅層が除去され、他方で1つまたは複数の表面の粗さが増加していないことを確認する。そうすると、これらの表面は、いつでも酸素に富む結晶性銅を形成させる新たな段階とすることができる。
これはHe/Hプラズマであることが好ましく、He/Hプラズマは、酸素に富む結晶性銅層だけをエッチングし、銅層の粗さを調整しない利点を有する。このようなプラズマの作用は、例えば、資料JACS 2003、10684〜10692頁の「Reduction of CuO and CuO with H : Embedding and Kinetic Effects in the Formation of Suboxides」、Jae Y.Kimら、において記述されている。
この段階が終わると、両素子、より具体的には、パッドの自由表面10.1、14.1は、分子接合を達成するため、いつでもお互いに接触させることができる。
面10.1、14.1は、接触され、それぞれ、一方の素子のパッドのそれぞれの14.1面が、他方の素子のパッドの10.1面と心合せされる。
この接触は、室温で、また室温の大気圧下で、また大気圧の空気のもとで有利に行われる。
単にそれらを接触させることにより、両面の接合を得ることが可能である。次いで、第1および第2の素子間での非常に良好な導電性、および非常に良好な機械的強度を有する組立体が得られる。
組立体の一方の端に微圧を掛けることにより、接合が開始されるよう対応することができる。この力は、最初に作用させ、全体が接合される間保持される必要はない。この微圧が、両表面をより接近させ、接合を促進する。例えば、8インチの表面の接合を、1分未満で有効とすることができる。
この圧力は、ウェーハ上部の端部の1点に有利に作用し、それにより、2か所の伝播が発生し、両伝播が互いに遭遇する場合に、非接合の領域が生じるリスクを回避している。
これにより形成された組立体の焼なましを行うことができる。酸素に富む結晶性銅層は「溶解し」、酸素は、例えば、空孔の移動により発生されるキャビティに向かって、または例えば100nm毎の粗さの残留物(remnants)に向かって、優先的に界面欠陥において「小島(islet)」として集合される。これらのキャビティは、導電性または機械的強度の妨げとはならない。キャビティとは別に、銅−銅接点が得られる。
素子について、銅の結晶学的配向が決定されるよう対応することができる。例えば、緻密な平面が界面に平行となる、すなわち接合界面に平行に(111)面が配向されるように選択することが可能である。その際、酸化銅の酸素は、界面に閉じ込められ、銅素子中に拡散しないことが観察される。
本発明によって、2つの銅素子の接合が、非常に単純かつ非常に効果的な形で達成される。
図2において、焼なまし前の、本発明による銅−銅接合界面の写真を見ることができ、右側のスケールは、酸素に富む結晶性銅層の合計厚さを示している。
図3において、焼なまし時間が30分である焼なまし温度(℃における)に対する、2つの素子間の結合エネルギー(J/mにおける)の変化が例示されおり、細い実線の曲線は、本発明による(銅ウェーハ)−(銅ウェーハ)接合についての結合エネルギーの温度依存性変化を例示し、太い実線の曲線は、SiOウェーハとの銅ウェーハの接合の結合エネルギーの温度依存性変化を例示する。測定は、DCB(ダブルカンチレバービーム)および音響イメージングにより行っている。本発明による接合は、焼なまし温度に拘らず、また焼なましがなくても(25℃)、より大きな結合エネルギーをもたらすことが注目される。
図4は、DCB方法および音響イメージングにより測定した、焼なまし温度(℃における)に対する、2つの固体ウェーハ素子間の結合エネルギー(J/mにおける)の変化を例示しており、細い線の曲線は、焼なまし30分後の本発明による銅−銅接合についての結合エネルギーの温度依存性変化を例示し、太い線の曲線は、焼なまし2時間後のSiO−SiO接合の結合エネルギーの温度依存性変化を例示する。本発明による接合は、焼なまし温度に拘らず、より大きな結合エネルギーをもたらすことが注目される。点線の曲線は、いわゆる「4点曲げ」方法により測定した、本発明による銅−銅接合による結合エネルギーの温度依存性変化を例示する。焼なまし100℃を超えると、結合エネルギーは強すぎて測定されない。
図5Aは、図5Bにおいて示した、本発明による接合によって得られる銅−銅接続部20を通って流れる電流(mAにおける)に対する電圧変化(mVにおける)を例示する。この銅−銅接点の表面積は、100μmである。この接続部を、200℃で30分の焼なましに掛けた。三角形は、この接続部の電気抵抗(mΩにおける)を示す。この接続部の抵抗は9.8 mΩであり、これは、この接点特有の導電率0.98 mΩ.μmに対応する。したがって、本発明による銅−銅接続部は、非常に良好な導電率を提供する。
本発明による方法は、ウェーハ−ウェーハまたはチップ−ウェーハ接合に適用可能である利点を提供する。
本発明による方法は室温で行われるので、インプラントしたウェーハ上への接合を達成することが可能である。
前述したように、それにより形成された組立体は、焼なまし段階に掛けることができ; 2つの素子I、II間の接合界面への、このような焼なましの効果を、図6Aおよび6Bにおいて見ることができる。
素子I、IIは共に、小粒子(small grains)28を有する
本発明による接合の後で、接合した両素子I、IIに焼なましが適用されて、素子IIIが形成される。修復(restoration)が生じ、接合した両素子I、II中の大粒子(large grains)30の形成、および接合界面の「消失(disappearance)」をもたらす。
この均質な大粒子への修復は、接合界面が消失するため、組立体の機械的強度および両素子I、II間の導電率を向上させる。
例えば、ラインは、少なくとも幅10nmの寸法となる。
修復焼なまし温度は、銅ラインがその上に作られる加工基板に応じて決まり、この焼なまし温度は200℃および400℃の間を含む。焼なまし継続時間は、焼なまし温度によって決まり、温度が高いほど、焼なまし継続時間はより短縮される。
本発明による接合方法は、有利に、例えば、その老化を抑えもしくは測定の信頼性を向上させるように、ガスおよび湿気から気密封止されるキャビティ内への、電気機械微小システムもしくはMEMS(微小電気機械システム)(microelectromechanical systems)、アクチュエータまたはセンサーのカプセル封入を可能にする。
本発明により、また図7においてこのことが例示されるように、第1の素子I’が作製されて、その上にMEMS 18が構成され、また第2の素子II’は、第1の素子と共に、MEMS 18がその中にカプセル封入される気密封止キャビティ20を画定するために製作される。
このため、第1の素子I’は、MEMS 18の周囲に閉じた輪郭(contour)を形成するように、MEMS 18を囲む第1の壁22を含む。第1の壁は、例えば、王冠(crown)の形状を有する。第1の壁22には、内側の面22.1、外側の面22.2、第1の素子I’と接触している底部22.3、および頂部22.4が含まれ、頂部22.4は平坦面を形成する。
第2の素子II’は、第1の壁22の形状および寸法と相似した形状および寸法を有する第2の銅壁24を含み、平坦面を形成する頂部26を含んでいる。
第1の壁および第2の壁の高さの合計は、MEMS 18の高さ以上であり、MEMS 18とキャビティの壁との間の機械的相互作用を避けている。
平坦面22.4および26は、段階a)、b)およびc)により調製され、次いで段階d)により、互いに接触される。
次いで、単一の封止した壁28が得られ、素子I’、II’の両方と共に、封止したキャビティを画定している。
次いで、前述したように、室温および大気圧において直接銅−銅接合が得られる。したがって、MEMSを損傷させるリスクは、全く存在しない。
例えば、何らかの化学反応を避けることができる中性ガスにより、キャビティ内部の雰囲気を制御することが望ましく、キャビティを、ある程度高真空として封止することができる。その場合、本発明による封止によって、この雰囲気を制御することは容易なことである。
キャビティ内の真空は、接合後に施すことができ、または、有利に真空下接触段階d)を行うことができ、これにより封止方法が単純化される。
得られた封止は、機械的観点からも、また封止の観点からも非常に良好な品質のものである。
さらに、壁28は導電性であり、これにより、図6中に図式化されているように、接続部30を通してMEMSに電力供給することが可能になる。
壁22、24は、標準的なマイクロ電子技術の方法で作製される。
このカプセル封入方法は、現時点の最新技術の他の方法を見ても特に有利なものである。実際に、「薄層パッケージング」の名前のもとに知られている適正な表面技術は、キャビティ内で非常に良好な真空もしくは制御された雰囲気が得られる可能性をもたらすものではない。
微小システムの周囲に気密封止によって被覆物を移すことからなるこの技術(「ウェーハレベル−パッケージング」)は、ポリマー接着剤を必要とし、ポリマー接着剤は気密性に関して性能が悪い。
本発明による方法によって、大気圧および室温において2つの銅素子間の接合が達成される。この接合は、大きな機械的強度および非常に良好な導電性を有する。
MEMS 電気機械微小システム、微小電気機械システム
RMS 二乗平均平方根
CMP 化学機械研磨
DCB ダブルカンチレバービーム
2 素子
4 素子
6 基板
8 誘電体材料
9 拡散障壁
10 銅パッド
11 エッチング部
12 銅層
13 くぼんだ領域
14 銅パッド
18 MEMS
20 銅−銅接続部、キャビティ
22 第1の銅壁
22.1 第1の銅壁の内側の面
22.2 第1の銅壁の外側の面
22.3 第1の銅壁の底部
22.4 第1の銅壁の頂部、平坦面
24 第2の銅壁
26 第2の銅壁の頂部、平坦面
28 小粒子
30 大粒子、接続部

Claims (14)

  1. 第1の銅素子を第2の銅素子上に接合する方法であって、少なくとも
    A)前記第1および第2のそれぞれの素子の、それらにより前記素子が接触されるであろう、前記表面のそれぞれの上に、酸素に富む結晶性銅層を形成させる段階であり、両層の合計厚さが6nm未満である段階、
    B)酸素に富む両方の結晶性銅層を互いに接触させる段階
    を含む方法であり、
    前記段階A)が、
    a)1nm RMS未満の粗さおよび親水性表面が得られるように、前記表面を研磨する少なくとも1つの段階、
    b)前記研磨による粒子および大部分の腐食抑制剤の存在を阻むために、前記表面を洗浄する少なくとも1つの段階
    を含む方法。
  2. 前記粗さが、0.5nm RMS未満である、請求項1に記載の接合方法。
  3. 段階B)が、室温で、大気圧で、また空気中で行われる、請求項1または2に記載の接合方法。
  4. 段階B)が、段階b)に引き続いて2時間以内に行われる、請求項1から3のいずれかに記載の接合方法。
  5. 前記素子の一方の上に力を掛ける段階であり、接合を開始するように、酸素に富む両方の結晶性銅層を互いに近付けようとする段階を含む、請求項1から4のいずれかに記載の接合方法。
  6. 前記力を掛けることが、前記素子の一方の、一方の端部上だけに行われる、請求項4に記載の接合方法。
  7. 前記銅素子の緻密な平面が、前記接合表面と実質的に平行に配向される、請求項1から6のいずれかに記載の接合方法。
  8. 前記銅素子が、基板(6)、前記基板(6)上に堆積させた、エッチング部(11)を備えた誘電体層(8)、前記誘電体(8)を被覆し、また前記誘電体層(8)のエッチング部11を充填する銅層(12)を含み、前記銅層(12)が、前記エッチング部(11)において段差(13)を含み、この場合、段階a)が、下記の副段階:
    a1)前記段差(13)が消失し、実質的に平面の銅表面が得られるまで、平準化化学溶液で、それぞれの素子の前記銅層(12)を化学機械研磨する副段階、
    a2)前記エッチング部(11)を除く前記誘電体層(8)上の前記銅が完全に除去され、前記誘電体と同レベルでもしくは前記誘電体の表面から引っ込んで、前記銅が残るまで、前記誘電体に対し、選択的非平準化化学溶液で、前記残った銅層を化学機械研磨する副段階、
    a3)前記誘電体の表面が、実質的にパッドの表面になるまで、平準化化学溶液で、前記誘電体を化学機械研磨する副段階
    を含む、請求項1から7のいずれかに記載の接合方法。
  9. 前記素子が、前記誘電体(8)と前記銅層(12)の間に拡散障壁を含み、段階a2)の間、エッチング部を除く前記拡散障壁上で銅層が消失するまで、銅層が研磨され、また段階a3)の間、前記拡散障壁が、前記誘電体の前まで、または前記誘電体に代わって研磨される、請求項8に記載の研磨方法。
  10. 段階B)の後に、さらなる焼なまし段階C)を含む、請求項1から9のいずれかに記載の接合方法。
  11. 前記第1の素子が、銅プレートまたはパッドの形態で、誘電体材料の表面と同一平面をなし、また前記第2の素子が、プレートまたはパッドの形態で、誘電体材料表面と同一平面をなしている、請求項1から10のいずれかに記載の接合方法。
  12. 気密封止キャビティ内に電気機械微小システム構造体を有するマイクロ電子デバイスの作製方法であって、
    閉じた輪郭を形成する第1の銅壁によって囲まれ、電気機械微小システム構造体を備えている第1の素子を作製する段階であり、前記第1の壁の頂部が、平坦な表面によって構成されている段階、
    前記第1の素子の前記第1の壁の形状および寸法と類似した形状および寸法を有し、その頂部が平坦面によって構成されている第2の壁を備えている第2の素子を作製する段階であり、前記第1および第2の壁の高さの合計が、前記電気機械微小システム構造体の高さを超えている段階、
    前記第1および第2の素子のそれぞれの、それらにより前記素子が接触されるであろう前記壁の前記平坦面を、1nm RMS未満、有利な場合0.5nm RMS以下の粗さが得られるように研磨する段階、
    前記研磨による粒子および腐食抑制剤の存在を阻むために、前記表面を清浄にする段階、
    酸素と接触させ、前記平坦面のそれぞれの上に、酸素に富む結晶性銅層を形成させる段階であり、両層の合計厚さが6nm未満である段階、
    前記第1および第2の素子と前記第1および第2の壁とによって画定された、封止したキャビティ内に前記電気機械微小システム構造体を封止するように、酸素に富む両方の結晶性銅層を互いに接触させる段階
    を含む方法。
  13. それによって形成された前記キャビティ内の雰囲気を制御する段階を含む、請求項12に記載の作製方法。
  14. 前記接触させる段階が、真空下で行われる、請求項13に記載の作製方法。
JP2012516791A 2009-07-03 2010-07-01 単純化した銅−銅接着方法 Active JP5640083B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0954608 2009-07-03
FR0954608A FR2947481B1 (fr) 2009-07-03 2009-07-03 Procede de collage cuivre-cuivre simplifie
PCT/EP2010/059335 WO2011000898A1 (fr) 2009-07-03 2010-07-01 Procédé de collage cuivre-cuivre simplifié

Publications (2)

Publication Number Publication Date
JP2012531312A true JP2012531312A (ja) 2012-12-10
JP5640083B2 JP5640083B2 (ja) 2014-12-10

Family

ID=42077185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012516791A Active JP5640083B2 (ja) 2009-07-03 2010-07-01 単純化した銅−銅接着方法

Country Status (8)

Country Link
US (1) US8647983B2 (ja)
EP (1) EP2448861B1 (ja)
JP (1) JP5640083B2 (ja)
KR (1) KR101809698B1 (ja)
CN (1) CN102656110B (ja)
FR (1) FR2947481B1 (ja)
TW (1) TWI502664B (ja)
WO (1) WO2011000898A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016510949A (ja) * 2013-03-05 2016-04-11 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 導電性の直接金属接合を行う方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5517800B2 (ja) 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
FR2963158B1 (fr) 2010-07-21 2013-05-17 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques
FR2990565B1 (fr) * 2012-05-09 2016-10-28 Commissariat Energie Atomique Procede de realisation de detecteurs infrarouges
US8802538B1 (en) * 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
US9728453B2 (en) * 2013-03-15 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding integrated with CMOS processing
CN103474366B (zh) * 2013-09-13 2016-06-01 华进半导体封装先导技术研发中心有限公司 一种混合键合实现方法
CN103456652A (zh) * 2013-09-13 2013-12-18 华进半导体封装先导技术研发中心有限公司 混合键合实现方法
FR3011679B1 (fr) * 2013-10-03 2017-01-27 Commissariat Energie Atomique Procede ameliore d'assemblage par collage direct entre deux elements, chaque element comprenant des portions de metal et de materiaux dielectriques
US9437572B2 (en) 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
FR3017993B1 (fr) * 2014-02-27 2017-08-11 Commissariat Energie Atomique Procede de realisation d'une structure par assemblage d'au moins deux elements par collage direct
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
FR3027250B1 (fr) * 2014-10-17 2019-05-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct via des couches metalliques peu rugueuses
CN111283206A (zh) * 2015-09-07 2020-06-16 日立化成株式会社 接合用铜糊料、接合体的制造方法及半导体装置的制造方法
TWI558991B (zh) * 2016-02-04 2016-11-21 昇佳電子股份有限公司 判斷微機電系統裝置是否氣密的方法
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US9716088B1 (en) 2016-06-30 2017-07-25 International Business Machines Corporation 3D bonded semiconductor structure with an embedded capacitor
US9620479B1 (en) 2016-06-30 2017-04-11 International Business Machines Corporation 3D bonded semiconductor structure with an embedded resistor
FR3054074B1 (fr) * 2016-07-18 2018-08-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct metal-metal
FR3055948B1 (fr) * 2016-09-15 2018-09-07 Valeo Vision Procede de montage d'un composant electroluminescent matriciel sur un support
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
JP7030825B2 (ja) 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10390440B1 (en) * 2018-02-01 2019-08-20 Nxp B.V. Solderless inter-component joints
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
FR3089016A1 (fr) 2018-11-28 2020-05-29 Commissariat à l'Energie Atomique et aux Energies Alternatives Procede de test electrique d’au moins un dispositif electronique destine a etre colle par collage direct
KR20210024893A (ko) 2019-08-26 2021-03-08 삼성전자주식회사 반도체 소자 제조 방법
CN113299601A (zh) * 2021-05-21 2021-08-24 浙江集迈科微电子有限公司 一种多层转接板的晶圆级焊接工艺
CN115821397A (zh) * 2022-12-22 2023-03-21 燕山大学 键合态铜单晶及其原子级扩散键合工艺方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376280B1 (en) * 1999-07-23 2002-04-23 Agilent Technologies, Inc. Microcap wafer-level package
JP2003523627A (ja) * 2000-02-16 2003-08-05 ジプトロニクス・インコーポレイテッド 低温結合方法および結合構成物
JP2004273230A (ja) * 2003-03-07 2004-09-30 Okutekku:Kk 金属接合方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101211576B1 (ko) * 2004-11-04 2012-12-12 마이크로칩스 인코포레이티드 압축 및 냉간 용접 밀봉 방법 및 장치
CN101292341A (zh) * 2005-08-26 2008-10-22 Memc电子材料有限公司 绝缘体上应变硅结构的制造方法
FR2890658B1 (fr) 2005-09-09 2012-04-13 Kemesys Composition de polissage mecano chimique, procede de preparation et utilisation
US20080002460A1 (en) * 2006-03-01 2008-01-03 Tessera, Inc. Structure and method of making lidded chips
FR2898597B1 (fr) 2006-03-16 2008-09-19 Commissariat Energie Atomique Encapsulation dans une cavite hermetique d'un compose microelectronique, notamment d'un mems
US20080318420A1 (en) * 2007-06-22 2008-12-25 Wong Denny K Two step chemical mechanical polish
CN101110428A (zh) * 2007-07-11 2008-01-23 中国科学院上海微系统与信息技术研究所 用于mems微机械加工的多层绝缘体上的硅材料及方法
CN101439984B (zh) * 2007-11-19 2012-07-04 段维新 陶瓷/金属复合结构及其制造方法
US7642189B2 (en) * 2007-12-18 2010-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Synergy effect of alloying materials in interconnect structures
ES2570133T3 (es) 2010-05-04 2016-05-17 Du Pont Pastas en forma de película espesa que contienen óxidos de plomo y teluro y su uso en la fabricación de dispositivos semiconductores

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376280B1 (en) * 1999-07-23 2002-04-23 Agilent Technologies, Inc. Microcap wafer-level package
JP2003523627A (ja) * 2000-02-16 2003-08-05 ジプトロニクス・インコーポレイテッド 低温結合方法および結合構成物
JP2004273230A (ja) * 2003-03-07 2004-09-30 Okutekku:Kk 金属接合方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016510949A (ja) * 2013-03-05 2016-04-11 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 導電性の直接金属接合を行う方法

Also Published As

Publication number Publication date
KR101809698B1 (ko) 2017-12-15
CN102656110A (zh) 2012-09-05
TWI502664B (zh) 2015-10-01
EP2448861A1 (fr) 2012-05-09
JP5640083B2 (ja) 2014-12-10
US8647983B2 (en) 2014-02-11
EP2448861B1 (fr) 2014-03-12
FR2947481A1 (fr) 2011-01-07
CN102656110B (zh) 2015-11-25
WO2011000898A1 (fr) 2011-01-06
FR2947481B1 (fr) 2011-08-26
US20120100657A1 (en) 2012-04-26
TW201117308A (en) 2011-05-16
KR20120090021A (ko) 2012-08-16

Similar Documents

Publication Publication Date Title
JP5640083B2 (ja) 単純化した銅−銅接着方法
JP6286078B2 (ja) 銅部分及び誘電材料部分を含む2つの要素を直接ボンディングする方法
CN106571334B (zh) 一种硅片间的混合键合方法
KR101257274B1 (ko) 상온에서의 금속의 직접 결합
US8866305B2 (en) Methods of forming bonded semiconductor structures
JP5449248B2 (ja) 化学的機械的研磨組成物
TWI464810B (zh) 形成經接合的半導體結構之方法及由該方法所形成之半導體結構
CN105492371A (zh) 用于有源电路封装的微型机电系统(mems)装置防静摩擦的装置和方法
JP2012174988A (ja) 接合電極、接合電極の製造方法、半導体装置、及び、半導体装置の製造方法
JP3033574B1 (ja) 研磨方法
JP5703296B2 (ja) 銅要素の結晶構造を修正する方法
CN102113096A (zh) 化学机械研磨用研磨液以及使用了该研磨液的基板的研磨方法
Malainou et al. Development of Copper/Dielectric Hybrid Fusion Bonding with Cavity for CMOS compatible Wafer Level Hermetic Packaging
US7182882B2 (en) Method of improving chemical mechanical polish endpoint signals by use of chemical additives
Rabold et al. Low Temperature Wafer Bonding: Plasma Assisted Silicon Direct Bonding vs. Silicon-Gold Eutectic Bonding
Bonding Low Temperature Wafer Bonding: Plasma Assisted Silicon Direct Bonding vs.

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141027

R150 Certificate of patent or registration of utility model

Ref document number: 5640083

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250