JP2016510949A - 導電性の直接金属接合を行う方法 - Google Patents

導電性の直接金属接合を行う方法 Download PDF

Info

Publication number
JP2016510949A
JP2016510949A JP2015560748A JP2015560748A JP2016510949A JP 2016510949 A JP2016510949 A JP 2016510949A JP 2015560748 A JP2015560748 A JP 2015560748A JP 2015560748 A JP2015560748 A JP 2015560748A JP 2016510949 A JP2016510949 A JP 2016510949A
Authority
JP
Japan
Prior art keywords
metal
metal layer
substrate
insulating material
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015560748A
Other languages
English (en)
Other versions
JP6410739B2 (ja
Inventor
ゴンドシャルトン ポール
ゴンドシャルトン ポール
ベネサ ラミーヌ
ベネサ ラミーヌ
インベール ブルーノ
インベール ブルーノ
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ, コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2016510949A publication Critical patent/JP2016510949A/ja
Application granted granted Critical
Publication of JP6410739B2 publication Critical patent/JP6410739B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08113—Disposition the whole bonding area protruding from the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/085—Material
    • H01L2224/08501—Material at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83948—Thermal treatments, e.g. annealing, controlled cooling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Laminated Bodies (AREA)
  • Wire Bonding (AREA)

Abstract

方法は、（ａ）金属層（２）に覆われた第１の基板（１）及び金属層（４）に覆われた第２の基板を準備する、（ｂ）金属層（２、４）を直接、接触させて、流動的に接続された空隙により分離された金属材料橋部（５）を有する接合界面部（６）を形成する、（ｄ）接合界面部（６）を酸化性流体（８）に浸漬し、空隙を少なくとも一部充填する酸化物と、金属／金属酸化物／金属コンタクト領域（９）を形成する、との各ステップを備える。発明は、第１の基板（１）、第１の金属層（２）、当該第１の金属層（２）と共に接合層（６）を構成する第２の金属層（４）と、第２の基板（３）とを備える構造（１００）であって、接合界面部（６）は、空隙によって分離された金属材料橋部（５）と、空隙を部分的に充填する金属酸化物と、金属／金属酸化物／金属コンタクト領域（９）とを備える。【選択図】図４

Description

本発明は、２つの半導体基板の間にて導電性の直接金属接合を行う方法に関する。この発明は、更に、導電性の直接金属接合により組み立てられた２つの半導体基板を備える構造に関する。
糊や接着剤等の介在物を界面部に導入すること無しに、基板の一面に堆積された金属同士を直接接触させて基板を組み立てる導電性接合の技術が幾つか知られている。
例として、熱圧縮無しに銅を直接接合させる方法は、一般には常温において、平坦、つまりＲＭＳ粗さが０．５ｎｍ又はそれ未満であり、親水性であり（言い換えると水滴の角度が典型的には２０°又はそれ未満を示す）、且つ汚染が無い表面同士を接触させることからなる。その後、接合の質を強化するために、当該構造に対してアニールを適用しても良い。この熱処理が完了すると、接合界面部は再構成されて、一方では導電性、他方では構造体を構成する基板の少なくとも一方を薄くするための良好な機械的耐性を備える銅／銅の接続が実現する。
この技術には、接合しようとする表面の状態に依存するという短所がある。従って、この方法の決定的なステップは、機械的化学研磨及び表面の活性化であり、これらは堆積された金属層に対して接合の前に行われる。しかしながら、一方ではこのような工程は金属毎に異なる習熟を要し、他方では、このような組み立てを成功させるために、準備工程及び接合工程を配列する時間的制約が必要である。
堆積層の金属接合を行うためには、他の方法も知られている。例えば、熱圧縮を補助的に用いた銅の金属接合である。この方法では、基板を接合する際に、熱と、構造体の一方に圧力を掛けることによる機械的な力という形をもって、追加のエネルギーが供給される。
この技術は、予備的な表面の調整、特に、平坦さ（実現可能性はＲＭＳで最大８．６ｎｍまで）についての制約を緩和する長所がある。しかしながら、この方法により接合界面部の再構成を実現する温度は３５０℃又はそれ以上であり、構造体の構成物に損傷を与える可能性がある
この技術に関係する先行技術において強調されてきた主な短所は、接合の後に界面部に残存する欠陥であり、これは、粒界によって定められた空洞（固体が無いという意味）の形で現れる。
本発明の目的の１つは、上記の短所の少なくとも１つを克服することである。
このために、本発明は、２つの半導体材料基板間に導電性の直接金属接合を行う方法を提案する。当該方法は、次の各ステップを有する。
（ａ）１つの面が第１の金属層に覆われた第１の基板と、１つの面が第２の金属層に覆われた第２の基板とを準備する
（ｂ）第１の金属層と第２の金属層とを直接接触させて、第１の金属層及び第２の金属層の間に金属材料の橋部を有する接合界面部を形成する。金属材料の橋部は、互いに流動的に接続された空隙によって分離される
（ｄ）接合界面部を少なくとも部分的に酸化性流体に浸漬し、空隙の外縁となる部分の第１の金属層及び第２の金属層を酸化させて、当該酸化によって空隙を少なくとも部分的に満たす金属酸化物を生成し、当該金属酸化物により、第１の金属層及び第２の金属層における空隙の外縁となる部分間にコンタクト領域を形成する。
言い換えると、金属酸化物は、第１の金属層の金属と、第２の金属層の金属とに対して直接接触している。従って、この方法を実施する際、接合界面部に形成された金属酸化物は、金属／酸化物／金属のコンタクト領域を空隙において構成し、これによって界面部における接合エネルギーを強化している。その後、一方又は両方の基板に対する機械的処理、特に、一方の基板に対する機械的な薄化処理を、接合界面部が外れることなしに適用することができる。その上、形成された金属酸化物が導電性又は半導電性であれば、得られた接合の導電性は、一定の粗さを有する金属同士における従来の直接接合によって得られる導電性よりも優れる。従って、当該構造上に設けられた素子は、よりすぐれた性能を示す。
この技術は、従来の直接接合技術と比べて、表面の調整、特に平坦化及び汚染に関する制限を緩和する利点がある。これにより、望ましい粗さを実現する前に非常に大量の材料を消費するのを避けることができる。この方法を用い且つ熱圧縮を用いない場合には接合を得るための粗さはＲＭＳで０．７ｎｍであり、これに対して、界面部における酸化を伴わない場合は０．５ｎｍである。ここで、本文書において、ＲＭＳ粗さはいずれも、２０×２０マイクロメートルの範囲についてのＡＦＭ測定によって得ている。同様に、本発明の方法によって、表面の親水性に関する要求を軽減することができ、このことは熱圧縮を伴わない直接接合の場合に極めて重要である。これらのことから、接合の前に金属層の表面を調整する工程と、直接接合自体との時間的な制約は重要性が低くなる。実際、制御された雰囲気、例えば真空下又は窒素雰囲気において、表面を接触させる前に金属層を保持しておくことが可能であり、その際に汚染又は表面の親水性の変化をおそれる必要は無い。高温直接接合の場合、表面を接触させる前に、それらを開放空気中に保持することさえ可能である。
浸漬のステップ（ｄ）は、３０分から数時間の期間中において行い、酸化性流体の浸透と空隙内における金属酸化物の成長とを可能とすることが望ましい。酸化の実施中、界面部を浸漬させた状態に維持することにより、流体が不足するのを避け、基板の端及び中央の両方に亘って均一な酸化を実現できる。
ステップ（ｂ）とステップ（ｄ）との間に、接合をアニールするために熱履歴を適用するステップ（ｃ）を更に備えることが望ましい。熱履歴とは、温度を所定の時間加えることを意味する。当該熱履歴は、接合エネルギーを強化する。
ステップ（ｃ）による熱履歴の適用は、更に、接合界面部の一方の側に圧力を加えるステップ（ｃ１）を備えることが望ましい。ステップ（ｃ）及び（ｃ１）を組み合わせたこのステップは、熱圧縮であって、接合界面部の質を改善させると共に、残存する空隙の酸化に進む前の金属材料の橋部の質を改善させる。これにより、熱圧縮を伴わない場合よりも顕著に粗い表面であっても組立が可能となる。例えば、本発明の文脈では、酸化と熱圧縮によってＲＭＳ粗さで５０ｎｍまでの表面について直接接合を得ることができる。これに対して、酸化と熱圧縮を伴わない場合はＲＭＳ粗さで１０ｎｍ未満である。与えられる圧力は、接合しようとする表面の状態（特に、ＲＭＳ粗さ及び親水性）に依存し、典型的には１から５ＭＰａの間で様々である。このように、接合表面に対して実質的に垂直に１００ｎｍ程度までの空隙の外縁となる２つの表面の間において、接合を実現することができる。
１つの可能性として、接触のステップ（ｂ）の前に、第１及び第２の金属層の表面を平坦化し、特に、０．１ｎｍと０．７ｎｍとの間のＲＭＳ粗さを実現するステップ（ｉ）を備える。このような表面の調整により、熱圧縮無しで直接接合を行うことが可能になる。浸漬ステップ（ｄ）における制御された金属の酸化を行う利点は、ＲＭＳで０．５ｎｍ未満の粗さが必要であった従来の直接接合に比べて、接合前の表面の状態に対する以前性が小さい直接接合を可能とすることである。熱圧縮を伴う接合については、ＲＭＳ粗さで５０ｎｍのオーダーまで、この平坦化のステップ無しに進めることができる。
浸漬のステップ（ｄ）は、酸化性流体の加熱、特に、１０℃から１００℃の間の温度に加熱することを含んでいるのが望ましい。この温度により、金属の酸化工程を加速することができる。
ある構成によると、本方法は、浸漬と酸化のステップ（ｄ）に続いて、接合を強化するために熱処理を行うステップ（ｅ）を更に備えていても良い。このステップにより、接合エネルギーを更に強化することができる。浸漬のステップ（ｄ）の結果として、同じ接合エネルギーを得るために必要なステップ（ｅ）の接合アニール熱履歴（言い換えると、アニールの温度及び／又は時間）を低減することができる。当該温度を下げることにより、基板上に設けられた構成要素に対する損傷を低減できる可能性がある。
ある構成では、本方法は、第１の基板及び第２の基板を準備するステップ（ａ）の前に、ＣＶＤ（化学的気相成長）法によって、第１の金属層及び第２の金属層を、それぞれ第１の基板及び第２の基板の表面に堆積させるステップを備える。
堆積のステップは、第１の金属層及び第２の金属層が２０ｎｍと５０００ｎｍの間の厚さ、好ましくは、５００ｎｍと１０００ｎｍの間の厚さに達するまで続けても良い。
第１の金属層及び第２の金属層を設ける前に、基板上に、厚さが数十ｎｍであって特にＴｉＮからなるバリア層を設けておくのが好ましい。この層は、金属層の金属種が、特にアニールのステップにおいて、基板内に拡散するのを防ぐバリアを形成する。更に、堆積層が金属層上に密着させる層としても機能し得る。
第１及び第２の基板は、シリコン、ＳｉＣ、ゲルマニウム、III／V族元素の合金、例えばＡｓＧａ、ＩｎＰ、ＩｎＧａＮ、ＡｌＧａＮからなる半導体基板から選ばれていても良い。
変形例としては、第１の基板は、第２の基板とは異なる半導体材料からなっていても良い。
望ましくは、酸化性流体は、酸化性気体又は酸化性液体、特に、液体の水（Ｈ２Ｏ）、過酸化水素（Ｈ２Ｏ２）又は気体のＨＮＯ３からなっている。
第１の金属層及び第２の金属層は、銅、モリブデン、タングステン及びこれらの合金から選ばれているのが望ましい。これらの金属は、導電性に優れると共に、酸化されていない金属に比べて体積の大きな酸化物を生じるので接合界面部における空隙を容易に満たすことができる。その上、これらの金属の幾つかを用いると、少なくとも部分的には導電性であること、腐食に耐性があること、この工業界で最も一般に用いられる半導体材料に近い熱膨張係数（ＣＴＥ；coefficient of thermal expansion）を有していること、において有利である。
ある構成では、第１の金属層の金属は、第２の金属層の金属と同じである。このようにすると、第１及び第２の金属層から単一の金属酸化物を同時に形成することができる。
これにより、接合界面部に形成される接触面は、第１の金属層及び第２の金属層との直接の接触面を構成する単一の金属酸化物を備えることになり、導電性の金属／酸化物／金属コンタクトをより高品質にすることができる。
ある変形例では、第１の金属層の金属は、第２の金属層の金属とは異なっており、これによって酸化性流体は２つの酸化物を含む金属酸化物を生じさせる。第１の金属酸化物は第１の金属層の酸化により生じ、第２の金属酸化物は第２の金属層の酸化により生じる。従って、コンタクト領域は、２つの酸化物を含む金属酸化物からなり、２つの酸化物は互いに直接接触し、第１の酸化物は第１の金属層にも直接接触し、第２の金属酸化物は第２の金属層にも直接接触する。
他の構成では、ステップ（ｃ）における熱履歴は、３０℃と４００℃との間の温度、好ましくは２５０℃以下の温度、より好ましくは５０℃と２００℃との間の温度において、数十分と数時間の間の時間にわたって与えられる。このように、従来の熱圧縮に比べて相対的に温度が低いので、基板に設けられていても良い構成物の劣化を抑制できる。
ある実施形態では、第１の金属層は第１の基板の表面を完全に覆うと共に、第２の金属層は第２の基板の表面を完全に覆う。このようにすると、酸化性流体は、第１及び第２の基板の表面を完全に覆う第１及び第２の金属層の間に位置する空隙中を循環することができる。
他の変形例では、第１の金属層及び第２の金属層は、それぞれ、複数存在し間に第１の絶縁材料が伸びている第１の金属パッド、及び、複数存在し間に第２の絶縁材料が伸びている第２の金属パッドを備えている。
望ましくは、第１の金属パッドの高さ及び第２の金属パッドの高さは、それぞれ、第１の絶縁材料の厚さ及び第２の絶縁材料の厚さと同じか又はそれらよりも小さい。
この変形例によると、２つの基板は、第１及び第２の金属パッドが接触することにより、垂直には絶縁された少なくとも２つの導電性領域を備える導電性の直接接合により接合された構造を得ることができる。
絶縁材料の「厚さ」とは、本明細書では、絶縁材料が置かれている表面と、絶縁材料の頂部面との間の距離を意味する。
望ましくは、第１の金属パッドの高さは、第１の絶縁材料の厚さよりも厳密に小さい。
望ましくは、第１の金属パッドの高さと、第１の絶縁材料の厚さとの差は、最大でも２ｍｍである。
第２の金属パッドの高さは、第２の絶縁材料の厚さよりも厳密に小さいのであっても良い。
望ましくは、第２の金属パッドの高さと、第２の絶縁材料の厚さとの差は、最大でも２ｍｍである。
望ましくは、第１の絶縁材料及び／又は第２の絶縁材料はシリコン酸化物からなっている。
第２の側面として、本発明は、垂直の導電性を示し且つ順に次のような積層構造、つまり、
半導体材料からなる第１の基板と、
第１の金属層と、
第１の金属層に直接接合により接合されて導電性の接合界面部を構成する第２の金属層と、
半導体材料からなる第２の基板と
を備える構造を提案する。ここで、接合界面部は、
第１の金属層及び第２の金属層の間に位置し、金属材料からなり且つ空隙によって互いに分離された橋部と、
空隙の外縁となる部分の第１の金属層及び第２の金属層を酸化することにより形成され、空隙の少なくとも一部を充填し、且つ、空隙の外縁となる部分の第１の金属層及び第２の金属層を接続させる金属酸化物と
を備える。
望ましくは、空隙の少なくとも５０％は、金属酸化物に部分的に充填され、５０ｎｍ以下、好ましくは２５ｎｍ以下、より好ましくは１０ｎｍ以下の寸法を有する。
望ましくは、空隙は、金属酸化物に部分的に充填され、１０ｎｍ以下の寸法を有する。
これにより、接合界面部の機械的抵抗はより大きな寸法のコンタクト領域の存在により強化される。その上、本発明によるこの形式の直接接合の導電性は、導電性又は半導電性である金属酸化物が存在することによる従来の直接接合による場合に比べて、改善している。
第１の金属層は第１の基板の表面を完全に覆い、第２の金属層は第２の基板の表面を完全に覆っているのであっても良い。
ある変形例によると、第１の絶縁材料及び第２の絶縁材料を備える構造であり、第１の金属層及び第２の金属層は、それぞれ、複数存在し間に第１の絶縁材料が伸びている第１の金属パッド、及び、複数存在し間に第２の絶縁材料が伸びている第２の金属パッドを構成している。
望ましくは、第１の金属パッドの高さ及び第２の金属パッドの高さは、それぞれ、第１の絶縁材料の厚さ及び第２の絶縁材料の厚さと同じか又はそれらよりも小さい。
これにより、第１及び第２の金属パッドが互いに向かい合って直接接合により封じられ、金属パッドの間は絶縁材料により垂直に絶縁された複数の導電性領域を有する構造となる。
本発明の他の側面、目的及び利点は、２つの実施形態に関し、非限定的な例として示され、添付の図面を参照する以下の説明を読むことでより明らかになる。可読性を高めるために、図は、全ての構成要素を寸法通りに示しているわけではない。単純化のために、以下の説明において、異なる実施形態における同一、類似又は等価の要素は同じ符号を付されている。
図１は、本発明の方法の実施形態を説明する図である。 図２は、本発明の方法の実施形態を説明する図である。 図３は、本発明の方法の実施形態を説明する図である。 図４は、本発明の方法の実施形態を説明する図である。 図５は、後の適用のために準備された構造を示す図である。 図６は、図１から４に示された方法の第２の実施形態を示す図である。 図７は、図１から４に示された方法の第２の実施形態を示す図である。 図８は、図１から４に示された方法の第２の実施形態を示す図である。
図１は、ステップ（ａ）を示しており、ここでは、表面に第１の銅金属層２が堆積された第１のシリコン基板と、表面に第２の銅金属層４が堆積された第２のシリコン基板３とを準備する。特に、第１の金属層２及び第２の金属層４がＣＶＤにより堆積され、第１及び第２の基板１及び３の表面を完全に堆積物で覆っており、一般に“フルウェハ”と呼ばれる。図示されていない構成によると、基板の表面には予めシリコンの熱酸化物層と、６０ｎｍのＣＶＤ（Chemical Vapor Deposition）により堆積されたＴｉＮからなるバリア層が形成され、基板１、３上の金属層２、４の機械的強度を高めている。この後、第１及び第２の銅金属層２、４が、厚さ２０ｎｍと５０００ｎｍとの間の厚さで、バリア層上にＰＶＤ（Pressure Vapor Deposition）法によって直接堆積される。
これにより、第１及び第２の金属層２、４が形成され、厚さ１μｍであり、ＲＭＳ粗さが約５．６ｎｍ（２０μｍ×２０μｍの範囲において）であり、且つ、水の接触角（drop angle）３７°に対応する親水性を有する。
図示されていない構成によると、本発明は、銅以外の金属、例えばモリブデン、タングステン及びこれらの合金を材料とする第１の金属層２及び第２の金属層４を備えていても良い。その上、第１の金属層２の金属は、第２の金属層４の金属と異なっていても良い。
図２は、第１及び第２の金属層２、４を接触させることを示しており、これは、前記の特性を有する表面同士を直接接合させるステップ（ｂ）に従って行われる。この接合により、第１の金属層２及び第２の金属層４の間の接合界面部６に、銅／銅の金属材料橋部５が生じる。これらの金属材料橋部５は、図２では、接合界面部６における黒色の太い破線により記号的に示されている。接合界面部６は、金属材料橋部５を分離する空隙（図示せず）も有している。これらの流動的に接続された空隙は、直接接合の過程にて固体材料中に形成された欠陥又は穴から生じたものである。
この後、図３に示されるように、熱圧縮（ステップ（ｃ）及び（ｃ１））により接合を強化しても良い。接合をアニールする際の熱履歴は、２００℃にて１時間であり、約１．９１ＭＰａの圧力を接合界面部６のいずれの側に加えながら行う。望ましくは、この圧力は、接合された基板の全表面に対して、２つのピストン１１を用い、基板の直径が約１０ｃｍの場合に１５ｋＮの力を加えることで印加される。これにより、均一に分配された一様な圧力は接合界面部６の一方に加えられる。この熱圧縮は、１次又は２次真空（primary or secondary vacuum）下で行っても良い。
熱圧縮により、第１及び第２の金属層２、４の間の接合エネルギーを増加させることができる。Ｃｕ／Ｃｕ金属材料橋部５は、接合界面部６において、ステップ（ｃ）及び（ｃ１）を完了してより強くなった接合力を象徴するより太い破線によって示している。熱履歴の温度は、接合する基板の性質に依存して異なり、特に、表面の粗さ及び親水性に依存する。例えば、温度は３０℃と４００℃との間であっても良く、好ましくは２５０℃か又はそれ未満であり、より好ましくは５０℃と２００℃との間であって、数十分から数時間の期間である。適用する圧力は、典型的には１ＭＰａと５ＭＰａとの間で様々である。
この図３に示された熱圧縮ステップは随意に行うものである。組み立てる表面において所定の条件、特にＲＭＳ粗さ（典型的には０．７ｎｍ未満）及び親水性、が満たされれば、単純に基板を接触させることで接着には十分な場合もある（この場合、方法は図１、２及び４に示されたステップを有する）。この場合、表面の準備を行う予備的なステップ（ｉ）は一般に必要であり、特に、機械的化学研磨により達成される平坦化が必要である。
最後に、図４に示された本方法のステップ（ｄ）により、接合界面部６は酸化性流体８、例えば２２℃の液体の水に、１２時間に亘って浸漬される。この浸漬により、空隙において流体８は接合界面部６の全体に浸透する。この段階は速い（１０秒から約１分程度）。この期間に、少なくとも部分的に、空隙の外縁となる部分の第１の金属層２及び第２の金属層４が酸化して、酸化銅Ｃｕ２Ｏとなる。このように生じた金属酸化物は、少なくとも部分的に、空隙を充填することができる。生じたＣｕ２Ｏは、実際、非酸化の銅よりも体積が大きいので、空隙の表面にて酸化銅が成長すると、空隙を充填する。これにより、全欠陥は酸化銅により充填される。酸化の後に得られる接合界面部６は、Ｃｕ／Ｃｕ金属材料橋部５と、Ｃｕ／Ｃｕ２Ｏ／Ｃｕコンタクト領域９（図４において、金属材料橋部５を象徴する黒い太線の間の灰色の太線９によって示される）接合界面部６と、最大の寸法が１０ｎｍ以下である空隙の残留分とを含む。このような界面部６は、金属である金属材料橋部５と、半導体である酸化銅からなるコンタクト領域９とを含み、従来の直接接合により得られた接合界面部６と比較して、強化された接合エネルギーと最適化された垂直導電性を有する。
第１の金属層２を構成する金属が第２の金属層４を構成する金属とは異なる変形例の場合、２つの金属の酸化に関する反応速度論（kinetics）によっては、金属酸化物が２つの異なる酸化物を含んでいることもある。その場合、コンタクト領域９は２つの異なる金属の酸化物からなり、第１の金属層２と第２の金属層４とを部分的に接続する。従って、接合界面部６は機械的に強化されると共に、２つの酸化物の導電性に依存して垂直導電性は改善される。
更に、酸化性流体８は、水以外の物質の酸化性流体からなっていても良く、例えば、酸化される金属の性質に応じて選ばれた酸化性気体でも良い。更に、酸化性流体８は、約１０℃と１００℃との間の温度にまで、浸漬中に加熱されても良く、これにより金属の酸化速度を加速又は減速できる。
図示されていない他のあり得る実施形態では、浸漬ステップ（ｄ）に続いて、従来の直接接合と同様に、接合を強化するための熱処理を施す工程（ｅ）を行っても良い。
このように、本方法は、第１のシリコン基板１、第１のＣｕ金属層２、当該第１のＣｕ金属層２に直接接合により接合されて導電性の接合界面部６を構成する第２のＣｕ金属層４、及び第２のシリコン基板３が順に積層された構造体１００の製造に繋がる。
接合界面部６は、少なくとも部分的に酸化銅により充填された空隙と、Ｃｕ／Ｃｕ金属材料橋部５と、Ｃｕ／銅酸化物／銅のコンタクト領域９とを含む。残留する空隙の寸法は最大でも１０ｎｍである。接合界面部６にＣｕ／Ｃｕ２Ｏ／Ｃｕコンタクト領域９があるので、「研磨」型の機械的な薄化、又は、基板１、３の一方の露出している裏面からの調整を、接合界面部６における脱離が生じるおそれ無しに行うことができる（図５では、基板３が薄化されて基板３’になっている）。
図６から図８に示された第２の実施形態によると、第１及び第２の金属層２、４は、少なくとも２つの金属パッド１２、１２’が絶縁材料領域１３、１３’に分離されるように形成され、接合界面部６が導電性領域と、金属パッド１２、１２’の間におけるその他の電気絶縁性領域とを有するようになっている。あり得る実施形態として、第１及び第２の金属層２、４はＣＶＤにより堆積されている。
図６に示す通り、第１の基板１及び第２の基板３は、例えばシリコンからなり、それぞれ、例えば銅からなる複数の第１の金属パッド１２を有する第１の金属層２、及び、やはり例えば銅からなる複数の第２の金属パッド１２’を有する第２の金属層４に覆われている（ステップ（ａ））。第１の領域及び第２の領域は、順に第１の絶縁材料１３及び第２の絶縁材料１３’からなり、それぞれ第１の金属パッド１２の間、及び、第２の金属パッド１２’の間に伸びている。図６に示されるように、第１の金属パッド１２の高さは、第１の絶縁材料１３の厚さと実質的に同等である。同様に、第２の金属パッド１２’の高さは、第２の絶縁材料１３’の厚さと実質的に同等である。
特に、第１の絶縁材料１３及び第２の絶縁材料１３’は、電気的に絶縁性のシリコン酸化物からなる。これに代えて、他の電気的に絶縁性の材料を用いても良い。
図７は、本方法のステップ（ｂ）に従って第１の金属パッド１２と第２の金属パッド１２’とを接触させるところを示しており、第１の絶縁材料１３と第２の絶縁材料１３’とについても接触している。これに続く、接合界面部６における酸化性流体８の循環は、第１の金属パッド１２と第２の金属パッド１２’とが互いに向き合う界面部６に形成された空隙において行われる。その後、形成された構造に対して熱圧縮ステップが適用され（ステップ（ｃ）及び（ｃ１））、接合界面部６に対して流動的に接続された空隙によって分離されたＣｕ／Ｃｕ金属材料橋部５が形成されることにより、接合エネルギーが強化される。
図８は、本方法のステップ（ｄ）に従って界面部６の浸漬を行った後に得られた構造体１００を示している。この浸漬により、空隙の外縁となる部分の銅部分が酸化されて、少なくとも部分的に、空隙が充填される。コンタクト領域９を形成する金属酸化物があることから、接合界面部６の接合エネルギーは、改善され、且つ、利用分野に応じてこの後のステップ、特に機械的薄化を行うのに適したものとなっている。得られた構造体１００は、順に、第１のシリコン基板１と、複数の第１の金属パッド１２を含み且つその間にシリコン酸化物等の第１の絶縁材料１３が伸びた第１の金属層２と、複数の第２の金属パッド１２’を含み且つその間にシリコン酸化物等の第２の絶縁材料１３’が伸びた第２の金属層４と、第２のシリコン基板３との積層体を含む。第１の金属パッド１２の高さ及び第２の金属パッド１２’の高さは、実質的に、それぞれ第１の絶縁材料１３及び第２の絶縁材料１３’と同じである。一旦接触すると、第１及び第２の金属層２、４と、第１及び第２の絶縁材料１３、１３’とは、接合界面部６を構成し、向かい合う金属パッド１２、１２’の接合における垂直の導電性と、向かい合う絶縁材料１３、１３’における垂直の絶縁性とを確実にする。無論、接合界面部６は、金属製の金属材料橋部５と、最大の寸法が１０ｎｍか又はそれ未満の空隙と、Ｃｕ／Ｃｕ酸化物／Ｃｕコンタクト領域９とを備える。
図示されていないが、第１の金属パッド１２の高さは、第１の絶縁材料１３の厚さよりも小さくすることをも可能である。差の最大値は２ｍｍである。更に、第２の金属パッド１２’の高さは、第２の絶縁材料１３’の高さよりも小さくすることも可能であり、差の最大値は２ｍｍである。これらの場合、酸化性流体８が、十分な金属酸化物を生じさせて、接合界面部６に空隙の外縁となる第１の金属層２の一部及び第２の金属層４の一部の間にコンタクト領域９を形成することも行う（ステップ（ｄ））。
図示されていない本発明の変形例によると、第１の基板１は、半導体基板であって、第２の基板３とは異なる材料からなる。
つまり、本発明は、導電性の直接金属接合を２つの半導体基板１、３の間にて行う方法を提案し、これによると、接合する基板の平坦化及び親水性についての制限を緩和しながら、より確実に、強力な接合エネルギー、非常に優れた導電性、安価な実施を実現する。
言うまでもないことだが、本発明は、上記に例として説明した変形例には限定されず、説明された手段のあらゆる技術的な等価物及び変形例と、それらの組み合わせを網羅する。

Claims (18)

  1. 半導体材料からなる２つの基板（１、３）の間に導電性直接金属接合を行う方法であって、以下の各ステップ、つまり
    （ａ）一面が第１の金属層（２）に覆われた第１の基板（１）と、一面が第２の金属層（４）に覆われた第２の基板（３）とを準備する
    （ｂ）前記第１の金属層（２）と前記第２の金属層（４）とを直接接触させて、前記第１の金属層（２）と前記第２の金属層（４）との間に、金属材料橋部（５）を有する接合界面部（６）を形成し、前記金属材料橋部（５）は、互いに流動的に接続された空隙によって分離されているようにする
    （ｄ）前記接合界面部（６）を少なくとも部分的に酸化性流体（８）に浸漬し、前記空隙の外縁となる部分の前記第１の金属層及び前記第２の金属層を酸化させて、当該酸化により前記空隙を少なくとも部分的に充填する金属酸化物を生成し、当該金属酸化物によって、前記第１の金属層（２）及び前記第２の金属層（４）における前記空隙の外縁となる部分の間にコンタクト領域（９）を形成する
    を有する方法。
  2. 請求項１の方法において、
    前記第１の基板（１）及び前記第２の基板（３）を準備する前記ステップ（ａ）の前に、ＣＶＤ（化学的気相成長）法によって、前記第１の基板（１）の表面及び前記第２の基板（３）の表面に、それぞれ、第１の金属層（２）及び第２の金属層（４）を堆積するステップを備えることを特徴とする方法。
  3. 請求項１又は２の方法において、
    前記浸漬のステップ（ｄ）は、約３０分から数時間の期間に亘って行うことにより、前記空隙内に前記酸化性流体（８）を浸透させて前記金属酸化物を成長させることを特徴とする方法。
  4. 請求項１から３のいずれか１つの方法において、
    前記ステップ（ｂ）と前記ステップ（ｄ）との間に、熱履歴を適用して接合をアニールするステップ（ｃ）を備えることを特徴とする方法。
  5. 請求項４の方法において、
    前記ステップ（ｃ）に基づく熱履歴の適用は、更に、前記接合界面部（６）の任意の側に圧力を加えるステップ（ｃ１）を更に備えることを特徴とする方法。
  6. 請求項１から５のいずれか１つの方法において、
    前記接触のステップ（ｂ）の前に、前記第１の金属層（２）の表面及び前記第２の金属層（４）の表面を、特に、ＲＭＳで０．７ｍｍ以下の粗さが得られるまで平坦化するステップを備えることを特徴とする方法。
  7. 請求項１から６のいずれか１つの方法において、
    前記浸漬のステップ（ｄ）において、前記酸化性流体（８）を、特に１０℃と１００℃との間の温度に加熱することを特徴とする方法。
  8. 請求項１から７のいずれか１つの方法において、
    前記ステップ（ｄ）の後に、接合を強化するための熱処理を行うステップ（ｅ）を備えることを特徴とする方法。
  9. 請求項１から８のいずれか１つの方法において、
    前記酸化性流体（８）は、液体の水（Ｈ２Ｏ）、過酸化水素（Ｈ２Ｏ２）又は気体のＨＮＯ３であっても良い酸化性気体又は酸化性気体を含むことを特徴とする方法。
  10. 請求項１から９のいずれか１つの方法において、
    前記第１の金属層（２）の金属、及び、前記第２の金属層（４）の金属は、銅、モリブデン、タングステン及びこれらの合金から選ばれていることを特徴とする方法。
  11. 請求項１から１０のいずれか１つの方法において、
    前記第１の金属層（２）の金属は、前記第２の金属層（４）の金属と同一であることを特徴とする方法。
  12. 請求項４から１１のいずれか１つの方法において、
    前記ステップ（ｃ）による熱履歴の適用は、３０℃と４００℃との間の温度、望ましくは２５０℃以下の温度、更に望ましくは５０℃と２００℃との間の温度において、数十分から数時間の間の期間、行われることを特徴とする方法。
  13. 請求項１から１２のいずれか１つの方法において、
    前記第１の金属層（２）は前記第１の基板（１）の表面を完全に覆うと共に、前記第２の金属層（４）は前記第２の基板（３）の表面を完全に覆うことを特徴とする方法。
  14. 請求項１から１２のいずれか１つの方法において、
    前記第１の金属層（２）及び前記第２の金属層（４）は、それぞれ、間に第１の絶縁材料（１３）が伸びた複数の第１の金属パッド（１２）、及び、間に第２の絶縁材料（１３’）が伸びた複数の第２の金属パッド（１２’）を備え、前記第１の金属パッド（１２）の高さ及び前記第２の金属パッド（１２’）の高さは、前記第１の絶縁材料（１３）の厚さ及び前記第２の絶縁材料（１２’）の厚さ以下であることを特徴とする方法。
  15. 垂直の導電性を示す構造（１００）であって、次の順の積層、つまり
    半導体材料からなる第１の基板（１）と、
    第１の金属層（２）と、
    前記第１の金属層（２）に直接接合により接合されて導電性の接合界面部（６）を構成する第２の金属層（４）と、
    半導体材料からなる第２の基板とを備え、
    前記接合界面部（６）は、
    前記第１の金属層（２）と前記第２の金属層（４）との間にあり、空隙によって分割された複数の金属材料橋部（５）と、
    前記空隙の外縁となる部分の前記第１の金属層（２）及び前記第２の金属層（４）を酸化することにより生成され、前記空隙の少なくとも一部を充填し、前記空隙の外縁となる部分の前記第１の金属層（２）及び前記第２の金属層（４）の間にコンタクト領域（９）を形成する金属酸化物と、
    を備えることを特徴とする構造。
  16. 請求項１５の構造（１００）において、
    少なくとも５０％の前記空隙は、前記金属酸化物によって充填され、４０ｎｍ以下の寸法を有することを特徴とする構造。
  17. 請求項１５又は１６の構造（１００）において、
    前記第１の金属層（２）は前記第１の基板（１）の表面を完全に覆っており、且つ、前記第２の金属層（４）は前記第２の基板（３）の表面を完全に覆っていることを特徴とする構造。
  18. 請求項１５又は１６の構造（１００）において、
    前記構造（１００）は、第１の絶縁材料（１３）及び第２の絶縁材料（１３’）を備え、
    前記第１の金属層（２）及び前記第２の金属層（４）は、それぞれ、間に第１の絶縁材料（１３）が伸びた複数の第１の金属パッド（１２）、及び、間に第２の絶縁材料（１３’）が伸びた複数の第２の金属パッド（１２’）を備え、
    前記第１の金属パッド（１２）の高さ及び前記第２の金属パッド（１２’）の高さは、それぞれ、前記第１の絶縁材料（１３）の厚さ及び前記第２の絶縁材料（１３’）の厚さ以下であることを特徴とする構造。
JP2015560748A 2013-03-05 2014-03-05 導電性の直接金属接合を行う方法 Expired - Fee Related JP6410739B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1351976A FR3003087B1 (fr) 2013-03-05 2013-03-05 Procede de realisation d’un collage direct metallique conducteur
FR13/51976 2013-03-05
PCT/FR2014/050504 WO2014135802A1 (fr) 2013-03-05 2014-03-05 Procédé de réalisation d'un collage direct métallique conducteur

Publications (2)

Publication Number Publication Date
JP2016510949A true JP2016510949A (ja) 2016-04-11
JP6410739B2 JP6410739B2 (ja) 2018-10-24

Family

ID=48407712

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015560748A Expired - Fee Related JP6410739B2 (ja) 2013-03-05 2014-03-05 導電性の直接金属接合を行う方法

Country Status (5)

Country Link
US (1) US9472530B2 (ja)
EP (1) EP2965346B1 (ja)
JP (1) JP6410739B2 (ja)
FR (1) FR3003087B1 (ja)
WO (1) WO2014135802A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105261623A (zh) * 2014-07-16 2016-01-20 中芯国际集成电路制造(上海)有限公司 芯片、其制备方法、及包括其的图像传感器
FR3039707A1 (fr) * 2015-10-28 2017-02-03 Commissariat Energie Atomique Procede de fabrication de dispositifs hybrides
FR3043252B1 (fr) * 2015-10-28 2019-07-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un substrat composite
US11244916B2 (en) * 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
FR3112240B1 (fr) * 2020-07-06 2022-06-03 Soitec Silicon On Insulator Structure semi-conductrice comprenant une interface de collage electriquement conductrice, et procede de fabrication associe
WO2023215598A1 (en) * 2022-05-05 2023-11-09 Adeia Semiconductor Bonding Technologies Inc. Low temperature direct bonding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050003650A1 (en) * 2003-07-02 2005-01-06 Shriram Ramanathan Three-dimensional stacked substrate arrangements
JP2012124473A (ja) * 2010-11-15 2012-06-28 Ngk Insulators Ltd 複合基板及び複合基板の製造方法
JP2012531312A (ja) * 2009-07-03 2012-12-10 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 単純化した銅−銅接着方法
US20130009321A1 (en) * 2011-07-05 2013-01-10 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
KR100821413B1 (ko) * 2004-03-23 2008-04-11 가시오게산키 가부시키가이샤 적층구조 및 그 제조방법
JP4471003B2 (ja) * 2008-01-23 2010-06-02 セイコーエプソン株式会社 接合体の形成方法
US8304324B2 (en) * 2008-05-16 2012-11-06 Corporation For National Research Initiatives Low-temperature wafer bonding of semiconductors to metals
CN102292835B (zh) * 2009-01-23 2015-03-25 日亚化学工业株式会社 半导体装置及其制造方法
FR2964112B1 (fr) * 2010-08-31 2013-07-19 Commissariat Energie Atomique Traitement avant collage d'une surface mixte cu-oxyde, par un plasma contenant de l'azote et de l'hydrogene
KR101709959B1 (ko) * 2010-11-17 2017-02-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050003650A1 (en) * 2003-07-02 2005-01-06 Shriram Ramanathan Three-dimensional stacked substrate arrangements
JP2012531312A (ja) * 2009-07-03 2012-12-10 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 単純化した銅−銅接着方法
JP2012124473A (ja) * 2010-11-15 2012-06-28 Ngk Insulators Ltd 複合基板及び複合基板の製造方法
US20130009321A1 (en) * 2011-07-05 2013-01-10 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus

Also Published As

Publication number Publication date
EP2965346B1 (fr) 2020-03-04
FR3003087A1 (fr) 2014-09-12
FR3003087B1 (fr) 2015-04-10
JP6410739B2 (ja) 2018-10-24
WO2014135802A1 (fr) 2014-09-12
US9472530B2 (en) 2016-10-18
EP2965346A1 (fr) 2016-01-13
US20150380383A1 (en) 2015-12-31

Similar Documents

Publication Publication Date Title
JP6410739B2 (ja) 導電性の直接金属接合を行う方法
CN108369913A (zh) 提升直接接合的接触对准容限
US6962835B2 (en) Method for room temperature metal direct bonding
JP5571988B2 (ja) 接合方法
US8536047B2 (en) Methods and systems for material bonding
JP4973046B2 (ja) 半導体装置の製造方法
JP2006527479A (ja) 少なくとも一つの支持基板と極薄層とを備えた構造体の製造方法
US8212346B2 (en) Method and apparatus for reducing semiconductor package tensile stress
JP2017536986A (ja) 低粗度金属層を介した直接接着のための方法
CN106992186A (zh) 具有埋置介电层以防止铜扩散的soi晶圆
US9358765B2 (en) Method for coating and bonding substrates
CN112397394B (zh) 半导体结构及其制造方法
US11961820B2 (en) Method for producing a connection between component parts, and component made of component parts
JP2012519372A (ja) ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法
JP5577456B2 (ja) 少なくとも１層のマイクロテクノロジカル層の移行方法
JP5192930B2 (ja) 接合方法
JP2013038316A (ja) Ｉｉｉ族窒化物層複合基板の製造方法
JP3864886B2 (ja) Ｓｏｉウエーハ
TW201709362A (zh) 中介層基板積層體及其製造方法
CN117577543A (zh) 一种键合方法以及soi衬底的制备方法
KR101530922B1 (ko) Ge 박막을 이용한 웨이퍼 레벨 패키지의 제조방법과 이에 의해 제조된 웨이퍼 레벨 패키지
JP4289217B2 (ja) 半導体装置の製造方法
JPH01189145A (ja) 半導体基板の製造方法
JP2018069299A (ja) 接合構造体の製造方法
JP2017228698A (ja) 電極構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180911

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180925

R150 Certificate of patent or registration of utility model

Ref document number: 6410739

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees