CN106992186A - 具有埋置介电层以防止铜扩散的soi晶圆 - Google Patents

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马克塔·G·法罗
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Abstract

本发明涉及具有埋置介电层以防止铜扩散的SOI晶圆，其中，一种SOI半导体装置包括具有主动半导体层及第一氧化物层的第一晶圆，以及具有半导体衬底及第二氧化物层的第二晶圆，该第一氧化物层与该第二氧化物层接合，且该第一晶圆及该第二晶圆的其中之一包括氮化物层。该氮化物层可形成于该半导体衬底与该第二氧化物层之间。在该半导体衬底上可形成第三氧化物层，且该氮化物层形成于该第二氧化物层与该第三氧化物层之间。该氮化物层可形成于该主动半导体层与该第一氧化物层之间。该第一晶圆可包括形成于该主动半导体层上的第三氧化物层，且该氮化物层形成于该第三氧化物层与该第一氧化物层之间。

Description

具有埋置介电层以防止铜扩散的SOI晶圆
技术领域
本发明通常涉及埋置SOI晶圆，尤其涉及在埋置SOI层中具有扩散阻挡物的埋置SOI晶圆。
背景技术
硅通孔(through silicon via；TSV)半导体装置包含铜并使用迁移离子例如钠或钾，包含例如化学机械抛光(chemical mechanical polish；CMP)制程。铜或迁移离子在封装或芯片使用期间可扩散穿过硅或氧化物并抵达装置例如FET或MOS电容器，从而导致阈值电压漂移以及其它装置退化。使用埋置氧化物(buried oxide；BOX)的绝缘体上硅晶圆被用来形成集成电路，而该BOX可为迁移离子或铜提供非预期的扩散路径。目前的趋势是使用具有较大弓形度及较高深宽比TSV(更短且更窄TSV)的较薄硅晶圆，从而进一步增加污染问题。
发明内容
在一个实施例中，一种SOI半导体装置包括：具有主动半导体层及第一氧化物层的第一晶圆；以及具有操作衬底及第二氧化物层的第二晶圆，该第一晶圆的该第一氧化物层与该第二晶圆的该第二氧化物层接合，其中，该第一晶圆及该第二晶圆的其中之一包括氮化物层。在一个实施例中，该第二晶圆包括形成于该操作衬底与该第二氧化物层之间的该氮化物层。在另一个实施例中，该第二晶圆包括形成于该操作衬底上的第三氧化物层，且该氮化物层形成于该第二晶圆的该第二氧化物层与该第三氧化物层之间。在又一个实施例中，该氮化物层形成于该第一晶圆的该主动半导体层与该第一氧化物层之间。在另一个实施例中，该第一晶圆包括形成于该主动半导体层上的第三氧化物层，且该氮化物层形成于该第一晶圆上的该第三氧化物层与该第一氧化物层之间。
在一个实施例中，一种硅通孔(through silicon via；TSV)半导体装置包括：半导体装置层，包括铜接触垫；埋置氧化物(buried oxide；BOX)层，该BOX层包括具有主动半导体层及第一氧化物层的第一晶圆；以及具有操作衬底及第二氧化物层的第二晶圆，该第二氧化物层与该第一氧化物层接合，其中，该第一晶圆及该第二晶圆的其中之一包括氮化物层；以及操作衬底层。在一个实施例中，该半导体装置层形成于该BOX层的顶部上。在另一个实施例中，该半导体装置层穿过该BOX层形成。在另一个实施例中，该半导体装置层为环形层及线性铜填充层的其中之一。在又一个实施例中，该半导体装置层包括绝缘体层。
在一个实施例中，一种形成SOI半导体装置的方法包括：在半导体衬底上形成主动层；在该主动层上形成第一氧化物层；在操作衬底上形成第二氧化物层；在该半导体衬底及该操作衬底的其中之一上形成氮化物层；以及将该半导体衬底的该第一氧化物层与该操作衬底的该第二氧化物层接合。在一个实施例中，该氮化物层形成于该操作衬底与该第二氧化物层之间。在另一个实施例中，在该操作衬底上形成第三氧化物层，且该氮化物层形成于该操作衬底上的该第二氧化物层与该第三氧化物层之间。在又一个实施例中，该氮化物层形成于该半导体衬底的该主动层与该第一氧化物层之间。在另一个实施例中，在该主动层上形成第三氧化物层，且该氮化物层形成于该第一半导体衬底上的该第三氧化物层与该第一氧化物层之间。
在一个实施例中，一种形成硅通孔(TSV)半导体装置的方法包括：形成包括铜接触垫的半导体装置层；以及在操作衬底层上形成埋置氧化物(BOX)层，该BOX层包括具有主动半导体层及第一氧化物层的第一晶圆；以及具有操作衬底及第二氧化物层的第二晶圆，该第二氧化物层与该第一氧化物层接合，其中，该第一晶圆与该第二晶圆的其中之一包括氮化物层。在一个实施例中，该半导体装置层形成于该BOX层的顶部上。在另一个实施例中，该半导体装置层穿过该BOX层形成。在又一个实施例中，该半导体装置层为环形层及线性铜填充层的其中之一。在另一个实施例中，该半导体装置层包括绝缘体层。
附图说明
通过结合附图阅读下面有关本发明的示例实施例的详细说明，本发明的这些及其它目的、特征及优点将变得清楚，附图中：
图1a显示依据一个实施例的施体晶圆的制程。
图1b显示依据一个实施例的操作晶圆的制程。
图1c显示依据一个实施例的接合该施体与操作晶圆的步骤。
图1d显示依据一个实施例的接合后的施体与操作晶圆。
图1e显示依据一个实施例的移除施体层的制程。
图2a显示依据另一个实施例的制程步骤。
图2b显示依据一个实施例的操作晶圆的制程。
图2c显示依据一个实施例的接合该施体与操作晶圆的步骤。
图2d显示依据一个实施例的接合后的施体与操作晶圆。
图2e显示依据一个实施例的移除施体层的制程。
图3a显示依据另一个实施例的制程步骤。
图3b显示依据一个实施例的操作晶圆的制程。
图3c显示依据一个实施例的接合该施体与操作晶圆的步骤。
图3d显示依据一个实施例的接合后的施体与操作晶圆。
图3e显示依据一个实施例的移除施体层的制程。
图4a显示依据另一个实施例的制程步骤。
图4b显示依据一个实施例的操作晶圆的制程。
图4c显示依据一个实施例的接合该施体与操作晶圆的步骤。
图4d显示依据一个实施例的接合后的施体与操作晶圆。
图4e显示依据一个实施例的移除施体层的制程。
图5显示依据一个实施例的TSV结构。
具体实施方式
本发明涉及在厚度为十分之几纳米至数百纳米的范围内的二氧化硅层上依据要形成的半导体装置的类型，具有厚度为几十纳米至几百纳米的高质量硅层的SOI衬底的形成。另外，采用晶圆接合技术，其中，提供第一晶圆(常常被称为施体晶圆)并提供第二晶圆(常常被称为操作晶圆)。在该些晶圆的至少其中之一上生长或沉积具有所需厚度的二氧化硅层。该第一晶圆及该第二晶圆的至少其中之一包括氮化物层。随后，对该第一晶圆较佳地利用氢离子执行离子注入，其中，在该第一晶圆的良好定义的深度穿过该二氧化硅层注入离子，从而在该二氧化硅层与该氢的峰值浓度之间保持具有特定厚度的半导体层。可使用熟知的智能剥离(Smart-cut)制程。在该注入以后，将该第一晶圆与该第二晶圆接合在一起，其中，该第一晶圆的该二氧化硅与该第二晶圆的该二氧化硅形成接合界面；或者该第一晶圆的该二氧化硅与该第二晶圆的该硅形成接合界面。在该接合制程(其包括退火步骤)以后，该第一晶圆与该第二晶圆的复合物经历切割制程，其中，包括该注入氢离子的区域充当分隔层，以最终获得具有形成于二氧化硅层上的高质量硅层的SOI晶圆。接着，通过化学机械抛光(chemical mechanical polishing；CMP)和/或快速热退火处理该硅层，以获得所需的表面质量，如现有技术所已知。
请参照图1a至1e，现在将说明本发明的示例实施例，其原则上可采用如上所述的序列。在图1a及图1b中，提供第一衬底10，例如硅晶圆或任意其它合适的半导体衬底，以及第二衬底12，例如硅晶圆、玻璃晶圆或任意其它合适的操作晶圆。例如，第一及第二衬底10及12可为可从多个供应商处获得的用于标准集成电路制造的标准硅晶圆。衬底12经历标准背面处理，例如步骤：旋转冲洗-干燥(spin rinse-dry；SRD)、BW背接触、氢氧化钾(KOH)清洗、切割、背接触后清洗(其中氢氟酸将氧化物自操作晶圆剥离、含硫、标准清洗1、标准清洗2)以及接合清洗。半导体衬底10例如可包括硅、SiGe、SiC、GaN、InP、GaAs、AlGaN、InAlN、AlGaN，或其组合的至少其中一种。应当了解，依据应用，该操作或半导体晶圆可为N或P型，具有低或高的掺杂浓度。
第一衬底10具有形成于其上的具有所需厚度的绝缘层14。在一个特定实施例中，绝缘层14为二氧化硅层，具有约50纳米至0.05微米范围内的厚度。绝缘层14可通过现有技术中已知的任意合适的生长和/或沉积方法形成。例如，当作为二氧化硅层设置时，绝缘层14可通过氧化第一衬底10以形成热氧化物层而形成。
第一衬底10经历离子注入，以形成注入区16，其峰值浓度位于预定义深度，该预定义深度可通过注入参数及绝缘层14的厚度进行良好控制。较佳地，以适于在绝缘层16约10至500纳米下方设置注入区16的剂量及能量来注入氢离子。在二氧化硅层14与离子注入施体区16之间形成主动区18。
第二衬底12具有形成于其上的扩散阻挡层20，其组成及厚度经选择以在半导体装置制造期间可能发生的升高温度下充当铜原子及离子的扩散阻挡层。在图1b的实施例中，扩散阻挡层20为氮化物层22(其是有效防止铜原子及离子形式减轻其穿过的熟知介电材料)以及二氧化硅层24。依据制程要求，扩散阻挡层20的厚度可在10纳米至数百纳米的范围内。例如，如果第二衬底12是将作为操作晶圆被用于半导体装置的进一步制程及形成的硅晶圆，则扩散层20具有50纳米的厚度以在衬底12的制程期间降低或消除铜污染的可能性是有利的。若衬底12是其中铜具有明显较小的扩散系数的材料(与硅相比)，则可选择扩散层20的厚度在10至200纳米范围内。扩散阻挡层20的形成可包括任意适当的沉积方法，例如等离子体增强型或低压化学及物理气相沉积，以形成例如氮化硅层22及二氧化硅层24。
图1c示意显示即将执行接合制程之前的第一衬底10及第二衬底12，其中，将扩散阻挡层20的氧化物层24与绝缘层14彼此相向布置。
在图1d中，形成复合结构26，包括衬底12、氮化物层22、氧化物层24、氧化物层14，以及衬底10的主动层18及施体层16。如前面所述，将衬底10与衬底12接合可能需要退火步骤，以确保复合衬底130的所需稳定性，其全部可通过使用已知的现有技术实现。
图1e示意显示在衬底10的注入区16的分离以后的衬底12。该两个衬底的该分离可通过在对应注入区16的位置的复合衬底26的周边的水射流来实现。接着，所形成的BOX结构28(其顶部上形成有主动层18)可经历任意表面处理，例如CMP，以针对该衬底的进一步制程获得所需的表面属性。
如上所述，本发明涉及形成具有嵌埋于SOI绝缘体中的氮化物或其它迁移离子和/或铜扩散阻挡物的SOI BOX晶圆的方法及结构。因此，与传统SOI衬底相反，依据本发明，BOX结构26包括扩散阻挡层30，其有效防止铜原子及迁移离子扩散穿过扩散阻挡层30进入主动层18。在此实施例中，扩散阻挡层30包括氮化物层22、氧化物层24以及氧化物层14。由于层14与24之间的氧化物：氧化物接合，BOX结构28的稳定性相对现有技术结构得到改进。
图1a至1e揭示本发明的BOX结构的一个实施例，其中，具有氮化物层及氧化物层的操作晶圆与具有氧化物层及智能剥离(smart cut)施体层的半导体晶圆接合。
图2a至2e揭示通过将具有氧化物层、氮化物层及氧化物层的操作晶圆与具有氧化物层及智能剥离(smart cut)施体层的半导体晶圆接合来形成BOX结构的制程。在此实施例中，衬底12包括形成于半导体衬底12上的氧化物层32，且氮化物层22形成于衬底12的氧化物层24与氧化物层32之间。在图2e中，所形成的SOI晶圆34BOX结构36包括扩散阻挡层22，其包括氧化物层14、24以及32。
图3a至3e揭示通过将具有氧化物层的操作晶圆与具有氧化物层、氮化物层以及智能剥离(smart cut)施体层的半导体晶圆接合来形成BOX结构的制程。在此实施例中，氮化物层22形成于半导体晶圆10的主动半导体层18与氧化物层14之间。在图3e中，所形成的SOI晶圆38包括BOX结构40，其包括氧化物层14、24以及氮化物层22。
图4a至4e揭示通过将具有氧化物层的操作晶圆与具有氧化物层、氮化物层、氧化物层以及智能剥离(smart cut)施体层的半导体晶圆接合来形成BOX结构的制程。在此实施例中，半导体晶圆10包括形成于主动半导体层18上的氧化物层32，且氮化物层22形成于氧化物层32与氧化物层14之间。在图4e中，所形成的SOI晶圆42具有BOX结构44，该BOX结构包括阻挡扩散层22，其包括氧化物层14、24以及32。
图5显示硅通孔(TSV)半导体装置50，其具有半导体装置层52，该半导体装置层52包括铜接触垫54以及TiW层56。装置50包括氮化物层58、氧化物层60以及层62。BOX层64包括具有主动半导体层及第一氧化物层的第一晶圆，以及具有半导体衬底及第二氧化物层的第二晶圆，该第二氧化物层与该第一氧化物层接合，其中，该第一晶圆及该第二晶圆的其中之一包括氮化物层；以及操作衬底层，如图1e至4e的其中一个中所示。层66包含半导体装置例如FET。层68为后端线路层，其事先被构建于该半导体衬底上。层69为最终金属终端，也被称为凸块下金属化层(under bump metallurgy)。层70为硅通孔，其将位于该半导体衬底的正面上的后端布线与该半导体衬底的背面连接。
TSV装置50形成自晶圆顶部(在BOX上方)，穿过BOX，抵达薄化的操作晶圆背面。该TSV装置可为环形TSV、衬里/铜填充TSV或绝缘TSV。BOX中的SiN层可能需要在接合温度或更高温度下致密化，以避免在接合期间逸气或收缩。
尽管已就本发明的示例及所执行的实施例特别显示并说明了本发明，但本领域的技术人员将理解，可在其中在形式及细节上作上述及其它变更，而不背离本发明的精神及范围，本发明的精神及范围应当仅受所附权利要求的范围限制。

Claims (20)

1.一种SOI半导体装置，包括：
第一晶圆，具有主动半导体层及第一氧化物层；以及
第二晶圆，具有操作衬底及第二氧化物层，该第一晶圆的该第一氧化物层与该第二晶圆的该第二氧化物层接合，
其中，该第一晶圆及该第二晶圆的其中之一包括氮化物层。
2.如权利要求1所述的SOI半导体装置，其中：
该第二晶圆包括形成于该操作衬底与该第二氧化物层之间的该氮化物层。
3.如权利要求1所述的SOI半导体装置，其中：
该第二晶圆包括形成于该操作衬底上的第三氧化物层，且该氮化物层形成于该第二晶圆的该第二氧化物层与该第三氧化物层之间。
4.如权利要求1所述的SOI半导体装置，其中：
该氮化物层形成于该第一晶圆的该主动半导体层与该第一氧化物层之间。
5.如权利要求1所述的SOI半导体装置，其中：
该第一晶圆包括形成于该主动半导体层上的第三氧化物层，且该氮化物层形成于该第一晶圆上的该第三氧化物层与该第一氧化物层之间。
6.一种硅通孔(TSV)半导体装置，包括：
半导体装置层，包括铜接触垫；
埋置氧化物(BOX)层，该BOX层包括具有主动半导体层及第一氧化物层的第一晶圆；以及具有操作衬底及第二氧化物层的第二晶圆，该第二氧化物层与该第一氧化物层接合，
其中，该第一晶圆及该第二晶圆的其中之一包括氮化物层；以及
操作衬底层。
7.如权利要求6所述的TSV半导体装置，其中，该半导体装置层形成于该BOX层的顶部上。
8.如权利要求6所述的TSV半导体装置，其中，该半导体装置层穿过该BOX层形成。
9.如权利要求6所述的TSV半导体装置，其中，该半导体装置层为环形层及线性铜填充层的其中之一。
10.如权利要求6所述的TSV半导体装置，其中，该半导体装置层包括绝缘体层。
11.一种形成SOI半导体装置的方法，包括：
在半导体衬底上形成主动层；
在该主动层上形成第一氧化物层；
在操作衬底上形成第二氧化物层；
在该半导体衬底或该操作衬底的其中之一上形成氮化物层；以及
将该半导体衬底的该第一氧化物层与该操作衬底的该第二氧化物层接合。
12.如权利要求11所述的形成SOI半导体装置的方法，其中，该氮化物层形成于该操作衬底与该第二氧化物层之间。
13.如权利要求11所述的形成SOI半导体装置的方法，还包括形成于该操作衬底上的第三氧化物层，且该氮化物层形成于该操作衬底上的该第二氧化物层与该第三氧化物层之间。
14.如权利要求11所述的形成SOI半导体装置的方法，其中，该氮化物层形成于该半导体衬底的该主动层与该第一氧化物层之间。
15.如权利要求11所述的形成SOI半导体装置的方法，还包括形成于该主动层上的第三氧化物层，且该氮化物层形成于该半导体衬底上的该第三氧化物层与该第一氧化物层之间。
16.如权利要求11所述的形成SOI半导体装置的方法，还包括形成硅通孔(TSV)半导体装置，包括：
形成包括铜接触垫的半导体装置层；以及
在操作衬底层上形成埋置氧化物(BOX)层，该BOX层包括具有该主动半导体层及该第一氧化物层的第一晶圆；以及具有该操作衬底及该第二氧化物层的第二晶圆，该第二氧化物层与该第一氧化物层接合，其中，该第一晶圆与该第二晶圆的其中之一包括氮化物层。
17.如权利要求16所述的形成TSV半导体装置的方法，其中，该半导体装置层形成于该BOX层的顶部上。
18.如权利要求16所述的形成TSV半导体装置的方法，其中，该半导体装置层穿过该BOX层形成。
19.如权利要求16所述的形成TSV半导体装置的方法，其中，该半导体装置层为环形层及线性铜填充层的其中之一。
20.如权利要求16所述的形成TSV半导体装置的方法，其中，该半导体装置层包括绝缘体层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582332A (zh) * 2020-12-08 2021-03-30 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
CN117594454A (zh) * 2024-01-18 2024-02-23 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806025B2 (en) * 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
US11011411B2 (en) * 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects
US10811382B1 (en) * 2019-05-07 2020-10-20 Nanya Technology Corporation Method of manufacturing semiconductor device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020070454A1 (en) * 2000-11-30 2002-06-13 Seiko Epson Corporation SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
CN1531066A (zh) * 2003-03-10 2004-09-22 台湾积体电路制造股份有限公司 具有凹陷抵抗埋入绝缘层的绝缘层上有半导体的结构及其制造方法
CN101663733A (zh) * 2007-04-20 2010-03-03 株式会社半导体能源研究所 制造绝缘体上硅衬底和半导体器件的方法
CN102214624A (zh) * 2011-05-17 2011-10-12 北京大学 一种具有通孔的半导体结构及其制造方法
CN102412228A (zh) * 2011-10-31 2012-04-11 中国科学院微电子研究所 同轴硅通孔互连结构及其制造方法
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔
CN103633045A (zh) * 2013-11-04 2014-03-12 中国航天科技集团公司第九研究院第七七一研究所 基于soi的tsv高频立体集成互连结构
CN103890939A (zh) * 2011-10-28 2014-06-25 英特尔公司 包括与穿硅过孔组合的细间距单镶嵌后侧金属再分布线的3d互连结构
CN104882432A (zh) * 2015-04-24 2015-09-02 苏州含光微纳科技有限公司 一种具有垂直通孔互连的半导体结构及其制造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
US5272104A (en) * 1993-03-11 1993-12-21 Harris Corporation Bonded wafer process incorporating diamond insulator
EP0895282A3 (en) * 1997-07-30 2000-01-26 Canon Kabushiki Kaisha Method of preparing a SOI substrate by using a bonding process, and SOI substrate produced by the same
WO2001006546A2 (en) * 1999-07-16 2001-01-25 Massachusetts Institute Of Technology Silicon on iii-v semiconductor bonding for monolithic optoelectronic integration
US7119400B2 (en) * 2001-07-05 2006-10-10 Isonics Corporation Isotopically pure silicon-on-insulator wafers and method of making same
US6867459B2 (en) * 2001-07-05 2005-03-15 Isonics Corporation Isotopically pure silicon-on-insulator wafers and method of making same
US20030134486A1 (en) * 2002-01-16 2003-07-17 Zhongze Wang Semiconductor-on-insulator comprising integrated circuitry
DE10224160A1 (de) * 2002-05-31 2003-12-18 Advanced Micro Devices Inc Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her
US6750097B2 (en) 2002-07-30 2004-06-15 International Business Machines Corporation Method of fabricating a patterened SOI embedded DRAM/eDRAM having a vertical device cell and device formed thereby
US6861320B1 (en) * 2003-04-04 2005-03-01 Silicon Wafer Technologies, Inc. Method of making starting material for chip fabrication comprising a buried silicon nitride layer
US6841848B2 (en) * 2003-06-06 2005-01-11 Analog Devices, Inc. Composite semiconductor wafer and a method for forming the composite semiconductor wafer
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
US7037806B1 (en) * 2005-02-09 2006-05-02 Translucent Inc. Method of fabricating silicon-on-insulator semiconductor substrate using rare earth oxide or rare earth nitride
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
JP4274188B2 (ja) 2006-02-08 2009-06-03 トヨタ自動車株式会社 ハイブリッド車両の駆動装置
EP1901345A1 (en) * 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
SG178762A1 (en) * 2007-04-13 2012-03-29 Semiconductor Energy Lab Display device, method for manufacturing display device, and soi substrate
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
US8089126B2 (en) 2009-07-22 2012-01-03 International Business Machines Corporation Method and structures for improving substrate loss and linearity in SOI substrates
US8815641B2 (en) * 2010-01-29 2014-08-26 Soitec Diamond SOI with thin silicon nitride layer and related methods
US8476150B2 (en) * 2010-01-29 2013-07-02 Intersil Americas Inc. Methods of forming a semiconductor device
US8330245B2 (en) * 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
US8557679B2 (en) * 2010-06-30 2013-10-15 Corning Incorporated Oxygen plasma conversion process for preparing a surface for bonding
US8357974B2 (en) * 2010-06-30 2013-01-22 Corning Incorporated Semiconductor on glass substrate with stiffening layer and process of making the same
US8395213B2 (en) * 2010-08-27 2013-03-12 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer
US8796116B2 (en) * 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
CN103430298B (zh) * 2011-03-16 2016-03-16 Memc电子材料有限公司 在处理晶片中具有高电阻率区域的绝缘体上硅结构及制造此类结构的方法
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
US8546240B2 (en) 2011-11-11 2013-10-01 International Business Machines Corporation Methods of manufacturing integrated semiconductor devices with single crystalline beam
US8853054B2 (en) * 2012-03-06 2014-10-07 Sunedison Semiconductor Limited Method of manufacturing silicon-on-insulator wafers
US8756710B2 (en) * 2012-08-31 2014-06-17 Bruker-Nano, Inc. Miniaturized cantilever probe for scanning probe microscopy and fabrication thereof
KR102151177B1 (ko) * 2013-07-25 2020-09-02 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
KR102136844B1 (ko) * 2013-09-30 2020-07-22 삼성전자 주식회사 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법
US9806025B2 (en) * 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020070454A1 (en) * 2000-11-30 2002-06-13 Seiko Epson Corporation SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
CN1531066A (zh) * 2003-03-10 2004-09-22 台湾积体电路制造股份有限公司 具有凹陷抵抗埋入绝缘层的绝缘层上有半导体的结构及其制造方法
CN101663733A (zh) * 2007-04-20 2010-03-03 株式会社半导体能源研究所 制造绝缘体上硅衬底和半导体器件的方法
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔
CN102214624A (zh) * 2011-05-17 2011-10-12 北京大学 一种具有通孔的半导体结构及其制造方法
CN103890939A (zh) * 2011-10-28 2014-06-25 英特尔公司 包括与穿硅过孔组合的细间距单镶嵌后侧金属再分布线的3d互连结构
CN102412228A (zh) * 2011-10-31 2012-04-11 中国科学院微电子研究所 同轴硅通孔互连结构及其制造方法
CN103633045A (zh) * 2013-11-04 2014-03-12 中国航天科技集团公司第九研究院第七七一研究所 基于soi的tsv高频立体集成互连结构
CN104882432A (zh) * 2015-04-24 2015-09-02 苏州含光微纳科技有限公司 一种具有垂直通孔互连的半导体结构及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582332A (zh) * 2020-12-08 2021-03-30 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
CN117594454A (zh) * 2024-01-18 2024-02-23 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构
CN117594454B (zh) * 2024-01-18 2024-04-26 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构

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