JP2750163B2 - 誘電体分離型半導体装置の製造方法 - Google Patents
誘電体分離型半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、素子特性の品質の向上と縮小化および研
磨時間の短縮化を期するようにした誘電体分離型半導体
装置の製造方法に関するものである。
磨時間の短縮化を期するようにした誘電体分離型半導体
装置の製造方法に関するものである。
（従来の技術） 従来の誘電体分離型半導体装置の製造方法は、たとえ
ば特開昭57−45242号公報などに示されているものがあ
り、以下第２図（ａ）〜第２図（ｆ）に基づき説明す
る。
ば特開昭57−45242号公報などに示されているものがあ
り、以下第２図（ａ）〜第２図（ｆ）に基づき説明す
る。
まず、第２図（ａ）に示すように、例えば（100）結
晶方位面を有する単結晶シリコン基板１の主表面に所望
の深さを有するＶ字溝1Aを異方性エッチング技術を用い
て形成する。
晶方位面を有する単結晶シリコン基板１の主表面に所望
の深さを有するＶ字溝1Aを異方性エッチング技術を用い
て形成する。
次に、第２図（ｂ）に示すように、Ｖ字溝1Aを含む単
結晶シリコン基板１の表面に絶縁膜２（通常はSiO2）を
形成する。
結晶シリコン基板１の表面に絶縁膜２（通常はSiO2）を
形成する。
次に、第２図（ｃ）に示すように、絶縁膜２を介在し
て、単結晶シリコン基板１上に多結晶シリコン層３をほ
ぼ単結晶シリコン基板１と同等の厚さまで成長させる。
て、単結晶シリコン基板１上に多結晶シリコン層３をほ
ぼ単結晶シリコン基板１と同等の厚さまで成長させる。
次に、単結晶シリコン基板１の底面に平行になるよう
に、多結晶シリコン層３をａ−a1の線で示した位置まで
除去することによって、第２図（ｄ）の状態を得る。
に、多結晶シリコン層３をａ−a1の線で示した位置まで
除去することによって、第２図（ｄ）の状態を得る。
次に、単結晶シリコン基板１の反対側の主表面側から
ｂ−b1の線で示した位置まで研磨除去する。
ｂ−b1の線で示した位置まで研磨除去する。
この研磨量は通常300μｍ以上あるので、効率よく行
なうために荒研磨または研削により、第２図（ｅ）の状
態まで研磨除去し、この工程で生じた加工歪層をとる目
的も含めて仕上げ研磨（メカノ ケミカル ポリッシュ
で化学エッチング作用を主体とし、かつ小さな粒子によ
る機械的作用を合せ持つ）を行なう。仕上げ研磨量は通
常10〜30μｍである。
なうために荒研磨または研削により、第２図（ｅ）の状
態まで研磨除去し、この工程で生じた加工歪層をとる目
的も含めて仕上げ研磨（メカノ ケミカル ポリッシュ
で化学エッチング作用を主体とし、かつ小さな粒子によ
る機械的作用を合せ持つ）を行なう。仕上げ研磨量は通
常10〜30μｍである。
このようにして、第２図（ｆ）に示すように、単結晶
シリコン島1,1a,1bが互いに絶縁膜２で囲まれた状態を
得る。
シリコン島1,1a,1bが互いに絶縁膜２で囲まれた状態を
得る。
これ以後の工程は通常の拡散、CVD、ホトリソ技術を
用いて素子を形成し、最終的な半導体集積回路を作る。
用いて素子を形成し、最終的な半導体集積回路を作る。
（発明が解決しようとする課題） しかしながら、このような誘電体分離型半導体装置の
製造方法では、第１に、前記製造工程中第２図（ｃ）の
支持体層となる多結晶シリコン層３を形成する工程にお
いて、多結晶シリコンの堆積中に収縮しながら成長する
ことによって生ずる成長応力によって、単結晶シリコン
基板が弯曲する。
製造方法では、第１に、前記製造工程中第２図（ｃ）の
支持体層となる多結晶シリコン層３を形成する工程にお
いて、多結晶シリコンの堆積中に収縮しながら成長する
ことによって生ずる成長応力によって、単結晶シリコン
基板が弯曲する。
これにより、仕上げ研磨では誘電体分離基板全体に対
して単結晶シリコン島1,1a,1bの厚さを均一に制御する
ことが難しく、しばしば研磨不足による分離不良や、逆
に研磨過多による単結晶シリコン島領域の面積の不足を
招き、耐圧低下などの内蔵素子電気特性への悪影響を及
ぼし、歩留り低下の原因の一つとなっていた。
して単結晶シリコン島1,1a,1bの厚さを均一に制御する
ことが難しく、しばしば研磨不足による分離不良や、逆
に研磨過多による単結晶シリコン島領域の面積の不足を
招き、耐圧低下などの内蔵素子電気特性への悪影響を及
ぼし、歩留り低下の原因の一つとなっていた。
したがって、内蔵素子形成領域の設計に際して、研磨
過多を考慮して内蔵素子形成領域と分離領域間の距離を
設定しているため、単結晶シリコン島サイズは必要以上
に大きくなり、チップ縮小化の妨げともなっていた。
過多を考慮して内蔵素子形成領域と分離領域間の距離を
設定しているため、単結晶シリコン島サイズは必要以上
に大きくなり、チップ縮小化の妨げともなっていた。
また、単結晶シリコン基板１の弯曲により誘起される
結晶欠陥により、素子特性の品質への悪影響を及ぼして
いた。
結晶欠陥により、素子特性の品質への悪影響を及ぼして
いた。
第２に、第２図（ａ）のＶ字溝1Aの形成工程におい
て、公知の異方性エッチング技法によれば、単結晶シリ
コン島の隅角部でのコーナ・アンダ・カッティング現象
による、単結晶シリコン島1,1a,1bの形状崩れを防止す
る一手段として、補償パターンをエッチングパターンの
四隅に配置する方法が知られている。
て、公知の異方性エッチング技法によれば、単結晶シリ
コン島の隅角部でのコーナ・アンダ・カッティング現象
による、単結晶シリコン島1,1a,1bの形状崩れを防止す
る一手段として、補償パターンをエッチングパターンの
四隅に配置する方法が知られている。
補償パターン寸法は、単結晶シリコン島の深さと比例
関係にあり、単結晶シリコン島が深いほど補償パターン
を大きく設定する必要がある。
関係にあり、単結晶シリコン島が深いほど補償パターン
を大きく設定する必要がある。
このため、単結晶シリコン島サイズは必要以上に大き
くなり、チップ縮小化の妨げとなっていた。
くなり、チップ縮小化の妨げとなっていた。
この発明は前記従来技術がもっている問題点のうち、
誘電体分離基板の分離精度の低下による内蔵素子の電気
特性が低下する点と、チップ縮小化の妨げになる点につ
いて解決した誘電体分離型半導体装置の製造方法を提供
するものである。
誘電体分離基板の分離精度の低下による内蔵素子の電気
特性が低下する点と、チップ縮小化の妨げになる点につ
いて解決した誘電体分離型半導体装置の製造方法を提供
するものである。
（課題を解決するための手段） この発明は誘電体分離型半導体装置の製造方法におい
て、単結晶半導体基板の主表面に要求される回路素子特
性に応じて、所望の深さおよび開口寸度の凹部を選択的
に形成した後、この凹部を含む単結晶半導体基板の主表
面上にＰ型導電型の半導体層を形成する工程と、陽極処
理により半導体層を多孔質半導体層に変質させた後、こ
の多孔質半導体層上に凹部溝が埋まるまで所望の導電型
の単結晶半導体層を形成する工程と、多結晶半導体層を
多孔質半導体層の表面が現われるまで除去して、酸化性
雰囲気中にて熱処理を行なうことにより多孔質半導体層
を熱酸化膜に変質させて多結晶半導体層を単結晶半導体
基板より絶縁分離する工程とを導入したものである。
て、単結晶半導体基板の主表面に要求される回路素子特
性に応じて、所望の深さおよび開口寸度の凹部を選択的
に形成した後、この凹部を含む単結晶半導体基板の主表
面上にＰ型導電型の半導体層を形成する工程と、陽極処
理により半導体層を多孔質半導体層に変質させた後、こ
の多孔質半導体層上に凹部溝が埋まるまで所望の導電型
の単結晶半導体層を形成する工程と、多結晶半導体層を
多孔質半導体層の表面が現われるまで除去して、酸化性
雰囲気中にて熱処理を行なうことにより多孔質半導体層
を熱酸化膜に変質させて多結晶半導体層を単結晶半導体
基板より絶縁分離する工程とを導入したものである。
（作用） この発明によれば、誘電体分離型半導体装置の製造方
法において、以上のような工程を導入したので、単結晶
半導体基板の凹部を含む主表面上のＰ型導電型半導体層
を陽極処理により多孔質半導体層に変質し、この上に単
結晶半導体層を形成して、この単結晶半導体層を多孔質
半導体層の表面が現われるまで除去することにより、単
結晶半導体等が形成され、多孔質半導体層を酸化性雰囲
気中で熱処理を行なって熱酸化膜に変質させることによ
り、互いに単結晶半導体等が絶縁分離することになる。
したがって、前記問題点が除去される。
法において、以上のような工程を導入したので、単結晶
半導体基板の凹部を含む主表面上のＰ型導電型半導体層
を陽極処理により多孔質半導体層に変質し、この上に単
結晶半導体層を形成して、この単結晶半導体層を多孔質
半導体層の表面が現われるまで除去することにより、単
結晶半導体等が形成され、多孔質半導体層を酸化性雰囲
気中で熱処理を行なって熱酸化膜に変質させることによ
り、互いに単結晶半導体等が絶縁分離することになる。
したがって、前記問題点が除去される。
（実施例） 以下、この発明の誘電体分離型半導体装置の製造方法
の実施例について第１図に基づき説明する。第１図
（ａ）ないし第１図（ｆ）はその一実施例の工程を説明
するための工程断面図である。
の実施例について第１図に基づき説明する。第１図
（ａ）ないし第１図（ｆ）はその一実施例の工程を説明
するための工程断面図である。
まず、第１図（ａ）に示すように、たとえば（100）
結晶方位面を有する単結晶半導体基板としての単結晶シ
リコン基板11の主表面側にマスク材12（たとえばSiO2）
を形成し、通常のホトエッチによりマスク材12のパター
ンを形成する。
結晶方位面を有する単結晶半導体基板としての単結晶シ
リコン基板11の主表面側にマスク材12（たとえばSiO2）
を形成し、通常のホトエッチによりマスク材12のパター
ンを形成する。
しかる後に、前記マスク材12をマスクとして、前記単
結晶シリコン基板11の主表面側のシリコン露出部を、た
とえばKOH,NaOH,ヒドラジンなどのアルカリ異方性エッ
チング液にて異方性エッチングを行なって、所望の深さ
を有する凹溝13を形成する。
結晶シリコン基板11の主表面側のシリコン露出部を、た
とえばKOH,NaOH,ヒドラジンなどのアルカリ異方性エッ
チング液にて異方性エッチングを行なって、所望の深さ
を有する凹溝13を形成する。
次に、第１図（ｂ）に示すように、前記マスク材12を
除去した後単結晶シリコン基板11の凹溝13を形成した主
表面側に、たとえば接合深さ２μｍ、不純物濃度1020
cm-3以上の高濃度のＰ型拡散層14を形成する。
除去した後単結晶シリコン基板11の凹溝13を形成した主
表面側に、たとえば接合深さ２μｍ、不純物濃度1020
cm-3以上の高濃度のＰ型拡散層14を形成する。
次に、第１図（ｃ）に示すように、Ｐ型拡散層14を陽
極化成することにより、多孔質半導体層として、多孔質
シリコン層15に変質させる。
極化成することにより、多孔質半導体層として、多孔質
シリコン層15に変質させる。
このとき、多孔質シリコン層15の結晶性は陽極化成の
条件に大きく左右されるので、結晶性を保持するには、
高濃度弗化水素酸水溶液で低電流密度による陽極化成を
行なう必要がある。
条件に大きく左右されるので、結晶性を保持するには、
高濃度弗化水素酸水溶液で低電流密度による陽極化成を
行なう必要がある。
この場合、たとえば、50％弗化水素酸水溶液で陽極化
成電流密度5mA/cm2にて、約40分陽極処理することによ
り、（100）の結晶方位面を有する多孔質シリコン層15
が実現できる。
成電流密度5mA/cm2にて、約40分陽極処理することによ
り、（100）の結晶方位面を有する多孔質シリコン層15
が実現できる。
次に、第１図（ｄ）に示すように、多孔質シリコン層
15上に凹溝13が完全に埋まるように、この凹溝13の深さ
以上の厚さを有するＮ型単結晶シリコン層16を形成す
る。
15上に凹溝13が完全に埋まるように、この凹溝13の深さ
以上の厚さを有するＮ型単結晶シリコン層16を形成す
る。
多孔質シリコンは高温処理（1000℃以上）を行なう
と、内部の孔の再配列が起り、多孔質本来の特徴を失う
ため、低温エピタキシャル成長が必要となる。したがっ
て、たとえば、モノシランのプラズマ分解法により、75
0〜800℃の基板温度でシリコンのエピタキシャル成長を
行なう。
と、内部の孔の再配列が起り、多孔質本来の特徴を失う
ため、低温エピタキシャル成長が必要となる。したがっ
て、たとえば、モノシランのプラズマ分解法により、75
0〜800℃の基板温度でシリコンのエピタキシャル成長を
行なう。
次に、第１図（ｅ）に示すように、所望導電型の単結
晶半導体として、Ｎ型単結晶シリコン層16を主表面側か
ら多孔質シリコン層15の表面が現われるａ−a1線で示し
た位置まで研磨などにより除去する。
晶半導体として、Ｎ型単結晶シリコン層16を主表面側か
ら多孔質シリコン層15の表面が現われるａ−a1線で示し
た位置まで研磨などにより除去する。
これにより、単結晶シリコン基板11に単結晶半導体島
として、Ｎ型単結晶シリコン島17が形成される。
として、Ｎ型単結晶シリコン島17が形成される。
次に絶縁分離するＮ型単結晶シリコン島17の大きさに
もよるが、たとえばＮ型単結晶シリコン島17の面積100
μｍ×100μｍ、深さ20μｍの場合、たとえば950℃ウェ
ット酸素雰囲気にて約30分の熱処理を行ない、多孔質シ
リコン層15を第１図（ｆ）に示すように熱酸化膜18（酸
化速度約22μm/分）に変質させ、隣り合うＮ型単結晶シ
リコン島17を単結晶シリコン基板11および隣接する単結
晶シリコン島から絶縁分離させることにより、この第１
図（ｆ）に示すような誘電体分離基板が完成する。
もよるが、たとえばＮ型単結晶シリコン島17の面積100
μｍ×100μｍ、深さ20μｍの場合、たとえば950℃ウェ
ット酸素雰囲気にて約30分の熱処理を行ない、多孔質シ
リコン層15を第１図（ｆ）に示すように熱酸化膜18（酸
化速度約22μm/分）に変質させ、隣り合うＮ型単結晶シ
リコン島17を単結晶シリコン基板11および隣接する単結
晶シリコン島から絶縁分離させることにより、この第１
図（ｆ）に示すような誘電体分離基板が完成する。
（発明の効果） 以上、詳細に説明したように、この発明によれば、従
来支持体層として、数100μｍ堆積していた多結晶シリ
コン層を必要とせずに、単結晶半導体基板内に単結晶半
導体層を形成し、その後単結晶半導体島を互いに絶縁分
離するようにしたので、誘電体分離基板製造途中におけ
る基板の弯曲が大幅に低減できるので、研磨精度の向上
と弯曲による結晶欠陥の低減ができ、素子特性の品質が
向上する。
来支持体層として、数100μｍ堆積していた多結晶シリ
コン層を必要とせずに、単結晶半導体基板内に単結晶半
導体層を形成し、その後単結晶半導体島を互いに絶縁分
離するようにしたので、誘電体分離基板製造途中におけ
る基板の弯曲が大幅に低減できるので、研磨精度の向上
と弯曲による結晶欠陥の低減ができ、素子特性の品質が
向上する。
また、単結晶半導体島の隅角部の結晶方位は（111）
面で閉じているため、異方性エッチングによるコーナ・
アンダ・カッティング現象は生じないので、補償パター
ンを設ける必要がなくなり、したがって単結晶半導体島
寸法の最適化を図ることができる。
面で閉じているため、異方性エッチングによるコーナ・
アンダ・カッティング現象は生じないので、補償パター
ンを設ける必要がなくなり、したがって単結晶半導体島
寸法の最適化を図ることができる。
したがって、研磨過多および単結晶半導体島隅角部の
コーナ・アンダ・カットを考慮して設計する必要がなく
なり、内蔵素子形成領域と分離領域間の寸法を低減する
ことができるとともに、最少島寸法の縮小化が図れるの
で、単結晶半導体島領域の縮小化が可能となり、大幅な
チップの縮小化を図ることができる。
コーナ・アンダ・カットを考慮して設計する必要がなく
なり、内蔵素子形成領域と分離領域間の寸法を低減する
ことができるとともに、最少島寸法の縮小化が図れるの
で、単結晶半導体島領域の縮小化が可能となり、大幅な
チップの縮小化を図ることができる。
さらに、この発明を第２図の従来例と比べて明らかな
ように、単結晶半導体基板作成に費す材料も大幅に削減
でき、加えて研磨量もわずかなものですみ、研磨に要し
ていた時間を大幅に短縮することが可能となる。
ように、単結晶半導体基板作成に費す材料も大幅に削減
でき、加えて研磨量もわずかなものですみ、研磨に要し
ていた時間を大幅に短縮することが可能となる。
第１図（ａ）ないし第１図（ｆ）はこの発明の誘電体分
離型半導体装置の製造方法の一実施例の工程断面図、第
２図（ａ）ないし第２図（ｆ）は従来の誘電体分離型半
導体装置の製造方法の工程断面図である。 11…単結晶シリコン基板、13…凹溝、14…Ｐ型拡散層、
15…多孔質シリコン層、16…Ｎ型単結晶シリコン層、17
…Ｎ型単結晶シリコン島、18…熱酸化膜。
離型半導体装置の製造方法の一実施例の工程断面図、第
２図（ａ）ないし第２図（ｆ）は従来の誘電体分離型半
導体装置の製造方法の工程断面図である。 11…単結晶シリコン基板、13…凹溝、14…Ｐ型拡散層、
15…多孔質シリコン層、16…Ｎ型単結晶シリコン層、17
…Ｎ型単結晶シリコン島、18…熱酸化膜。
Claims (1)
- 【請求項１】（ａ）単結晶半導体基板の一方の主表面側
にマスク材を介して異方性エッチングにより凹溝を複数
個形成する工程と、 （ｂ）前記マスク材を除去後、前記単結晶半導体基板の
前記凹溝を形成した主表面側にＰ型導電型の半導体層を
形成する工程と、 （ｃ）前記Ｐ型半導体層を陽極処理して多孔質半導体層
に変質させる工程と、 （ｄ）前記多孔質半導体層の主表面上に前記凹溝が埋ま
るまで所望の導電型の単結晶半導体層を形成する工程
と、 （ｅ）前記単結晶半導体層を形成した主表面側より前記
多孔質半導体層が露出するまで前記単結晶半導体層を除
去し、単結晶半導体島を形成する工程と、 （ｆ）前記多孔質半導体層を酸化性雰囲気中にて熱処理
し、絶縁物に変質させ、隣り合う前記単結晶半導体島間
を絶縁分離する工程と、 よりなる誘電体分離型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20559789A JP2750163B2 (ja) | 1989-08-10 | 1989-08-10 | 誘電体分離型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20559789A JP2750163B2 (ja) | 1989-08-10 | 1989-08-10 | 誘電体分離型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0370155A JPH0370155A (ja) | 1991-03-26 |
| JP2750163B2 true JP2750163B2 (ja) | 1998-05-13 |
Family
ID=16509512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20559789A Expired - Fee Related JP2750163B2 (ja) | 1989-08-10 | 1989-08-10 | 誘電体分離型半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2750163B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597738A (en) * | 1993-12-03 | 1997-01-28 | Kulite Semiconductor Products, Inc. | Method for forming isolated CMOS structures on SOI structures |
| US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
-
1989
- 1989-08-10 JP JP20559789A patent/JP2750163B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0370155A (ja) | 1991-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |