KR20020081328A - 저온 결합 방법 및 결합된 구조 - Google Patents

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KR20020081328A
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etching
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킨-이 통
가이우스 길만 주니어. 파운틴
폴 엠. 엔퀴스트
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집트로닉스, 인크.
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Abstract

저온 또는 실온에서의 결합 방법은 세정 또는 에칭에 의한 표면 세정 및 활성화 단계를 포함한다. 상기 방법은 또한 계면 중합의 부산물을 제거하여 역 중합 반응을 방지함으로써, 실리콘, 질화규소 및 SiO2와 같은 재료를 실온에서 화학 결합시키는 단계를 포함할 수도 있다. 결합시킬 표면들은 고도의 평활도 및 평면도로 폴리싱한다(2). VSE 단계는 반응성 이온 에칭 또는 습식 에칭을 이용하여 결합시킬 표면들을 약하게 에칭시킬 수 있다(3). VSE 공정에 의해 표면 조도 및 평면도는 저하되지 않으며 높아질 수 있다. 에칭된 표면을 수산화암모늄 또는 플루오르화암모늄과 같은 용액에서 세정하여 표면 위의 원하는 결합 종의 형성을 촉진시킬 수 있다(4).

Description

저온 결합 방법 및 결합된 구조 {Method For Low Temperature Bonding And Bonded Structure}
직접 실온 결합은 일반적으로 약한 반데르발스 또는 수소 결합을 생성한다. 약한 결합을 공유 결합과 같이 보다 강한 화학 결합으로 전환시키는 데는 보통 아닐링이 필요하다. 애노드 처리 및 용융을 비롯한 다른 웨이퍼 결합 기술은 후속 제조 공정 및(또는) 원하는 용도에 충분한 결합 강도를 얻기 위해 보통 승온 상태에서 전압, 압력 및(또는) 아닐링을 가할 필요가 있다. 전압, 압력 또는 열을 가할 필요가 있다는 것은 웨이퍼 결합 기술을 상당히 제약하게 되는데, 그 이유는 이 파라미터들이 웨이퍼 결합되는 재료에 손상을 주고, 내부 응력을 일으키고, 결합되는 디바이스 또는 재료 내에 바람직하지 못한 변화를 줄 수 있기 때문이다. 저온에서 강한 결합을 얻는 것은 가공된 디바이스 웨이퍼를 비롯하여 열적으로 부정합되거나 열적으로 민감한 웨이퍼를 결합시키는 데도 중요하다.
초고진공(UHV) 결합은 저온 또는 실온에서의 강한 결합을 얻는 방법 중의 하나이다. 하지만, 여전히 결합 웨이퍼를 고온에서, 예를 들면 실리콘의 경우 >600℃에서, GaAs의 경우 500℃에서 예비 아닐링을 한 후에 저온 또는 실온으로 온도를 낮추어 결합을 시켜야 한다. 또한, 일반적으로 UHV 방법은 흔히 사용되는 재료, 예를 들면 SiO2에는 효과가 없다. 또한 비싸기도 하고 비효율적이다.
접착층을 사용하여 디바이스 웨이퍼를 여러가지 기판에 결합시키고 디바이스층들을 저온에서 트랜스퍼할 수도 있다. 하지만, 접착층의 열적 화학적 불안정성, 계면 버블, 응력 및 접착층의 불균질성으로 인해 넓게 활용되지는 못하고 있다. 따라서, 접착제, 외부 압력 또는 전기장을 가하지 않고 주위 조건에서 웨이퍼를 결합시킴으로써 실온에서의 강한 결합을 얻는 것이 매우 바람직하다.
저진공 결합이 UHV 결합에 비해 보다 편리한 대안으로 연구되어 왔지만, 결합된 맨(bare) 실리콘 웨이퍼 쌍을 이용한 벌크 실리콘 파괴 에너지에 필적하는 결합 에너지는 약 150℃에서 아닐링 한 후라야 얻어진다. 산화물로 덮여진 실리콘 웨이퍼 쌍의 경우, 높은 결합 에너지를 얻는 데 약 300℃에서의 아닐링이 필요하다. 지금까지는 실온에서의 저진공 결합을 이용하여 결합 재료에서의 높은 결합 에너지를 얻을 수 없었다.
주위 조건에서의 결합 전에 가스 플라즈마 처리를 하면 저온 또는 실온에서의 결합 실리콘 쌍의 결합 에너지가 높아지는 것으로 알려져 있다. 예를 들면, 선(G.L. Sun), 통(Q.Y.Tong) 등의 문헌[J. de Physique, 49(C4), 79 (1988)]; 고에츠(G.G. Goetz)의 문헌[Proc. of 1st Intl. Symp. on Semicond. Wafer Bonding: Science, Technol. and Applications, The Electrochem. Soc., 92-7, 65 (1992)]; 파렌스(S. Farrens) 등의 문헌[J. Electroch. Soc., 142, 3950 (1995)] 및 아미르페이즈(Amirffeiz) 등의 문헌[Abstracts of 5th Intl. Symp. on Semi. Wafer Bonding: Science, Tech. and Appl., The Electrochemical Society, 99-2, Abstract No. 963 (1999)] 참조. 이들 처리는 저온 또는 실온에서 얻을 수 있는 결합 에너지를 증가시키지만, 평면형 실리콘 웨이퍼 또는 공정 중 웨이퍼 위에 산화물이 성장하게 되는 플라즈마 공정을 이용한 실리콘 웨이퍼에서만 입증되었다. 또한, 이들 처리는 표면을 대전시키거나 손상을 줌으로써 결합 에너지를 증가시키는 데만 사용되었다. 또한, 이들 처리는 증착된 유전체 또는 다른 재료에 사용되거나 적용가능함을 보인 적이 없었다.
평면형 실리콘 및 성장 산화물 표면 뿐만 아니라 증착된 재료 및 평면화된 증착 재료가 있는 비평면형 표면에도 적용가능한 방법으로 저온 또는 실온 결합을 얻으면 가공된 반도체 웨이퍼를 비롯한 일반적 재료도 제조 목적에 주는 손상을 최소화하면서 결합될 수 있을 것이다. 본 명세서에서는 에칭 및 화학 결합에 기초한 그런 방법을 설명한다.
본 발명은 실온에서의 재료의 결합에 관한 것이다. 특히, 활성화된 표면을 갖는 가공된 반도체 재료, 예를 들면 집적 회로 또는 기판을 결합시켜 후속 제조 공정 및(또는) 원하는 용도에 적합한 높은 결합 강도를 달성하는 것에 관한 것이다.
발명의 요약
본 발명의 목적은 저온 또는 실온에서 재료를 결합하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 결합 표면을 세정 및 활성화시킴으로써 재료를 결합하여 실온 부근에서 화학 결합 형성을 증진시키는 것이다.
본 발명의 또다른 목적은 가공된 디바이스 또는 집적 회로 웨이퍼와 같은 임의의 고체 상태 재료 또는 열적으로 민감하거나 부정합된 재료를 실온에서 또는 그 부근에서 결합하는 결합 방법을 제공하는 것이다.
본 발명의 또다른 목적은, 실온에서, 가공된 디바이스 또는 상이한 형태의 디바이스 또는 상이한 기술의 집적 회로 웨이퍼를 결합하고 디바이스 또는 회로의 층을 트랜스퍼하는 결합 방법을 제공하는 것이다.
본 발명의 또다른 목적은 아닐링을 할 필요없이 필요한 결합 강도를 얻는 직접 웨이퍼 결합 방법을 가능케 하는 것이다.
본 발명의 또다른 목적은 비평면형 표면 및 증착된 재료가 있는 재료들을 비롯한 여러가지 재료들을 평면화 및 결합할 수 있는 방법을 제공하는 것이다.
이들 및 다른 목적들은 제 1 및 제 2 결합 표면을 형성하는 단계, 제 1 및 제 2 결합 표면을 에칭하는 단계, 및 상기 에칭 단계 후 제 1 및 제 2 결합 표면을 실온에서 함께 결합시키는 단계를 갖는 결합 방법에 의해 달성된다. 에칭 단계는 상기 에칭 후 제 1 및 제 2 결합 표면의 각 표면 조도가 에칭 전의 각 표면 조도와 실질적으로 동일하도록 제 1 및 제 2 결합 표면을 에칭하는 단계를 포함할 수 있다. 표면 조도는 0.1 내지 3.0 nm의 범위일 수 있다.
결합 표면은 산화규소, 질화규소 또는 유전성 중합체와 같은 증착된 절연 재료의 표면일 수 있다. 웨이퍼의 표면 또는 웨이퍼 위에 증착된 재료를 이용한 실리콘 웨이퍼는 함께 결합시킬 수 있다. 웨이퍼 안에는 디바이스 또는 집적 회로가 형성되어 있을 수 있다. 함께 결합된 웨이퍼 내의 디바이스 및 회로는 상호연결될 수 있다. 웨이퍼는 그 위에 재료가 증착되어 결합 표면을 형성하는 비평면형 표면 또는 불규칙한 표면 토폴로지를 가질 수 있다.
결합 표면 중 1 이상을 형성하는 단계는 비평면형 표면 위에 폴리싱 가능한 재료를 증착시키는 단계를 포함할 수 있다. 상기 폴리싱 가능한 재료의 증착 단계는 산화규소, 질화규소 또는 유전성 중합체 중 하나를 증착하는 것을 포함할 수 있다. 결합 표면은 화학-기계적 폴리싱과 같은 방법을 이용하여 폴리싱할 수 있다. 표면을 에칭한 후에 폴리싱을 할 수도 있다.
에칭 단계는 제 1 및 제 2 결합 표면을 활성화시키는 단계 및 제 1 및 제 2 결합 표면 위에 선택된 결합 기를 형성하는 단계를 포함할 수도 있다. 실온 부근에서 화학 결합을 형성할 수 있는 결합 기를 형성할 수도 있고, 결합된 기들이 결합 표면의 계면으로부터 확산 또는 해리되도록 할 수 있는 화학 결합을 결합 표면 사이에 형성할 수도 있다. 화학 결합은 상기 결합 그룹을 확산 또는 해리시킴으로써 결합 표면 사이에 결합 강도를 증가시킬 수 있다.
상기 에칭 단계 후에, 결합 표면을 용액 중에 침지시켜 원하는 종으로 종료되는 결합 표면을 형성할 수 있다. 이 종은 실란올기, NH2기, 플루오르기 및 HF기 중 1 이상을 포함할 수 있다. 또한, 원하는 원자 및 원하는 분자 중 하나의 단층을 결합 표면 위에 형성할 수 있다. 표면의 종료 단계는 상기 약간의 에칭 후 암모니아 기재 용액 중에서 상기 결합 재료를 세정하는 단계를 포함할 수 있다. 암모니아 기재 용액은 수산화암모늄 또는 플루오르화암모늄일 수 있다.
상기 방법은 결합 표면을 산소, 아르곤, NH3및 CF4RIE 플라즈마 공정 중 하나에 노출시키는 단계를 포함할 수 있다. 이산화규소를 증착시켜 결합 표면을 형성하고, RIE 공정을 이용하여 에칭할 수 있다.
에칭 공정은 결합 표면 근처에 결점 또는 손상된 영역을 만들 수 있다. 결점 또는 손상된 영역은 결합 부산물을 확산 또는 해리를 통해 제거하는 데 도움을 줄 수 있다.
상기 방법은 또한 제 1 및 제 2 결합 표면을 형성하는 단계, 결합 표면들을 에칭하는 단계, 실온 부근에서 화학 결합을 형성시킬 수 있는 종으로 결합 표면들을 종료시키는 단계, 및 실온 부근에서 결합 표면들을 결합시키는 단계를 포함하거나, 각각 0.1 내지 3 nm의 표면 조도를 갖는 결합 표면들을 형성하는 단계, 상기 표면 조도를 유지하면서 결합 표면으로부터 재료를 제거하는 단계, 및 500 mJ/m2이상, 1000 mJ/m2이상, 또는 2000 mJ/m2이상의 결합 강도로 실온에서 결합 표면들을 직접 결합시키는 단계를 포함할 수 있다.
본 발명의 목적은 또한 제 1의 에칭된 결합 표면을 갖는 제 1 재료, 및 실온에서 500 내지 2000 mJ/m2이상의 결합 강도로 제 1 결합 표면에 직접 결합된 제 2의 에칭된 결합 표면을 갖는 제 2 재료를 갖는 결합된 디바이스에 의해 달성될 수도 있다. 결합 표면들은 원하는 결합 종으로 활성화 및 종료를 시킬 수 있으며, 원하는 종에는 상기 결합 표면 위의 원하는 원자 및 원하는 분자 중 하나 또는 실란올기, NH2기, 플루오르기 및 HF기 중 1 이상의 단층이 포함될 수 있다. 결합 표면들은 각각 상기 제 1 및 제 2 결합 표면 각각에 인접하게 위치한 결점 영역을 가질 수 있다.
제 1 재료는 안에 디바이스가 형성된 제 1 반도체 웨이퍼의 표면을 포함할 수 있고, 제 2 재료는 안에 디바이스가 형성된 제 2 반도체 웨이퍼의 표면을 포함할 수 있다. 웨이퍼 안의 디바이스는 서로 연결되어 있을 수 있으며, 상기 웨이퍼들은 상이한 기술로 제조된 것일 수 있다. 웨이퍼 안에는 집적 회로가 형성되어 있을 수 있으며, 웨이퍼 내의 디바이스 또는 회로는 서로 연결되어 있을 수 있다.
상기 제 1 및 제 2 웨이퍼 중 하나는 상기 제 1 및 제 2 웨이퍼 중의 상기 하나의 기판의 실질적 일부분을 제거한 후의 디바이스 영역일 수 있다. 웨이퍼는 불규칙한 표면 토폴로지를 가질 수 있다.
제 1 재료는 전기 디바이스를 포함하고 제 1 비평면형 표면을 갖는 제 1 웨이퍼를 포함할 수 있고, 제 1 결합 표면은 상기 제 1 비평면형 표면 위에 폴리싱되고 에칭된 증착 산화물 층을 포함할 수 있다. 제 2 재료는 전기 디바이스를 포함하고 제 2 비평면형 표면을 갖는 제 2 웨이퍼를 포함할 수 있고, 제 2 결합 표면은 제 2 비평면형 표면 위에 폴리싱되고, 평면화되고 약간 에칭된 증착 산화물 층을 포함할 수 있다.
제 1 재료는 전기 디바이스를 포함하고 불규칙한 토폴로지를 갖는 제 1 표면을 갖는 제 1 웨이퍼를 포함할 수 있고, 제 1 결합 표면은 상기 제 1 표면 위에 폴리싱되고 평면화되고 약간 에칭된 증착 산화물 층을 포함할 수 있다. 제 2 재료는 전기 디바이스를 포함하고 불규칙한 토폴로지를 갖는 제 2 표면을 갖는 제 2 웨이퍼를 포함할 수 있고, 제 2 결합 표면은 제 2 표면 위에 폴리싱되고, 평면화되고 약간 에칭된 증착 산화물 층을 포함할 수 있다.
본 발명에 따른 결합된 디바이스는 또한 제 1의 원하는 결합 종으로 종료된 제 1의 에칭되고 활성화된 결합 표면을 갖는 제 1 재료, 및 실온에서 제 1 결합 표면에 결합된 제 2의 원하는 결합 종으로 종료된 제 2의 에칭되고 활성화된 결합 표면을 갖는 제 2 재료를 포함할 수 있다.
도면의 간단한 설명
본 발명 및 그에 부수한 많은 장점들은 첨부 도면과 관련하여 하기 상세한 설명을 참조하면 보다 완전하게 이해할 수 있다.
도 1은 본 발명에 따른 방법의 흐름도이고;
도 2는 본 발명에 따른 방법의 예의 흐름도이고;
도 3(a)-3(e)는 본 발명에 따른 방법의 제 1 구체예를 예시하는 도식도이고;
도 4는 산화규소를 이용한 본 발명에 따른 결합을 예시하는 도식도이고;
도 5는 실리콘을 이용한 본 발명에 따른 결합을 예시하는 도식도이고;
도 6A 및 6B는 실온 결합 에너지 대 저장 시간의 그래프이고;
도 7은 본 발명에 사용된 결합 정착물의 도식도이고;
도 8은 결합 전에 희석된 HF에 의해 아주 약간 에칭된 증착 산화물로 덮힌 실리콘 웨이퍼의 결합 계면 근처의 SIMS(2차 이온 질량 분광법)에 의한 플루오르 농도 프로필이다.
바람직한 구체예의 설명
도 1 및 도 3(a)-3(e)를 참조하여 본 발명에 따른 방법의 제 1 구체예를 설명할 것이다. 웨이퍼(30), 바람직하게는 가공된 반도체 디바이스 웨이퍼, 더욱 바람직하게는 가공된 실리콘 디바이스 웨이퍼는 가공된 디바이스를 갖는 디바이스층(31)을 포함한다. 디바이스층(31)은 다수의 층들을 포함할 수 있고 웨이퍼(30)의 표면 영역을 포함할 수 있다. 층(31)의 표면 토폴로지는 보통 비평면형이다. 층(31)은 또한 활성 디바이스, 상호연결, 절연 등과 같은 임의 수의 층들을 포함하는 가공된 집적 회로를 나타낼 수 있다.
집적 회로는 완전히 가공된 것이거나, 부분적으로만 가공하여 나머지 가공은 결합 공정 후에 수행할 수 있다. 결합 후의 공정에는 완전 또는 부분적 기판 제거 또는 상호연결을 위한 결합된 웨이퍼들 사이의 길 형성이 포함될 수 있다.
층(31) 위에 결합층을 형성한다(도 1, 단계 1). 결합층(32)은 저온에서 증착 또는 형성될 수 있는 임의의 고체 재료 또는 혼합 재료일 수 있다. 층(32)는 화학 증착(CVD), 플라즈마 강화 CVD(PECVD), 스퍼터링 또는 증발을 이용하여 형성된 절연체, 예를 들면 SiO2, 질화규소, 무정형 실리콘일 수 있다. 다른 재료, 예를 들면 중합체, 반도체 또는 소결된 재료도 사용할 수 있다. 층(32)의 두께는층(31)의 표면 토폴로지보다 커야 한다.
도 1의 단계 2에 나타낸 바와 같이,층(32)의 표면(33)을 평면화 및 평활화한다. 예시를 위해 도 3(a)에서 표면(33)의 조도/평면도를 과장하여 나타내었다. 이 단계는 화학-기계 폴리싱을 이용하여 달성할 수 있다. 표면(33)은 조도가 바람직하게는 약 3 nm 이하, 더욱 바람직하게는 약 0.1 nm 이하가 되도록, 실질적으로 평면이 되도록 폴리싱한다. 표면 조도 값은 보통 제곱 평균의 제곱근(RMS) 값으로 나타낸다. 또한, 표면 조도를 평균값으로 나타낼 수도 있는데, 이것은 RMS 값과 거의 같다. 폴리싱 후, 표면(33)을 세척 및 건조하여 폴리싱 단계에서 나온 임의의 잔류물을 제거한다. 이어서 폴리싱된 표면(33)을 용액으로 세정하는 것이 바람직하다.
평면도 및(또는) 표면 조도를 개선하기 위하여 결합 표면을 폴리싱하기 전에 에칭을 할 수도 있다. 에칭은, 예를 들면 표준 포토리소그래피 기술을 이용하여 결합 표면 위의 높은 지점들을 선택적으로 에칭함으로써 제거하는 것이 효과적일 수 있다. 예를 들면, HF를 함유하는 용액을 사용하는 경우, 질화규소층을 에칭 정지면으로 작용할 수 있는 이산화규소 결합층(32) 안에 묻을 수 있다. 에칭 정지 재료를 사용하여 균일성, 재생성, 및 생산성을 개선할 수 있다.
도 3(b)는 폴리싱/평면화 및 세정 단계 후 상부면(34)을 갖는 층(32)를 도시하고 있다. 이어서 표면(34)는 활성화 과정(도 1, 단계 3)을 거친다. 이 활성화 과정은 에칭 과정, 바람직하게는 매우 약한 에칭(VSE) 과정이다. VSE란 용어는 매우 약하게 에칭된 표면의 제곱 평균 제곱근 마이크로-조도(RMS)가 거의 에칭을 하지 않은 값, 보통 < 0.5 nm, 바람직하게는 0.1 nm 내지 3 nm의 상태라는 것을 의미한다. 최적의 제거되는 재료량은 제거에 사용되는 재료 및 방법에 좌우된다. 보통의 제거량은 옹스트롬에서 수 나노미터까지 변한다. 더 많은 재료를 제거할 수도 있다. VSE는 또한 처리된 표면 위의 결합의 절단을 포함하고, 유의한 재료의 제거 없이 일어날 수 있다. VSE는 예를 들어 표면에 전하를 걸거나 표면층을 손상시켜 표면을 단순히 변경하는 것과는 구별된다. 본 발명에 따른 방법의 제 1 예에서, VSE 과정은 특정 시간 동안 특정 전력 수준에서 가스 또는 혼합 가스(예: 산소, 아르곤, 질소, CF4, NH3) 플라즈마 처리를 하는 것으로 이루어진다(도 3). 플라즈마 공정의 전력 및 지속 시간은 원하는 결합 에너지를 얻는 데 사용되는 재료에 따라 변할 것이다. 예들을 아래에 나타내지만, 일반적으로, 전력 및 지속 시간은 실험적으로 결정된다.
플라즈마 공정은 상이한 방식으로 수행할 수 있다. 반응성 이온 에칭(RIE) 방식 및 플라즈마 방식 뿐만 아니라 유도적으로 커플링된 플라즈마 방식 모두 사용할 수 있다. 스퍼터링도 사용할 수 있다. RIE 및 플라즈마 방식에서의 데이타 및 예들을 아래에 나타내었다.
VSE 공정은 물리적 스퍼터링 및(또는) 화학 반응을 통해 표면을 매우 약하게 에칭하며, 바람직하게는 결합 표면의 표면 조도를 떨어뜨리지 않도록 제어한다. 표면 조도는 VSE 및 에칭되는 재료에 따라 개선될 수도 있다. 표면(34)을 과도하게 에칭하지 않는 거의 모든 가스 또는 가스 혼합물을 본 발명에 따른 실온 결합방법에 사용할 수 있다.
VSE는 표면을 세정하고 웨이퍼 표면 위의 산화물의 결합을 끊는 데 도움을 준다. 따라서, VSE 공정은 표면 활성화를 크게 높일 수 있다. VSE의 적절한 설계에 의하여 VSE 중에 원하는 결합 종을 사용하여 표면(34)을 종료시킬 수 있다. 별법으로, 후-VSE 공정 중에 원하는 종료 종으로 표면을 활성화 및 종료시키는 후-VSE 처리를 할 수 있다.
원하는 종이 표면(34) 원자층에 임시 결합을 더 형성하고, 이 표면이 도 3(d)에 나타낸 바와 같이 동일하거나 또다른 결합 종(36)에 의해 종료되는 표면과 합쳐질 수 있는 후속 시간까지 원자층을 효과적으로 종료시키는 것이 바람직하다. 표면 위의 원하는 종이 저온 또는 실온에서 표면 (34) 및 (36) 사이에 화학 결합이 가능할 정도로 충분히 가까운 상태에 있을 때 서로 더 반응하는 것이 바람직하며, 이것은 확산 또는 해리에 의해서 및 반응한 원하는 종이 결합 계면으로부터 확산되어 나감으로써 증진된다.
후-VSE 공정은 결합 표면(34)이 원하는 종으로 종료되도록 하는 표면 반응을 일으키도록 선택된 화학 물질을 함유하는 용액 중에 침지시키는 것으로 이루어지는 것이 바람직하다. 침지 과정은 VSE 공정 직후에 하는 것이 바람직하다. 후-VSE 공정은 VSE 공정을 수행하는 장치와 동일한 장치에서 수행할 수 있다. 이것은 VSE 및 후-VSE 모두 건식 과정, 즉 플라즈마, RIE, ICP, 스퍼터링 등이거나, 습식 과정, 즉 용액 침지이면 가장 쉽게 이루어진다. 원하는 종은 원자 또는 분자의 단층 또는 여러개의 단층으로 이루어지는 것이 바람직하다.
후-VSE 공정은 또한 플라즈마, RIE, 또는 적절한 가스 화학을 도입하여 표면을 원하는 종으로 종료시키는 다른 건식 공정으로 이루어질 수 있다. 후-VSE 공정은 제 2 VSE 공정일 수도 있다. 종료 공정은 또한 표면의 오염물을 VSE 없이 제거하는 세정 공정을 포함할 수 있다. 이 경우, 이어서 상기한 후-VSE 공정과 유사한 후-세정 공정을 통해 원하는 표면 종료를 한다.
이어서 세정 또는 VSE 공정에 의해 활성화된 표면 결합이 충분히 약하게 표면에 재구성되고 결합 전에 유사한 표면과의 후속 결합이 화학 결합을 형성할 수 있을 정도로 충분히 깨끗하게 남아있으면, 후-VSE 공정 또는 후-세정 공정은 원하는 종으로 표면을 종료시킬 필요가 있거나 없을 수 있다.
웨이퍼는 임의로 세정하고 이어서 건조한다. 2개의 웨이퍼를 (필요하다면) 정렬하고 합쳐서 결합 계면을 형성하여 결합시킨다. 도 3(d)에 나타낸 바와 같이, 제 2 웨이퍼(35)를 도 3(c)에 나타낸 방식으로 가공하여 결합 표면(36)을 제조한다. 2개의 웨이퍼를 예를 들어 상업적으로 입수가능한 웨이퍼 결합 장치(도시하지 않음)로 합쳐서 결합 계면(37)을 일으킨다(도 3(e)).
이어서 결합 계면의 어느 지점에서 자발적 결합이 보통 일어나고 웨이퍼 전체에 걸쳐 전파된다. 초기 결합이 전파되기 시작하면서, 표면 (34) 및 (36)이 충분히 가까이 있는 경우 화학 결합을 가져오는 중합과 같은 반응이 상기 표면들을 종료시키는 데 사용되는 종들 사이에 일어난다. 결합 에너지는 쐐기(wedge)를 삽입하여 부분적으로 탈결합된 결합 계면에서 분리된 표면들 중 하나의 특이적 표면 에너지로 정의된다. 이어서 반응 부산물이 결합 계면으로부터 웨이퍼 모서리로 확산되거나 통상 주변 재료 중에 있는 웨이퍼에 의해 흡수된다. 부산물은 또한 확산되거나 웨이퍼에 의해 흡수되는 다른 부산물로 전환될 수도 있다. 공유 결합 및(또는) 이온 결합의 양은 결합 강도를 더 증가시키는 전환된 종을 제거함으로써 증가시킬 수 있다.
도 4(a)-4(e)는 산화규소로 전환된 평면형 Si 웨이퍼의 경우 표면 상태 및 공유 결합을 형성하는 결합 전파를 나타낸다. Si 웨이퍼(40) 위에 SiO2층(41)이 형성되고, 이것은 폴리싱되고 평면화 되었다. 층(41)의 표면(42)을 VSE 처리시켜 활성화된 표면을 만든다(도 4(a)). 제 2 웨이퍼(44) 위에 제 2의 SiO2층(45)이 형성되고, 표면(46)을 VSE 처리하여 표면(46)을 활성화시킨다(도 4(b)). 원하는 종을 표면(46) 위에서 종료시키고 도 4(c)에서 선(43)으로 나타내었다. VSE 공정 및 후-VSE 공정 중 하나 또는 둘다를 이용하여 표면(46)을 적절히 종료시킨다. 도시하지는 않았지만, 표면(42)을 후-VSE 공정을 이용하여 종료시킬 수도 있다. 웨이퍼(44)를 웨이퍼(40)과 합치고(도 4(d)), 결합(46)이 형성되기 시작한다. 도 4(e)에 나타낸 바와 같이, 결합이 전파되고 부산물이 제거되며(화살표 47로 표시) 화학 결합(예: 공유 결합)이 형성된다.
RIE 공정 직후의 결합은 에칭된 웨이퍼를 즉시 제자리 결합시킬 수 있는 특수한 결합 정착물을 이용할 수 있다. 정착물의 도식도를 도 7에 나타내었다. 플라즈마 챔버(75) 안에 결합될 2개의 웨이퍼(70)가 RF 전극(76 및 77) 위에 배치된다. RF 전력을 이동성 진공 RF 전력 피드스루(74)를 통해 전극에 가하고 적절한가스 또는 가스 혼합물을 가스 피드스루(73)를 통해 투입함으로써 플라즈마가 영역(79) 안에 형성된다. 성분(71)은 기계 작동기(도시하지 않음)가 후퇴성 스페이서(72)를 후퇴시키기 위한 진공 피드스루이다. 챔버(75)는 펌프(도시하지 않음) 및 챔버 입구(78)을 통해 원하는 진공 수준까지 아래로 펌핑된다. 상기한 바와 같이, 후-VSE 공정 또는 후-세정 공정도 건식 공정인 경우, VSE 및 후-VSE 또는 후-세정을 챔버(75) 안에서 수행할 수 있다.
VSE 공정을 수행하기 위한 플라즈마 처리 후, 기계적 스페이서(72)를 기계적 작동기에 의해 후퇴시키고 웨이퍼(70)를 안으로 이동시켜 접촉시킴으로써 결합 공정을 시작한다. 이어서 결합된 웨이퍼를 챔버로부터 주변으로 또는 또다른 진공 챔버(도시하지 않음) 안으로 이동시키고 원하는 기간 동안 저장하여 결합이 웨이퍼 핸들링 시스템(도시하지 않음)에 의해 전파되도록 한다.
결합 층들의 재료는 중합 반응의 부산물이 쉽게 제거될 수 있도록 개방 구조를 갖는 것이 바람직하다. 대향하는 결합 표면들 위의 결합 종은 실온에서 반응하여 강한 화학 결합을 형성할 수 있어야 한다. 결합 에너지는 웨이퍼가 상이한 열 팽창 계수를 갖는 경우 후속 가공 또는 조작과 관련된 후속 열 처리 후에 웨이퍼 사이에 미끄러짐이 거의 없도록 충분히 높다. 미끄러짐이 없다는 것은 후속 가공 또는 조작 후 검사시 웨이퍼 휨이 없다는 것으로 입증된다.
높은 결합 에너지를 달성하기 위하여, 웨이퍼 중 하나 이상은 가능한 얇은 것이 바람직하다. 얇은 웨이퍼는 완벽한 평면화 및 평활화가 부족한 것을 수용할 수 있을 정도로 잘 휘기 때문이다. 약 10 mm 내지 10 ㎛의 두께로 얇게 하는 것이효과적이다.
결합된 웨이퍼는 결합 후 주위 조건 또는 저온이나 실온에서 저장하여 사용하는 재료 및 종에 따라 특정 시간 동안 종 또는 전환된 종을 제거하는 것이 바람직하다. 24 시간이 보통 바람직하다. 저장 시간은 사용한 플라즈마 공정의 유형에 따라 다르다. Ar 플라즈마와 같은 특정 플라즈마 공정을 사용하는 경우, 화학 결합을 보다 빨리 몇분 내에 얻을 수 있다. 예를 들면, Ar 플라즈마에 의해 에칭한 후 NH4OH에 담근 증착 산화물의 경우, 결합 직후에 585 mJ/m2결합이 얻어졌고, 8 시간 후에는 800 mJ/m2이상이 관찰되었다.
결합 중에 결합된 웨이퍼를 아닐링하면 결합 강도를 증가시킬 수 있다. 아닐링 온도는 200℃ 미만이어야 하고 보통 75-100℃ 범위일 수 있다. 결합된 웨이퍼를 진공 하에 저장하면 결합 표면으로부터 잔류 가스를 제거하는 것을 용이하게 하지만, 항상 필요한 것은 아니다.
상기 과정 모두는 실온 또는 그 부근에서 할 수 있다. 웨이퍼는 충분한 강도로 결합시켜 후속 가공 조작(랩핑, 폴리싱, 기판 제거, 화학 에칭, 리소그래피, 마스킹 등)을 할 수 있도록 한다. 약 500-2000 mJ/m2이상의 결합 에너지를 얻을 수 있다(도 6A 참조).
이 시점(도 3(e))에서, 예를 들어 랩핑 및 에칭 백(etch back)에 의해 웨이퍼(35)의 기판의 일부 또는 전부를 제거할 수 있다. 따라서 웨이퍼(35)의 디바이스층이 웨이퍼(30) 위로 트랜스퍼된다. 2개의 층의 디바이스를 서로 연결할 수 있다. 추가의 디바이스 또는 회로 층들을 결합 및 서로 연결하여 다층 구조를 형성할 수 있다. 상이한 형태의 웨이퍼, 디바이스 또는 회로를 결합할 수 있을 뿐만 아니라, 상이한 기술로 제조된 것들도 결합할 수 있다(예를 들면, CMOS와 바이폴라 또는 III-V HBT와 Si CMOS). 가열 스프레더, 대용 기판, 안테나, 와이어링 층, 미리 제조된 다층 인터콘넥트 등과 같은 다른 요소 또는 재료도 결합시켜 원하는 대로 상이한 형태의 회로 또는 시스템을 제조할 수 있다.
도 2에 나타낸 예에서, PECVD SiO2를 디바이스를 포함하는 Si 웨이퍼 위에 증착시킨다. 플라즈마(예를 들면, 아르곤, 산소 또는 CF4) 처리 후의 표면(34)는 플라즈마 시스템 및 공기 중에 수분이 있으므로 Si-OH기에 의해 주로 종료된다. 플라즈마 처리 후, 웨이퍼를 수산화암모늄(NH4OH), NH4F 또는 HF와 같은 용액에 즉시 침지시켜 예를 들면 10 내지 120 초 동안 둔다. 웨이퍼를 NH4OH 용액에 침지시킨 후, 많은 Si-OH기들이 하기 치환 반응에 따라 Si-NH2기들로 치환된다:
2Si-OH + 2NH4OH →2Si-NH2+ 4HOH
별법으로, 많은 Si-F기들이 NH4F 또는 HF 침지 후 PECVD SiO2표면 위에서 종료된다.
결합 표면에 걸쳐 수소 결합된 Si-NH2:Si-OH기 또는 Si-NH2:Si-NH2기는 실온에서 중합되어 Si-O-Si 또는 Si-N-N-Si(또는 Si-N-Si) 공유 결합을 형성할 수 있다:
Si-NH2+ Si-OH →Si-O-Si + NH3
Si-NH2+ Si-NH2→Si-N-N-Si + 2H2
별볍으로, HF 또는 NH4F 침지된 산화물 표면은 Si-OH기 외에 Si-F기들로 종료된다. HF 또는 NH4F 용액은 산화규소를 강하게 에칭하기 때문에, 그 농도를 적절히 낮은 수준으로 조절하여야 하고, 침지 시간은 충분히 짧아야 한다. 이것은 후-VSE 공정이 제 2 VSE 공정이 되는 예이다. 수소 결합된 Si-HF 또는 Si-OH기들 사이의 중합 반응으로 인해 결합 계면에 걸에 공유 결합이 형성된다:
Si-HF + Si-HF →Si-F-F-Si + H2
Si-F + Si-OH →Si-O-Si + HF
도 8은 실온 결합 전에 0.05% HF에 침지시킨 결합된 가열 산화물로 덮힌 실리콘 웨이퍼의 플루오르 농도 프로필을 보여준다. 결합 계면에서 플루오르 농도 피크를 분명히 볼 수 있다. 이것은 원하는 종이 결합 계면에 위치하는 상기한 화학 공정의 증거를 제공한다.
반응 (2)는 약 500℃의 비교적 높은 온도에서만 가역 반응이기 때문에, 형성된 실록산 결합은 저온에서 NH3에 의해 공격당해선 안된다. H2분자는 작고 산화물 중의 물 분자보다 약 50배 더 빨리 확산한다고 알려져 있다. 예를 들면 수 nm의 적절한 두께를 갖는 표면 근처의 손상된 층이 존재하면 NH3, 및 이 층에서의 반응 (2), (3), (4) 및(또는) (5)에서의 HF 및 수소의 확산 또는 해리가 용이해진다. 세 반응으로 인해 NH3또는 H2를 확산시킬 수 있는 저장 시간 후 실온에서 SiO2/SiO2결합된 쌍의 결합 에너지가 더 높아진다.
도 2에 나타낸 예에서, 플라즈마 처리가 결합 표면 부근의 산화물 층에 손상되거나 결점이 있는 영역을 만들 수 있다. 이 영역은 몇개의 단층에 이른다. 손상되거나 결점이 있는 영역이 있으면 결합 부산물의 제거에 도움이 된다. 부산물은 높은 강도의 결합이 형성되지 못하게 하여 결합 공정을 방해하기 때문에 결합 부산물을 효율적으로 제거하면 결합 강도를 개선하는 데 도움이 된다.
재료의 많은 상이한 표면들을 평활화 및(또는) 평면화한 후 세정 공정을 하여 본 발명에 따른 결합의 준비를 할 수 있다. 이 재료들은 충분한 평면도, 표면 평활도, 및 부동화(세정 포함), 및(또는) VSE, 활성화 및 종료로 표면들을 짝지음으로써 실온에서 결합시킬 수 있다. 무정형 및 소결된 재료, 비평면형 집적 회로, 및 실리콘 웨이퍼가 그러한 재료의 예이다. 단결정 반도체 또는 절연 표면, 예를 들면 SiO2 또는 Si 표면에는 또한 원하는 표면 조도, 평면도 및 세정도가 제공될수 있다. 표면을 고진공 또는 초고진공 하에 두면 오염 및 원자 개조가 충분히 없는 표면을 얻는 것을 단순화하여 본 발명에 따른 강한 결합을 얻을 수 있다. InP, GaAs, SiC, 사파이어 등과 같은 다른 반도체 또는 절연 재료들도 사용할 수 있다. 또한, PECVD SiO2는 저온에서 많은 종류의 재료 위에 증착될 수 있기 때문에, 많은 상이한 조합의 재료들을 저온에서 본 발명에 따라 결합시킬 수 있다. VSE, 표면 활성화 및 종료를 할 수 있는 적절한 공정 및 화학 반응이 있기만 하다면 다른 재료들도 증착될 수 있다.
예를 들면, 상기 방법은 결합 재료로 질화규소를 사용하는 경우에도 사용할 수 있다. 질화규소를 질화규소에, 또는 이산화규소 및 실리콘에 결합시킬 수 있다. 산화규소는 실리콘에 결합될 수도 있다. 질화알루미늄 및 다이아몬드와 같은 탄소를 비롯한 다른 종류의 유전성 재료들도 함께 결합시킬 수 있다.
상기 방법은 디바이스나 회로가 없는 평면형 웨이퍼 및 디바이스 및 회로가 있는 하나의 웨이퍼에 적용할 수 있다. 평면형 웨이퍼는 결합층, 예를 들면 PECVD 산화물 또는 무정형 실리콘으로 코팅하고, 이어서 상기한 바와 같이 가공하여 2개의 웨이퍼를 결합시킬 수 있다. 평면형 웨이퍼는 충분한 평활도 및 평면도를 갖고 적절한 결합 재료가 있으면 결합층으로 코팅할 필요가 없을 수 있다.
이해할 수 있는 바와 같이, 결합 공정은 임의수의 웨이퍼, 재료 또는 기능성 요소로 반복할 수 있다. 예를 들면, 2개의 디바이스 또는 IC 웨이퍼를 접합한 후, 노출된 기판 중 하나를 제거하여 디바이스의 층 하나 이상을 트랜스퍼시키거나 IC의 활성 영역만 트랜스퍼 시킬 수 있다.
본 발명에 따른 결합은 상이한 종류의 재료들을 접합시키는 데 적용할 수 있다. 예를 들면, 실리콘 웨이퍼를 또다른 실리콘 웨이퍼에 결합시키거나 산화된 실리콘 웨이퍼에 결합시킬 수 있다. 맨(bare) 실리콘 웨이퍼 및 산화물로 덮힌 웨이퍼를 HF, NH4F 및(또는) NH4OH에 침지시키고 건조 후 결합시킨다. 침지 시간은 얇은 산화물로 덮힌 실리콘 웨이퍼의 경우 약 20분 미만이 되어야 하는데, NH4OH 용액이 산화규소를 에칭하기 때문이다. HF 및 NH4F가 산화물을 강하게 에칭하기 때문에, 매우 묽은, 바람직하게는 0.01-0.2% 범위의 용액을 실리콘 웨이퍼의 침지에 사용해야 한다.
건조 후, 실리콘 웨이퍼 및 산화물로 덮힌 웨이퍼를 주위 조건, 실온에서 결합시킨다. 반응 (2), (3), (4) 및(또는) (5)가 2개의 웨이퍼 사이의 결합 계면에서 일어난다. 플라즈마 처리된 웨이퍼를 NH4OH 용액 대신 탈이온수에 침지시킬 수도 있다.
날 실리콘 웨이퍼, 즉 그대로의(native) 산화물을 갖는 것, 또는 상기한 바와 같이 표면 위에 산화물 층이 형성된 실리콘 웨이퍼를 이용하여 실리콘 결합을 할 수 있다. 산소 플라즈마 처리 중에, 그대로의 산화물이 날 실리콘 웨이퍼 위에 형성되면 스퍼터 에칭을 하고, 실리콘 표면 위에 형성된 산화물 층을 에칭한다. 최종 표면은 활성화된(그대로의 또는 형성된) 산화물이다. 탈이온수 중에서 세정하는 경우, 활성화된 산화물 표면은 주로 Si-OH기로 종료시킨다. 산소 플라즈마중 산화물의 성장이 보통의 그대로의 산화물 층에서보다 더 적은 물을 갖는 것으로 나타났기 때문에, 원래의 결합 브릿지로부터 나오고 하기 중합 반응 (6)에 의해 발생하는 물은 플라즈마 산화물 안으로 쉽게 흡수될 수 있다.
Si-OH + Si-OH →Si-O-Si + H2O
도 5(a)-5(e)는 2개의 실리콘 웨이퍼를 결합시키는 것을 도시한다. 웨이퍼 (50) 및 (52)는 VSE 처리를 한 날 산화물(도시하지 않음)을 갖는 각각의 표면을 갖는다. 도 5(c)에서 표면(53)은 원하는 종(54)으로 종료되는 것으로 나타나 있다. 2개의 웨이퍼를 합치고 결합(55)이 형성되기 시작한다(도 D). 결합이 전파되고, 결합 부산물(이 경우, H2가스)이 제거된다. 제거되는 부산물을 도 5(e)에 화살표 (56)으로 나타내었다.
산화된 실리콘 웨이퍼의 플라즈마 활성화된 산화물 안으로 용해시켜 결합 계면으로부터 물을 제거하는 외에, 물이 날 실리콘 웨이퍼 위의 얇은 산화물 층을 통해 확산하여 실리콘과 반응할 수도 있다. 산화물 밑의 실리콘 표면은 몇개의 단층에 이르는 손상되거나 결점이 있는 영역을 갖고 있기 때문에, 산화물 층 사이로 확산되어 손상되거나 결점이 있는 영역에 도달하는 물 분자는 실온에서 수소로 전환되어 쉽게 제거될 수 있다:
Si + 2H2O →SiO2+ 2H2
이렇게 해서 (6)의 가역 반응을 피하고 Si-O-Si 공유 결합이 형성되어 실온 결합 에너지가 크게 증가한다.
비교적 두꺼운(~5 nm) 산화물 층이 형성되면, 물 분자가 이 두꺼운 층 사이로 확산되는 데 긴 시간이 걸릴 것이다. 한편, 플라즈마 처리 후 얇은 산화물 층이 남거나 너무 좁은 결점 영역이 생기면, 실리콘 표면에 도달할 수 있는 실리콘과 충분히 반응하여 수소로 전환되지 못한다. 두 경우 모두 결합 에너지의 증가가 제한될 것이다. 따라서, 바람직한 산소 플라즈마 처리는 최소의 플라즈마 산화물 두께(예를 들면, 약 0.1-1.0 nm) 및 합리적으로 두꺼운 결점 영역(예를 들면, 약 0.1-0.3 nm)을 실리콘 표면 위에 남긴다.
제 2 구체예에서, VSE 공정은 습식 화학 물질을 사용한다. 예를 들면, 제 1 구체예에서와 같이 증착된 산화규소 층을 갖는 InP 웨이퍼, 및 디바이스층을 증착된 산화물 층을 갖는 AIN 기판에 결합시킨다. InP 웨이퍼 결합 표면 및 AIN 웨이퍼 결합 표면을 평활화 및 평면화한 후, 두 웨이퍼를 표준 RCA 세정 용액 중에서 세정한다. 웨이퍼를 HF 농도가 바람직하게는 0.01 내지 0.2%인 묽은 HF 수용액을 이용하여 매우 약하게 에칭한다. 10분의 몇 nm 정도를 제거하고 표면 평활도를 AFM(원자 힘 현미경)에 의해 측정했을 때 저하되지 않는다. 탈이온수 세정없이, 웨이퍼를 스핀 건조시키고 주위 공기 중 실온에서 결합시킨다. 생성된 결합 에너지를 측정한 결과 공기 중에서 저장 후 약 700 mJ/m2에 이르렀다. 75℃에서 이 결합된 쌍을 아닐링 한 후, 1500 mJ/m2의 결합 에너지가 얻어졌다. 100℃에서 아닐링한 후 결합 에너지는 실리콘 벌크 파괴 에너지(약 2500 mJ/m2)에 이르는 것으로 측정되었다. HF 침지 후 웨이퍼를 탈이온수로 세정하면, 100℃에서의 결합 에너지가 200 mJ/m2로 감소되고, 이것은 세정 없이 얻어진 값의 약 10분의 1이다. 이것은 종료 종으로서 OH보다 F가 바람직하다는 것을 나타낸다.
제 3 구체예에서, VSE 공정은 0.1% HF 에칭 후 가열 산화된 실리콘 웨이퍼를 보통의 세정 공정 후 실온에서 5분 동안 0.02% HN4F 용액에 침지시키는 것으로 이루어진다. 탈이온수에서 세정하지 않고, 실온에서 스핀 건조시킨 후 웨이퍼를 결합시킨다. 결합된 쌍의 결합 에너지는 100℃ 아닐링 후 약 1700 mJ/m2에 이른다. 웨이퍼를 결합하기 전에 HF 에칭 후 탈이온수 중에서 세정하면, 결합된 쌍의 결합 에너지는 겨우 400 mJ/m2이며, 이것은 다시 OH보다 F가 바람직하다는 것을 나타낸다.
제 4 구체예에서 희석된 NH4F를 VSE 공정에 이용하여 산화규소로 덮힌 웨이퍼를 에칭한다. NH4F의 농도는 원하는 결합을 얻기 위해 0.02% 미만이어야 한다. 저장 후 약 600 mJ/m2의 결합 에너지를 얻을 수 있다.
본 발명의 제 5 구체예를 사용하여 약 1 nm 두께의 날 산화물을 갖는 Si 표면을 결합시킨다. 제 5 구체예에서, 표준 RCA1 세정 공정에 의해 Si 표면을 세정한 후, 70% HNO3+ 묽은 HF(바람직하게는 0.01 내지 0.02%) 중에서 5분 동안 에칭하는 것을 이용한 VSE 공정을 수행한다. 웨이퍼를 용액에서 수직으로 기본적으로 소수성의 표면을 해서 꺼낸다. 물 중에서의 세정 없이, 웨이퍼를 실온에서 결합시킨다. 이 과정에서, 실온에서 공유 결합이 일어나고, 측정된 결합 에너지는 보통 약 600 mJ/m2이다. 이 결합 에너지는 75℃에서 아닐링한 후 1300 mJ/m2로 크게 증가하고, 100℃ 온도에서의 벌크 실리콘의 파괴 에너지(약 mJ/m2)에 이른다.
70% HNO3대신에, 물과 함께 묽은 HNO3를 용액 중에 사용하여 유사한 결과를 얻을 수 있다. AMF 측정 및 고해상도 투과 전자 현미경 측정 결과에 따르면, 실리콘은 묽은 HNO3VSE 과정에서 0.1-0.15 nm/분의 속도로 에칭되고 2.5-3.5 nm 두께의 새로운 두꺼운 산화물이 형성된다.
추가의 구체예로서, VSE 공정은 화학적 및(또는) 물리적 성분을 갖는 건식 에칭으로 이루어질 수 있다. 날 Si 표면의 경우, 화학적 에칭은 SF4/H2가스 혼합물로부터 일어날 수 있고, 물리적 에칭은 Ar 에칭으로부터 일어날 수 있다. 산화규소 표면의 경우, 화학적 에칭은 CF4를 사용할 수 있고, 물리적 에칭은 산소 또는 아르곤 가스를 사용할 수 있다. 결합 재료로 열적으로 안정한 중합체 재료를 사용하여 두 중합체 표면을 함께 결합시킬 수도 있다. 예는 폴리이미드 또는 스핀-온 재료이다.
저온 또는 실온에서 결합 에너지가 증가하는 것을 지배하는 메커니즘은 유사하다. 결합 웨이퍼를 플라즈마에 의해 매우 약하게 에칭하여(VSE) 표면을 세정 및활성화하고, 계면 중합의 부산물의 제거를 향상시켜 바람직하지 못한 역반응을 방지하고, 적절한 용액 중에서 세정하여 표면을 원하는 종으로 종료시킴으로써 실온 공유 결합을 용이하게 하는 것이다. 산화물로 덮힌 웨이퍼 결합 케이스는 상이한 표면 종료가 바람직하다는 점 외에는 유사하다. 날 실리콘 웨이퍼 결합에 있어서, 물을 흡수하여 수소로 전화시킬 수 있는 산화물 및 실리콘으로 이루어진 높은 반응성의 표면층이 형성되어야 한다. 고반응성 층은 플라즈마 산화물 박층 및 손상된 실리콘 표면 층일 수 있다. 실리콘 웨이퍼 위의 산화물도 약간의 손상이 있을 것이다. O2플라즈마 뿐만 아니라 다른 가스(예: Ar, CF4)의 플라즈마도 적합하다. VSE 중 및 그 후에, 실리콘 표면은 수분과 쉽게 반응하여 산화물층을 형성하고, 기저의 손상된 실리콘 층이 VSE에 의해 만들어진다. VSE 및 부산물 제거 방법은 원래 다소 일반적인 것이기 때문에, 이 방법은 많은 수단에 의해 이행되고 많은 재료에 적용될 수 있다.
실시예 1
제 1 실시예에서, 3 인치 <100>, 1-10 옴-cm, 붕소 도핑된 실리콘 웨이퍼를 사용하였다. PECVD 산화물을 실리콘 웨이퍼 중 일부 위에 증착시켰다. 비교를 위해, 가열 산화 실리콘 웨이퍼도 연구하였다. PECVD 산화물 두께는 웨이퍼의 전방 및 후방에서 각각 0.5 ㎛ 및 0.3 ㎛이었다. 산화물을 웨이퍼의 양쪽에 증착시켜 폴리싱을 하는 동안 웨이퍼 휨을 최소화하고 평면화를 개선시켰다. 부드러운 폴리싱을 하여 약 30 nm의 산화물을 제거하고 원래 마이크로-조도의 제곱 평균의 제곱(RMS)이 ~0.56 nm인 전방 산화물 표면을 최종 ~0.18 nm으로 평활화하였다. 변형된 RCA1 용액을 사용하여 웨이퍼 표면을 세정한 후 스핀 건조를 하였다.
2개의 웨이퍼를 플라즈마 시스템 안에 탑재하고, 두 웨이퍼 모두 RF 전극 위에 놓고 RIE 방식으로 플라즈마 처리하였다. 비교를 위해, 일부 웨이퍼를 플라즈마 방식으로 처리하고, 이 때 웨이퍼를 접지된 전극 위에 두었다. 겉보기 유속 16 초/m로 산소 플라즈마를 사용하였다. RF 전력은 13.56 MHz에서 20-400 W(보통 80 W)이었고, 진공 수준은 100 mTorr였다. 산화물로 덮힌 웨이퍼를 15초 내지 5분의 시간 동안 플라즈마 중에서 처리하였다. 이어서 플라즈마 처리된 실리콘 웨이퍼를 적절한 용액 중에 침지시키거나 탈이온수로 세정한 후 스핀 건조 및 공기 중 실온 결합시켰다. 플라즈마 처리된 웨이퍼 중 일부는 또한 세정이나 침지 없이 공기 중에서 직접 결합시켰다.
쐐기를 계면 안에 삽입하여 하기 식에 따라 크랙 길이를 측정함으로써 결합 에너지를 측정하였다:
E 및 tw는 웨이퍼 1 및 2의 영의 모듈러스 및 두께이고, tb는 두 웨이퍼 사이에 삽입되어 웨이퍼 모서리로부터 길이 L의 웨이퍼 분리를 일으키는 쐐기의 두께이다.
실온 결합 에너지를 결합된 플라즈마 처리된 산화물로 덮힌 실리콘 웨이퍼의저장 시간의 함수로 도 6A에 나타내었다. 이 그림은 표시한 4 가지의 상이한 경우에 대해 실온 결합 에너지 측정값 대 저장 시간을 나타낸다. 결과는 다음과 같이 요약할 수 있다: (1) 침지되고 결합된 RIE 플라즈마 처리된 산화물 웨이퍼의 경우, 실온 결합 에너지는 저장 시간에 따라 증가하고 공기 중 또는 낮은 진공에서 ~20 h 후 안정된 값에 도달한다; (2) RIE 방식은 플라즈마 방식보다 높은 결합 에너지를 일으킨다; (3) 플라즈마 노출 시간이 너무 짧거나 플라즈마 전력이 너무 낮으면 결합 에너지의 증가가 작거나 무시할 만하다; (4) 플라즈마 처리 후 NH4OH 침지는 물 세정보다 결합 에너지가 훨씬 더 높이 증가한다; (5) 침지 또는 세정 없이 플라즈마 처리를 한 후 공기 중에서 직접 결합을 하면 시간에 따라 거의 일정한 결합 에너지를 나타낸다. 실온 결합 직후 직접 결합된 웨이퍼 쌍의 결합 에너지는 탈이온수 세정을 하거나 NH4OH 침지시킨 웨이퍼 쌍보다 약간 더 높다.
도 6B는 PECVD 산화물 증착 층을 갖는 Si 및 AIN 웨이퍼의 실온 결합을 나타낸다. 약 100 h의 저장 시간 후, 2000 mJ/m2이상의 결합 에너지가 관찰되었다.
상이한 결합 재료를 비교하면, O2플라즈마 처리된 가열 산화된 실리콘 웨이퍼 쌍의 저장 시간의 함수로 나타낸 결합 에너지는, 비록 실온 결합 에너지의 값은 약간 더 낮지만, PECVD 산화물을 갖는 웨이퍼와 유사하다.
실온에서 공기 중 ~24 h 저장 후, RIE 방식 플라즈마 처리를 하고 NH4OH 침지시킨 PECVD 산화물로 덮힌 웨이퍼 쌍의 경우 ~1000 mJ/m2의 결합 에너지에 이르렀다. 반데르발스 결합된 산화규소로 덮힌 웨이퍼 쌍의 최대 결합 에너지가 약 200 mJ/m2이기 때문에, 결합 에너지 중 많은 부분은 상기 식에 따라 실온에서 결합 계면에서 공유 결합이 형성되는 데 기인한다.
실시예 2-3
두번째 및 세번째 실시예로서, 상기 공정을 가공된 InP 웨이퍼(600 ㎛ 두께)를 AIN 웨이퍼(380 ㎛ 두께)에 결합시키는 데, 또는 가공된 Si(380 ㎛ 두께) 및 InP(600 ㎛ 두께) 웨이퍼를 결합시키는 데 적용하였다. 가공된 InP 디바이스 웨이퍼는 PECVD 산화물로 덮히고 화학-기계 폴리싱 CMP에 의해 평면화 및 평활화되었다. PECVD 산화물 층을 또한 AIN 웨이퍼 위에 평면화 및 평활화하여 RMS 표면 조도를 개선하였다. 가공된 Si 및 가공된 InP 웨이퍼를 PECVD 산화물로 증착시키고 CMP를 이용하여 평면화 및 평활화하였다. 실온에서의 실시예 1 결합과 유사한 VSE 후에, 결합된 웨이퍼를 주위 공기 중 실온에 두었다.
실온에서 24 시간 동안 저장한 후, InP/Si 및 InP/AIN 결합된 쌍에 대해 각각 1000 mJ/m2및 1100 mJ/m2의 결합 에너지를 얻었다. 가공된 Si(380 ㎛ 두께)/산화물로 덮힌 AIN(280 ㎛ 두께) 웨이퍼 쌍의 경우, 실온에서 2500 mJ/m2의 결합 에너지가 달성되었다. 이 실온 결합된 플라즈마 처리된 웨이퍼 쌍은 후속 기판 랩핑 및 에칭 및 기판 제거 전후의 다른 전형적인 반도체 제조 공정을 견딜 만큼 충분한 결합 에너지를 갖는다.
실온 결합된 InP/AIN 쌍에서의 InP 기판을 1900# Al2O3분말로 초기 600 ㎛ 두께로부터 ~50 ㎛ 두께까지 랩핑한 후, HCl/H3PO4용액 중에서 에칭하여 AIN 또는 Si 웨이퍼 위에 약 2.0 ㎛ 두께의 InP 디바이스층이 남게 하였다. 물 및 에칭 용액은 결합 계면 안으로 침투하지 않았다.
표면을 라디칼, 이온, 광자 및 전자와 같은 에너지 입자에 의해 플라즈마 또는 RIE 방식으로 스퍼터 에칭하였다. 예를 들면, 원하는 VSE를 일으키는 조건 하에서 O2플라즈마는 반사율 분광법에 의해 측정하여 PECVD를 약 2 Å/분 스퍼터 에칭하는 것이다. 가열 산화물의 경우, 스퍼터 에칭 속도는 약 0.5 Å/분이다. 플라즈마 처리 전후의 두께는 반사율 분광법에 의해 측정하였고 각 웨이퍼 위의 98개 측정점을 평균하였다. O2플라즈마에 의한 에칭은 산화 및 스퍼터링에 의해 표면을 세정할 뿐만 아니라 웨이퍼 표면 위의 산화물의 결합도 끊었다.
하지만, 플라즈마 처리된 산화물 표면의 표면 조도는 에칭 과정에 의해 저하되어서는 안된다. AFM 측정 결과는 초기 표면 조도와 비교할 때 O2플라즈마 처리된 산화물 웨이퍼의 RMS가 ~2 Å이고 크게 변하지 않았다는 것을 보여준다. 한편, 에칭이 충분히 강하지 않으면, 결합 에너지 증가 효과도 작다. O2플라즈마 처리를 RIE 방식이 아닌 플라즈마 방식으로 하는 경우 다른 조건을 변하지 않게 하면, 산화물 표면의 에칭이 무시할 만하고 산화물 두께가 변하지 않는다. 최종 실온 결합 에너지는 RIE 처리된 웨이퍼의 1000 mJ/m2에 비해 385 mJ/m2에 지나지 않는다(도 6A참조).
다른 가스 플라즈마는 유사한 효과를 나타내었다. CF4/O2RIE를 사용하여 웨이퍼 표면으로부터 약 4 nm의 PECVD 산화물을 제거한 후 결합을 하였다. 실온 결합된 PECVD 산화물로 덮힌 실리콘 웨이퍼의 결합 에너지도 이런 방식으로 상당히 증가하였고 충분한 저장 시간 후 1000 mJ/m2를 넘었다(역시 도 6A 참조).
아르곤 플라즈마도 겉보기 속도가 16 초/m인 VSE에 사용되었다. RF 전력은 13.56 MHz에서 보통 60 W이었고, 진공 수준은 100 mTorr이었다. 산화물로 덮힌 실리콘 웨이퍼를 30초 내지 2분의 시간 동안 RIE 방식으로 플라즈마 처리하였다. 이어서 플라즈마 처리된 실리콘 웨이퍼를 NH4OH 용액에 침지시킨 후 스핀 건조 및 공기 중 실온 결합시켰다. 공기 중 8 h만 저장한 후에도 결합 에너지는 ~800 mJ/m2에 이르렀다.
분명히, 본 발명의 많은 변형 및 변동이 상기 교시 내용에 비추어 볼 때 가능할 것이다. 따라서, 첨주한 청구범위의 범위 내에서 본 발명은 본 명세서에 구체적으로 기술한 것 외에 달리 실시될 수 있다는 것을 이해할 것이다.

Claims (146)

  1. 제 1 및 제 2 결합 표면을 형성하는 단계;
    상기 제 1 및 제 2 결합 표면을 에칭하는 단계; 및
    상기 에칭 단계 후 상기 제 1 및 제 2 결합 표면을 실온에서 함께 결합시키는 단계
    를 포함하는 결합 방법.
  2. 제 1 항에 있어서, 상기 에칭 단계가 상기 에칭 후 상기 제 1 및 제 2 결합 표면의 각 표면 조도가 상기 에칭 전의 각 표면 조도와 실질적으로 같도록 상기 제 1 및 제 2 결합 표면을 에칭하는 단계를 포함하는 것인 방법.
  3. 제 2 항에 있어서, 0.1 내지 3.0 nm의 표면 조도를 갖는 상기 제 1 및 제 2 결합 표면을 형성하는 단계를 포함하는 방법.
  4. 제 1 항에 있어서, 상기 에칭 단계가 상기 제 1 및 제 2 결합 표면을 활성화시키고 상기 제 1 및 제 2 결합 표면 위에 선택된 결합 기를 형성하는 단계를 포함하는 것인 방법.
  5. 제 4 항에 있어서, 실온 부근에서 화학 결합을 형성할 수 있는 결합 기를 형성하는 단계를 포함하는 방법.
  6. 제 1 항에 있어서, 결합된 기가 상기 제 1 및 제 2 결합 표면의 계면으로부터 확산 또는 해리되도록 하는 상기 결합 표면들 사이의 화학 결합을 형성하는 단계를 포함하는 방법.
  7. 제 6 항에 있어서, 상기 결합 기들을 확산 또는 해리시킴으로써 상기 제 1 및 제 2 결합 표면 사이의 결합 강도를 증가시키는 단계를 포함하는 방법.
  8. 제 1 항에 있어서, 상기 에칭 단계가 상기 결합 표면 위에 원하는 원자 및 원하는 분자 중 하나의 단층을 형성하는 단계를 포함하는 것인 방법.
  9. 제 8 항에 있어서, 상기 에칭 단계가 상기 결합 표면 위에 원하는 원자 및 원하는 분자 중 하나의 수개의 단층을 형성하는 단계를 포함하는 것인 방법.
  10. 제 1 항에 있어서, 상기 에칭 단계 후, 상기 제 1 및 제 2 결합 표면을 용액에 침지시켜 원하는 종으로 종료되는 결합 표면을 형성하는 단계를 포함하는 방법.
  11. 제 10 항에 있어서, 상기 종이 실란올기, NH2기, 플루오르기 및 HF기 중 1이상을 포함하는 것인 방법.
  12. 제 10 항에 있어서, 상기 에칭 단계가 상기 결합 표면 위에 원하는 원자 및 원하는 분자 중 하나의 단층을 형성하는 단계를 포함하는 것인 방법.
  13. 제 1 항에 있어서, 상기 에칭 단계가 상기 제 1 및 제 2 결합 표면을 플라즈마에 노출시키는 단계를 포함하는 것인 방법.
  14. 제 1 항에 있어서, 상기 제 1 및 제 2 결합 표면을 산소, 아르곤, NH3및 CF4플라즈마 공정 중 하나에 노출시키는 단계를 포함하는 방법.
  15. 제 14 항에 있어서, 상기 플라즈마 공정을 RIE 방식, ICP 방식, 플라즈마 방식 및 스퍼터링 방식 중 하나로 수행하는 단계를 포함하는 방법.
  16. 제 1 항에 있어서, 각각의 제 1 및 제 2 결합 표면을 각각의 원하는 표면 조도 및 평면도로 폴리싱하는 단계; 및
    상기 폴리싱 후 상기 제 1 및 제 2 결합 표면을 에칭하여 상기 제 1 및 제 2 결합 표면을 활성화시키는 단계
    를 포함하는 방법.
  17. 제 16 항에 있어서, 상기 제 1 및 제 2 결합 표면 중 1 이상을 형성하는 단계가 폴리싱 가능한 재료를 비평면형 표면 위에 증착시키는 단계를 포함하는 것인 방법.
  18. 제 17 항에 있어서, 상기 폴리싱 가능한 재료를 증착시키는 단계가 산화규소, 질화규소 또는 유전성 중합체 중 하나를 증착시키는 단계를 포함하는 것인 방법.
  19. 제 1 항에 있어서, 상기 에칭 단계가 실온 부근에서 상기 제 1 및 제 2 결합 표면 위에 결합 쌍의 사용가능한 결합 에너지를 증가시키는 단계를 포함하는 것인 방법.
  20. 제 19 항에 있어서, 500 mJ/m2이상의 결합을 얻는 단계를 포함하는 방법.
  21. 제 19 항에 있어서, 1000 mJ/m2이상의 결합을 얻는 단계를 포함하는 방법.
  22. 제 19 항에 있어서, 2000 mJ/m2이상의 결합을 얻는 단계를 포함하는 방법.
  23. 제 1 항에 있어서, 500 mJ/m2이상의 결합을 얻는 단계를 포함하는 방법.
  24. 제 1 항에 있어서, 1000 mJ/m2이상의 결합을 얻는 단계를 포함하는 방법.
  25. 제 1 항에 있어서, 2000 mJ/m2이상의 결합을 얻는 단계를 포함하는 방법.
  26. 제 1 항에 있어서, 상기 결합 표면 사이에 화학 결합을 형성하는 단계를 포함하는 방법.
  27. 제 26 항에 있어서, 주위 조건 및 진공 상태 중 하나에서 상기 결합 표면 사이에 화학 결합을 형성하는 단계를 포함하는 방법.
  28. 제 26 항에 있어서, 저진공 및 초고진공 중 하나에서 상기 결합 표면 사이에 화학 결합을 형성하는 단계를 포함하는 방법.
  29. 제 1 항에 있어서, 상기 결합된 결합 표면의 후속 가공 중에 웨이퍼 휨을 사실상 제거할 정도로 충분한 에너지의 결합을 형성하는 단계를 포함하는 방법.
  30. 제 29 항에 있어서, 상기 결합된 결합 표면의 후속 가열 사이클링 중에 웨이퍼 휨을 사실상 제거할 정도로 충분한 에너지의 결합을 형성하는 단계를 포함하는 방법.
  31. 제 1 항에 있어서, 상기 에칭 단계가,
    실온 부근에서 상기 제 1 및 제 2 결합 표면 위에 결합 쌍의 사용가능한 결합 에너지를 증가시키는 단계; 및
    실온에서 상기 결합을 전파시키는 단계
    를 포함하는 것인 방법.
  32. 제 1 항에 있어서, 실온에서 화학 결합을 전파시키는 단계를 포함하는 방법.
  33. 제 1 항에 있어서, 상기 제 1 및 제 2 결합 표면을 갖는 제 1 및 제 2 결합 재료로서 이산화규소를 증착시키는 단계; 및
    산소 플라즈마를 이용하여 상기 제 1 및 제 2 결합 표면을 에칭하는 단계
    를 포함하는 방법.
  34. 제 33 항에 있어서, 상기 에칭 후 상기 결합 재료를 암모니아 기재 용액에서 세정하는 단계를 포함하는 방법.
  35. 제 34 항에 있어서, 상기 에칭 후 상기 결합 재료를 수산화암모늄에서 세정하는 단계를 포함하는 방법.
  36. 제 34 항에 있어서, 상기 에칭 후 상기 결합 재료를 플루오르화암모늄에서 세정하는 단계를 포함하는 방법.
  37. 제 1 항에 있어서, 상기 제 1 및 제 2 결합 표면을 진공 하에서 에칭하는 단계; 및
    상기 제 1 및 제 2 결합 표면을 상기 진공을 깨지 않고 결합시키는 단계
    를 포함하는 방법.
  38. 제 1 항에 있어서, 결합 재료를 제 1 및 제 2 표면 각각 위에 증착시켜 상기 제 1 및 제 2 결합 표면을 얻는 단계를 포함하는 방법.
  39. 제 38 항에 있어서, 상기 결합 재료로서 이산화규소 및 질화규소 중 하나를 증착시키는 단계를 포함하는 방법.
  40. 제 1 항에 있어서,
    상기 결합 재료로서 이산화규소를 증착시키는 단계;
    산소, CF4, 및 Ar 플라즈마 RIE 중 하나를 이용하여 상기 이산화규소를 에칭하는 단계; 및
    상기 에칭 후 상기 이산화규소를 암모니아 기재 용액에서 세정하는 단계
    를 포함하는 방법.
  41. 제 1 항에 있어서, 상기 제 1 및 제 2 결합 재료를 습식 에칭 공정을 이용하여 에칭하는 단계를 포함하는 방법.
  42. 제 42 항에 있어서, 상기 에칭 후 상기 제 1 및 제 2 결합 표면을 용액에 침지시키는 단계를 포함하는 방법.
  43. 제 1 항에 있어서,
    상기 결합 재료로서 이산화규소를 증착시키는 단계; 및
    희석된 HF 및 희석된 NH4F 중 하나를 이용하여 상기 이산화규소를 에칭하는 단계
    를 포함하는 방법.
  44. 제 43 항에 있어서, 상기 에칭 후 상기 이산화규소를 암모니아 기재 용액에서 세정하는 단계를 포함하는 방법.
  45. 제 1 항에 있어서,
    실리콘으로서 상기 제 1 및 제 2 결합 표면을 형성하는 단계; 및
    HNO3용액 및 희석된 HF를 이용하여 상기 결합 표면을 에칭하는 단계
    를 포함하는 방법.
  46. 제 1 항에 있어서,
    실리콘으로서 각각 맨(bare) 산화물 층을 갖는 상기 제 1 및 제 2 결합 표면을 형성하는 단계; 및
    상기 에칭 단계를 이용하여 상기 맨 산화물 층을 활성화시키는 단계
    를 포함하는 방법.
  47. 제 1 항에 있어서,
    실리콘으로서 각각 맨 산화물 층을 갖는 제 1 및 제 2 결합 표면을 형성하는 단계; 및
    상기 에칭 단계를 이용하여 상기 날 산화물 층을 활성화시키는 단계
    를 포함하는 방법.
  48. 제 47 항에 있어서, 플라즈마 에칭 중에 상기 실리콘에 결점 영역을 만드는 단계를 포함하는 방법.
  49. 제 1 항에 있어서,
    플라즈마 RIE 공정을 이용하여 상기 제 1 및 제 2 결합 재료를 에칭하는 단계;
    상기 결합 표면에 인접한 결점을 갖는 영역을 형성하는 단계; 및
    상기 영역을 이용하여 결합 부산물을 제거하는 단계
    를 포함하는 방법.
  50. 제 1 항에 있어서, 상기 에칭 단계가,
    상기 제 1 및 제 2 결합 표면을 활성화시키는 단계; 및
    상기 제 1 및 제 2 결합 표면 하에 결합 부산물을 제거하기 위한 영역을 만드는 단계
    를 포함하는 것인 방법.
  51. 제 1 항에 있어서, 상기 제 1 및 제 2 결합 표면에 인접한 곳에 결합 부산물을 제거하는 것과 상기 결합 표면에 의해 흡수되거나 상기 결합 표면으로부터 확산될 수 있는 종으로 전환시키는 것 중 하나 이상을 하기 위한 영역을 만드는 단계를 포함하는 방법.
  52. 제 1 항에 있어서,
    산화물 층을 제 1 반도체 웨이퍼 위에 증착시킴으로써 상기 제 1 결합 표면을 형성하는 단계;
    산화물 층을 제 2 반도체 웨이퍼 위에 증착시킴으로써 상기 제 2 결합 표면을 형성하는 단계; 및
    상기 제 1 및 제 2 반도체 웨이퍼를 결합시키는 단계
    를 포함하는 방법.
  53. 제 1 항에 있어서,
    제 1 기판 및 제 1 활성 영역을 포함하는 제 1 반도체 웨이퍼 위에 증착 산화물 층으로서 상기 제 1 결합 표면을 형성하는 단계;
    제 2 기판 및 제 2 활성 영역을 포함하는 제 2 반도체 웨이퍼 위에 증착 산화물 층으로서 상기 제 2 결합 표면을 형성하는 단계;
    상기 제 1 및 제 2 반도체 웨이퍼를 결합시키는 단계; 및
    상기 결합 후 상기 제 1 및 제 2 기판 중 하나의 적어도 실질적 일부분을 제거하는 단계
    를 포함하는 방법.
  54. 제 1 항에 있어서,
    기판 및 활성 영역을 포함하는 반도체 웨이퍼 위에 증착 산화물 층으로서 상기 제 1 결합 표면을 형성하는 단계;
    대용 기판으로서 상기 제 2 결합 표면을 형성하는 단계;
    상기 웨이퍼 및 상기 대용 기판을 결합시키는 단계; 및
    상기 결합 후 상기 제 1 기판의 적어도 일부분을 제거하는 단계
    를 포함하는 방법.
  55. 제 1 항에 있어서, 상기 결합 단계가 상기 제 1 및 제 2 결합 표면 사이에 특정 시간 동안 접촉을 유지하여 결합 중합을 생성하고 부산물을 제거시키는 단계를 포함하는 것인 방법.
  56. 제 55 항에 있어서, 상기 제 1 및 제 2 결합 표면 사이에 약 20 시간 미만의 시간 동안 상기 접촉을 유지하는 단계를 포함하는 방법.
  57. 제 1 항에 있어서, 상기 결합 단계가 상기 제 1 및 제 2 결합 표면을 특정 시간 동안 주위 조건에서 유지하여 결합 부산물을 제거하는 단계를 포함하는 것인 방법.
  58. 제 1 항에 있어서,
    진공 하에서 결합 정착물을 이용하여 상기 제 1 및 제 2 결합 표면을 에칭하는 단계;
    상기 진공을 유지하면서 상기 정착물을 이용하여 상기 제 1 및 제 2 결합 표면을 결합시켜 상기 제 1 및 제 2 결합 표면을 합치는 단계
    를 포함하는 방법.
  59. 제 1 항에 있어서,
    전기 디바이스를 포함하는 제 1 웨이퍼 위에 제 1 산화물 층을 형성하는 단계; 및
    상기 제 1 산화물 층을 폴리싱하여 상기 제 1 결합 표면을 형성하는 단계
    를 포함하는 방법.
  60. 제 59 항에 있어서,
    전기 디바이스를 포함하는 상기 제 2 웨이퍼 위에 상기 제 2 산화물 층을 형성하는 단계; 및
    상기 제 2 산화물 층을 폴리싱하여 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  61. 제 60 항에 있어서,
    제 1 기술의 전기 디바이스를 포함하는 상기 제 1 웨이퍼 위에 상기 제 1 산화물 층을 형성하는 단계; 및
    상기 제 1 기술과는 상이한 제 2 기술의 전기 디바이스를 포함하는 상기 제 2 웨이퍼 위에 상기 제 2 산화물 층을 형성하는 단계
    를 포함하는 방법.
  62. 제 60 항에 있어서, 상기 제 1 및 제 2 디바이스를 서로 연결하는 단계를 포함하는 방법.
  63. 제 60 항에 있어서, 가열 스프레더, 대용 기판, 안테나, 와이어링 층, 및 미리 형성된 다층 인터컨넥트 중 하나의 표면 위에 상기 제 1 결합 표면을 형성하는 단계를 포함하는 방법.
  64. 제 60 항에 있어서, 가열 스프레더, 대용 기판, 안테나, 와이어링 층, 및 미리 형성된 다층 인터컨넥트 중 하나의 표면 위에 상기 제 2 결합 표면을 형성하는 단계를 포함하는 방법.
  65. 제 1 항에 있어서, 제 1 집적 회로를 포함하는 제 1 웨이퍼 위에 상기 제 1 결합 표면을 형성하는 단계.
  66. 제 65 항에 있어서, 제 2 집적 회로를 포함하는 제 2 웨이퍼 위에 상기 제 2 결합 표면을 형성하는 단계를 포함하는 방법.
  67. 제 66 항에 있어서, 제 1 기술의 상기 제 1 집적 회로를 포함하는 상기 제 1웨이퍼 위에 상기 제 1 결합 표면을 형성하는 단계; 및
    상기 제 1 기술과는 상이한 제 2 기술의 상기 제 2 집적 회로를 포함하는 상기 제 2 웨이퍼 위에 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  68. 제 66 항에 있어서, 상기 제 1 및 제 2 집적 회로를 서로 연결하는 단계를 포함하는 방법.
  69. 제 1 항에 있어서, 실질적으로 평면인 상기 제 1 및 제 2 결합 표면을 포함하는 방법.
  70. 제 1 항에 있어서, 상기 제 1 및 제 2 결합 표면을 형성하는 단계가 유전성 재료를 증착시키는 단계를 포함하는 것인 방법.
  71. 제 70 항에 있어서, 상기 유전성 재료를 원하는 평면도 및 표면 조도로 폴리싱하는 단계를 포함하는 방법.
  72. 제 70 항에 있어서, 상기 유전성 재료를 비평면형 표면 위에 증착시키는 단계를 포함하는 방법.
  73. 제 72 항에 있어서, 상기 폴리싱 단계가 화학-기계적 폴리싱을 포함하는 것인 방법.
  74. 제 1 항에 있어서,
    상기 제 1 및 제 2 결합 표면을 비평면형으로 형성하는 단계; 및
    상기 제 1 및 제 2 결합 표면을 원하는 평면도 및 표면 조도로 폴리싱하는 단계
    를 포함하는 방법.
  75. 제 74 항에 있어서, 상기 폴리싱 단계가 화학-기계적 폴리싱을 포함하는 것인 방법.
  76. 제 1 항에 있어서, 상기 에칭 단계가,
    상기 결합 표면을 활성화시키는 단계; 및
    상기 결합 표면을 원하는 종으로 종료시키는 단계
    를 포함하는 것인 방법.
  77. 제 1 항에 있어서, 상기 에칭 단계가,
    상기 결합 표면을 활성화시키는 제 1 에칭 단계; 및
    상기 결합 표면을 원하는 종으로 종료시키는 제 2 에칭 단계
    를 포함하는 것인 방법.
  78. 제 1 항에 있어서,
    상기 에칭 단계를 이용하여 에칭된 결합 표면을 얻는 단계; 및
    상기 결합 표면을 가스상의 화학 환경에 노출시켜 상기 에칭된 결합 표면을 원하는 종으로 종료시키는 단계
    를 포함하는 방법.
  79. 제 1 항에 있어서,
    전기 디바이스를 포함하고 비평면형 표면을 갖는 제 1 웨이퍼 위에 제 1 산화물 층을 형성하는 단계;
    전기 디바이스를 포함하는 제 2 웨이퍼 위에 제 2 산화물 층을 형성하는 단계; 및
    상기 제 1 및 제 2 산화물 층을 폴리싱하여 상기 제 1 및 제 2 결합 표면을 각각 형성하는 단계
    를 포함하는 방법.
  80. 제 79 항에 있어서, 비평면형 표면을 갖는 상기 제 2 웨이퍼 위에 상기 제 2 산화물 층을 형성하는 단계를 포함하는 방법.
  81. 제 1 항에 있어서,
    전기 디바이스를 포함하고 불규칙한 표면 토폴로지를 갖는 제 1 웨이퍼 위에 제 1 산화물 층을 형성하는 단계;
    전기 디바이스를 포함하는 제 2 웨이퍼 위에 제 2 산화물 층을 형성하는 단계; 및
    상기 제 1 및 제 2 산화물 층을 폴리싱하여 상기 제 1 및 제 2 결합 표면을 각각 형성하는 단계
    를 포함하는 방법.
  82. 제 81 항에 있어서, 불규칙한 표면 토폴로지를 갖는 상기 제 2 웨이퍼 위에 상기 제 2 산화물 층을 형성하는 단계를 포함하는 방법.
  83. 각각 0.1 내지 3 nm 범위의 표면 조도를 갖는 제 1 및 제 2 결합 표면을 형성하는 단계;
    상기 표면 조도를 유지하면서 상기 제 1 및 제 2 결합 표면으로부터 재료를 제거하는 단계; 및
    실온에서 500 mJ/m2이상의 결합 강도로 상기 제 1 및 제 2 결합 표면을 직접 결합시키는 단계
    를 포함하는 결합 방법.
  84. 제 83 항에 있어서, 실온에서 1000 mJ/m2이상의 결합 강도로 상기 제 1 및 제 2 결합 표면을 직접 결합시키는 단계를 포함하는 방법.
  85. 제 83 항에 있어서, 실온에서 2000 mJ/m2이상의 결합 강도로 상기 제 1 및 제 2 결합 표면을 직접 결합시키는 단계를 포함하는 방법.
  86. 제 83 항에 있어서, 상기 제 1 및 제 2 결합 표면을 활성화시키고 선택된 결합 기들을 상기 제 1 및 제 2 결합 표면 위에 형성하는 단계를 포함하는 방법.
  87. 제 83 항에 있어서,
    각각의 제 1 및 제 2 결합 표면을 상기 표면 조도로 폴리싱하는 단계; 및
    상기 폴리싱 후 상기 제 1 및 제 2 결합 표면을 에칭하여 상기 제 1 및 제 2 결합 표면을 활성화시키는 단계
    를 포함하는 방법.
  88. 제 83 항에 있어서, 상기 결합 단계 중에 결합 부산물을 상기 결합 표면에 의해 흡수되거나 상기 결합 표면으로부터 확산될 수 있는 종으로 전환시키는 단계를 포함하는 방법.
  89. 제 83 항에 있어서,
    플라즈마 RIE 공정을 이용하여 상기 제 1 및 제 2 결합 표면을 에칭하는 단계;
    결점을 갖는 표면하층을 형성하는 단계; 및
    상기 표면하층을 이용하여 결합 부산물을 제거하는 단계
    를 포함하는 방법.
  90. 제 83 항에 있어서,
    안에 디바이스가 형성된 제 1 반도체 웨이퍼의 표면으로서 상기 제 1 결합 표면을 형성하는 단계; 및
    안에 디바이스가 형성된 제 2 반도체 웨이퍼의 표면으로서 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  91. 제 90 항에 있어서, 상기 제 1 및 제 2 웨이퍼 중 상기 하나의 실질적 일부분을 제거하는 단계를 포함하는 방법.
  92. 제 90 항에 있어서, 상기 제 1 및 제 2 웨이퍼 안에 디바이스를 서로 연결하는 단계를 포함하는 방법.
  93. 제 83 항에 있어서,
    전기 디바이스를 포함하는 제 1 웨이퍼 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 폴리싱하여 상기 제 1 결합 표면을 형성하는 단계;
    전기 디바이스를 포함하는 제 2 웨이퍼 위에 제 2 절연층을 형성하는 단계; 및
    상기 제 2 산화물 층을 폴리싱하여 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  94. 제 83 항에 있어서,
    전기 디바이스를 포함하고 불규칙한 표면 토폴로지를 갖는 제 1 웨이퍼 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 폴리싱하여 상기 제 1 결합 표면을 형성하는 단계;
    전기 디바이스를 포함하고 불규칙한 표면 토폴로지를 갖는 제 2 웨이퍼 위에 제 2 절연층을 형성하는 단계; 및
    상기 제 2 산화물 층을 폴리싱하여 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  95. 제 1 및 제 2 결합 표면을 형성하는 단계;
    상기 제 1 및 제 2 결합 표면을 에칭하는 단계;
    실온 부근에서 화학 결합을 형성시킬 수 있는 종으로 상기 제 1 및 제 2 결합 표면을 종료시키는 단계; 및
    실온 부근에서 상기 제 1 및 제 2 결합 표면을 결합시키는 단계
    를 포함하는 결합 방법.
  96. 제 95 항에 있어서, 실온에서 500 mJ/m2이상의 결합 강도로 상기 제 1 및 제 2 결합 표면을 결합시키는 단계를 포함하는 방법.
  97. 제 95 항에 있어서, 실온에서 1000 mJ/m2이상의 결합 강도로 상기 제 1 및 제 2 결합 표면을 결합시키는 단계를 포함하는 방법.
  98. 제 95 항에 있어서, 실온에서 2000 mJ/m2이상의 결합 강도로 상기 제 1 및 제 2 결합 표면을 결합시키는 단계를 포함하는 방법.
  99. 제 95 항에 있어서, 상기 결합 단계 전에 상기 제 1 및 제 2 결합 표면을 활성화시키는 단계를 포함하는 방법.
  100. 제 95 항에 있어서,
    상기 제 1 및 제 2 결합 표면을 폴리싱하는 단계; 및
    상기 폴리싱 후 상기 제 1 및 제 2 결합 표면을 에칭하여 상기 제 1 및 제 2 결합 표면을 활성화시키는 단계
    를 포함하는 방법.
  101. 제 95 항에 있어서, 상기 결합 단계 중에 결합 부산물을 상기 결합 표면에 의해 흡수되거나 상기 결합 표면으로부터 확산될 수 있는 종으로 전환시키는 단계를 포함하는 방법.
  102. 제 95 항에 있어서,
    안에 디바이스가 형성된 제 1 반도체 웨이퍼의 표면으로서 상기 제 1 결합 표면을 형성하는 단계; 및
    안에 디바이스가 형성된 제 2 반도체 웨이퍼의 표면으로서 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  103. 제 102 항에 있어서, 상기 제 1 및 제 2 웨이퍼 중 하나가 기판을 포함하는 것이고, 상기 제 1 및 제 2 웨이퍼 중 상기 하나의 실질적 일부를 제거하는 단계를 포함하는 방법.
  104. 제 102 항에 있어서, 상기 제 1 및 제 2 웨이퍼에서 디바이스들을 서로 연결하는 단계를 포함하는 방법.
  105. 제 95 항에 있어서,
    전기 디바이스를 포함하는 제 1 웨이퍼 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 폴리싱하여 상기 제 1 결합 표면을 형성하는 단계;
    전기 디바이스를 포함하는 제 2 웨이퍼 위에 제 2 절연층을 형성하는 단계; 및
    상기 제 2 산화물 층을 폴리싱하여 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  106. 제 95 항에 있어서,
    전기 디바이스를 포함하고 불규칙한 표면 토폴로지를 갖는 제 1 웨이퍼 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 폴리싱하여 상기 제 1 결합 표면을 형성하는 단계;
    전기 디바이스를 포함하고 불규칙한 표면 토폴로지를 갖는 제 2 웨이퍼 위에 제 2 절연층을 형성하는 단계; 및
    상기 제 2 산화물 층을 폴리싱하여 상기 제 2 결합 표면을 형성하는 단계
    를 포함하는 방법.
  107. 제 1 에칭된 결합 표면을 갖는 제 1 재료; 및
    실온에서 500 내지 2000 mJ/m2이상의 결합 강도로 상기 제 1 결합 표면에 직접 결합된 제 2 에칭된 결합 표면을 갖는 제 2 재료
    를 포함하는 결합된 디바이스.
  108. 제 107 항에 있어서, 원하는 결합 종으로 활성화되고 종료되는 상기 제 1 및 제 2 결합 표면을 포함하는 디바이스.
  109. 제 108 항에 있어서, 상기 원하는 종이 상기 결합 표면 위에 원하는 원자 및 원하는 분자 중 하나의 단층을 포함하는 것인 디바이스.
  110. 제 108 항에 있어서, 상기 원하는 종이 실란올기, NH2기, 플루오르기 및 HF기 중 1 이상을 포함하는 것인 디바이스.
  111. 제 107 항에 있어서, 상기 제 1 및 제 2 결합 표면 각각에 인접하게 위치하는 결점 영역을 각각 갖는 상기 제 1 및 제 2 결합 표면을 포함하는 디바이스.
  112. 제 107 항에 있어서,
    상기 제 1 재료가 안에 디바이스가 형성된 제 1 반도체 웨이퍼의 표면을 포함하는 것이고;
    상기 제 2 재료가 안에 디바이스가 형성된 제 2 반도체 웨이퍼의 표면을 포함하는 것인 디바이스.
  113. 제 112 항에 있어서, 상기 제 1 및 제 2 웨이퍼 중 하나가 상기 제 1 및 제 2 웨이퍼 중 상기 하나의 기판의 실질적 일부분을 제거한 후의 디바이스 영역을 포함하는 것인 디바이스.
  114. 제 112 항에 있어서, 상기 제 1 및 제 2 웨이퍼 내 디바이스가 서로 연결된 것인 디바이스.
  115. 제 112 항에 있어서, 상기 제 1 및 제 2 웨이퍼가 상이한 기술인 디바이스.
  116. 제 107 항에 있어서, 상기 제 1 및 제 2 웨이퍼 중 하나가 집적 회로를 포함하는 것인 디바이스.
  117. 제 116 항에 있어서, 상기 제 1 및 제 2 웨이퍼 내 디바이스가 서로 연결된 것인 디바이스.
  118. 제 116 항에 있어서, 상기 제 1 및 제 2 웨이퍼가 불규칙한 표면 토폴로지를 갖는 것인 디바이스.
  119. 제 107 항에 있어서, 상기 제 1 재료는, 전기 디바이스를 포함하고 제 1 비평면형 표면을 갖는 제 1 웨이퍼를 포함하는 것이고; 상기 제 1 결합 표면은, 상기 제 1 비평면형 표면 위에 폴리싱되고 에칭된 증착 산화물 층을 포함하는 것인 디바이스.
  120. 제 119 항에 있어서, 상기 제 2 재료는, 전기 디바이스를 포함하고 제 2 비평면형 표면을 갖는 제 2 웨이퍼를 포함하는 것이고; 상기 제 2 결합 표면은, 상기 제 2 비평면형 표면 위에 폴리싱되고, 평면화되고 에칭된 증착 산화물 층을 포함하는 것인 디바이스.
  121. 제 107 항에 있어서, 상기 제 1 재료는, 전기 디바이스를 포함하고 불규칙한 토폴로지를 갖는 제 1 표면을 갖는 제 1 웨이퍼를 포함하는 것이고; 상기 제 1 결합 표면은, 상기 제 1 표면 위에 폴리싱되고, 평면화되고 에칭된 증착 산화물 층을 포함하는 것인 방법.
  122. 제 121 항에 있어서, 상기 제 2 재료는 전기 디바이스를 포함하고 불규칙한 토폴로지를 갖는 제 2 표면을 갖는 제 2 웨이퍼를 포함하는 것이고; 상기 제 2 결합 표면은 상기 제 2 표면 위에 폴리싱되고, 평면화되고 에칭된 증착 산화물 층을 포함하는 것인 방법.
  123. 제 1의 원하는 결합 종으로 종료되는 제 1의 에칭되고 활성화된 결합 표면을 갖는 제 1 재료; 및
    실온에서 상기 제 1 결합 표면에 결합된 제 2의 원하는 결합 종으로 종료되는 제 2의 에칭되고 활성화된 결합 표면을 갖는 제 2 재료
    를 포함하는 결합된 디바이스.
  124. 제 123 항에 있어서, 상기 종이 실란올기, NH2기, 플루오르기 및 HF기 중 1 이상을 포함하는 것인 디바이스.
  125. 제 123 항에 있어서, 상기 표면에 인접하게 위치하는 결점 영역을 각각 갖는 상기 제 1 및 제 2 결합 표면을 포함하는 디바이스.
  126. 제 123 항에 있어서, 상기 원하는 종이 상기 결합 표면 위의 원하는 원자 및 원하는 분자 중 하나의 단층을 포함하는 것인 디바이스.
  127. 제 123 항에 있어서, 실온에서 500 내지 2000 mJ/m2이상의 결합 강도로 상기 제 1 결합 표면에 결합된 상기 제 2 결합 표면을 포함하는 디바이스.
  128. 제 123 항에 있어서, 상기 제 1 결합 표면은 안에 디바이스가 형성된 제 1 반도체 웨이퍼의 표면을 포함하는 것이고; 상기 제 2 결합 표면은 안에 디바이스가 형성된 제 2 반도체 웨이퍼의 표면을 포함하는 것인 디바이스.
  129. 제 128 항에 있어서, 상기 제 1 및 제 2 웨이퍼 중 하나가 상기 제 1 및 제 2 웨이퍼 중 상기 하나의 기판의 실질적 일부분을 제거한 후의 디바이스 영역을 포함하는 것인 디바이스.
  130. 제 123 항에 있어서, 상기 제 1 및 제 2 웨이퍼 내 디바이스가 서로 연결된 것인 디바이스.
  131. 제 123 항에 있어서, 상기 제 1 및 제 2 웨이퍼가 상이한 기술인 디바이스.
  132. 제 123 항에 있어서, 상기 제 1 및 제 2 웨이퍼 중 하나가 집적 회로를 포함하는 것인 디바이스.
  133. 제 123 항에 있어서, 상기 제 1 및 제 2 웨이퍼 내 디바이스가 서로 연결된 것인 디바이스.
  134. 제 123 항에 있어서, 상기 제 1 재료는, 전기 디바이스를 포함하고 불규칙한토폴로지를 갖는 제 1 웨이퍼를 포함하는 것이고; 상기 제 1 결합 표면은, 상기 제 1 비평면형 표면 위에 폴리싱되고, 에칭된 증착 산화물 층을 포함하는 것인 디바이스.
  135. 제 134 항에 있어서, 상기 제 2 재료는, 전기 디바이스를 포함하고 제 2 비평면형 표면을 갖는 제 2 웨이퍼를 포함하는 것이고; 상기 제 2 결합 표면은, 상기 제 2 비평면형 표면 위에 폴리싱되고, 평면화되고 에칭된 증착 산화물 층을 포함하는 것인 디바이스.
  136. 제 123 항에 있어서, 상기 제 1 재료는, 전기 디바이스를 포함하고 불규칙한 토폴로지를 갖는 제 1 표면을 갖는 제 1 웨이퍼를 포함하는 것이고; 상기 제 1 결합 표면은, 상기 제 1 표면 위에 폴리싱되고, 평면화되고, 에칭된 증착 산화물 층을 포함하는 것인 방법.
  137. 제 123 항에 있어서, 상기 제 2 재료는, 전기 디바이스를 포함하고 불규칙한 토폴로지를 갖는 제 2 표면을 갖는 제 2 웨이퍼를 포함하는 것이고; 상기 제 2 결합 표면은, 상기 제 2 표면 위에 폴리싱되고, 평면화되고, 에칭된 증착 산화물 층을 포함하는 것인 방법.
  138. 제 1 항에 있어서, 상기 제 1 및 제 2 결합 표면은 제 1 및 제 2 기판의 각표면들이고, 상기 제 1 및 제 2 기판 중 하나의 실질적 일부분을 제거하는 단계를 포함하는 방법.
  139. 제 138 항에 있어서, 상기 제거 단계 후 상기 결합된 기판을 아닐링하는 단계를 포함하는 방법.
  140. 제 138 항에 있어서, 상기 제 1 및 제 2 기판은 제 1 및 제 2 전기 디바이스를 갖는 것이고, 상기 제거 단계 후 상기 제 1 및 제 2 디바이스를 서로 연결하는 단계를 포함하는 방법.
  141. 제 91 항에 있어서, 상기 제거 단계 후 상기 결합된 기판을 아닐링하는 단계를 포함하는 방법.
  142. 제 91 항에 있어서, 상기 제거 단계 후 상기 제 1 및 제 2 반도체 웨이퍼 내의 디바이스를 서로 연결하는 단계를 포함하는 방법.
  143. 제 103 항에 있어서, 상기 제거 단계 후 상기 결합된 기판을 아닐링하는 단계를 포함하는 방법.
  144. 제 113 항에 있어서, 상기 디바이스 영역이 아닐링된 디바이스 영역을 포함하는 것인 디바이스.
  145. 제 129 항에 있어서, 상기 제 1 및 제 2 재료가 각각의 제 1 및 제 2 기판을 포함하는 것이고; 상기 제 1 및 제 2 기판 중 하나가 상기 제 1 및 제 2 기판 중 상기 하나의 기판의 실질적 일부분을 제거함으로써 얻어지는 기판 영역을 포함하는 것인 디바이스.
  146. 제 145 항에 있어서, 상기 기판 영역이 아닐링된 기판 영역을 포함하는 것인 디바이스.
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