WO1999066556A1 - Vertikal integriertes mikroelektronisches system und verfahren zur herstellung - Google Patents

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Definitions

  • FIG. 2 shows the exploded vertically integrated stack of a vertically integrated microelectronic system according to the invention.
  • the system consists of an upper layer or substrate layer (2) and a lower layer of substrate layer (1).
  • the upper layer (2) is manufactured in a highly integrated technology and contains the circuit core.
  • the lower one Layer (1) with ESD-protected pad cells (3) is produced in a less expensive technology or one that is adapted to special interface requirements.
  • low-resistance supply lines (4) and backup capacitors in the area (5) are implemented in addition to the ESD-optimized connection cells (3).
  • Test circuits, reference elements, voltage converters and stabilizers can be arranged and implemented in the most suitable technology in terms of cost and performance.

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Abstract

Die Erfindung betrifft ein vertikal integriertes mikroelektronisches System mit einem Schaltungskern und peripheren Schaltungseinheiten sowie ein Verfahren zur Herstellung desselben. Beim erfindungsgemäßen Verfahren werden in bekannter Weise mehrere Substrate (1, 2) zur Herstellung der erforderlichen Schaltungsebenen mit peripheren Schaltungseinheiten und dem Schaltungskern unabhängig voneinander prozessiert. Hierbei werden die peripheren Schaltungseinheiten (3, 4, 5), die eine niedrigere Integrationsdichte aufweisen und/oder ein anderes technologisches Herstellungsverfahren erfordern als der Schaltungskern, auf einem anderen Substrat hergestellt als der Schaltungskern. Die Substrate oder prozessierte Schichten dieser Substrate werden nachfolgend übereinander gebracht und zusammengefügt, so daß die einzelnen Schaltungsebenen übereinander liegen. Die elektrische Verbindung zwischen den Schaltungsebenen wird über in den Substraten bzw. Substratschichten vorgesehene Kontaklöcher bzw. Vias (6) hergestellt. Diese Vorgehensweise ermöglicht einerseits die Herstellung des hochintegrierten Schaltungskerns und andererseits die Herstellung der Strukturen mit einer geringeren Integrationsdichte jeweils mit der optimalen Technologie.

Description

Vertikal integriertes mikroelektronisches System und Verfahren zur Herstellung
Die Erfindung betrifft ein vertikal integriertes mikroelektronisches System mit einem Schaltungskern und peripheren Schaltungseinheiten sowie ein Verfahren zur Herstellung desselben.
Vertikal integrierte mikroelektronische Systeme, auf die sich die vorliegende Anmeldung bezieht, sind aus mehreren Substraten bzw. Substratschichten zusammengesetzt, die jeweils fertig prozessierte
Schaltungsebenen enthalten. Die einzelnen Substrate bzw. Substratschichten sind aufeinander gestapelt und miteinander verbunden. Die jeweiligen Schaltungsebenen sind über Kontaktlöcher bzw. Vias, die die Substrate bzw. Substratschichten zumindest teilweise durchdringen, elektrisch miteinander verbunden.
Ein Verfahren zur Herstellung derartiger vertikal integrierter mikroelektronischer Systeme ist beispielsweise in der US 5563084 offenbart. In dieser Druck- schrift wird allerdings nur grundsätzlich ein vorteilhaftes Verfahren zur vertikalen Integration vorgeschlagen, ohne jedoch auf die einzelnen Komponenten von mikroelektronischen Systemen näher einzugehen.
Für den Einsatz mikroelektronischer Systeme ist jedoch nicht nur der eigentliche Schaltungskern von Bedeutung sondern auch die Einbindung dieses Schaltungskerns in ein Gesamtsystem. Die Schnittstelle zwischen Schaltungskern und dem die Schaltung umgebenden System beeinflußt wesentlich Geschwindigkeit, Treiberleistung, Störanfälligkeit, Zuverlässig- keit und schließlich die elektromagnetische Emission eines integrierten Systems. Hinzu kommt die Forderung nach der Verträglichkeit mit unterschiedlichen Ver- sorgungs- und SignalSpannungen, die sich aus der Systemanwendung oder aus der gleichzeitigen Verwendung von verschiedenen Technologiegenerationen innerhalb eines Gesamtsystems ergibt.
Eine weitere wichtige Anforderung an diese Schnittstelle besteht in einer hohen elektrostatischen (ESD) Belastbarkeit und Latchup-Festigkeit, so daß durch geeignete ESD-Schutzstrukturen eine ungewollte Zerstörung des Schaltungskerns verhindert werden kann.
Aufgrund der obigen Anforderungen bildet die Schnittstelle zwischen dem Schaltungskern und dem die Schaltung umgebenden System daher eine kritische Komponente der Schaltung. Die Schnittstelle wird heute von sogenannten Peripheriezellen gebildet. Diese Peripheriezellen werden in der Regel in der Technologie des Schaltungskerns im selben Substrat realisiert und können von diesem elektrisch nur eingeschränkt entkoppelt werden.
Durch die ständige Strukturverkleinerung im Streben nach Leistungs- und Komplexitätssteigerung des Schaltungskerns treten daher häufig unerwartet niedrige ESD-Ausfallschwellen auf, die durch eine mangelhafte Abstimmung zwischen Schaltungskern und Peripherie verursacht werden.
In der konventionellen planaren Integrationstechnik, bei der nur eine Ebene mit aktiven Elementen vorgesehen ist, müssen anwendungsspezifische Erfordernisse häufig mit technologisch aufwendigen und daher teuren Kompromissen erkauft werden, um zum Beispiel Leistungsbauelemente oder Sensoren mit der Steuer- bzw. Auswerteschaltung auf dem selben Substrat integrieren zu können. Die erforderlichen SchutzStrukturen gegen elektrostatische Entladungen, die in der Regel in Verbindung mit Ausgangstreibertransistoren realisiert werden, belegen eine Fläche die etwa der doppelten Fläche eines heutigen 100 μm Anschlußpads entspricht. Aus Gründen der Zuverlässigkeit und der Forderung einer Spannungsbegrenzung auf Spannungen oberhalb der Versorgungsspannung - falls die ESD-Schutzstruktur doch einmal an einem Baustein im Regelbetrieb einschaltet - werden die Kanallängen gegenüber dem Schaltungskern meist um den Faktor 1,5 bis 2 vergrößert. Bei erhöhten ESD- und Leckstromanforderungen werden zusätzliche Implantationen eingeführt, die die LDD-Implantation im Bereich der Ein- und Ausgänge überkompensieren. Damit wird die Homogenität des Stromflusses im parasitären Bipolar- transistor verbessert. Gleiches gilt für interne Takttreiber-Schaltungen, deren Größe sich nach der zu versorgenden Schaltung bemißt .
Mit fortschreitender Verkleinerung der Strukturen sinkt die Sicherheitsmarge zwischen dem Gateoxiddurch- bruch der zu schützenden Schaltung und der Durchbruch- Spannung von pn-Übergängen der integrierten ESD- Schutzelemente, so daß zunehmend aktive Schutzschaltungen eingesetzt werden müssen, die eine sehr große Fläche beanspruchen. Aus schaltungstechnischen Gründen sind häufig reduzierte Substratvorspannungen und wegen der steigenden Taktraten der Schaltungen mit wachsender Bedeutung auf dem Baustein integrierte Stützkondensatoren erforderlich. Aus den obigen Ausführungen wird deutlich, daß es auf einem Baustein, d.h. in einem integrierten mikroelektronischen System, neben dem die Leistungsgrenzen der jeweiligen Technologie in vollem Umfang ausschöpfenden Schaltungskern, beispielsweise einem Prozessor, eine Vielzahl von Zellen und Strukturen gibt, die eine sehr große Fläche belegen, aber mit einer weitaus weniger anspruchsvollen und damit kosten- günstigeren Technologie realisiert werden könnten als der Schaltungskern. Weiterhin sind den Anpassungsmöglichkeiten der Schnittstellen an die jeweiligen Anforderungen, beispielsweise im Hinblick auf einen ausreichenden ESD-Schutz, bei den bekannten Systemen deutliche Grenzen gesetzt.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein vertikal integriertes mikroelektronisches System mit einem Schaltungskern und peripheren Schaltungseinheiten sowie ein Verfahren zur Herstellung desselben anzugeben, die gegenüber bekannten Systemen eine kostengünstigere Fertigung und eine verbesserte Anpassung der peripheren Schaltungseinheiten ermöglichen.
Die Aufgabe wird mit dem Verfahren nach Anspruch 1 und dem vertikal integrierten mikroelektronischen System nach Anspruch 3 gelöst. Vorteilhafte Ausgestaltungen des Verfahrens und der Vorrichtung sind Gegenstand der Unteransprüche.
Beim erfindungsgemäßen Verfahren werden in bekannter Weise mehrere Substrate zur Herstellung der erforderlichen Schaltungsebenen mit peripheren Schaltungseinheiten und dem Schaltungskern unabhängig voneinander prozessiert. Hierbei werden die peripheren Schaltungseinheiten, die eine niedrigere Integrations- dichte aufweisen und/oder ein anderes technologisches Herstellungsverfahren erfordern als der Schaltungskern, auf einem anderen Substrat hergestellt als der Schaltungskern. Die Substrate oder prozessierte Schichten dieser Substrate werden nachfolgend über- einander gebracht und zusammengefügt, so daß die einzelnen Schaltungsebenen übereinander liegen. Die elektrische Verbindung zwischen den Schaltungsebenen wird über in den Substraten bzw. Substratschichten vorgesehene Kontaktlöcher bzw. Vias hergestellt.
Diese Vorgehensweise ermöglicht einerseits die Herstellung des hochintegrierten Schaltungskerns und andererseits die Herstellung der Strukturen mit einer geringeren Integrationsdichte jeweils mit der optimalen Technologie. Insbesondere können mit dem vorliegenden Verfahren in kleineren Stückzahlen benötigte Schaltungsoptionen in Verbindung mit einem Standardschaltungskern realisiert werden, der in großen Stückzahlen und damit besonders kostengünstig höchstintegriert gefertigt werden kann. Die Herstellungskosten dieser Schaltungen bzw. Schaltungsoptionen verringern sich dadurch erheblich.
So werden bei einer bevorzugten Ausführungsform die beispielsweise im Hinblick auf ESD optimierten Peripheriezellen und andere großflächige Strukturen sowie die integrierten Schaltungen mit den jeweils erforderlichen möglichst kostengünstigen Technologien in unterschiedlichen Substraten unabhängig voneinander prozessiert. Zusätzlich kann die Technologie für die Peripheriezellen zum Beispiel im Hinblick auf ESD optimiert werden ohne auf die technologischen Parameter im Schaltungskern zurückzuwirken.
Das Verbinden der einzelnen Substrate bzw. Substratschichten sowie die elektrische Kontaktierung innerhalb des dadurch entstehenden Bauelementes, d.h. die vertikale System-Integration, können hierbei gemäß einem Verfahren des Standes der Technik erfolgen, wie es beispielsweise in der US 5563084 beschrieben ist.
Mit der erfindungsgemäßen Vorgehensweise kann eine optimierte Lösung von Schnittstellenproblemen, beispielsweise im Hinblick auf die VersorgungsSpannung, die Ein- oder Ausgangspegel der Schaltung, einschließlich des Schutzes gegen elektrostatische Entladungen, unabhängig von Einschränkungen aufgrund der für den Schaltungskern gewählten Herstellungs- technologie realisiert werden. Das Verfahren ermöglicht weiterhin die kosteneffiziente Nutzung von Substratfläche, da die niedriger integrierten Systeme nicht mit der gleichen teuren Technologie und in den gleichen teuren Substratschichten bzw. Materialien hergestellt werden müssen wie dies für den Schaltungskern erforderlich ist.
In diesem Zusammenhang könnte auch in Erwägung gezogen werden, auf die bekannte Multichip-Modul- Technik zurückzugreifen, die die Kombination unterschiedlicher Technologien auf einem Träger ermöglicht. Hierzu werden, wie dies in Figur 1 gezeigt ist, unterschiedliche TeilSchaltungen in unterschiedlichen Substraten A und B gefertigt, nebeneinander auf einem Tägersubstrat C angeordnet und über Verbindungsleitungen D elektrisch miteinander verbunden. So könnten beispielsweise die Schnittstellenanpassungen mit getrennten, lateral angeordneten Substraten vorgenommen werden.
Die Anwendung dieser Technik hat jedoch die Nachteile der Kosten für das erforderliche großflächige Tägersubstrat, der bezogen auf die vertikale Integra- tion größeren Kontaktflächen, die korrespondierend auf beiden TeilSchaltungen vorgesehen werden müssen, und der parasitären Kapazitäten und Induktivitäten der Verbindungen zwischen den Substraten, die die Geschwindigkeit des Systems reduzieren. Diese Technik eignet sich daher keinesfalls dazu, um schnelle leistungsfähige Takttreiber vom Schaltungskern zu trennen.
Demgegenüber hat die vertikale Systemintegration, wie sie beispielsweise in der US 5563084 vorgeschlagen wird, neben dem Vorteil der Verwendung spezialisierter Technologien für die einzelnen Strukturen und der guten Potentialtrennung der Substrate durch Einsatz der Silicon-on-Insulator (SOI) -Technologie mit ihren dielektrisch vollständig voneinander isolierten aktiven Bereichen den Vorteil, daß keine Einschränkung bezüglich der Anzahl und Lage der Anschlüsse zu berücksichtigen ist. Die elektrischen Verbindungen zwischen den einzelnen Schaltungsebenen über Kontaktlöcher bzw. Vias minimieren parasitäre Induktivitäten und Kapazitäten an den Schnittstellen, so daß mit dem System höchste Frequenzen erzielt werden können.
Der Flächenbedarf in der teuren Hochleistungstechnologie ist auf den in dieser Technologie zu fertigenden Schaltungskern beschränkt . Aufgrund der Möglichkeit der getrennten und optimierten Prozessierung wird eine effiziente, ESD-geschützte Erzeugung und Verteilung des Systemtakts auf großen Bausteinen ermöglicht. Ein weiteres Potential zur Kosteneinsparung kann durch durchgängig eingesetzte Halbleiterfertigungstechniken, die eine parallele, zeitgleiche Erstellung aller vertikalen Verbindungen auf dem Baustein erlauben, ausgeschöpft werden.
Das erfindungsgemäße vertikal integrierte mikroelektronische System besteht aus zumindest einem Schaltungskern und peripheren Schaltungseinheiten. Bei dem System sind mehrere Substrate bzw. Substrat- schichten mit Schaltungsebenen übereinander angeordnet und die Schaltungsebenen über Kontaktlöcher bzw. Vias elektrisch miteinander verbunden. Die peripheren Schaltungseinheiten, die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, sind auf einem anderen Substrat bzw. in einer anderen Substratschicht angeordnet als der Schaltungskern.
Bei den peripheren Schaltungseinheiten mit einer niedrigeren Integrationsdichte als der Schaltungskern handelt es sich vorzugsweise um Schaltungseinheiten, insbesondere Schnittstellen, die beispielsweise ESD- Schutzstrukturen beinhalten.
Weiterhin können diese peripheren Schaltungs- einheiten mit einer niedrigeren Integrationsdichte und/oder einem anderen technologischen Aufbau (d.h. , daß sie einem anderen Herstellungsverfahren unterliegen) als der Schaltungskern Schaltungen zur Bereitstellung von konditionierten Versorgungs- und Signalspannungen, Taktschaltungen, PrüfSchaltungen, Referenzschaltungen, Widerstände, Kapazitäten, Induktivitäten und Kombinationen davon (Filter) beinhalten oder bilden. Kapazitäten können besonders induktivitätsarm realisiert und mit der Schaltung bzw. dem Schaltungskern verbunden werden. Ebenso können andere informationsspeichernde Elemente integriert werden.
Das erfindungsgemäße vertikal integrierte mikroelektronische System und das zugehörige Verfahren werden nachfolgend anhand eines Ausführungsbeispiels in Verbindung mit den Figuren nochmals erläutert . Hierbei zeigen:
Figur 1 ein Beispiel für die konventionelle Multichip- Modultechnik (MCM) in Drahtbondtechnik, die eine Potentialtrennung von Teilschaltungen ermöglicht; und
Figur 2 schematisch ein Beispiel für den Aufbau eines erfindungsgemäßen vertikal integrierten mikroelektronischen Systems.
Figur 2 zeigt zur Veranschaulichung den auseinandergezogenen vertikal integrierten Stapel eines erfindungsgemäßen vertikal integrierten mikroelektronischen Systems. Das System besteht in diesem Beispiel aus einer oberen Lage bzw. Substratschicht (2) und einer unteren Lage SubstratSchicht (1) . Die obere Lage (2) ist in einer höchstintegrierten Technologie, hergestellt und enthält den Schaltungskern. Die untere Lage (1) mit ESD-geschützten Padzellen (3) ist in einer kostengünstigeren oder an spezielle Schnittstellenanforderungen angepaßten Technologie hergestellt. Im vorliegenden Beispiel sind zur Verringerung der Störempfindlichkeit auf der unteren Lage neben den ESD- optimierten Anschlußzellen (3) niederohmige Versorgungsleitungen (4) und Stützkondensatoren im Bereich (5) realisiert. Ebenso können im Bereich (5) auch Teilschaltungen zur Taktgeneration und -Verteilung, Selbstprüfung, Referenzspannungserzeugung vorgesehen sein, die auf kürzestem Wege über Kontaktlöcher bzw. Vias (6) vertikal mit der darüberliegenden höchstintegrierten Schaltung in der Lage (2) verbunden sind. Alle die auf der unteren Lage (1) realisierten Strukturen weisen eine niedrigere Integrationsdichte auf als die höchstintegrierten Strukturen in der oberen Lage (2) .
Selbstverständlich ist ein derartiges System nicht auf zwei Lagen beschränkt. Es können vielmehr, je nach Komplexität des Systems, eine Vielzahl von Lagen vorgesehen sein, die jeweils in der für ihre Schaltung optimalen Technologie prozessiert sein können. Ebenso ist es möglich, die für Interfaceschaltungen und andere Peripheriezellen optimierte Technologie auf dem obersten Chip, und nicht wie im Ausführungsbeispiel auf dem untersten Chip einzusetzen. Der Chip mit den Kontaktpads muß auch nicht größer ausgeführt sein wie der Chip mit dem Schaltungskern, wie dies in Figur 2 dargestellt ist. Beide Chips können die gleiche Größe aufweisen.
Das System wird vorzugsweise mit einem CMOS- kompatiblen Verfahren zur vertikalen System-Integration mit frei wählbaren, vertikalen Kontakten zwischen dem eingeschränkt ESD-geschützten Schaltungskern und den vollständig ESD-geschützten Peripheriezellen sowie den Takttreibern und Stützkondensatoren hergestellt. Ein Verfahrensbeispiel für die vertikale Systemintegration wird ausführlich in der US 5563084 beschrieben.
Hierbei wird beispielsweise ein erstes Substrat bereitgestellt, das die untere Lage (1) bildet. Auf diesem Substrat werden die ESD-geschützten Padzellen (3) und niederohmigen Versorgungsleitungen (4) sowie gegebenenfalls Stützkondensatoren und/oder Teilschaltungen zur Taktgeneration und -Verteilung, Selbstprüfung und/oder Referenzspannungserzeugung in einer geeigneten Technologie realisiert. Auf einem zweiten Substrat werden der Schaltungskern in einer höchstintegrierten Technologie hergestellt und anschließend Kontaktgräben (6) , die sich bis unterhalb der Schaltungsebene erstrecken, geätzt. Das zweite Substrat wird auf seiner den Schaltungskern bein- haltenden Oberfläche mit einem Hilfssubstrat verbunden und anschließend von der Rückseite her bis an die Kontaktgräben gedünnt. Dieses gedünnte Substrat, das die obere Lage (2) bildet, wird schließlich auf das erste Substrat (1) aufgesetzt und mit diesem verbunden. Anschließend wird das Hilfssubstrat entfernt und über die Kontaktgräben (6) die elektrische Verbindung zur Schaltungsebene des ersten Substrates hergestellt.
Das Verfahren ermöglicht eine Optimierung hinsichtlich der Fertigungskosten, der Belastbarkeit durch elektrostatische Entladungen (ESD) und/oder der elektromagnetischen Verträglichkeit. Hierfür werden der Kern der integrierten Schaltung und die Peripherie- zellen einschließlich der ESD-Schutzstrukturen im Hinblick auf die Anwendung auf unterschiedlichen Substraten ggf. auch mit unterschiedlichen Technologien unabhängig voneinander prozessiert, nachfolgend zusammengefügt und vertikal integriert . Neben
Peripheriezellen und ESD-Schutzstrukturen können auch Teile des Schaltungskerns mit speziellen Spannungsanforderungen, flächenintensive Kapazitäten, Induktivitäten und Widerstände, Takttreiberschaltungen mit Teilen ihrer Verdrahtung (Taktbäume) , Teile von
PrüfSchaltungen, Referenzelementen, Spannungswandler und-stabilisatoren in der jeweils hinsichtlich der Kosten und der Leistung am besten geeigneten Technologie angeordnet und realisiert werden.
Mit dem erfindungsgemäßen Verfahren können vertikal integrierte mikroelektronische Systeme realisiert werden, die digitale und/oder analoge Zellen zur Ein- und Ausgabe von Informationen und/oder Bereitstellung von konditionierten Versorgungs- und Signalspannungen und/oder Takt-, Prüf- und Referenz- schaltungen aufweisen. Hierzu werden die unterschiedlichen Teilsysteme (z.B. integrierte Schaltungen und Peripheriezellen) unabhängig voneinander hergestellt und anschließend vertikal elektrisch und mechanisch miteinander verbunden.
Diese getrennte Herstellung der Teilsysteme ermöglicht bei geeigneter Aufteilung ein Testen der Teilsysteme vor deren Zusammenfügung. Andererseits können aufgrund der separaten Fertigung unterschiedliche Design- und Technologie-Anforderungen für die einzelnen Teilsysteme verwirklicht werden, so beispielsweise der Einsatz von kostengünstigeren Technologien für großflächige Peripheriezellen, Kondensatoren, Taktgeneratoren, PrüfSchaltungen, Referenzschaltungen, oder Heizelemente. Dies verringert die Herstellungskosten. Durch die unabhängige Herstellung und modulare
Zusammenschaltung des integrierten Schaltungskerns und der Peripheriezellen mit ESD-Schutzstrukturen entstehen zusätzliche Freiheiten, die Entwicklungszeit und - aufwand insbesondere bei weiterer Strukturverkleinerung und Komplexitätssteigerung im Schaltungskern reduzieren.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines vertikal integrierten mikroelektronischen Systems mit zumindest einem Schaltungskern und peripheren Schaltungseinheiten, bei dem mehrere Substrate (1, 2) zur Herstellung der peripheren Schaltungseinheiten und des Schaltungskerns unabhängig voneinander prozessiert werden, die einzelnen Substrate oder prozessierte Schichten dieser Substrate nachfolgend übereinander gebracht und zusammengefügt werden, so daß übereinander liegende Schaltungsebenen entstehen, und die elektrische Verbindung zwischen den Schaltungsebenen über in den Substraten bzw. Substratschichten vorgesehene Kontaktlöcher bzw. Vias (6) hergestellt wird, wobei die peripheren Schaltungseinheiten (3, 4, 5) , die eine niedrigere Integrationsdichte aufweisen und/oder ein anderes technologisches Herstellungsverfahren erfordern als der
Schaltungskern, auf einem anderen Substrat hergestellt werden als der Schaltungskern.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf einem oder mehreren ersten (1) der Substrate ESD-geschützte Anschlußzellen (3) einschließlich Versorgungsleitungen (4) und gegebenenfalls Stützkondensatoren (5) als periphere Schaltungseinheiten hergestellt werden, und daß auf einem oder mehreren zweiten (2) der Substrate der Schaltungskern hergestellt wird, wobei die Prozessierung des/der ersten Substrate (s) (1) mit einer kostengünstigeren Technologie durchgeführt wird als die
Prozessierung des/der zweiten Substrate (s) (2) .
3. Vertikal integriertes mikroelektronisches System, bestehend aus zumindest einem Schaltungskern und peripheren Schaltungseinheiten, bei dem mehrere Substrate bzw. Substratschichten (1, 2) mit Schaltungsebenen übereinander angeordnet und die Schaltungsebenen über Kontaktlöcher bzw. Vias (6) elektrisch miteinander verbunden sind, wobei die peripheren Schaltungseinheiten (3, 4, 5) , die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, auf einem anderen Substrat bzw. in einer anderen Substrat- Schicht angeordnet sind als der Schaltungskern.
4. Vertikal integriertes mikroelektronisches System nach Anspruch 3 , dadurch gekennzeichnet, daß die peripheren Schaltungseinheiten, die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, ESD-Schutzstrukturen beinhalten.
5. Vertikal integriertes mikroelektronisches System nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die peripheren Schaltungseinheiten, die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, ESD-geschützte Schnittstellen beinhalten oder bilden.
6. Vertikal integriertes mikroelektronisches System nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die peripheren Schaltungseinheiten, die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, Schaltungen zur Bereitstellung von konditionierten oder gewandelten Versorgungs- und SignalSpannungen beinhalten oder bilden.
7. Vertikal integriertes mikroelektronisches System nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die peripheren Schaltungseinheiten, die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, Taktschaltungen beinhalten oder bilden.
8. Vertikal integriertes mikroelektronisches System nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die peripheren Schaltungseinheiten, die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, PrüfSchaltungen und/oder Referenzschaltungen beinhalten oder bilden.
Vertikal integriertes mikroelektronisches System nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß die peripheren Schaltungseinheiten, die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, Kapazitäten, Induktivitäten, Widerstände und/oder informationsspeichernde Elemente beinhalten oder bilden.
10. Vertikal integriertes mikroelektronisches System nach einem der Ansprüche 3 bis 9 , dadurch gekennzeichnet, daß die peripheren Schaltungseinheiten (3, 4, 5), die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern, eine größere Fläche beanspruchen als der Schaltungskern.
11. Vertikal integriertes mikroelektronisches System nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, daß das Substrat bzw. die Substratschicht mit dem Schaltungskern die gleiche Größe aufweist wie das/die Substrat (e) bzw. Substratschicht (en) mit den peripheren Schaltungseinheiten (3, 4, 5), die eine niedrigere Integrationsdichte und/oder einen anderen technologischen Aufbau aufweisen als der Schaltungskern.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10015193A1 (de) * 2000-03-27 2001-10-25 Infineon Technologies Ag Hochintegrierte System-on-Chip-Systeme mit nichtflüchtigen Speichereinheiten

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0208494A2 (de) * 1985-07-05 1987-01-14 Matsushita Electric Industrial Co., Ltd. Verfahren zum Herstellen eines Halbleiterapparates mit zwei Halbleiteranordnungen
WO1995009438A1 (en) * 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
JPH08250643A (ja) * 1995-02-22 1996-09-27 Internatl Business Mach Corp <Ibm> チップ間静電放電防止マルチチップ半導体構造およびその製造方法
EP0827203A2 (de) * 1996-08-20 1998-03-04 International Business Machines Corporation Taktversiebungsminimalisierungssystem für integrierte Schaltungen
US5731945A (en) * 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0208494A2 (de) * 1985-07-05 1987-01-14 Matsushita Electric Industrial Co., Ltd. Verfahren zum Herstellen eines Halbleiterapparates mit zwei Halbleiteranordnungen
WO1995009438A1 (en) * 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
JPH08250643A (ja) * 1995-02-22 1996-09-27 Internatl Business Mach Corp <Ibm> チップ間静電放電防止マルチチップ半導体構造およびその製造方法
US5731945A (en) * 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5930098A (en) * 1995-02-22 1999-07-27 International Business Machines Corporation Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore
EP0827203A2 (de) * 1996-08-20 1998-03-04 International Business Machines Corporation Taktversiebungsminimalisierungssystem für integrierte Schaltungen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10015193A1 (de) * 2000-03-27 2001-10-25 Infineon Technologies Ag Hochintegrierte System-on-Chip-Systeme mit nichtflüchtigen Speichereinheiten

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