JP2771233B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2771233B2 JP2771233B2 JP1072564A JP7256489A JP2771233B2 JP 2771233 B2 JP2771233 B2 JP 2771233B2 JP 1072564 A JP1072564 A JP 1072564A JP 7256489 A JP7256489 A JP 7256489A JP 2771233 B2 JP2771233 B2 JP 2771233B2
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にアナログ
回路が具備された半導体集積回路装置に関する。
回路が具備された半導体集積回路装置に関する。
従来、この種の半導体集積回路装置においては、アナ
ログ回路間あるいは、アナログ回路・ディジタル回路間
の相互干渉による特性劣化を最小にすることを目的に、
これらの回路を動作させるための高電位電源及び低電位
電源を供給する配線を外部接続用端子部で回路ごとに分
岐し、電源を供給することが行なわれていた。
ログ回路間あるいは、アナログ回路・ディジタル回路間
の相互干渉による特性劣化を最小にすることを目的に、
これらの回路を動作させるための高電位電源及び低電位
電源を供給する配線を外部接続用端子部で回路ごとに分
岐し、電源を供給することが行なわれていた。
このことを図面を用いて詳細に説明する。
第３図は従来の半導体集積回路装置を説明するための
説明図あり、半導体基板１上に第１のアナログ回路14,
第２のアナログ回路15,第１のディジタル回路16,及び第
２のディジタル回路17が構成されている。これらの回路
を動作させるための高電位電源は、第１のアナログ回路
14へは配線10により第２のアナログ回路15へは、配線11
により供給されており、第１のディジタル回路16へは配
線12により、第２のディジタル回路17へは配線13により
供給されている。さらに配線10及び11は、外部接続用端
子２の部分において分岐されており、配線12及び13は外
部接続用端子３の部分において分岐されている。一方低
電位電源は、第１のアナログ回路14へは配線６により、
第２のアナログ回路15へは配線７により供給されてお
り、第１のディジタル回路16へは配線８により、第２の
ディジタル回路17へは配線９により供給されている。さ
らに配線６及び７は外部接続用端子４の部分において分
岐されており、配線８及び９は外部接続用端子５の部分
において分岐されている。
説明図あり、半導体基板１上に第１のアナログ回路14,
第２のアナログ回路15,第１のディジタル回路16,及び第
２のディジタル回路17が構成されている。これらの回路
を動作させるための高電位電源は、第１のアナログ回路
14へは配線10により第２のアナログ回路15へは、配線11
により供給されており、第１のディジタル回路16へは配
線12により、第２のディジタル回路17へは配線13により
供給されている。さらに配線10及び11は、外部接続用端
子２の部分において分岐されており、配線12及び13は外
部接続用端子３の部分において分岐されている。一方低
電位電源は、第１のアナログ回路14へは配線６により、
第２のアナログ回路15へは配線７により供給されてお
り、第１のディジタル回路16へは配線８により、第２の
ディジタル回路17へは配線９により供給されている。さ
らに配線６及び７は外部接続用端子４の部分において分
岐されており、配線８及び９は外部接続用端子５の部分
において分岐されている。
また、半導体基板１への電位の供給は特に図示してい
ないが、半導体基板１がＰ型半導体の場合、第１のアナ
ログ回路14は配線６と基板との接触をとり、第２のアナ
ログ回路15は配線７と基板との接触を取っている。第１
のディジタル回路16は、配線８と基板との接触をとり、
第２のディジタル回路17は配線９と基板との接触をとっ
ている。これにより、半導体基板１がＮ型半導体の場
合、第１のアナログ回路14は配線10と基板との接触を取
り、第２のアナログ回路15は配線11と基板との接触を取
り、第１のディジタル回路16は配線12と基板との接触を
取り、第２のディジタル回路17は配線13と基板との接触
を取ることにより行なっている。
ないが、半導体基板１がＰ型半導体の場合、第１のアナ
ログ回路14は配線６と基板との接触をとり、第２のアナ
ログ回路15は配線７と基板との接触を取っている。第１
のディジタル回路16は、配線８と基板との接触をとり、
第２のディジタル回路17は配線９と基板との接触をとっ
ている。これにより、半導体基板１がＮ型半導体の場
合、第１のアナログ回路14は配線10と基板との接触を取
り、第２のアナログ回路15は配線11と基板との接触を取
り、第１のディジタル回路16は配線12と基板との接触を
取り、第２のディジタル回路17は配線13と基板との接触
を取ることにより行なっている。
このように、高電位電源及び低電位電源を供給するた
めの配線を外部接続用端子部で回路ごとに分岐し電流を
供給することにより、アナログ回路間、あるいは、アナ
ログ回路・ディジタル回路間の相互干渉による特性劣化
を最小にしていた。
めの配線を外部接続用端子部で回路ごとに分岐し電流を
供給することにより、アナログ回路間、あるいは、アナ
ログ回路・ディジタル回路間の相互干渉による特性劣化
を最小にしていた。
上述した従来の半導体集積回路装置は、電源用配線が
回路毎に分岐されており、かつ、有限のインピーダンス
を有しているため、回路毎に消費電流が異なると回路に
供給される電源電圧が回路毎に異なり、半導体基板内に
電位差を生じる。その結果、半導体基板に、基板のイン
ピーダンスと電位差により決まる電流が流れ、回路間の
相互干渉が生じ、特性劣化を招くという欠点がある。
回路毎に分岐されており、かつ、有限のインピーダンス
を有しているため、回路毎に消費電流が異なると回路に
供給される電源電圧が回路毎に異なり、半導体基板内に
電位差を生じる。その結果、半導体基板に、基板のイン
ピーダンスと電位差により決まる電流が流れ、回路間の
相互干渉が生じ、特性劣化を招くという欠点がある。
本発明の半導体集積回路装置は、半導体基板上に第１
および第２のアナログ回路を形成した半導体集積回路装
置において、電源電圧を受ける外部接続用端子から前記
第１のアナログ回路への第１の電圧供給配線と、前記外
部接続用端子から前記第２のアナログ回路への第２の電
圧供給配線と、前記外部接続用端子から前記第１および
第２のアナログ回路への基板電位供給用の第３の電圧供
給配線とが互いに独立して形成され、かつ前記第３の電
圧供給配線は前記第１および第２のアナログ回路のそれ
ぞれの内部において基板に接続されていることを特徴と
する。
および第２のアナログ回路を形成した半導体集積回路装
置において、電源電圧を受ける外部接続用端子から前記
第１のアナログ回路への第１の電圧供給配線と、前記外
部接続用端子から前記第２のアナログ回路への第２の電
圧供給配線と、前記外部接続用端子から前記第１および
第２のアナログ回路への基板電位供給用の第３の電圧供
給配線とが互いに独立して形成され、かつ前記第３の電
圧供給配線は前記第１および第２のアナログ回路のそれ
ぞれの内部において基板に接続されていることを特徴と
する。
〔実施例〕 次に本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例を説明するための説明図で
ある。ここでは、半導体基板をＰ型半導体として示して
いる。この図において従来例を示した第３図と同一の箇
所には同一の符号を記している。第１図では、外部接続
用端子４より配線18を引き出し、第１のアナログ回路1
4,第２のアナログ回路15,第１のディジタル回路16及び
第２のディジタル回路17に低電位を供給しており、さら
に、特に図示していないが、14,15,16及び17の各回路内
で、この配線18と基板との接触を取ることにより、半導
体基板１に電位を供給している点で第３図とは異なる。
配線18は、半導体基板１との接触を取ること以外には使
用されていないため、配線18に電流が流れることなく、
配線18内に電位差が生じることはない。従って、半導体
基板１内に電位差が生じるこはなく、その結果、前述し
た「半導体基板内に電流が流れ回路間の相互干渉が生じ
特性劣化を招く」という問題を解決することができる。
ある。ここでは、半導体基板をＰ型半導体として示して
いる。この図において従来例を示した第３図と同一の箇
所には同一の符号を記している。第１図では、外部接続
用端子４より配線18を引き出し、第１のアナログ回路1
4,第２のアナログ回路15,第１のディジタル回路16及び
第２のディジタル回路17に低電位を供給しており、さら
に、特に図示していないが、14,15,16及び17の各回路内
で、この配線18と基板との接触を取ることにより、半導
体基板１に電位を供給している点で第３図とは異なる。
配線18は、半導体基板１との接触を取ること以外には使
用されていないため、配線18に電流が流れることなく、
配線18内に電位差が生じることはない。従って、半導体
基板１内に電位差が生じるこはなく、その結果、前述し
た「半導体基板内に電流が流れ回路間の相互干渉が生じ
特性劣化を招く」という問題を解決することができる。
しかも配線18には電流が流れないことから配線18の配
線幅は設計ルールにより決まる最小寸法で良く、チップ
面積の増加を最小限におさえることができる。
線幅は設計ルールにより決まる最小寸法で良く、チップ
面積の増加を最小限におさえることができる。
次に、本発明の他の実施例を第２図を参照して説明す
る。ここでは、半導体基板をＰ型半導体として示してい
る。この図において本発明の一実施例を示した第１図及
び従来例を示した第３図と同一の箇所には同一の符号を
記している。第２図では、外部接続用端子４より配線18
を引き出し、第１のアナログ回路14及び第２のアナログ
回路15に低電位を供給しており、さらに特に図示してい
ないが、第１のアナログ回路14及び第２のアナログ回路
15の各回路内でこの配線18と基板との接触を取ることに
より半導体基板１に電位を供給している。また、第１の
ディジタル回路16の内部では、配線８と基板との接触を
取る。第２のディジタル回路17の内部では配線９と基板
との接触を取ることにより半導体基板１に電位を供給し
ているという点で第１図，第３図とは異なる。配線18は
半導体基板１との接触を取ること以外には使用されてい
ないため、配線18に電流が流れることはなく、配線18内
に電位差が生じることはない。一方、第１のディジタル
回路16及び第２のディジタル回路17が相補型絶縁ゲート
型電界効果トランジスタにより構成されている場合、一
般にその消費電流は極めて小さく電源を供給している配
線（8,9）内の電位差は無視できる程度（特性に影響を
与えない程度）のものである。
る。ここでは、半導体基板をＰ型半導体として示してい
る。この図において本発明の一実施例を示した第１図及
び従来例を示した第３図と同一の箇所には同一の符号を
記している。第２図では、外部接続用端子４より配線18
を引き出し、第１のアナログ回路14及び第２のアナログ
回路15に低電位を供給しており、さらに特に図示してい
ないが、第１のアナログ回路14及び第２のアナログ回路
15の各回路内でこの配線18と基板との接触を取ることに
より半導体基板１に電位を供給している。また、第１の
ディジタル回路16の内部では、配線８と基板との接触を
取る。第２のディジタル回路17の内部では配線９と基板
との接触を取ることにより半導体基板１に電位を供給し
ているという点で第１図，第３図とは異なる。配線18は
半導体基板１との接触を取ること以外には使用されてい
ないため、配線18に電流が流れることはなく、配線18内
に電位差が生じることはない。一方、第１のディジタル
回路16及び第２のディジタル回路17が相補型絶縁ゲート
型電界効果トランジスタにより構成されている場合、一
般にその消費電流は極めて小さく電源を供給している配
線（8,9）内の電位差は無視できる程度（特性に影響を
与えない程度）のものである。
従って、配線18,8及び９の間の電位差は無視すること
ができ、そのため半導体基板１内に生じる電位差は無視
することができる程度（特性に影響を与えない程度）の
ものである。その結果前述した「半導体基板内に電流が
流れ回路間の相互干渉が生じ特性劣化を招く」という問
題を解決することができる。さらに第１図に示した本発
明の一実施例と比較し、配線18は第１のアナログ回路14
及び第２のアナログ回路15に配線され、第１のディジタ
ル回路16及び第２のディジタル回路17には配線されてい
ないため、配線に要する面積を小さくすることができ、
チップ面積をさらに小さくすることができる。
ができ、そのため半導体基板１内に生じる電位差は無視
することができる程度（特性に影響を与えない程度）の
ものである。その結果前述した「半導体基板内に電流が
流れ回路間の相互干渉が生じ特性劣化を招く」という問
題を解決することができる。さらに第１図に示した本発
明の一実施例と比較し、配線18は第１のアナログ回路14
及び第２のアナログ回路15に配線され、第１のディジタ
ル回路16及び第２のディジタル回路17には配線されてい
ないため、配線に要する面積を小さくすることができ、
チップ面積をさらに小さくすることができる。
以上説明したように本発明による半導体集積回路装置
は半導体基板に電位を供給するための配線を、回路を動
作させるための電源を供給するための配線とは分岐する
ということにより、回路間の相互干渉による特性劣化を
防止できるという効果がある。
は半導体基板に電位を供給するための配線を、回路を動
作させるための電源を供給するための配線とは分岐する
ということにより、回路間の相互干渉による特性劣化を
防止できるという効果がある。
しかも、この半導体基板に電位を供給するための配線
には電流が流れないためその配線幅は設計ルールにより
決まる最小寸法で良くチップ面積の増加は最小限におさ
えることができる。
には電流が流れないためその配線幅は設計ルールにより
決まる最小寸法で良くチップ面積の増加は最小限におさ
えることができる。
第１図は本発明の半導体集積回路装置の一実施例を説明
するための平面図、第２図は本発明の半導体集積回路装
置の第２の実施例を説明するための平面図、第３図は従
来の半導体集積回路装置の例を説明するための平面図で
ある。 １……半導体基板、2,3,4,5……外部接続用端子、6,7,
8,9……低電位電源（接地）用配線、10,11,12,13……高
電位電源用配線、14……第１のアナログ回路ブロック、
15……第２のアナログ回路ブロック、16……第１のディ
ジタル回路ブロック、17……第２のディジタル回路ブロ
ック、18……基板電位供給用配線。
するための平面図、第２図は本発明の半導体集積回路装
置の第２の実施例を説明するための平面図、第３図は従
来の半導体集積回路装置の例を説明するための平面図で
ある。 １……半導体基板、2,3,4,5……外部接続用端子、6,7,
8,9……低電位電源（接地）用配線、10,11,12,13……高
電位電源用配線、14……第１のアナログ回路ブロック、
15……第２のアナログ回路ブロック、16……第１のディ
ジタル回路ブロック、17……第２のディジタル回路ブロ
ック、18……基板電位供給用配線。
Claims (1)
- 【請求項１】半導体基板上に第１および第２のアナログ
回路を形成した半導体集積回路装置において、電源電圧
を受ける外部接続用端子から前記第１のアナログ回路へ
の第１の電圧供給配線と、前記外部接続用端子から前記
第２のアナログ回路への第２の電圧供給配線と、前記外
部接続用端子から前記第１および第２のアナログ回路へ
の基板電位供給用の第３の電圧供給配線とが互いに独立
して形成され、かつ前記第３の電圧供給配線は前記第１
および第２のアナログ回路のそれぞれの内部において基
板に接続されていることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072564A JP2771233B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072564A JP2771233B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02251169A JPH02251169A (ja) | 1990-10-08 |
| JP2771233B2 true JP2771233B2 (ja) | 1998-07-02 |
Family
ID=13492986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072564A Expired - Fee Related JP2771233B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771233B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2619119B2 (ja) * | 1990-06-21 | 1997-06-11 | 株式会社東芝 | 半導体集積回路 |
| JP4027438B2 (ja) * | 1995-05-25 | 2007-12-26 | 三菱電機株式会社 | 半導体装置 |
| JPH1092857A (ja) * | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体パッケージ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986253A (ja) * | 1982-11-02 | 1984-05-18 | Fujitsu Ltd | 半導体集積回路 |
| JPS62216351A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体集積回路 |
| JPS6442162A (en) * | 1987-08-07 | 1989-02-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1989
- 1989-03-24 JP JP1072564A patent/JP2771233B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02251169A (ja) | 1990-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |