JP2010535410A - 半導体デバイスの製造方法およびそれによって得られる半導体デバイス - Google Patents

半導体デバイスの製造方法およびそれによって得られる半導体デバイス Download PDF

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Abstract

基板（４）上に半導体デバイスを製造する方法は、基板（４）のメモリ領域（１）に不揮発性メモリ（１０）を形成することを含む。基板（４）への不揮発性メモリ形成は、メモリ領域（１）に、浮遊ゲート構造と、制御ゲート構造とを形成することを含む。制御ゲート構造は、浮遊ゲート構造とともに積層型構造に位置する。１以上のゲート材料層は、基板（４）の論理領域（３）に形成される。制御ゲート構造とゲート材料層の形成後、充填材料層（１３０、１３０’）は論理領域（３）とメモリ領域（１）に堆積される。論理領域（３）とメモリ領域（１）に位置する充填材料の厚さを、１以上のゲート材料層の表面が少なくとも露出するまで薄くすることによって、充填材料層（１３０、１３０’）は除去される。論理デバイスは論理領域（３）に形成され、論理デバイスの形成は、ゲート材料層から論理ゲート構造を形成することを含む。

Description

本発明は、半導体デバイスの製造方法と半導体デバイスに関する。
特許文献１は、半導体集積不揮発性メモリ装置の製造プロセスにおいて、アレイと回路の間における不均一性または形状バラツキを低減する方法を記述する。特許文献１は、メモリセルアレイと、論理回路を含む周辺回路領域との両方において、複数層の中間積層構造がゲート構造の製造ステップ中に提供される方法を開示する。アレイにおけるゲート構造と、周辺回路における単一ゲートとを規定するステップの前に、少なくとも薄い誘電体層と第３伝導層を有する薄い積層構造が、第２伝導層上に提供される。この複数層の中間積層構造は、アレイにおける２重ゲート構造と、周辺回路における単一ゲートトランジスタとの間の厚さの差異を補償すべく使用される。
米国特許出願公開第２００５／０１８５４４６号明細書
しかしながら、特許文献１に開示される方法の不都合は、中間積層構造が多くの追加処理ステップを必要とすることである。
本発明は、請求項に記載されるように半導体デバイスの製造方法と半導体デバイスを提供する。
本発明の詳細な実施形態は、従属請求項に記述される。
本発明のこれらの態様および他の態様は、これ以降に記載される実施形態から明らかになるであろう。
本発明の更なる詳細、態様、および実施形態は、図を参照して例として記述される。
不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 不揮発性メモリと、論理デバイスと、高電圧デバイスとのうち少なくとも１つの製造方法の異なる段階における、半導体デバイスの実施形態の例の模式断面図。 本発明にしたがって、方法の第１実施形態の異なる段階における半導体デバイスの実施例の模式断面図。 本発明にしたがって、方法の第１実施形態の異なる段階における半導体デバイスの実施例の模式断面図。 本発明にしたがって、方法の第１実施形態の異なる段階における半導体デバイスの実施例の模式断面図。 本発明にしたがって、方法の第１実施形態の異なる段階における半導体デバイスの実施例の模式断面図。 本発明にしたがって、方法の第１実施形態の異なる段階における半導体デバイスの実施例の模式断面図。 本発明にしたがって、方法の第２実施形態の異なる段階における半導体デバイスの実施例の模式断面図。 本発明にしたがって、方法の第２実施形態の異なる段階における半導体デバイスの実施例の模式断面図。 方法の第３実施形態の段階における半導体デバイスの実施例の模式断面図。
図１〜４を参照して、不揮発性メモリと論理デバイスの両方を備える半導体デバイスの製造方法例が説明される。図示された例において、例えば、フラッシュメモリまたはＥＥＰＲＯＭ（電気的に消去可能なプログラマブルリードオンリメモリ）のような不揮発性メモリ１０は、基板４に形成される。以下により詳細に説明されるように、基板に不揮発性メモリを形成することは、浮遊ゲート構造１４とともに積層構造の中に、浮遊ゲート構造１４と制御ゲート構造１５を形成することを含みうる。方法はさらに、基板に論理デバイス３０を形成することを含みうる。論理デバイス３０を形成することは、論理ゲート構造を形成することを含みうる。高電圧デバイス２０もまた形成され、たとえば、高電圧ゲート構造が形成されうる。図１を参照すると、たとえば共通の半導体基板４上に、不揮発性メモリ１０のメモリ領域１と、高電圧デバイス２０の高電圧領域２と、論理デバイス３０の論理領域３とが規定されうる。領域１〜３は、たとえばウェハの異なる領域に位置しうるが、しかしながら、領域１〜３はまたウェハの同じ領域に位置してもよい。
図１Ａ〜図１Ｈに例証されるように、不揮発性メモリ１０と、高電圧デバイス２０と、論理デバイス３０とのうち少なくとも１つは、おおよそ同時に製造されうる。たとえば、不揮発性メモリ１０の製造ステップは、論理デバイス３０の製造ステップと、高電圧デバイス２０の製造ステップとの少なくとも１つのステップと同時に実行されうる。
図１Ａの例に示すように、たとえば、基板４に、１以上の活性領域１１２が形成されていてもよい。たとえば、適切なドーピングプロファイルを有する基板を提供することによって、浮遊ゲート電界効果型トランジスタのチャネルと、論理デバイスの一部のチャネルと、高電圧デバイスの一部のチャネルとのうち少なくとも１つを、基板４に形成しうる。
メモリ領域１において、浮遊ゲート構造は、チャネル形成部の上に形成されうる。たとえば、トンネル酸化層１１３といった酸化層は、メモリ領域１の活性領域１１２上に形成されうる。（トンネル）酸化層１１３の上に、第２ポリシリコン層１１４といったゲート材料が堆積されうる。
図１Ａに示すように、たとえば、第１ポリシリコン層１１０または他の適切なゲート材料層が、形成されていてもよい。処理中に、第１ポリシリコン層１１０は、たとえば論理デバイス３０の論理ゲート構造３１に、また不揮発性メモリ１０のメモリ領域１の活性領域上に形成される。第１ポリシリコン層１１０は、たとえばメモリ領域１、高電圧領域２、および論理領域３に堆積された均一の厚さの非パターン膜でもよい。第１ポリシリコン層１１０は、たとえば厚さ約０．０３ミクロン〜０．１５ミクロンでもよい。
第１ポリシリコン層１１０の堆積は、領域１〜３におけるゲート酸化層１００の形成後に実施されうる。成長したゲート酸化層１００の厚さは、たとえば基板４の表面上において異なっていてもよい。たとえば、メモリ領域１および高電圧領域２においては６５Åの薄いゲート酸化膜であってもよく、異なる型の論理デバイスの論理領域３においてはたとえばそれぞれ２５Åおよび６５Åのように異なる厚さを有していてもよい。
図１Ａに示すように、第１ポリシリコン層１１０は、メモリ領域１において除去されてもよく、他の領域２、３において保持されてもよい。第１ポリシリコン層１１０は、たとえば論理領域３と高電圧領域２のうち少なくとも１つのような第１ポリシリコン層１１０が保持されるべきである領域において第１ポリシリコン層１１０上に保護層１１５を提供することによって、エッチングされうる。そして、活性領域１１２のように第１ポリシリコン層１１０が除去されるべき領域において第１ポリシリコン層１１０をエッチング媒体に露出しうる。ゲート酸化層１００は、露出された領域において、たとえばメモリ領域１において、活性領域１１２をエッチングから保護するエッチストップ層として振る舞いうる。
保護層１１５は、たとえばフォトレジスト層でありうる。フォトレジスト層は、たとえば、スピニングまたは他の適切な技術によって、基板４上と第１ポリシリコン層１１０上に堆積され、フォトリソグラフィまたは他の方法を用いてパターニングされ、除去されるべき部分に位置するフォトレジストを除去する。第１ポリシリコン層１１０の除去に続き、保護層１１５は、剥離プロセスにおいて、それから適切な剥離媒体を用いて、たとえば適切な溶媒中またはドライレジスト剥離媒体中において分解することによって、除去されうる。
図１Ｂに示すように、基板４の表面と第１ポリシリコン層１１０の表面うち少なくとも１つは酸化され、トンネル酸化層１１３を形成しうる。トンネル酸化層１１３は、メモリ領域１のトランジスタのゲート酸化膜として振る舞う。トンネル酸化層１１３の厚さは、１０ナノメートル未満であり、たとえば８．５ナノメートルになりうる。たとえば、メモリ領域１において、基板４の表面は、第１ポリシリコン層１１０の除去後に、酸化されうる。論理領域３と高電圧領域２のうち少なくとも１つにおいて、第１ポリシリコン層１１０の表面はまた、同時に酸化され、高電圧領域２、論理領域３において酸化層を形成しうる。図１Ｂに示すように、第２ポリシリコン層１１４は、トンネル酸化層１１３の形成後に堆積されうる。第２ポリシリコン層１１４は、たとえば均一な厚さの非パターン層であり、たとえば０．０３ミクロン〜０．１５ミクロンの厚さで、メモリ領域１、高電圧領域２、および論理領域３に堆積されうる。第２ポリシリコン層１１４は、たとえばトンネル酸化層１１３の表面上に堆積されうる。したがって、メモリ領域１において、基板４、トンネル酸化層１１３、および第２ポリシリコン層１１４の積層構造が形成される。第１ポリシリコン層１１０が残存している領域、たとえば、論理領域３と高電圧領域２において、基板４、ゲート酸化層１００、第１ポリシリコン層１１０、トンネル酸化層１１３、および第２ポリシリコン層１１４の積層構造が形成される。
第２ポリシリコン層１１４は、パターン化され、たとえば異なる不揮発性メモリデバイスの浮遊ゲートを互いの浮遊ゲートから分離しうる。図１Ｂに示すように、パターン化されたフォトレジスト層１１６（または、他の保護層）は、第２ポリシリコン層１１４の表面に提供され、メモリ領域１における浮遊ゲート構造の位置のような所望の位置において、第２ポリシリコン層１１４を保護しうる。第２ポリシリコン層１１４はフォトレジスト層１１６によって覆われていない場所において除去されうる。フォトレジスト層１１６の前に、反射防止膜（ＡＲＣ）が堆積されてもよい。
たとえば、第２ポリシリコン層１１４は、浅いトレンチ分離（ＳＴＩ）の酸化膜に到達するまで、ＳＴＩの領域においてエッチングされてもよい。高電圧領域２または論理領域３のように、第２ポリシリコン層１１４が、パターン化されたフォトレジスト層１１６によって覆われていない領域において、第２ポリシリコン層１１４は、適切なエッチング媒体に露出されうる。これらの領域において、第２ポリシリコン層１１４は、たとえばトンネル酸化層１１３の表面が露出されるまでエッチングされうる。高電圧領域２、論理領域３において、トンネル酸化層１１３は、エッチストップ層として振る舞い、第１ポリシリコン層１１０をエッチングから保護する。フォトレジスト層１１６は、それから適切な剥離媒体を用いて、例えば適切な溶媒中またはドライレジスト剥離媒体中において分解することによって除去されうる。
図１Ｃに示すように、分離層が浮遊ゲート電気層（この例において、第２ポリシリコン層１１４によって形成される）の表面に形成されうる。分離層は、メモリ領域１において浮遊ゲートを制御ゲートから分離する。たとえば、パターン化されたフォトレジスト層１１６の除去後に、酸化膜／窒化膜／酸化膜またはＯＮＯ層として知られる、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（たとえば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）は、メモリ領域１のような所望の領域に提供されうる。ＯＮＯ層１１８は、たとえば１６ナノメートルの厚さであり、たとえば酸化膜と窒化膜と酸化膜の厚さの比は、６：５：５である。ＯＮＯ層１１８は、たとえば領域１〜３の全てに堆積されてもよく、高電圧領域２のような所望の領域において除去されうる。たとえば、レジスト層１１９または他の保護層が所望の領域を保護すべく提供されてもよく、レジスト層１１９によって覆われていない部分はエッチング媒体に露出されうる。示した例において、たとえばレジスト層１１９は、高電圧酸化層を成長すべく、高電圧領域２においてＯＮＯ層１１８と第１ポリシリコン層１１０を除去するステップにおいて使用される。
図１Ｄに示すように、高電圧領域２において、たとえば２５ナノメートルの高電圧酸化層１２０は提供されうる。たとえば高電圧ゲート絶縁層として形成されうる高電圧酸化層１２０は、高電圧電界効果型トランジスタのチャネルをゲートから分離する。高電圧酸化層１２０は、たとえばエッチングによって、高電圧領域２において、たとえばＯＮＯ層１１８、トンネル酸化層１１３、および第１ポリシリコン層１１０の除去後に提供されうる。ゲート酸化層１００は、エッチストップ層として振る舞う。レジスト層１１９は、それからたとえば適切な剥離媒体を用いて除去されうる。
浮遊ゲート構造の形成後に、浮遊ゲート構造とともに積層構造において、制御ゲート構造は提供されうる。たとえば、制御ゲート構造が提供されるべきメモリ領域１の部分において、ゲート材料層は提供されうる。たとえば、図１Ｅに示すように、第３ポリシリコン層１２１または他の適切なゲート材料層は堆積されうる。第３ポリシリコン層１２１は、たとえば０．０３ミクロン〜０．１５ミクロンの厚さでよい。図１Ｅに示すように、第３ポリシリコン層１２１は、たとえば高電圧領域２と論理領域３のような他の領域においても堆積されうる。
第３ポリシリコン層１２１は、メモリ領域１においてパターン化されてもよい。たとえば、第３ポリシリコン層１２１の表面において、アモルファスカーボン層１２２、ＤＡＲＣ（反射防止絶縁膜）、またはＴＥＯＳ（テトラエチルオルソシリケート）ハードマスク層１２３のような反射防止膜が堆積されうる。アモルファスカーボン層１２２は、たとえば３００ナノメートルの厚さでよい。アモルファスカーボン層１２２は、たとえばカーボンソースを有するガス混合物のＣＶＤ（化学気相成長法）によって堆積されうる。ＴＥＯＳ層１２３は、たとえば２０ナノメートルの厚さでよい。ＴＥＯＳ層１２３は、レジスト層１２４によって覆われてもよい。レジスト層１２４は、メモリ領域１のような所望の領域にパターン化されてもよい。このパターン化は、ＴＥＯＳ層１２２、アモルファスカーボン層１２２、第３ポリシリコン層１２１、ＯＮＯ層１１８、および第２ポリシリコン層１１４を、それらの位置においてエッチング媒体に露出するためである。それによって、たとえば異なる制御ゲート間における分離構造が生成されうる。図１Ｆに示すように、アモルファスカーボン層１２２とＴＥＯＳ層１２３は、それからたとえば適切な剥離液を用いて、またはドライ剥離処理を用いて除去されうる。
図１Ｇに示すように、それから第３ポリシリコン層１２１は、所望の領域において除去されうる。たとえば、論理領域３において、第３ポリシリコン層１２１は完全に除去されてもよく、その一方で高電圧領域２またはメモリ領域１において、第３ポリシリコン層１２１は局所的に除去され構造をパターン化しうる。たとえば、高電圧領域２において、高電圧ゲート構造は、第３ポリシリコン層１２１にパターン化され、メモリ領域１において第３ポリシリコン層１２１を通じて経路（この例において、浮遊ゲート材料を形成する第２ポリシリコン層１１４に接触するための経路）が（この例において制御ゲート材料を形成する）第３ポリシリコン層１２１にパターン化されてもよい。レジスト層１２５は、たとえば第３ポリシリコン層１２１上に提供され、そしてパターン化されてもよく、第３ポリシリコン層１２１は、第３ポリシリコン層１２１が除去されるべき領域において露出される。図１Ｈに示すように、たとえば第３ポリシリコン層１２１が露出されるメモリ領域１の部分において、第３ポリシリコン層１２１は、ＯＮＯ層１１８のボトム酸化膜１２６が露出するまでエッチングされうる。高電圧ゲート構造を形成すべく、たとえば高電圧領域２において、第３ポリシリコン層１２１は、露出された場所において、高電圧酸化層１２０が露出するまでエッチングされうる。論理領域３において、第３ポリシリコン層１２１は、ＯＮＯ層１１８のボトム酸化膜１２６が露出するまでエッチングされうる。
図１Ｉに示すように、論理デバイスのゲート構造を作製すべく、レジスト層１２８または他の保護層が提供され、論理領域３においてパターン化されうる。図１Ｉに示すように、レジスト層１２８は、たとえば反射防止膜（ＡＲＣ層）１２７Ａとハードマスク層１２７Ｂの少なくとも１つの上に堆積されうる。露出された部分、すなわちレジスト層１２８によって覆われていない部分は、たとえばエッチングされうる。たとえば、図１Ｉの例において、論理領域３の露出部分は、ゲート酸化層が論理領域３において異なるゲート構造を互いに分離するまでエッチングされる。その後、レジスト層１２８と、反射防止膜（ＡＲＣ層）１２７Ａと、ハードマスク層１２７Ｂとのうち少なくとも１つは除去されてよく、図１Ｊに示すような論理デバイスのゲート構造をもたらす。
図２〜図４を参照して、論理ゲート構造は、たとえば１以上のゲート材料層を堆積し、ゲート材料層を論理ゲート構造３１にパターン化することによって形成されうる。ゲート材料は、図１Ａ〜図１Ｊを参照して説明されたように、たとえば第１ポリシリコン層１１０を含みうる。しかしながら、ゲートは、他の型のゲート材料でもよく、２以上の材料層を含んでもよい。
図２Ａに示すように、ゲート材料層が堆積され、制御ゲート構造１５が形成されるときに、たとえばレジスト層１２８が図１Ｉに示す段階において提供されパターン化される前に、充填材料層１３０は、メモリ領域１と論理領域３に（そして、もし存在するのであれば、高電圧領域２にも）堆積されうる。図２Ｂに示すように、充填材料層１３０は、それから、充填材料層１３０の厚さを低減することによって、少なくとも１以上のゲート材料層の表面層３４が露出されるまで部分的に除去されうる。それによって、メモリ領域１と論理領域３の形状の不均一性が低減されうる。したがって、メモリデバイスへのダメージのリスク、たとえば周辺領域Ｐにおける孔によるダメージのリスクは低減されうる。さらに、充填材料層１３０は、処理ステップの流れの完全な作り直しを必要とすることなく、堆積（および除去）されうる。
積層構造とゲート材料層にダメージを与えることなく、充填材料層１３０の所望の部分を選択的に除去する適切な処理を用いて、充填材料層１３０は部分的に除去されうる。
図示のように、充填材料層１３０は、論理領域３と高電圧領域２の空いている空間を充填する。つまり、充填材料層１３０の部分的除去後に、それらの空間と積層構造の表面の間の高さの違いが低減される。図２の例において、表面層３４が露出するまで、充填材料層１３０の厚さは、基板上にわたっておおよそ均一に低減される。したがって、充填材料層１３０の部分的除去後に、高電圧領域２と論理領域３は、非常に低い形状を有し、ほぼ平坦となる。また、メモリ領域１における積層構造間に位置するトレンチは、充填材料層１３０によって充填され、充填材料層１３０の部分的除去後に、トレンチと積層構造の表面との高さの違いもまた低減される。
図２Ａ〜図２Ｅの例において、充填材料層１３０は、ハードマスク層１２７上に堆積される。ハードマスク層１２７は、ゲート材料層、たとえば論理領域３における第１ポリシリコン層１１０または高電圧領域２における第３ポリシリコン層１２１に、そしてメモリ領域１における制御ゲート構造１５上に堆積されていてもよい。図示のように、充填材料層１３０は、つまり浮遊ゲート構造１４と制御ゲート構造１５の積層構造を覆い、論理領域３におけるゲート材料層を覆いうる。
図示のように、充填材料層１３０は、したがってゲート材料層上においてだけでなく浮遊ゲート構造１４と制御ゲート構造１５の積層構造上において除去されうる。一方、メモリ領域１において、充填材料層１３０の一部は積層構造間のトレンチに残存し、高電圧領域２と論理領域３において、ゲート材料層の周囲の空間は充填材料層１３０によって充填された状態を維持する。図２Ｂに示すように、積層構造間のトレンチにおける充填材料層１３０の残存膜厚は、ゲート材料層の隣の空間における厚さを上回ってもよく、たとえば積層構造の高さよりも小さいがゲート材料層の厚さよりも大きくてもよい。
充填材料層１３０の堆積後に、充填材料はさらなる処理に晒されてもよい。たとえば、後処理における耐性を向上すべく、充填材料を硬化するために、キュアが実行されてもよい。また、キュアは、後処理における温度への耐性を向上させるべく、実行される。
図３Ａの例に示すように、表面層３４は、たとえばゲート材料層（たとえば、この例において第１ポリシリコン層）１１０自身でもよいし、または図２と図４に示すように、ゲート材料層３１を覆う層１２７、１３３でもよい。ゲート材料層１１０を覆う層は、たとえばハードマスク層１２７でもよく、たとえば図４に示すように、たとえばＴＥＯＳハードマスクまたは（無機）反射防止（たとえば、ＤＡＲＣ、反射防止絶縁膜）膜１３３でもよい。ゲート材料層１１０を覆う層は、たとえば充填材料層１３０が適用される前に、提供されていてもよい。
充填材料層１３０の厚さを小さくした後に、論理ゲート構造３１は、ゲート材料層１１０から形成されうる。たとえば図２Ｃに示すように、表面層３４が覆われるように、フォトレジスト層１３２は、１以上のゲート材料層に堆積されうる。たとえば、フォトレジスト層１３２は、ウェハ領域全体にわたって適用されうる。フォトレジスト層１３２は、たとえばメモリ領域１、高電圧領域２、および論理領域３の表面を覆いうる。フォトレジスト層１３２は、図２Ｃに示すように表面層３４の一部が露出されるように、論理領域３においてパターン化されうる。
図２Ｃに示すように、フォトレジスト層１３２を堆積する前に、反射防止膜（ＡＲＣ層）１３１が堆積されていてもよい。たとえば充填材料の前に反射防止膜が堆積されていなかった場合に、たとえば、ボトム反射防止膜（ＢＡＲＣ膜）または反射防止絶縁膜（ＤＡＲＣ膜）といった反射防止膜が堆積されうる。反射防止膜１３１は、たとえば充填材料層１３０の残存部分の表面と、露出された表面層３４に堆積されうる。反射防止膜１３１は、論理領域３の表面や、メモリ領域１と高電圧領域２といった領域における他の部分に堆積されうる。
論理領域３における表面層３４の部分が露出され、かつ表面層３４が露出される領域においてゲート材料層が少なくとも部分的に除去されうるように、フォトレジスト層１３２は、パターン化されうる。たとえば図２Ｄに示すように、表面を形成する第１層、この例において反射防止膜１３１と、表面層３４とゲート材料層３１との間にある他の層１２７とは除去されうる。たとえば、ボトム反射防止膜１３１とハードマスク層１２７は、表面層３４が露出された位置において除去されうる。
図２Ｅに示すように、その後に、充填材料層１３０と、反射防止膜１３１と、フォトレジスト層１３２とは、除去されうる。たとえば、充填材料層１３０と、反射防止膜１３１と、フォトレジスト層１３２とは、ドライレジスト剥離媒体または適切な溶媒といった適切な剥離媒体に露出されうる。
図２Ｅに示すように、フォトレジスト層１３２によって覆われた領域において、これはハードマスク層１２７によって覆われたゲート材料をもたらしうる。論理領域３において、ハードマスク層１２７によって覆われていないゲート材料の部分は、それからエッチング媒体に露出されてもよく、それらの露出された部分１３７において除去されたゲート材料をもたらし、図１Ｊを参照して説明されたように、分離ゲート構造を得ることができる。ハードマスク層１２７は、たとえば、マスク層を、ドライレジスト剥離媒体または適切な溶媒といった適切な剥離媒体に露出することによって、その後に除去されうる。
充填材料層１３０は、任意の適切な充填材料でありうる。充填材料は、たとえばフォトレジストまたは絶縁樹脂、すなわち任意のＳＯＤ（スピンオンダイエレクトリック、Ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｒｉｃ）またはポリマーから作製されうる。たとえば、水銀ランプからのｉ線の光に敏感なフォトレジストは、適切な型のフォトレジストであることがわかっている。
図３Ａに示すように、たとえば、絶縁樹脂層１３０’は、充填材料として使用されうる。適切な絶縁樹脂は、ダウケミカル社によってＳｉＬＫの名前で取引される絶縁樹脂であることがわかっている。図３Ｂに示すように、絶縁樹脂層１３０’の厚さを低減した後に、たとえばアモルファスカーボンまたは他のハードマスクである層１３４が堆積されうる。アモルファスカーボン層１３４上に、反射防止絶縁膜（ＤＡＲＣ膜）が適用される。図３Ｂを参照すると、フォトレジスト層１３６は、反射防止絶縁膜１３５上に堆積されうる。フォトレジスト層１３６は、所望の場所において、たとえば論理領域３と、その後のフォトレジスト層１３６によって覆われていない部分とにおいて、パターン化されてもよく、１以上の層がエッチングされてもよい。たとえば、反射防止絶縁膜１３５と、アモルファスカーボン層１３４と、ゲート材料層とのうち少なくとも１つは、除去されうる。残存するフォトレジスト層１３６と、反射防止絶縁膜１３５と、アモルファスカーボン層１３４と、充填材料層１３０’は、そこでドライレジスト剥離または適切な溶媒といった適切な処理を用いて、除去されうる。
先に述べたように、本発明は本発明の実施形態の詳細な例に関連して記述されている。それは、しかしながら、係属する請求項に記載されるように、様々な修正および変化が、本発明の広い精神と本発明の範囲から逸脱することなくなされることが、明らかであろう。たとえば、ここで記述された半導体基板は、ＧａＡｓ、ＳｉＧｅ、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、シリコン、単結晶シリコンやそれらの組合せといった任意の半導体材料または材料の組合せでありうる。また、パターン化されたフォトレジストの代わりに、パターン化されうる他の保護層が使用されてもよく、他の保護層は、たとえばエッチング媒体に対してそれぞれの材料によって覆われた層を保護する。さらに、保護層は、フォトリソグラフィ、電子ビームリソグラフィ、または他の適切なパターニング技術といった任意の適切なパターニング技術を用いて、パターン化されてもよい。
しかしながら、他の修正、変化、および代替もまた可能である。明細書および図面は、したがって限定的な趣旨ではなく、説明に役立つものとみなされるべきである。
請求項において、括弧間に配置された任意の参照符号は、請求項を限定するように解釈されるべきではない。語「ｃｏｍｐｒｉｓｉｎｇ」は、請求項にリスト化された要素またはステップから、他の要素または他のステップを排除しない。さらに、「ａ」および「ａｎ」は、「１つ」に限定して解釈されるべきではなく、代わりに「少なくとも１つ」を意味すべく使用され、複数を除外してはいない。請求項における「少なくとも１つ」および「１以上」といった前置きの句の使用は、同じ請求項が「１以上」または「少なくとも１つ」と、「ａ」または「ａｎ」といった不定冠詞を含んでいたとしても、不定冠詞「ａ」または「ａｎ」による他の請求要素の導入が、そのように導入された請求要素を含む任意の特定のクレームを限定するよう意味すると解釈されるべきではない。定冠詞の使用についても同様である。別に記載されない限り、「第１」と「第２」は、記述された言葉のような要素間において任意に区別すべく使用される。したがって、これらの言葉は、必ずしもそういった要素の一時的または他の優先順位付けを示すよう意図されていない。しかるべき手段が、互いに異なる請求項に記載されているという単なる事実は、これらの手段の組合せが利益をもたらすのに使用されないということを示してはいない。

Claims (10)

  1. 基板（４）上に半導体デバイスを製造する製造方法であって、前記製造方法は：
    前記基板（４）のメモリ領域（１）に、浮遊ゲート構造（１４）と、前記浮遊ゲート構造とともに積層構造に位置する制御ゲート構造（１５）とを形成することによって、不揮発性メモリを形成するメモリ形成ステップと；
    前記基板（４）の論理領域（３）に、少なくとも１つのゲート材料層（１１０）を形成する論理ゲート材料形成ステップと；
    前記制御ゲート構造（１５）と前記ゲート材料層（１１０）の形成後に、前記メモリ領域（１）と前記論理領域（３）に充填材料層（１３０、１３０’）を堆積する充填材料堆積ステップと；
    前記メモリ領域（１）と前記論理領域（３）において、少なくとも１つの前記ゲート材料層の表面（３４）が少なくとも露出するまで前記充填材料層（１３０、１３０’）の厚さを低減するように、前記充填材料層（１３０、１３０’）を部分的に除去する除去ステップと；
    前記ゲート材料層（１１０）から論理ゲート構造（３０、３１）を形成することによって、前記論理領域（３）に論理デバイスを形成する論理デバイス形成ステップと
    を備えることを特徴とする、半導体デバイスの製造方法。
  2. 前記論理デバイス形成ステップは更に：
    前記メモリ領域（１）と前記論理領域（３）に、フォトレジスト層（１２８、１３２、１３６）を堆積するステップと；
    前記論理領域（３）において、前記フォトレジスト層（１２８、１３２、１３６）をパターニングすることによって、前記表面の一部を露出させるステップと；
    前記表面露出した場所において、前記ゲート材料層（１１０）を少なくとも部分的に除去するステップと
    を備える、請求項１記載の製造方法。
  3. 前記論理デバイス形成ステップは更に、前記フォトレジスト層（１３２、１３６）を堆積する前に、前記充填材料層（１３０、１３０’）の残存部分と、前記露出された表面（３４）とに、反射防止膜（１３１、１３３）を堆積するステップを備える、請求項２記載の製造方法。
  4. 前記製造方法は更に、前記表面（３４）が露出された場所において、前記ゲート材料層（１１０）と前記表面（３４）の間の１以上の層（１２７、１３１）を除去するステップを備える、請求項２または３記載の製造方法。
  5. 前記製造方法は更に、前記充填材料層（１３０、１３０’）を堆積する前に、前記制御ゲート構造（１５）と、ゲート材料（１１０）の少なくとも１つの層とに、ハードマスク層（１２７）を堆積するステップを備える、請求項１〜４何れか一項記載の製造方法。
  6. 前記論理デバイス形成ステップは、前記ゲート材料層のパターニングの後に、適切な液体を用いて前記充填材料層（１３０、１３０’）を除去するステップを備える、請求項１〜５何れか一項記載の製造方法。
  7. 前記充填材料層（１３０、１３０’）は、フォトレジストと、絶縁樹脂と、スピンオンダイエレクトリックと、有機ポリマーとのうちから選択された１以上の材料から製造される、請求項６記載の製造方法。
  8. 前記論理デバイス形成ステップは：
    前記充填材料層（１３０、１３０’）の残存部分と、前記露出された表面（３４）とにアモルファスカーボン層（１３４）を堆積するステップと；
    反射防止絶縁膜（１３５）を堆積するステップと；
    フォトレジスト層（１３６）を堆積するステップと
    のうちの１以上のステップを備える、請求項１〜７何れか一項記載の製造方法。
  9. 前記製造方法は更に、前記基板（４）に高電圧デバイス（２０）を形成するステップを備える、請求項１〜８何れか一項記載の製造方法。
  10. 請求項１〜９何れか一項記載の製造方法によって得られた、半導体デバイス。
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