KR101511159B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

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Abstract

탄소함유막을 이용하여 반도체 소자의 미세 패턴을 형성하는 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 패턴 형성 방법에서는 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성하고, 제1 영역 위에서 피식각막 위에 복수의 제1 탄소함유막 패턴을 형성한다. 복수의 제1 탄소함유막 패턴의 상면 및 양 측벽을 덮는 버퍼층을 형성한다. 버퍼층 위에 제2 탄소함유막을 형성한다. 제2 영역에서 제2 탄소함유막을 제거한다. 제1 영역 및 제2 영역에서 버퍼층 중 일부를 제거하여 복수의 제1 탄소함유막 패턴을 노출시킨다. 복수의 제1 탄소함유막 패턴과 제1 영역에 남아 있는 제2 탄소함유막을 식각 마스크로 이용하여 피식각막을 식각한다.
더블 패터닝, 탄소함유막, 스핀 코팅, 실리콘 함유 포토레지스트, 트리밍

Description

반도체 소자의 패턴 형성 방법 {Method of forming patterns of semiconductor device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 더블 패터닝 (double patterning) 공정을 이용하여 기존의 노광 설비의 해상 한계를 초월하는 미세 피치로 반복 형성된 복수의 미세 패턴들을 형성하기 위한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는 데 한계가 있다. 특히, 기판상에 라인 앤드 스페이스 패턴 (line and space pattern, 이하, "L/S 패턴"이라 함) 형성을 위한 포토리소그래피 공정을 행하는 데 있어서 해상 한계로 인하여 미세 피치로 반복 형성되는 복수의 미세 패턴들을 형성하는 데 한계가 있다.
상기와 같은 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여, 더블 패터닝 (double patterning) 공정을 이용하여 미세 피치를 가지는 미세 하드마스크 패턴을 형성하는 방법들이 제안되었다. 그러나, 지금까지 제안된 공정에서는 고가의 설비를 이용하게 됨으로써 제조 단가가 크고 시간 로스가 커지는 문제가 있다. 또한, 더블 패터닝 공정에 따라 아스펙트비 (aspect ratio)가 큰 개구 영역에 식각 마스크 재료를 증착할 때 보이드 (void)와 같은 결함이 발생될 가능성이 높다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 더블 패터닝 공정에 의해 형성되는 식각 마스크 패턴을 형성하는 데 있어서, 고가의 증착 설비를 사용하는 횟수를 줄일 수 있고 공정 시간도 단축할 수 있으며, 식각 마스크 패턴 내에 보이드와 같은 결함이 발생될 가능성이 없는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 패턴 형성 방법에서는, 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성한다. 상기 제1 영역 위에서 상기 피식각막 위에 복수의 제1 탄소함유막 패턴을 형성한다. 상기 복수의 제1 탄소함유막 패턴 중 상호 인접한 2 개의 제1 탄소함유막 패턴 사이에 각각 위치되는 복수의 리세스(recess)가 형성된 상면을 가지고 상기 복수의 제1 탄소함유막 패턴의 상면 및 양 측벽을 덮는 버퍼층을 형성한다. 상기 복수의 리세스를 채우도록 상기 제1 영역 및 제2 영역에서 상기 버퍼층 위에 제2 탄소함유막을 형성한다. 상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시킨다. 상기 제1 영역 및 제2 영역에서 상기 버퍼층 중 일부를 제거하여 상기 복수의 제1 탄소함유막 패턴을 노출시킨다. 상기 복수의 제1 탄소함유막 패턴과 상기 제2 탄소함유막중 상기 복수의 리세스 내에 채워진 부분들을 식각 마스크로 이용하여 상기 피식각막을 식각하여 복수의 피식각막 패턴을 형성한 다.
본 발명에 따른 반도체 소자의 패턴 형성 방법의 일 예에서, 상기 제2 탄소함유막을 형성하는 단계에서, 상기 제2 탄소함유막은 상기 복수의 리세스를 채우면서 상기 제1 영역 및 제2 영역에서 상기 버퍼층을 완전히 덮도록 형성될 수 있다. 그리고, 상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시키는 단계는 상기 제1 영역에서 상기 제2 탄소함유막 위에 트리밍 마스크 패턴을 형성하는 단계와, 상기 트리밍 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역에서 상기 제2 탄소함유막을 식각하는 단계와, 상기 트리밍 마스크 패턴을 제거하여 상기 제1 영역에서 상기 제2 탄소함유막을 노출시키는 단계를 포함할 수 있다. 또한, 상기 트리밍 마스크 패턴을 제거하는 단계 후, 상기 버퍼층 중 일부를 제거하여 상기 복수의 제1 탄소함유막 패턴을 노출시키기 전에, 상기 제1 영역에 있는 상기 제2 탄소 함유막을 그 상면으로부터 일부 제거하여 상기 복수의 리세스 내에 각각 위치되는 복수의 제2 탄소함유막 패턴을 형성하는 단계를 더 포함하고, 상기 피식각막을 식각하는 단계에서는 상기 복수의 제1 탄소함유막 패턴과 상기 복수의 제2 탄소함유막 패턴을 식각 마스크로 이용할 수 있다.
또한, 본 발명에 따른 반도체 소자의 패턴 형성 방법의 다른 예에서, 상기 제2 탄소함유막을 형성하는 단계에서, 상기 제2 탄소함유막은 상기 복수의 리세스를 채우면서 상기 제1 영역 및 제2 영역에서 상기 버퍼층을 완전히 덮도록 형성될 수 있다. 그리고, 상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시키는 단계는 상기 제1 영역 및 제2 영역에서 상기 제2 탄소함유막을 그 상면으로부터 일부 제거하여 상기 제1 영역에서는 상기 복수의 리세스 내에 각각 위치되고 상기 제2 영역에서는 상기 버퍼층 위에 위치되는 복수의 제2 탄소함유막 패턴을 형성하는 단계와, 상기 제1 영역에서 상기 제2 탄소함유막 및 상기 버퍼층 위에 트리밍 마스크 패턴을 형성하는 단계와, 상기 트리밍 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역에서 상기 제2 탄소함유막 패턴을 식각하는 단계와, 상기 트리밍 마스크 패턴을 제거하여 상기 제1 영역에서 상기 제2 탄소함유막 패턴 및 상기 버퍼층을 노출시키는 단계를 포함할 수 있다. 상기 피식각막을 식각하는 단계에서는 상기 복수의 제1 탄소함유막 패턴과 상기 제1 영역에 있는 제2 탄소함유막 패턴을 식각 마스크로 이용할 수 있다. 상기 버퍼층 중 일부를 제거하여 상기 복수의 제1 탄소함유막 패턴을 노출시키는 단계는 상기 트리밍 마스크 패턴을 제거하는 단계에 이어서 연속적으로 인-시튜(in-situ)로 행해질 수 있다. 여기서, 상기 버퍼층 중 일부를 제거하기 위한 식각 공정과, 상기 트리밍 마스크 패턴을 제거하기 위한 식각 공정은 상호 동일한 식각 조건하에서 행해질 수 있다.
또한, 본 발명에 따른 반도체 소자의 패턴 형성 방법의 또 다른 예에서, 상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시키는 단계에서, 상기 제1 영역에서 상기 제2 탄소함유막을 덮는 트리밍 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역에 있는 제2 탄소함유막을 식각할 수 있다. 이 경우, 상기 트리밍 마스크 패턴은 실리콘을 함유하는 포토레지스트 물질로 이루어질 수 있다.
본 발명에 의하면, 탄소함유막 패턴을 식각 마스크로 사용하는 더블 패터닝 공정에 의해 미세 패턴을 형성한다. 더블 패터닝 공정에 의해 형성되는 식각 마스크 패턴을 형성하는 데 있어서 탄소함유막 패턴 형성을 위하여 고가의 증착 설비를 사용할 필요가 없으며, 공정 시간도 단축시킬 수 있다. 또한, 스핀 코팅에 의해 식각 마스크용 막질을 형성하므로, 식각 마스크 패턴 내에 보이드와 같은 결함이 발생될 가능성이 없으며 갭필(gap fill) 특성이 우수한 막질을 얻을 수 있다.
또한, 본 발명에 따른 미세 패턴 형성 방법에서는 식각 마스크로 사용되는 탄소함유막중 불필요한 부분을 제거하기 위하여, 상기 탄소함유막에 대하여 식각 선택비를 제공할 수 있는 실리콘 함유 포토레지스트로 이루어지는 트리밍 마스크 패턴을 사용하여 상기 탄소함유막중 불필요한 부분을 제거한다. 따라서, 더블 패터닝 공정에 의한 패턴 형성이 필요한 부분에서만 원하는 미세 패턴을 형성하면서 더블 패터닝 공정에 의한 패턴을 형성할 필요가 없는 영역에서는 원하지 않는 패턴이 형성되지 않도록 할 수 있다. 그 결과, 더블패터닝 공정시 스핀 코팅에 의해 형성된 탄소함유막을 식각 마스크로 이용하는 경우에도 식각 마스크 패턴의 불필요한 부분을 제거하기 위한 트리밍 (trimming)을 단순한 공정에 의해 행할 수 있다.
또한, 본 발명에 따른 반도체 소자의 패턴 형성 방법에서는, 상호 평행한 N 개의 미세 라인 패턴을 형성하기 위하여 더블패터닝 공정을 이용하는 경우, 상기 미세 라인 패턴의 수 N을 반드시 짝수로 형성할 필요가 없으며, 소자 동작에 필요한 최소한의 수의 미세 라인 패턴을 형성하는 것이 가능하다. 예를 들면, 1 개의 셀 스트링을 구성하는 셀 블록 내에 소자 동작에 필요한 N 개의 워드 라인 만을 형성하고, 더블 패터닝 공정에 의해 부가적으로 형성될 수도 있는 불필요한 워드 라인이 형성되는 것을 방지하기 위하여, 식각 마스크로 사용되는 탄소함유막중 불필요한 부분을 실리콘 함유 포토레지스트로 이루어지는 트리밍 마스크 패턴을 사용하여 미리 제거할 수 있다. 따라서, 기판상에 불필요한 패턴이 형성되는 것을 방지함으로써 기판상의 유효 면적을 효율적으로 활용할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서, 층 및 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 도면에서의 다양한 요소와 영역은 개략적으로 도시된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명에 따른 반도체 소자로부터 구현될 수 있는 예시적인 반도체 소자의 메모리 시스템(100)을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 반도체 소자의 메모리 시스템(100)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비한다.
상기 메모리 콘트롤러(20)는 호스트(10)와 플래시 메모리(30) 사이의 인터페 이스 역할을 하며, 버퍼 메모리(22)를 포함한다. 도시하지는 았았으나, 상기 메모리 콘트롤러(20)는 CPU, ROM, RAM 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(34), 페이지 버퍼(36), 비트 라인 선택 회로(38), 데이터 버퍼(42), 및 제어 유니트(44)를 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령 (write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령 (read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ..., WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1 개의 워드 라인(WL0, WL1, ..., WLn)을 선택하거나, 비트 라인(BL0, BL1, ..., BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ..., BLm)을 통해 셀 어레이(32)와 연결된다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 적용하여 형성될 수 있는 예시적인 단위 소자들의 레이아웃이다.
도 2에는 본 발명에 따른 반도체 소자의 패턴 형성 방법에 따라 형성될 수 있는 다양한 패턴들을 포함하는 반도체 소자의 메모리 셀 어레이(200)의 일부 구성의 레이아웃이 도시되어 있다. 상기 메모리 셀 어레이(200)는 도 1의 플래시 메모리(30)의 셀 어레이(32)를 구성할 수 있다.
도 2를 참조하면, 메모리 셀 어레이(200)에는 복수의 메모리 셀로 이루어지는 메모리 셀 블록(200A)이 복수개 포함될 수 있다. 도 2에는 1 개의 메모리 셀 블록(200A)만 도시하였다.
상기 메모리 셀 어레이(200)는 상기 메모리 셀 블록(200A)을 구성하는 복수의 워드 라인(WL1, WL2, ..., WLm-1, WLm)(220)과, 상기 메모리 셀 블록(200A)을 구성하는 복수의 비트 라인(BL1, BL2, ..., BLn-1, BLn)(230)을 포함한다. 상기 메모리 셀 어레이(200)의 메모리 셀 블록(200A)은 비트 라인(BL1, BL2, ..., BLn-1, BLn)과 공통 소스 라인(CSL) 사이에 형성되는 복수의 셀 스트링(210)을 포함한다. 상기 셀 스트링(210)은 직렬로 연결된 복수의 메모리 셀을 포함한다. 1 개의 셀 스트링(210)에 포함되어 있는 복수의 메모리 셀의 게이트 전극은 각각 서로 다른 워드 라인(WL1, WL2, ..., WLm-1, WLm)에 접속된다. 상기 셀 스트링(210)의 양단에는 각각 접지 선택 라인(GSL)에 연결되어 있는 접지 선택 트랜지스터와, 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터가 배치된다.
상기 복수의 비트 라인(230)은 각각 활성 영역(212)상에서 상기 활성 영 역(212)과 대략 동일한 라인 폭을 가지고 상기 활성 영역(212)과 평행하게 연장되어 있다. 상기 복수의 비트 라인(330)은 다이렉트 콘택(direct contact)(DC)을 통해 복수의 활성 영역(212)에 전기적으로 연결되어 있다.
상기 복수의 워드 라인(220) 및 복수의 비트 라인(230)은 각각 소정의 피치(PWL 및 PBL)로 반복 배치되어 있다.
도 2에는 복수의 활성 영역(212) 및 복수의 비트 라인(230)이 평면에서 볼 때 상호 오버랩되도록 배치되며, 상호 동일한 피치로 반복 형성되어 있는 경우가 예시되어 있다.
도 3a 및 도 3b 내지 도 14a 및 도 14b는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 3a 및 도 3b 내지 도 14a 및 도 14b에는 도 2의 메모리 셀 어레이(200)의 메모리 셀 블록(200A)을 구성하는 복수의 워드 라인(220)을 형성하기 위한 공정이 예시되어 있다. 그러나, 본 예에서 설명하는 본 발명의 기본적인 사상은 복수의 워드 라인(220) 형성 공정에만 제한되는 것은 아니며, 복수의 비트 라인(230) 또는 복수의 활성 영역(212)을 형성하는 경우에도 동일하게 적용될 수 있음은 물론이다.
특히, 도 3a, 도 4a, ..., 도 14a는 각각 메모리 셀 어레이(200)의 에지 부분중 일부를 보여주는 평면도이고, 도 3b, 도 4b, ..., 도 14b는 각각 도 3a, 도 4a, ..., 도 14a의 B-B' 선 단면을 보여주는 단면도이다.
도 3a 및 도 3b를 참조하면, 기판(300) 위에 피식각막(310)을 형성한다. 상 기 피식각막(310)은 도 2에 도시된 복수의 워드 라인(220) 또는 복수의 비트 라인(230)과 같은 도전 라인들을 형성하는 데 필요한 층일 수 있다.
상기 피식각막(310) 위에 제1 하드마스크층(322), 제2 하드마스크층(324), 및 제3 하드마스크층(326)을 차례로 형성한다.
상기 기판(300)은 실리콘 기판으로 이루어질 수 있다.
상기 피식각막(310)은 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 피식각막(310)으로부터 워드 라인을 형성하는 경우, 상기 피식각막(310)은 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어지는 도전 물질을 포함할 수 있다. 또는, 상기 피식각막(310)으로부터 비트 라인을 형성하는 경우, 상기 피식각막(310)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
상기 제1 하드마스크층(322), 제2 하드마스크층(324), 및 제3 하드마스크층(326)은 각각 산화막, 질화막, 및 폴리실리콘막 중에서 선택되는 어느 하나의 막일 수 있다. 여기서, 상기 제1 하드마스크층(322)은 상기 피식각막(310)의 재료에 따라 식각 선택비를 제공하는 물질로 이루어질 수 있다. 상기 제2 하드마스크층(324)은 소정의 식각 조건에 대하여 제1 하드마스크층(322)과는 서로 다른 식각 선택비를 가지는 물질로 이루어지고, 제3 하드마스크층(326)은 소정의 식각 조건에 대하여 제2 하드마스크층(324)과는 서로 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 상기 제1 하드마스크층(322)은 산화막, 질화막 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 하드마스크층(322)이 산화막으로 이루어지는 경우, 상 기 제1 하드마스크층(322)은 열산화막, CVD 산화막, USG막 (undoped silicate glass film) 및 HDP 산화막 (high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막으로 이루어 질 수 있다. 또는, 상기 제1 하드마스크층(322)은 SiON, SiN, SiBN, BN 등과 같은 질화막으로 이루어질 수도 있다. 상기 제2 하드마스크층(324)은 폴리실리콘으로 이루어지고, 상기 제3 하드마스크층(326)은 산화막으로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 경우에 따라, 상기 제1 하드마스크층(322), 제2 하드마스크층(324), 및 제3 하드마스크층(326) 중 어느 하나 또는 2 개의 층을 생략할 수도 있다.
상기 제3 하드마스크층(326) 위에 제1 탄소함유막(330)을 형성한다.
상기 제1 탄소함유막(330)은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 예를 들면, 상기 제1 탄소함유막(330)은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 유기 화합물로 이루어질 수 있다. 상기 제1 탄소함유막(330)은 상기 제1 탄소함유막(330)을 구성하는 유기 화합물의 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어진다. 예를 들면, 상기 제1 탄소함유막(330)은 제일모직 제품인 C-SOH (carbon spin-on-harmask)로부터 얻어질 수 있다.
상기 제1 탄소함유막(330)은 예를 들면 스핀 코팅에 의해 형성될 수 있다. 상기 제1 탄소함유막(330)을 형성하기 위한 예시적인 방법에서, 상기 제3 하드마스크층(326) 위에 상기 유기 화합물을 약 1000 ∼ 5000 Å의 두께로 스핀 코팅한 후, 얻어진 유기화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 상기 제1 탄소함유막(330)을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 제1 탄소함유막(330)을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 제1 탄소함유막(330)을 경화시킴으로써 상기 제1 탄소함유막(330) 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 제1 탄소함유막(130)에 악영향이 미치지 않게 된다.
상기 제1 탄소 함유막(330) 위에 제4 하드마스크층(342) 및 반사방지막(344)을 차례로 형성한 후, 상기 반사방지막(344) 위에 소정 피치(pitch)로 반복 형성되는 복수의 포토레지스트 패턴(346)을 형성한다.
상기 제4 하드마스크층(342)은 CVD (chemical vapor deposition) 또는 스핀 코팅에 의해 형성될 수 있다. 예를 들면, 상기 제4 하드마스크층(342)은 SiON막, 또는 Si 및 C을 함유하는 스핀 코팅막으로 이루어질 수 있다. 상기 반사방지막(344)은 유기 반사방지막으로 이루어질 수 있다.
상기 포토레지스트 패턴(346)은 최종적으로 형성하고자 하는 미세 패턴의 피치(P) 보다 2배 큰 제1 피치(2P)를 가지고 반복적으로 형성될 수 있다. 또한, 상기 포토레지스트 패턴(346)의 폭(WP1)은 기판(300)상에 최종적으로 형성하고자 하는 미세 패턴의 폭과 동일하거나 더 크게 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 포토레지스트 패턴(346)을 식각마스크로 하여 상기 반사방지막(344), 제4 하드마스크층(342) 및 제1 탄소함유막(330)을 차례로 식각하여 복수의 제1 탄소함유막 패턴(330A)을 형성한다. 그 후, 상기 제1 탄 소함유막 패턴(330A) 위에 남아 있는 불필요한 막들을 제거한다.
도 4a 및 도 4b에는 복수의 제1 탄소함유막 패턴(330A)의 상면이 노출되어 있는 것으로 도시되어 있으나, 경우에 따라 상기 복수의 제1 탄소함유막 패턴(330A)의 위에 상기 제4 하드마스크층(342)의 일부가 남아있을 수도 있다.
상기 제1 탄소함유막 패턴(330A)은 상기 포토레지스트 패턴(346)에 대응하여 최종적으로 형성하고자 하는 미세 패턴의 피치(P) 보다 2 배 큰 제1 피치(2P)를 가지도록 형성될 수 있다. 또한, 상기 제1 탄소함유막 패턴(330A)의 제1 폭(W1)은 상기 제1 피치(2P)의 1/4 이상 1/2 미만인 값을 가지도록 설계될 수 있다.
상기 제1 탄소함유막 패턴(330A)이 형성된 후, 제1 탄소함유막(330)의 식각 조건과 동일한 식각조건하에서 과도식각을 행하여, 상기 제1 탄소함유막 패턴(330A)의 주위에서 노출되는 제3 하드마스크층(326)의 상면을 그 상면으로부터 제1 두께(d) 만큼 제거하여 상기 제3 하드마스크층(326)의 상면에 낮은 표면부(326R)를 형성할 수 있다. 또는, 상기 제3 하드마스크층(326)의 상면에 낮은 표면부(326R)를 형성하기 위하여, 상기 제1 탄소함유막 패턴(330A)이 형성된 후 새로운 식각 조건을 적용하여 상기 제3 하드마스크층(326)의 노출된 상면을 상기 제1 두께(d) 만큼 제거하는 공정을 이용할 수도 있다. 상기 제1 두께(d)는 상기 제1 탄소함유막 패턴(330A)의 제1 폭(W1)과 동일한 치수를 가질 수 있다. 또는, 필요에 따라 상기 제1 두께(d)는 상기 제1 탄소함유막 패턴(330A)의 제1 폭(W1)보다 작은 치수 또는 더 큰 치수를 가지도록 형성할 수도 있다. 경우에 따라, 상기 낮은 표면부(326R) 형성 공정은 생략될 수도 있다.
도 5a 및 도 5b를 참조하면, 복수의 제1 탄소함유막 패턴(330A)의 양 측벽 및 노출된 다른 표면과 상기 제3 하드마스크층(326)의 낮은 표면부(326R)를 균일한 두께로 덮는 버퍼층(350)을 형성한다.
도 5a 및 도 5b에는 상기 버퍼층(350)이 제1 탄소함유막 패턴(330A)의 제1 폭(W1)과 대략 동일한 두께(D1)로 제1 탄소함유막 패턴(330A)의 측벽을 덮도록 형성된 것으로 도시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 버퍼층(350)은 상기 제1 탄소함유막 패턴(330A)의 제1 폭(W1)과 같거나 더 작은 두께를 가지도록 형성될 수 있다.
상기 버퍼층(350)은 복수의 제1 탄소함유막 패턴(330A) 중 상호 인접한 2개의 제1 탄소함유막 패턴(330A) 사이에서 제2 폭(W2)의 리세스(recess)(352)가 형성된 상면을 가진다. 예를 들면, 상기 버퍼층(350)중 상기 제1 탄소함유막 패턴(330A)의 양 측벽을 덮는 부분이 상기 제1 탄소함유막 패턴(330A)의 제1 폭(W1)과 대략 동일한 두께(D1)를 가지고, 제2 폭(W2)은 제1 폭(W1)과 대략 동일하게 될 수 있다.
상기 버퍼층(350)은 예를 들면 ALD (atomic layer deposition) 공정에 의해 형성되는 산화막으로 이루어질 수 있다.
도 6a 및 도 6b를 참조하면, 상기 버퍼층(350) 위에 제2 탄소함유막(360)을 형성한다.
상기 제2 탄소함유막(360)은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 예를 들면, 상기 제2 탄소 함유막(360)은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 유기 화합물로 이루어질 수 있다. 상기 제2 탄소함유막(360)은 상기 제2 탄소함유막(360)을 구성하는 유기 화합물의 총 중량을 기준으로 85 ∼ 99 중량%의 탄소 함량을 가지는 막으로 이루어질 수 있다.
상기 제2 탄소함유막(360)은 스핀 코팅에 의해 형성될 수 있다. 상기 제2 탄소함유막(360)을 형성하기 위하여, 상기 버퍼층(350) 위에 상기 버퍼층(350)이 완전히 덮이도록 상기 유기 화합물을 약 1000 ∼ 5000 Å의 두께로 스핀 코팅한 후, 얻어진 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크하는 공정을 이용할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 제2 탄소함유막(360)을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다.
상기 제2 탄소함유막(360)은 도 3a 및 도 3b를 참조하여 설명한 제1 탄소함유막(330)과 동일한 물질로 이루어질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제2 탄소함유막(360) 위에 트리밍 마스크 패턴(370)을 형성한다.
상기 트리밍 마스크 패턴(370)은 상기 제2 탄소함유막(360) 중 제거하고자 하는 부분 만을 노출시키도록 형성된다. 예를 들면, 기판(300)상에서 더블 패터닝 공정에 의해 패턴 밀도를 배가시킬 필요가 없는 저밀도 패턴 영역에서 상기 제2 탄소함유막(360)이 노출되도록 상기 트리밍 마스크 패턴(370)을 형성한다.
상기 트리밍 마스크 패턴(370)은 소정의 식각 조건 하에서 상기 제2 탄소함 유막(360)과는 다른 식각 선택비를 제공하는 물질로 이루어진다. 상기 트리밍 마스크 패턴(370)은 무기물을 포함하는 물질로 이루어질 수 있다. 예를 들면, 상기 트리밍 마스크 패턴(370)은 Si을 함유하는 포토레지스트 물질로 이루어질 수 있다. 특히, 상기 트리밍 마스크 패턴(370)은 Si-O 그룹(group)을 주쇄(main chain)에 가지며 벤젠 링 (benzene ring)을 포함하는 탄화수소기를 가지는 레지스트 물질로 이루어질 수 있다. 예를 들면, 상기 트리밍 마스크 패턴(370)의 구성 재료로서 일본 TOK (Tokyo Ohka Kogyo) 제품인 TDUR-SC 시리즈 제품을 사용할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 버퍼층(350)의 식각이 억제되는 조건하에서, 상기 트리밍 마스크 패턴(370)을 식각 마스크로 이용하여 상기 제2 탄소함유막(360)의 노출된 부분을 식각한다. 그 결과, 트리밍 마스크 패턴(370)에 의해 덮이지 않는 영역에서는 상기 제2 탄소함유막(360)이 제거되어 상기 버퍼층(350)이 노출된다. 상기 제1 탄소함유막 패턴(330A)은 상기 버퍼층(350)으로 덮어 있으므로 상기 제2 탄소함유막(360)의 식각시 상기 제1 탄소함유막 패턴(330A)이 소모되거나 손상될 염려가 없다.
상기 트리밍 마스크 패턴(370)을 식각 마스크로 이용하여 상기 제2 탄소함유막(360)의 노출된 부분을 식각하기 위하여, 예를 들면 CO 및 N2 가스를 메인 식각 가스로 이용하는 건식 식각 공정을 이용할 수 있다. 상기 건식 식각 공정시의 식각 분위기는 Ar 가스를 더 포함할 수 있으며, 상기 건식 식각 공정은 플라즈마 분위기하에서 행할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 트리밍 마스크 패턴(370)을 제거하여 상기 제2 탄소함유막(360)을 노출시킨 후, 상기 버퍼층(350)의 상면이 일부 노출될 때까지 상기 노출된 제2 탄소함유막(360)을 그 상면으로부터 일부 제거하여 상기 리세스(352) 내에 제2 탄소함유막 패턴(360A)을 형성한다. 그 결과, 각각 리세스(352) 내에 위치되고 상호 이격되어 있는 복수의 제2 탄소함유막 패턴(360A)이 형성된다. 상기 복수의 제2 탄소함유막 패턴(360A) 중 인접한 2 개의 제2 탄소함유막 패턴(360A) 사이에는 상기 제1 탄소함유막 패턴(330A)을 덮고 있는 버퍼층(350)의 상면이 노출된다.
상기 노출된 제2 탄소함유막(360)을 그 상면으로부터 일부 제거하기 위하여 건식 식각에 의한 에치백 (etchback) 공정을 이용할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 버퍼층(350)의 노출된 부분, 즉 상기 제1 탄소함유막 패턴(330A)의 상면을 덮고 있는 부분을 제거하여 상기 제1 탄소함유막 패턴(330A)의 상면을 노출시킨다. 그 결과, 상기 제1 탄소함유막 패턴(330A)의 상면 및 상기 제2 탄소함유막 패턴(360A)의 상면이 동시에 노출된다. 그 후, 상기 버퍼층(350) 중 상기 제1 탄소함유막 패턴(330A)과 상기 제2 탄소함유막 패턴(360A)과의 사이에 있는 부분을 제거하여 상기 제3 하드마스크층(326)의 낮은 표면부(326R) 상면을 노출시킨다.
상기 버퍼층(350)의 일부분을 제거하기 위하여 습식 식각 또는 건식 식각 공정을 이용할 수 있다. 예를 들면, 상기 버퍼층(350)이 산화막으로 이루어진 경우, 상기 제1 탄소함유막 패턴(330A)과 상기 제2 탄소함유막 패턴(360A)에 대하여 비교 적 높은 식각 선택비로 상기 버퍼층(350)을 습식 식각하기 위하여 불소(F)를 함유하는 식각액을 사용할 수 있다. 예를 들면, 상기 식각액은 DHF (diluted HF), NH4F, 또는 이들의 조합으로 이루어질 수 있다. 특히 바람직하게는, 상기 식각액은 순수와 HF가 50:1의 부피비로 혼합된 DHF로 이루어질 수 있다. 또는, 상기 버퍼층(350)의 일부분을 제거하기 위하여 건식 식각 공정을 이용하는 경우, CxFy (x 및 y는 각각 1 내지 10의 정수) 가스를 식각 가스로 이용할 수 있다. 또는, 상기 식각 가스로서 CxFy 및 O2의 혼합 가스, 또는 CxFy, O2 및 Ar의 혼합 가스를 사용할 수 있다. 상기 CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌 (ion bombarding)이 이루어지도록 하는 역할을 한다.
또한, 상기 제3 하드마스크층(326)의 낮은 표면부(326R) 상면을 노출시키기 위하여 상기 버퍼층(350)의 일부를 건식 식각 방법으로 제거할 때, 식각 챔버 내에서 상기 예시된 식각 가스의 플라즈마를 발생시켜 상기 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 상기 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 상기 예시된 식각 가스 분위기에서 식각을 행할 수도 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 탄소함유막 패턴(330A) 및 상기 제2 탄소함유막 패턴(360A)을 식각 마스크로 이용하여 상기 제3 하드마스크층(326)을 식각하여 복수의 제3 하드마스크 패턴(326A)을 형성한다. 상기 복수의 제3 하드마스크 패턴(326A)이 형성된 후 상기 복수의 제3 하드마스크 패턴(326A) 위에는 상기 제1 탄소함유막 패턴(330A) 및 상기 제2 탄소함유막 패턴(360A) 중 상기 제3 하드마스크층(326)이 식각되는 동안 소모되고 남은 나머지 부분만 남아 있을 수 있다.
상기 제3 하드마스크 패턴(326A)은 상기 제1 피치(2P)의 1/4 또는 그 이하인 제3 폭(W3)을 가질 수 있다. 상기 제3 하드마스크 패턴(326A)은 상기 제1 피치(2P)의 1/2인 미세한 피치(P)로 반복 형성되는 구조를 가질 수 있다.
도 12a 및 도 12b를 참조하면, 상기 복수의 제3 하드마스크 패턴(326A)과 그 위에 남아 있는 버퍼층(350)과 제1 탄소함유막 패턴(330A) 및 상기 제2 탄소함유막 패턴(360A)을 식각 마스크로 이용하여 제2 하드마스크층(324)을 식각하여 복수의 제2 하드마스크 패턴(324A)을 형성한다.
도시하지는 않았으나, 상기 제3 하드마스크 패턴(326A)의 상면에는 버퍼층(350)과 제1 탄소함유막 패턴(330A) 및 상기 제2 탄소함유막 패턴(360A)의 잔류층들이 남아있을 수 있다.
도 13a 및 도 13b를 참조하면, 상기 복수의 제2 하드마스크 패턴(324A)을 식각 마스크로 이용하여 제1 하드마스크층(322)을 식각하여 복수의 제1 하드마스크 패턴(322A)을 형성한다.
도시하지는 않았으나, 상기 제2 하드마스크 패턴(324A)의 상면에는 제3 하드마스크 패턴(326A)의 잔류층들이 남아 있을 수 있다.
도 14a 및 도 14b를 참조하면, 복수의 제1 하드마스크 패턴(322A)을 식각 마스크로 이용하여 피식각막(310)을 식각하여 복수의 미세 패턴(310A)을 형성한다. 그 후, 복수의 미세 패턴(310A) 위에 남아 있는 불필요한 막들은 제거한다.
상기 복수의 미세 패턴(310A)은 각각 상기 제1 피치(2P)의 1/4 또는 그 이하인 제4 폭(W4)을 가질 수 있다. 상기 복수의 미세 패턴(310A)은 상기 제1 피치(2P)의 1/2인 미세한 피치(P)로 반복 형성되는 구조를 가질 수 있다.
상기 복수의 미세 패턴(310A)은 도 2에 예시된 복수의 워드 라인(220) 또는 복수의 비트 라인(230)을 구성할 수 있다.
도시하지는 않았으나, 상기 피식각막(310)의 형성을 생략하고 상기 기판(300)의 바로 위에 상기 제1 하드마스크층(322)을 형성한 경우에는, 상기 복수의 제1 하드마스크 패턴(322A)을 식각 마스크로 이용하여 상기 기판(300)을 식각하여 상기 기판(300)에 도 2에 예시한 복수의 활성 영역(212)을 정의하기 위한 복수의 트렌치(도시 생략)를 형성할 수도 있다.
도 15a 및 도 15b 내지 도 19a 및 도 19b는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 15a 및 도 15b 내지 도 19a 및 도 19b를 참조하여 설명하는 제2 실시예는 도 3a 및 도 3b 내지 도 14a 및 도 14b을 참조하여 설명한 제1 실시예에서와 대체로 유사하다. 단, 제2 실시예에서는 제2 탄소함유막 패턴(460A)(도 15a 및 도 15b의 트리밍 과정이 제1 실시예와 다르다. 도 15a 및 도 15b 내지 도 19a 및 도 19b에 있어서, 도 3a 및 도 3b 내지 도 14a 및 도 14b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생락한다.
도 15a 및 도 15b를 참조하면, 도 3a 및 도 3b 내지 도 6a 및 도 6b를 참조하여 설명한 바와 같은 공정들에 따라 제2 탄소함유막(360)을 형성하는 공정까지 행한다. 그 후, 상기 버퍼층(350)의 상면이 일부 노출될 때까지 상기 노출된 제2 탄소함유막(360)을 그 상면으로부터 일부 제거하여 제2 탄소함유막 패턴(460A)을 형성한다. 상기 제2 탄소함유막 패턴(460A)은 도 9a 및 도 9b에 도시한 제2 탄소함유막 패턴(360A)과는 달리, 상기 리세스(352) 내부 뿐 만 아니라, 상기 제1 탄소함유막 패턴(330A)이 형성되어 있지 않은 영역 위에도 형성된다. 따라서, 기판(300)상에서 더블 패터닝 공정에 의해 패턴 밀도를 배가시킬 필요가 없는 저밀도 패턴 영역에도 상기 제2 탄소함유막 패턴(460A)이 형성된다.
상기 노출된 제2 탄소함유막(360)을 그 상면으로부터 일부 제거하기 위하여 건식 식각에 의한 에치백 공정을 이용할 수 있다.
도 16a 및 도 16b를 참조하면, 도 7a 및 도 7b를 참조하여 설명한 트리밍 마스크 패턴(370) 형성 공정과 유사한 공정으로 상기 제2 탄소함유막 패턴(460A) 위에 트리밍 마스크 패턴(470)을 형성한다.
상기 트리밍 마스크 패턴(470)은 상기 제2 탄소함유막 패턴(460A) 중 제거하고자 하는 부분 만을 노출시키도록 형성된다. 예를 들면, 기판(300)상에서 더블 패터닝 공정에 의해 패턴 밀도를 배가시킬 필요가 없는 저밀도 패턴 영역에서 상기 제2 탄소함유막 패턴(460A)이 노출되도록 상기 트리밍 마스크 패턴(470)을 형성한 다.
상기 트리밍 마스크 패턴(470)은 도 7a 및 도 7b를 참조하여 설명한 트리밍 마스크 패턴(370)과 동일한 구성을 가질 수 있다.
도 17a 및 도 17b를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 유사한 방법으로 상기 버퍼층(350)의 식각이 억제되는 조건하에서, 상기 트리밍 마스크 패턴(470)을 식각 마스크로 이용하여 상기 제2 탄소함유막 패턴(460A)의 노출된 부분을 식각한다. 그 결과, 트리밍 마스크 패턴(470)에 의해 덮이지 않는 영역에서는 상기 버퍼층(350)이 노출된다. 상기 제1 탄소함유막 패턴(330A)은 상기 버퍼층(350)으로 덮어 있으므로 상기 제2 탄소함유막 패턴(460A)의 식각시 상기 제1 탄소함유막 패턴(330A)이 소모되거나 손상될 염려가 없다.
상기 트리밍 마스크 패턴(470)을 식각 마스크로 이용하여 상기 제2 탄소함유막 패턴(460A)의 노출된 부분을 식각하기 위하여, 도 8a 및 도 8b를 참조하여 설명한 제2 탄소함유막(360)의 노출 부분 식각 공정시와 동일한 식각 조건을 적용할 수 있다.
도 18a 및 도 18b를 참조하면, 도 9a 및 도 9b를 참조하여 설명한 바와 유사한 공정을 이용하여 상기 트리밍 마스크 패턴(470)을 제거한다. 단, 본 실시예에서는 상기 트리밍 마스크 패턴(470)의 제거 후, 인-시튜(in-situ)로 상기 버퍼층(350)을 식각하여, 상기 버퍼층(350)이 제1 탄소함유막 패턴(330A)과 제2 탄소함유막 패턴(460A) 사이에서 이들 제1 탄소함유막 패턴(330A) 및 제2 탄소함유막 패턴(460A)의 저부에 잔류하도록 할 수 있다. 상기 버퍼층(350)의 식각 조건은 상기 트리밍 마스크 패턴(470)을 제거하기 위한 식각 조건과 동일하게 설정할 수 있다.
상기 트리밍 마스크 패턴(470)의 제거 및 버퍼층(350)의 식각을 인-시튜로 연속적으로 행하기 위하여 건식 식각 공정을 이용할 수 있다. 상기 버퍼층(350)이 산화막으로 이루어진 경우, 예를 들면 CxFy (x 및 y는 각각 1 내지 10의 정수) 가스를 식각 가스로 이용할 수 있다. 또는, 상기 식각 가스로서 CxFy 및 O2의 혼합 가스, 또는 CxFy, O2 및 Ar의 혼합 가스를 사용할 수 있다. 상기 CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. 또는, 상기 트리밍 마스크 패턴(470)의 제거 및 버퍼층(350)의 식각을 인-시튜로 연속적으로 행하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 버퍼층(350)이 산화막으로 이루어진 경우, 상기 제1 탄소함유막 패턴(330A)과 상기 제2 탄소함유막 패턴(460A)에 대하여 비교적 높은 식각 선택비로 상기 트리밍 마스크 패턴(470)을 제거하고 상기 버퍼층(350)을 식각하기 위하여, 불소(F)를 함유하는 식각액을 사용할 수 있다. 예를 들면, 상기 식각액은 순수와 HF가 50:1의 부피비로 혼합된 DHF로 이루어질 수 있다. 이 경우, DHF 내에 상기 트리밍 마스크 패턴(470) 및 버퍼층(350)이 있는 기판(300)을 딥핑(dipping)한 후, 순수 (deionized water)를 사용하는 린스 공정 및 N2 가스를 사용하는 퍼지하는 공정을 차례로 행할 수 있다.
상기 버퍼층(350)을 식각하는 동안, 상기 제1 탄소함유막 패턴(330A)이 형성되어 있지 않은 저밀도 패턴 영역에 있던 버퍼층(350)은 완전히 제거되어 상기 제3 하드마스크층(326)의 상면이 노출될 수 있다.
도 19a 및 도 19b를 참조하면, 도 10a 및 도 10b와 도 11a 및 도 11b를 참조하여 설명한 바와 같은 방법으로, 제1 탄소함유막 패턴(330A) 및 제2 탄소함유막 패턴(460A)을 식각 마스크로 이용하여 상기 버퍼층(350)의 노출 부분과, 그 아래에 있는 제3 하드마스크층(326)을 식각하여, 복수의 제3 하드마스크 패턴(326A)을 형성한다.
그 후, 도 12a 및 도 12b 내지 도 14a 및 14b를 참조하여 설명한 일련의 공정들을 행하여 미세 패턴을 형성한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명에 따른 반도체 소자로부터 구현될 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 적용하여 형성될 수 있는 예시적인 단위 소자들의 레이아웃이다.
도 3a 및 도 3b 내지 도 14a 및 도 14b는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 15a 및 도 15b 내지 도 19a 및 도 19b는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
300: 기판, 310: 피식각막, 322: 제1 하드마스크층, 322A: 제1 하드마스크 패턴, 324: 제2 하드마스크층, 324A: 제2 하드마스크 패턴, 326: 제3 하드마스크층, 326A: 제3 하드마스크 패턴, 326R: 낮은 표면부, 330: 제1 탄소함유막, 330A: 제1 탄소함유막 패턴, 342: 제4 하드마스크층, 344: 반사방지막, 346: 포토레지스트 패턴, 350: 버퍼층, 352: 리세스, 360: 제2 탄소함유막, 360A: 제2 탄소함유막 패턴, 370: 트리밍 마스크 패턴, 460A: 제2 탄소함유막 패턴, 470: 트리밍 마스크 패턴.

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성하는 단계와,
    상기 제1 영역 위에서 상기 피식각막 위에 복수의 제1 탄소함유막 패턴을 형성하는 단계와,
    상기 복수의 제1 탄소함유막 패턴 중 상호 인접한 2 개의 제1 탄소함유막 패턴 사이에 각각 위치되는 복수의 리세스(recess)가 형성된 상면을 가지고 상기 복수의 제1 탄소함유막 패턴의 상면 및 양 측벽을 덮는 버퍼층을 형성하는 단계와,
    상기 복수의 리세스를 채우도록 상기 제1 영역 및 제2 영역에서 상기 버퍼층 위에 제2 탄소함유막을 형성하는 단계와,
    상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시키는 단계와,
    상기 제1 영역 및 제2 영역에서 상기 버퍼층 중 일부를 제거하여 상기 복수의 제1 탄소함유막 패턴을 노출시키는 단계와,
    상기 복수의 제1 탄소함유막 패턴과 상기 제2 탄소함유막중 상기 복수의 리세스 내에 채워진 부분들을 식각 마스크로 이용하여 상기 피식각막을 식각하여 복수의 피식각막 패턴을 형성하는 단계를 포함하고,
    상기 복수의 제1 탄소함유막 패턴을 형성하는 단계와 상기 제2 탄소함유막을 형성하는 단계는 각각
    방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물을 상기 기판상에 스핀 코팅하는 단계와,
    상기 스핀 코팅된 유기 화합물을 베이크(bake)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제2 탄소함유막을 형성하는 단계에서, 상기 제2 탄소함유막은 상기 복수의 리세스를 채우면서 상기 제1 영역 및 제2 영역에서 상기 버퍼층을 완전히 덮도록 형성되고,
    상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시키는 단계는 상기 제1 영역에서 상기 제2 탄소함유막 위에 트리밍 마스크 패턴을 형성하는 단계와, 상기 트리밍 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역에서 상기 제2 탄소함유막을 식각하는 단계와, 상기 트리밍 마스크 패턴을 제거하여 상기 제1 영역에서 상기 제2 탄소함유막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 트리밍 마스크 패턴을 제거하는 단계 후, 상기 버퍼층 중 일부를 제거하여 상기 복수의 제1 탄소함유막 패턴을 노출시키기 전에, 상기 제1 영역에 있는 상기 제2 탄소 함유막을 그 상면으로부터 일부 제거하여 상기 복수의 리세스 내에 각각 위치되는 복수의 제2 탄소함유막 패턴을 형성하는 단계를 더 포함하고,
    상기 피식각막을 식각하는 단계에서는 상기 복수의 제1 탄소함유막 패턴과 상기 복수의 제2 탄소함유막 패턴을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 제2 탄소함유막을 형성하는 단계에서, 상기 제2 탄소함유막은 상기 복수의 리세스를 채우면서 상기 제1 영역 및 제2 영역에서 상기 버퍼층을 완전히 덮도록 형성되고,
    상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시키는 단계는 상기 제1 영역 및 제2 영역에서 상기 제2 탄소함유막을 그 상면으로부터 일부 제거하여 상기 제1 영역에서는 상기 복수의 리세스 내에 각각 위치되고 상기 제2 영역에서는 상기 버퍼층 위에 위치되는 복수의 제2 탄소함유막 패턴을 형성하는 단계와, 상기 제1 영역에서 상기 제2 탄소함유막 및 상기 버퍼층 위에 트리밍 마스크 패턴을 형성하는 단계와, 상기 트리밍 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역에서 상기 제2 탄소함유막 패턴을 식각하는 단계와, 상기 트리밍 마스크 패턴을 제거하여 상기 제1 영역에서 상기 제2 탄소함유막 패턴 및 상기 버퍼층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 피식각막을 식각하는 단계에서는 상기 복수의 제1 탄소함유막 패턴과 상기 제1 영역에 있는 제2 탄소함유막 패턴을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제4항에 있어서,
    상기 버퍼층 중 일부를 제거하여 상기 복수의 제1 탄소함유막 패턴을 노출시키는 단계는 상기 트리밍 마스크 패턴을 제거하는 단계에 이어서 연속적으로 인-시튜(in-situ)로 행해지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제6항에 있어서,
    상기 버퍼층 중 일부를 제거하기 위한 식각 공정과, 상기 트리밍 마스크 패턴을 제거하기 위한 식각 공정은 상호 동일한 식각 조건하에서 행해지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 제2 영역에서 상기 제2 탄소함유막을 제거하여 상기 제2 영역에서 상기 버퍼층을 노출시키는 단계에서는 상기 제1 영역에서 상기 제2 탄소함유막을 덮는 트리밍 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역에 있는 제2 탄소함유막을 식각하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 트리밍 마스크 패턴은 실리콘을 함유하는 포토레지스트 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 복수의 제1 탄소함유막 패턴과 상기 제2 탄소함유막은 상호 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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