JP2009164576A - 半導体素子の微細パターンの形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 176
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 233
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 231
- 238000005530 etching Methods 0.000 claims abstract description 108
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 238000001312 dry etching Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 150000002894 organic compounds Chemical class 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 10
- UHOVQNZJYSORNB-UHFFFAOYSA-N Benzene Chemical compound C1=CC=CC=C1 UHOVQNZJYSORNB-UHFFFAOYSA-N 0.000 claims description 9
- 238000004528 spin coating Methods 0.000 claims description 9
- UFWIBTONFRDIAS-UHFFFAOYSA-N Naphthalene Chemical compound C1=CC=CC2=CC=CC=C21 UFWIBTONFRDIAS-UHFFFAOYSA-N 0.000 claims description 6
- 125000003118 aryl group Chemical group 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 3
- 150000002430 hydrocarbons Chemical class 0.000 claims description 3
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 claims description 3
- 230000007261 regionalization Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 144
- 239000007789 gas Substances 0.000 description 22
- 238000002955 isolation Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910003697 SiBN Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000005596 ionic collisions Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 or BN Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
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Abstract
【解決手段】基板100上に第1膜を形成するステップと、第1膜上に複数の第1炭素含有膜パターンを形成するステップと、複数の第1炭素含有膜パターンの上面及び両側壁を覆うバッファ層を形成するステップと、複数の第1炭素含有膜パターンのうち、相互隣接した2つの第1炭素含有膜パターンの間の領域でバッファ層上に第2炭素含有膜パターンを形成するステップと、第1炭素含有膜パターンと第2炭素含有膜パターンとの間にあるバッファ層を除去するステップと、第1炭素含有膜パターン及び第2炭素含有膜パターンをエッチングマスクとして第1膜をエッチングして複数の第1膜パターン220bを形成するステップと、を含むことを特徴とする半導体素子の微細パターン110bの形成方法である。
【選択図】図2H
Description
前記第2炭素含有膜パターンを形成するステップは、前記バッファ層上にスピンコーティングによって第2炭素含有膜を形成するステップと、前記第2炭素含有膜をベーキングして硬化させるステップと、前記バッファ層が露出されるまで前記硬化した第2炭素含有膜をその上面から一部除去するステップと、を含みうる。
本発明による微細パターンの形成方法では、前記バッファ層の残留層除去工程と前記第1膜のエッチング工程とがなされる間、前記第1炭素含有膜パターン及び第2炭素含有膜パターンの幅が縮小し、縮小した第1炭素含有膜パターン及び縮小した第2炭素含有膜パターンが形成される。この場合、前記第1膜は、前記縮小した第1炭素含有膜パターン及び縮小した第2炭素含有膜パターンをエッチングマスクとして利用してエッチングされる。
前記複数の第1炭素含有膜パターン及び複数の第2炭素含有膜パターンは、それぞれ前記第1膜パターンの幅と同じ幅を有しうる。または、前記複数の第1炭素含有膜パターン及び複数の第2炭素含有膜パターンは、それぞれ前記第1膜パターンの幅よりさらに大幅を有しうる。
図1Aないし図1Jは、本発明の第1実施形態による半導体素子の微細パターンの形成方法を説明するために工程順序によって示す断面図である。
図1Aを参照すれば、基板100上に被エッチング膜110を形成し、被エッチング膜110上に第1ハードマスク層120及び第1炭素含有膜130を形成する。
被エッチング膜110は、形成しようとするパターンの用途によって、多様な物質で形成される。基板100上にゲート電極を形成する場合には、被エッチング膜110は、導電層、例えば、ドーピングされたポリシリコンまたはドーピングされたポリシリコンと金属シリサイド層との積層構造からなりうる。そして、ビットラインを形成する場合には、被エッチング膜100は、金属、例えば、タングステンまたはアルミニウムからなりうる。最終的に形成しようとする微細パターンが基板100のエッチングによって形成される場合には、被エッチング膜110は省略される。例えば、基板100に活性領域を定義するために本発明による方法を利用する場合には、被エッチング膜110を省略しうる。
第2ハードマスク層140は、CVDまたはスピンコーティングによって形成される。例えば、第2ハードマスク層140は、SiON膜、またはSi及びCを含有するスピンコーティング膜で形成される。
第1厚さdは、第1炭素含有膜パターン130aの第1幅W1と同じ寸法を有しうる。または、必要に応じて、第1厚さdは、第1炭素含有膜パターン130aの第1幅W1より小さくまたはさらに大きく形成することもできる。
場合によって、図1Dを参照して説明した低い表面部120aの形成工程は省略可能である。
図1Fを参照すれば、バッファ層160上に第2炭素含有膜170を形成する。
第2炭素含有膜170は、芳香族環を含む炭化水素化合物またはその誘導体からなる有機化合物で形成される。例えば、第2炭素含有膜170は、フェニル、ベンゼン、またはナフタレンのような芳香族環を含む有機化合物で形成される。第2炭素含有膜170は、第2炭素含有膜170を構成する有機化合物の総重量を基準に85〜99重量%の炭素含量を有する膜で形成される。第2炭素含有膜170は、スピンコーティングによって形成される。
図1Hを参照すれば、バッファ層160の露出された部分、すなわち、第1炭素含有膜パターン130aの上面を覆っている部分を除去して、第2ハードマスクパターン140aの上面を露出させる。その結果、第2ハードマスクパターン140aの上面及び第2炭素含有膜パターン170aの上面が同時に露出される。場合によって、第2ハードマスクパターン140aが消耗されて第1炭素含有膜パターン130aの上面が露出されることもある。次いで、バッファ層160のうち、第1炭素含有膜パターン130aと第2炭素含有膜パターン170aとの間にある部分を除去して、第1ハードマスク層120の低い表面部120aの上面を露出させる。
図1Jを参照すれば、複数の第1ハードマスクパターン120bをエッチングマスクとして利用して被エッチング膜110をエッチングして、複数の微細パターン110aを形成する。このとき、被エッチング膜110をエッチングする前に、第1ハードマスクパターン120b上に残っている第1炭素含有膜パターン130a及び第2炭素含有膜パターン170aを除去することもでき、除去せずに残しておいた状態で被エッチング膜110をエッチングすることもできる。また、第1ハードマスクパターン120b上に残留されているバッファ層160もエッチングマスクとして利用される。
図示していないが、被エッチング膜110の形成を省略し、基板100の真上にハードマスク層120を形成した場合には、複数の第1ハードマスクパターン120bをエッチングマスクとして利用して基板100をエッチングして、基板100に微細パターンを形成することもできる。
図2Aないし図2Hは、本発明の第2実施形態による半導体素子の微細パターンの形成方法を説明するために工程順序によって示す断面図である。
図2Aないし図2Hを参照して説明する本発明の第2実施形態による半導体素子の微細パターンの形成方法は、図1Aないし図1Jを参照して説明した本発明の第1実施形態による方法とほぼ類似している。但し、第2実施形態では、第1ハードマスク層120及びバッファ層160に対応する第1ハードマスク層220及びバッファ層260を同一系列の物質で形成し(図2C参照)、第1炭素含有膜パターン130a及び第2炭素含有膜パターン170aに対応する第1炭素含有膜パターン230a及び第2炭素含有膜パターン270aをエッチングマスクとして利用して、バッファ層260の残留層260aをエッチングする工程(図2F参照)と、第1ハードマスク層220をエッチングする工程(図2G参照)とをインシチュで連続的に行う工程を例として説明する。図2Aないし図2Hにおいて、図1Aないし図1Jと同じ参照符号は、同一部材を表す。
被エッチング膜110、第1ハードマスク層220、及び第2ハードマスク層140についての詳細な事項は、図1A及び図1Bを参照して説明した通りである。但し、第1ハードマスク層220は、酸化膜で形成される。例えば、第1ハードマスク層220は、PEOX(Plasma−Enhanced Oxide)膜で形成される。第1炭素含有膜230は、図1Aを参照して、第1炭素含有膜130について説明した通りである。但し、第1炭素含有膜230は、図1Aで説明した第1炭素含有膜130の厚さよりさらに大きい厚さT2を有しうる。また、フォトレジストパターン250は、図1Bを参照して説明したフォトレジストパターン150について説明した通りである。但し、フォトレジストパターン250の幅WP2は、基板100上に最終的に具現しようとする微細パターンの幅よりさらに大きい。
図2Eを参照すれば、図1Gを参照して説明したような方法でバッファ層260の上面が一部露出されるまで第2炭素含有膜270の一部を除去して、リセス262内に第2炭素含有膜パターン270aを形成する。その結果得られる複数の第2炭素含有膜パターン270aのうち、隣接した2つの第2炭素含有膜パターン270aの間には、第1炭素含有膜パターン230a及び第2ハードマスクパターン140aを覆っているバッファ層260の上面が露出されている。第2炭素含有膜パターン270aは、リセス262の第2幅W6に対応する第3幅W7を有する。
残留層260aが残るようにバッファ層260の一部を除去するために、例えば、DHF、NH4F、またはこれらの組合わせからなるエッチング液を利用するウェットエッチング工程を利用しうる。このとき、残留層260aによって第1ハードマスク層220がエッチング液によって露出されずに保護される。また、第1炭素含有膜パターン230aと第2炭素含有膜パターン270aとの間にあるバッファ層260の厚さD2が、第1実施形態の場合に比べて小さく、また、第1炭素含有膜パターン230aと第2炭素含有膜パターン270aとの間にあるバッファ層260の一部のみをウェットエッチング工程で除去するため、第1炭素含有膜パターン230a及び第2炭素含有膜パターン270aがエッチング液に露出される時間を短縮させうる。したがって、第1炭素含有膜パターン230a及び第2炭素含有膜パターン270aのエッチング液による可能性のあるプロファイル変形の問題を最小化し、第1炭素含有膜パターン230a及び第2炭素含有膜パターン270aのプロファイルを良好に維持させうる。
図2Hを参照すれば、縮小した第1炭素含有膜パターン230b及び縮小した第2炭素含有膜パターン270bを除去し、複数の第1ハードマスクパターン220bをエッチングマスクとして利用して被エッチング膜110をエッチングして、複数の微細パターン110bを形成する。
図3Aないし図3Fは、本発明の第3実施形態による半導体素子の微細パターンの形成方法を説明するために工程順序によって示す断面図である。
本例では、図1Aないし図1Jに例示された第1実施形態による工程を利用して、基板100に活性領域132(図3F参照)を限定する素子分離膜を形成する工程を例として説明する。
図3Aを参照すれば、基板400上にパッド酸化膜410を形成する。そして、パッド酸化膜410上に窒化膜422を形成する。次いで、図1Aを参照して説明したような方法で、窒化膜422上に第1ハードマスク層120及び第1炭素含有膜130を形成する。
図3Bを参照すれば、図1Bないし図1Hを参照して説明したような方法で第1ハードマスク層120上に第1炭素含有膜パターン130a及び第2炭素含有膜パターン170aを形成する。
図3Cを参照すれば、図1Iを参照して説明したような方法で第1炭素含有膜パターン130a及び第2炭素含有膜パターン170aをエッチングマスクとして利用して第1ハードマスク層120をエッチングして、複数の第1ハードマスクパターン120bを形成する。
図3Fを参照すれば、トレンチ460の内部及び窒化膜パターン422a上に絶縁物質を蒸着した後、窒化膜パターン422aが露出されるまでCMP(Chemical Mechanical Polishing)工程によって平坦化する方法で、トレンチ460内に絶縁膜470を充填して素子分離膜を形成する。絶縁膜470で形成される素子分離膜によって基板400に活性領域312が定義される。
(産業上の利用可能性)
本発明は、半導体素子の製造関連の技術分野に適用可能である。
Claims (20)
- 基板上に第1膜を形成するステップと、
前記第1膜上に複数の第1炭素含有膜パターンを形成するステップと、
前記複数の第1炭素含有膜パターンの上面及び両側壁を覆うバッファ層を形成するステップと、
前記複数の第1炭素含有膜パターンのうち、相互隣接した2つの第1炭素含有膜パターンの間の領域で前記バッファ層上に第2炭素含有膜パターンを形成するステップと、
前記第1炭素含有膜パターンと前記第2炭素含有膜パターンとの間にある前記バッファ層を除去するステップと、
前記第1炭素含有膜パターン及び前記第2炭素含有膜パターンをエッチングマスクとして前記第1膜をエッチングして複数の第1膜パターンを形成するステップと、を含むことを特徴とする半導体素子の微細パターンの形成方法。 - 前記第1炭素含有膜パターンを形成するステップは、
前記第1膜上にスピンコーティングによって第1炭素含有膜を形成するステップと、
前記第1炭素含有膜をベーキングして硬化させるステップと、
前記硬化した第1炭素含有膜をパターニングするステップと、を含むことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。 - 前記第1炭素含有膜を硬化させるために、前記第1炭素含有膜を300〜550℃の温度下でベーキングすることを特徴とする請求項2に記載の半導体素子の微細パターンの形成方法。
- 前記硬化した第1炭素含有膜をパターニングするステップは、フォトレジストパターンをエッチングマスクとして利用して、前記硬化した第1炭素含有膜をエッチングするステップを含むことを特徴とする請求項2に記載の半導体素子の微細パターンの形成方法。
- 前記第2炭素含有膜パターンを形成するステップは、
前記バッファ層上にスピンコーティングによって第2炭素含有膜を形成するステップと、
前記第2炭素含有膜をベーキングして硬化させるステップと、
前記バッファ層が露出されるまで、前記硬化した第2炭素含有膜をその上面から一部除去するステップと、を含むことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。 - 前記第2炭素含有膜を硬化させるために、前記第2炭素含有膜を300〜550℃の温度下でベーキングすることを特徴とする請求項5に記載の半導体素子の微細パターンの形成方法。
- 前記第1炭素含有膜パターン及び第2炭素含有膜パターンは、それぞれ前記第1炭素含有膜パターン及び第2炭素含有膜パターンのそれぞれを構成する有機化合物の総重量を基準に85〜99重量%の炭素含量を有することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記第1炭素含有膜パターン及び第2炭素含有膜パターンは、それぞれ芳香族環を含む炭化水素化合物またはその誘導体からなる有機化合物を含むことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記第1炭素含有膜パターン及び第2炭素含有膜パターンは、それぞれフェニル、ベンゼン、またはナフタレンを含む有機化合物からなることを特徴とする請求項8に記載の半導体素子の微細パターンの形成方法。
- 前記第1炭素含有膜パターンと前記第2炭素含有膜パターンとの間にある前記バッファ層を除去するステップは、
前記第1炭素含有膜パターンと前記第2炭素含有膜パターンとの間で、前記第1膜を覆うバッファ層の残留層が残るように前記バッファ層の一部のみを除去するステップと、
前記バッファ層の残留層を除去して前記第1膜を露出させるステップと、を含むことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。 - 前記バッファ層の一部のみを除去するために、ウェットエッチング工程を利用することを特徴とする請求項10に記載の半導体素子の微細パターンの形成方法。
- 前記バッファ層の残留層を除去するために、フッ化炭素ガスをエッチングガスとして使用するドライエッチング工程を利用することを特徴とする請求項10に記載の半導体素子の微細パターンの形成方法。
- 前記バッファ層及び前記第1膜は、それぞれ酸化物からなり、
前記バッファ層の残留層の除去工程と前記第1膜のエッチング工程とは、それぞれ同じエッチング条件を利用するドライエッチング工程によって同じチャンバ内で連続的に行われることを特徴とする請求項12に記載の半導体素子の微細パターンの形成方法。 - 前記バッファ層の残留層の除去工程と前記第1膜のエッチング工程とがなされる間、前記第1炭素含有膜パターン及び第2炭素含有膜パターンの幅が縮小し、縮小した第1炭素含有膜パターン及び縮小した第2炭素含有膜パターンが形成され、
前記第1膜は、前記縮小した第1炭素含有膜パターン及び縮小した第2炭素含有膜パターンをエッチングマスクとして利用してエッチングされることを特徴とする請求項13に記載の半導体素子の微細パターンの形成方法。 - 前記バッファ層及び前記第1膜は、それぞれ異なる物質からなり、
前記第1膜のエッチング工程は、前記バッファ層の残留層除去工程時に使われるエッチング条件とは異なるエッチング条件を利用するドライエッチング工程によって行われることを特徴とする請求項12に記載の半導体素子の微細パターンの形成方法。 - 前記複数の第1炭素含有膜パターン及び複数の第2炭素含有膜パターンは、それぞれ前記第1膜パターンの幅と同じ幅を有することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記複数の第1炭素含有膜パターン及び複数の第2炭素含有膜パターンは、それぞれ前記第1膜パターンの幅よりさらに大幅を有することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記基板は、被エッチング膜を備え、
前記第1膜パターンをエッチングマスクとして前記被エッチング膜をエッチングして微細パターンを形成するステップをさらに含むことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。 - 前記第1膜は、酸化膜、窒化膜、及び酸化膜と窒化膜との組合わせのうちから選択される何れか一つからなるハードマスク層であり、
前記第1膜パターンをエッチングマスクとして前記基板をエッチングするステップをさらに含むことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。 - 前記複数の第1炭素含有膜パターン及び複数の第2炭素含有膜パターンは、相互に同じ物質からなることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2008-0001824 | 2008-01-07 | ||
KR20080001824 | 2008-01-07 | ||
KR1020080030784A KR20090076743A (ko) | 2008-01-07 | 2008-04-02 | 반도체 소자의 미세 패턴 형성 방법 |
KR10-2008-0030784 | 2008-04-02 | ||
US12/217,784 US8029688B2 (en) | 2008-01-07 | 2008-07-09 | Method of fine patterning semiconductor device |
US12/217,784 | 2008-07-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009164576A true JP2009164576A (ja) | 2009-07-23 |
JP5356762B2 JP5356762B2 (ja) | 2013-12-04 |
Family
ID=40844924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008251250A Active JP5356762B2 (ja) | 2008-01-07 | 2008-09-29 | 半導体素子の微細パターンの形成方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8029688B2 (ja) |
JP (1) | JP5356762B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR101736983B1 (ko) | 2010-06-28 | 2017-05-18 | 삼성전자 주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
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CN108573865B (zh) * | 2017-03-07 | 2020-06-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
CN107068548B (zh) * | 2017-04-18 | 2018-10-16 | 睿力集成电路有限公司 | 半导体器件及其制备方法 |
KR20200055192A (ko) | 2018-11-12 | 2020-05-21 | 삼성전자주식회사 | 반도체 소자 형성 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 2008-07-09 US US12/217,784 patent/US8029688B2/en active Active
- 2008-09-29 JP JP2008251250A patent/JP5356762B2/ja active Active
-
2011
- 2011-08-25 US US13/217,544 patent/US8349200B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US8029688B2 (en) | 2011-10-04 |
JP5356762B2 (ja) | 2013-12-04 |
US8349200B2 (en) | 2013-01-08 |
US20090176376A1 (en) | 2009-07-09 |
US20110312183A1 (en) | 2011-12-22 |
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|
A977 | Report on retrieval |
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