JP2003046062A5 - - Google Patents

Description

【００１２】
【課題を解決するための手段】
この発明は、不揮発性メモリトランジスタを配列したセルアレイと、第１のＭＩＳＦＥＴ（高電圧系ＭＩＳＦＥＴ）及びこれより低電圧で駆動される第２のＭＩＳＦＥＴ（低電圧系ＭＩＳＦＥＴ）を含む周辺回路とを有する半導体メモリ装置の製造方法であって、半導体基板に、前記第１のＭＩＳＦＥＴに用いられる第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜を選択的にエッチングして、前記セルアレイの領域で前記半導体基板を露出させる工程と、露出した前記半導体基板に、前記不揮発性メモリトランジスタのトンネル絶縁膜となる第２のゲート絶縁膜を形成する工程と、前記第１及び第２のゲート絶縁膜上に第１のゲート電極材料膜を堆積する工程と、前記第１のゲート電極材料膜及びその下の前記第１のゲート絶縁膜を選択的にエッチングして、前記第２のＭＩＳＦＥＴの領域で前記半導体基板を露出させる工程と、露出した前記半導体基板に前記第２のＭＩＳＦＥＴに用いられる、前記第２のゲート絶縁膜より薄い第３のゲート絶縁膜を形成する工程と、前記第３のゲート絶縁膜上に第２のゲート電極材料膜を堆積する工程と、前記第１及び第２のゲート電極材料膜を含んで前記メモリトランジスタ、第１及び第２のＭＩＳＦＥＴのゲートを形成する工程と、を有することを特徴とする。

この発明はまた、不揮発性メモリトランジスタを配列したセルアレイと、第１のＭＩＳＦＥＴ（高電圧系ＭＩＳＦＥＴ）及びこれより低電圧で駆動される第２のＭＩＳＦＥＴ（低電圧系ＭＩＳＦＥＴ）を含む周辺回路とを有する半導体メモリ装置の製造方法であって、半導体基板に、前記第１のＭＩＳＦＥＴに用いられる第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜を選択的にエッチングして、前記第２のＭＩＳＦＥＴの領域で前記半導体基板を露出させる工程と、露出した前記半導体基板に前記第１のゲート絶縁膜より薄い前記第２のＭＩＳＦＥＴに用いられる第２のゲート絶縁膜を形成する工程と、前記第１及び第２のゲート絶縁膜上に第１のゲート電極材料膜を堆積する工程と、前記第１のゲート電極材料膜及びその下の前記第１のゲート絶縁膜を選択的にエッチングして、前記セルアレイの領域で前記半導体基板を露出させる工程と、露出した前記半導体基板に、前記不揮発性メモリトランジスタのトンネル絶縁膜となる前記第１のゲート絶縁膜より薄く前記第２のゲート絶縁膜より厚い第３のゲート絶縁膜を形成する工程と、前記第３のゲート絶縁膜上に第２のゲート電極材料膜を堆積する工程と、前記第１及び第２のゲート電極材料膜を含んで前記メモリトランジスタ、第１及び第２のＭＩＳＦＥＴのゲートを形成する工程と、を有することを特徴とする。

Claims (5)

1. 不揮発性メモリトランジスタを配列したセルアレイと、第１のＭＩＳＦＥＴ及びこれより低電圧で駆動される第２のＭＩＳＦＥＴを含む周辺回路とを有する半導体メモリ装置の製造方法であって、
   半導体基板に、前記第１のＭＩＳＦＥＴに用いられる第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜を選択的にエッチングして、前記セルアレイの領域で前記半導体基板を露出させる工程と、
   露出した前記半導体基板に、前記不揮発性メモリトランジスタのトンネル絶縁膜となる第２のゲート絶縁膜を形成する工程と、
   前記第１及び第２のゲート絶縁膜上に第１のゲート電極材料膜を堆積する工程と、
   前記第１のゲート電極材料膜及びその下の前記第１のゲート絶縁膜を選択的にエッチングして、前記第２のＭＩＳＦＥＴの領域で前記半導体基板を露出させる工程と、
   露出した前記半導体基板に前記第２のＭＩＳＦＥＴに用いられる、前記第２のゲート絶縁膜より薄い第３のゲート絶縁膜を形成する工程と、
   前記第３のゲート絶縁膜上に第２のゲート電極材料膜を堆積する工程と、
   前記第１及び第２のゲート電極材料膜を含んで前記メモリトランジスタ、第１及び第２のＭＩＳＦＥＴのゲートを形成する工程と
   を有することを特徴とする半導体メモリ装置の製造方法。
2. 不揮発性メモリトランジスタを配列したセルアレイと、第１のＭＩＳＦＥＴ及びこれより低電圧で駆動される第２のＭＩＳＦＥＴを含む周辺回路とを有する半導体メモリ装置の製造方法であって、
   半導体基板に、前記第１のＭＩＳＦＥＴに用いられる第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜を選択的にエッチングして、前記第２のＭＩＳＦＥＴの領域で前記半導体基板を露出させる工程と、
   露出した前記半導体基板に前記第１のゲート絶縁膜より薄い前記第２のＭＩＳＦＥＴに用いられる第２のゲート絶縁膜を形成する工程と、
   前記第１及び第２のゲート絶縁膜上に第１のゲート電極材料膜を堆積する工程と、
   前記第１のゲート電極材料膜及びその下の前記第１のゲート絶縁膜を選択的にエッチングして、前記セルアレイの領域で前記半導体基板を露出させる工程と、
   露出した前記半導体基板に、前記不揮発性メモリトランジスタのトンネル絶縁膜となる前記第１のゲート絶縁膜より薄く前記第２のゲート絶縁膜より厚い第３のゲート絶縁膜を形成する工程と、
   前記第３のゲート絶縁膜上に第２のゲート電極材料膜を堆積する工程と、
   前記第１及び第２のゲート電極材料膜を含んで前記メモリトランジスタ、第１及び第２のＭＩＳＦＥＴのゲートを形成する工程と
   を有することを特徴とする半導体メモリ装置の製造方法。
3. 前記第２のゲート電極材料膜を堆積した後、素子分離領域に前記第２のゲート電極材料膜から前記半導体基板の所定深さに達する溝を形成する工程と、
   前記溝に素子分離絶縁膜を埋め込む工程と、
   前記第１及び第２のゲート電極材料膜に重なる第３のゲート電極材料膜、不揮発性メモリトランジスタのゲート間絶縁膜、及び第４のゲート電極材料膜を積層形成する工程とを有し、
   前記第１，第２のＭＩＳＦＥＴ及び不揮発性メモリトランジスタのゲートは、前記第１乃至第４のゲート電極材料膜を選択エッチングして同時に形成される
   ことを特徴とする請求項１又は２記載の半導体メモリ装置の製造方法。
4. 前記第１のゲート絶縁膜を選択エッチングするためのレジストマスクが形成された状態で、前記セルアレイの領域に前記第１のゲート絶縁膜を介してしきい値調整のためのイオン注入を行う工程を有する
   ことを特徴とする請求項１記載の半導体メモリ装置の製造方法。
5. 前記第１のゲート電極材料膜及びその下の前記第１のゲート絶縁膜を除去するためのレジストマスクが形成された状態で、前記セルアレイの領域に前記第１のゲート電極材料膜を介してしきい値調整のためのイオン注入を行う工程を有する
   ことを特徴とする請求項２記載の半導体メモリ装置の製造方法。