JPH0278229A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH0278229A JPH0278229A JP23034688A JP23034688A JPH0278229A JP H0278229 A JPH0278229 A JP H0278229A JP 23034688 A JP23034688 A JP 23034688A JP 23034688 A JP23034688 A JP 23034688A JP H0278229 A JPH0278229 A JP H0278229A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ（以降ＦＥＴと称す）及
びその製造方法に関し、特にＰ型不純物を含有するゲー
トを備えたＭＯＳＦＥＴ及びその製造方法に関する。
びその製造方法に関し、特にＰ型不純物を含有するゲー
トを備えたＭＯＳＦＥＴ及びその製造方法に関する。
現在のＬＳＩの回路は、ＰチャネルＭＯ３ＦＥＴとＮチ
ャネルＭＯ３ＦＥＴを用いたＣＭＯ３構成が主流となっ
ている。また一般にゲートには、ＮチャネルＭＯ８ＦＥ
Ｔ、ＰチャネルＭＯ３ＦＥＴ共に、Ｎ型不純物を含有す
るゲートいわゆるＮ型ゲートを使用している。Ｎ型ゲー
トを使用した場合、ＮチャネルＭＯ３ＦＥＴでは、チャ
ネル領域がゲート酸化膜とシリコン基板の界面のシリコ
ン基板側に形成された表面チャネル構造になるが、しか
し、ＰチャネルＭＯ８ＦＥＴでは、チャネル領域がゲー
ト酸化膜とシリコン基板の界面からシリコン基板にやや
入った所に形成された埋め込みチャネル構造となる。こ
のなめ、ＮチャネルＭＯ３ＦＥＴでは、チャネル領域が
ゲートによってコントロールされ易く、短チヤネル化に
有利であるが、ＰチャネルＭＯ３ＦＥＴでは、チャネル
領域がゲートによってコントロールされ難く、短チヤネ
ル化が難しい。従って、Ｃ、Ｍ ＯＳを微細化するため
には、ＮチャネルＭＯ３ＦＥＴにはＮ型ゲートを、Ｐチ
ャネル領域 Ｓ Ｆ ＥＴには極性が反対のＰ型ゲート
を用いることが７才しい。
ャネルＭＯ３ＦＥＴを用いたＣＭＯ３構成が主流となっ
ている。また一般にゲートには、ＮチャネルＭＯ８ＦＥ
Ｔ、ＰチャネルＭＯ３ＦＥＴ共に、Ｎ型不純物を含有す
るゲートいわゆるＮ型ゲートを使用している。Ｎ型ゲー
トを使用した場合、ＮチャネルＭＯ３ＦＥＴでは、チャ
ネル領域がゲート酸化膜とシリコン基板の界面のシリコ
ン基板側に形成された表面チャネル構造になるが、しか
し、ＰチャネルＭＯ８ＦＥＴでは、チャネル領域がゲー
ト酸化膜とシリコン基板の界面からシリコン基板にやや
入った所に形成された埋め込みチャネル構造となる。こ
のなめ、ＮチャネルＭＯ３ＦＥＴでは、チャネル領域が
ゲートによってコントロールされ易く、短チヤネル化に
有利であるが、ＰチャネルＭＯ３ＦＥＴでは、チャネル
領域がゲートによってコントロールされ難く、短チヤネ
ル化が難しい。従って、Ｃ、Ｍ ＯＳを微細化するため
には、ＮチャネルＭＯ３ＦＥＴにはＮ型ゲートを、Ｐチ
ャネル領域 Ｓ Ｆ ＥＴには極性が反対のＰ型ゲート
を用いることが７才しい。
一方Ｐ型ゲートとしては、多結晶シリコン層にホウ素を
ドープしたものが通常使用される。このＰ型不純物を含
有する多結晶シリコンをゲートとして使用した場合、後
工程に含まれる熱処理によって、多結晶シリコン層の中
のホウ素がゲート酸化膜を通して基板にまで拡散してし
まうというｒボロンの突き抜は現象１が問題となる。
ドープしたものが通常使用される。このＰ型不純物を含
有する多結晶シリコンをゲートとして使用した場合、後
工程に含まれる熱処理によって、多結晶シリコン層の中
のホウ素がゲート酸化膜を通して基板にまで拡散してし
まうというｒボロンの突き抜は現象１が問題となる。
この問題を解決するための方法は、従来例えば、「半導
体・集積回路技術第３４回シンポジウム講演論文集」９
１〜９６頁の「薄い窒化膜でカバーしたＰ＋Ｐｏ１ｙゲ
ートの特性」という論文で発表されている。
体・集積回路技術第３４回シンポジウム講演論文集」９
１〜９６頁の「薄い窒化膜でカバーしたＰ＋Ｐｏ１ｙゲ
ートの特性」という論文で発表されている。
この論文には、ボロンの突き抜けを抑えられる構造とし
て、第３図に示した構造のＰ型ゲートが提案されている
（なおここではトレイン・ソースは省略されている）。
て、第３図に示した構造のＰ型ゲートが提案されている
（なおここではトレイン・ソースは省略されている）。
図においてシリコンの窒化膜５′は、Ｐ型ゲート３に直
接堆積されている。
接堆積されている。
この構造は、第５図（ａ）〜（Ｃ）に示した製造方法に
よって製造される。
よって製造される。
この製造方法は、まず、第５図（ａ）に示すように、シ
リコン基板１上にゲート酸化膜２を形成し、さらに多結
晶シリコン層３ａを堆積する。
リコン基板１上にゲート酸化膜２を形成し、さらに多結
晶シリコン層３ａを堆積する。
次に、第５図（ｂ）に示すように、多結晶シリコン層３
ａにホウ素を注入した後、シリコン窒化膜５ａ’を堆積
して熱処理を行ない、Ｐ型多結晶シリコン層３ｂを形成
する。
ａにホウ素を注入した後、シリコン窒化膜５ａ’を堆積
して熱処理を行ない、Ｐ型多結晶シリコン層３ｂを形成
する。
次に、第５図（Ｃ）に示すように、シリコン窒化膜５ａ
′を除去した後、Ｐ型多結晶シリコン層３ｂをエツチン
グ加工してＰ型ゲート３を形成する。
′を除去した後、Ｐ型多結晶シリコン層３ｂをエツチン
グ加工してＰ型ゲート３を形成する。
さらにその上にシリコン窒化膜５′を堆積すると第３図
のようになる。
のようになる。
このように、多結晶シリコン層中に注入したホウ素を活
性化するための熱処理を行なう前に窒化膜を堆積するこ
とで、熱処理中のホウ素の突き抜けを防ぐことができる
。
性化するための熱処理を行なう前に窒化膜を堆積するこ
とで、熱処理中のホウ素の突き抜けを防ぐことができる
。
しかしながら上に述べたような従来の第１の実施例の構
造では、その後ドレイン・ソースを形成してトランジス
タを構成したときにシングルトレイン構造となってしま
うため、ホットキャリア耐性に問題がある。従って、従
来構造で、ホットキャリア耐性の強いＬＤＤ構造にした
場合には、窒化膜を形成してから側壁シリコン酸化膜を
形成するような製造方法となるので、第４図に示した第
２の例のような構造となってしまい、ホットキャリアト
ラップ領域Ａ″に窒化Ｍ６″が存在することになる。窒
化膜は、強力なホットキャリアトラップになることが知
られており、この構造は望ましくない、なおこの楕では
、ゲート３の上にのみ保護用のシリコンの酸化膜４ａ″
が設けである。
造では、その後ドレイン・ソースを形成してトランジス
タを構成したときにシングルトレイン構造となってしま
うため、ホットキャリア耐性に問題がある。従って、従
来構造で、ホットキャリア耐性の強いＬＤＤ構造にした
場合には、窒化膜を形成してから側壁シリコン酸化膜を
形成するような製造方法となるので、第４図に示した第
２の例のような構造となってしまい、ホットキャリアト
ラップ領域Ａ″に窒化Ｍ６″が存在することになる。窒
化膜は、強力なホットキャリアトラップになることが知
られており、この構造は望ましくない、なおこの楕では
、ゲート３の上にのみ保護用のシリコンの酸化膜４ａ″
が設けである。
本発明の目的は、保護用の側壁シリコン酸化膜を形成し
た後にシリコン窒化膜を形成するという製造方法によっ
て、ゲートを覆うように形成されたシリコン酸化膜の外
側にシリコン窒化膜を形成するというゲートの構造を実
現することで、ボロンの突き抜けを防止すると共にホッ
トキャリア耐性を確保することにある。
た後にシリコン窒化膜を形成するという製造方法によっ
て、ゲートを覆うように形成されたシリコン酸化膜の外
側にシリコン窒化膜を形成するというゲートの構造を実
現することで、ボロンの突き抜けを防止すると共にホッ
トキャリア耐性を確保することにある。
本発明のＦＥＴは、半導体８表面の少くともチャネル形
成領域上にゲート絶縁膜を介して形成した所定のパター
ンのゲートがゲート保護用の第１の絶縁膜と第２の絶縁
膜とに覆われて成る。
成領域上にゲート絶縁膜を介して形成した所定のパター
ンのゲートがゲート保護用の第１の絶縁膜と第２の絶縁
膜とに覆われて成る。
本発明のＦＥＴの製造方法は、半導体４瞼表面の少くと
もチャネル形成領域上にゲート絶縁膜を介して所定のパ
ターンのゲートを形成する工程、前記ゲートを覆うゲー
ト保護用の第１の絶縁膜を形成する工程及び前記第１の
絶縁膜を形成する工程を少くとも含んで成る。
もチャネル形成領域上にゲート絶縁膜を介して所定のパ
ターンのゲートを形成する工程、前記ゲートを覆うゲー
ト保護用の第１の絶縁膜を形成する工程及び前記第１の
絶縁膜を形成する工程を少くとも含んで成る。
第１図は本発明のＦＥＴの一実施例の模式的断面図であ
る。
る。
この実施例は、シリコン基板１表面のドレイン７ｄ及び
ソース７ｓにそれぞれ連らなる低濃度領域６ｄ及び６ｓ
に挟まれたチャネル形成領域上にゲート酸化膜２を介し
て形成した所定のパターンのＰ型不純物を含有した多結
晶シリコン層からなるゲート３がシリコン酸化膜４とシ
リコン窒化膜５とで順次覆われている。この構造では、
ホットキャリヤトラップ領域がシリコン酸化膜４で覆わ
れている。
ソース７ｓにそれぞれ連らなる低濃度領域６ｄ及び６ｓ
に挟まれたチャネル形成領域上にゲート酸化膜２を介し
て形成した所定のパターンのＰ型不純物を含有した多結
晶シリコン層からなるゲート３がシリコン酸化膜４とシ
リコン窒化膜５とで順次覆われている。この構造では、
ホットキャリヤトラップ領域がシリコン酸化膜４で覆わ
れている。
第２図＜ａ）〜（ｄ）は本発明のＦＥＴの製造方法の一
実施例を説明するための断面図である。
実施例を説明するための断面図である。
この製造方法は、まず、第２図（ａ）に示すように、シ
リコン基板１表面を酸化してゲート酸化膜２を形成し、
このゲート酸化膜２の上に多結晶シリコン層３ａを堆積
する。
リコン基板１表面を酸化してゲート酸化膜２を形成し、
このゲート酸化膜２の上に多結晶シリコン層３ａを堆積
する。
次に、第２図（ｂ）に示すように、多結晶シリコン層３
ａにホウ素のイオン注入を行ないＰ型不純物を含有する
多結晶シリコン層３ｂとした後、ゲート保護用酸化膜４
ａを形成し、さらにシリコン窒化膜５ａを堆積してから
熱処理を加えてＰ型の多結晶シリコン層３ｂ中に含まれ
るボロンを活性化する。
ａにホウ素のイオン注入を行ないＰ型不純物を含有する
多結晶シリコン層３ｂとした後、ゲート保護用酸化膜４
ａを形成し、さらにシリコン窒化膜５ａを堆積してから
熱処理を加えてＰ型の多結晶シリコン層３ｂ中に含まれ
るボロンを活性化する。
さらに、第２図（Ｃ）に示すように、シリコン窒化膜５
ａを除去した後、ゲート保護用酸化膜４ａとＰ型の多結
晶シリコン層３ｂをゲート形状に所定のパターンにエツ
チング加工する。
ａを除去した後、ゲート保護用酸化膜４ａとＰ型の多結
晶シリコン層３ｂをゲート形状に所定のパターンにエツ
チング加工する。
この後、第２図（ｄ）に示すように、Ｐ型不純物を低濃
度に注入し、Ｐ型紙濃度領域６ｄ及び６ｓを形成して、
更にシリコン酸化膜の堆積エッチバックを行いゲート保
護用の側面の酸化膜４ｂを形成する。
度に注入し、Ｐ型紙濃度領域６ｄ及び６ｓを形成して、
更にシリコン酸化膜の堆積エッチバックを行いゲート保
護用の側面の酸化膜４ｂを形成する。
最後に、シリコン窒化膜５を堆積し、ドレイン７ｄ及び
ソース７ｓ形成用のＰ型不純物を注入して熱処理を行な
うと第１図に示すＦＥＴができる。ドレイン７ｄ及びソ
ース７ｓ形成用のＰ型不純物の注入は、シリコン窒化膜
５の堆積前でもよい。
ソース７ｓ形成用のＰ型不純物を注入して熱処理を行な
うと第１図に示すＦＥＴができる。ドレイン７ｄ及びソ
ース７ｓ形成用のＰ型不純物の注入は、シリコン窒化膜
５の堆積前でもよい。
以上述べたように、本発明では、半導体前版表面の少く
ともチャネル形成領域上にゲート絶縁膜を介して形成し
た所定のパターンのゲートを酸化膜、窒化膜で順次覆う
ことにより、ボロンの突き抜けを防止できるのは勿論ホ
ットキャリア耐性も確保されたＰ型ゲート用ＭＯ３ＦＥ
Ｔを実現できるという効果がある。
ともチャネル形成領域上にゲート絶縁膜を介して形成し
た所定のパターンのゲートを酸化膜、窒化膜で順次覆う
ことにより、ボロンの突き抜けを防止できるのは勿論ホ
ットキャリア耐性も確保されたＰ型ゲート用ＭＯ３ＦＥ
Ｔを実現できるという効果がある。
第１図は本発明のＦＥＴの一実施例の模式的断面図、第
２図（ａ）〜（ｄ）は本発明のＦＥＴの製造方法の一実
施例を説明するための断面図、第３図は従来のＦＥＴの
構造を説明するための第１の例の断面図、第４図は従来
のＦＥＴの構造を説明するための第２の例の模式的断面
図、第５図（ａ）〜（ｃ）は従来のＦＥＴの製造方法を
説明するための断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ゲート、３ａ、３ｂ・・・多結晶シリコン層、４，４
ａ、４ｂ、４ａ” 、４ｂ”−−・酸化膜、５．５ａ。 ５ ａ ′−窒化膜、６ａ、６ｓ、６ｄ” 、６ｓ″・
・・低濃度領域、７ｄ、７ｄ″・・・ドレイン、７ｓ。 ７５″・・・ソース。
２図（ａ）〜（ｄ）は本発明のＦＥＴの製造方法の一実
施例を説明するための断面図、第３図は従来のＦＥＴの
構造を説明するための第１の例の断面図、第４図は従来
のＦＥＴの構造を説明するための第２の例の模式的断面
図、第５図（ａ）〜（ｃ）は従来のＦＥＴの製造方法を
説明するための断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ゲート、３ａ、３ｂ・・・多結晶シリコン層、４，４
ａ、４ｂ、４ａ” 、４ｂ”−−・酸化膜、５．５ａ。 ５ ａ ′−窒化膜、６ａ、６ｓ、６ｄ” 、６ｓ″・
・・低濃度領域、７ｄ、７ｄ″・・・ドレイン、７ｓ。 ７５″・・・ソース。
Claims (1)
- 【特許請求の範囲】 １、半導体表面の少くともチャネル形成領 域上にゲート絶縁膜を介して形成した所定のパターンの
ゲートがゲート保護用の第１の絶縁膜と第２の絶縁膜と
に覆われていることを特徴とする電界効果トランジスタ
。 ２、半導体表面の少くともチャネル形成領 域上にゲート絶縁膜を介して所定のパターンのゲートを
形成する工程、前記ゲートを覆うゲート保護用の第１の
絶縁膜を形成する工程及び前記第２の絶縁膜を形成する
工程を少くとも含むことを特徴とする電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23034688A JPH0278229A (ja) | 1988-09-13 | 1988-09-13 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23034688A JPH0278229A (ja) | 1988-09-13 | 1988-09-13 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0278229A true JPH0278229A (ja) | 1990-03-19 |
Family
ID=16906410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23034688A Pending JPH0278229A (ja) | 1988-09-13 | 1988-09-13 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0278229A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263329A (ja) * | 1990-02-20 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
| US5132757A (en) * | 1990-11-16 | 1992-07-21 | Unisys Corporation | LDD field effect transistor having a large reproducible saturation current |
| US5298446A (en) * | 1990-02-20 | 1994-03-29 | Sharp Kabushiki Kaisha | Process for producing semiconductor device |
| EP0661591A2 (en) | 1993-12-29 | 1995-07-05 | Eastman Kodak Company | Photographic elements containing loaded ultraviolet absorbing polymer latex |
| EP0695968A2 (en) | 1994-08-01 | 1996-02-07 | Eastman Kodak Company | Viscosity reduction in a photographic melt |
| EP0817252A2 (en) * | 1996-06-27 | 1998-01-07 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while supressing P-type impurity penetration |
| US9382630B2 (en) | 2007-12-28 | 2016-07-05 | Posco | Zinc alloy coated steel sheet having good sealer adhesion and corrosion resistance and process of manufacturing the same |
-
1988
- 1988-09-13 JP JP23034688A patent/JPH0278229A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263329A (ja) * | 1990-02-20 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
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| EP0817252A3 (en) * | 1996-06-27 | 1999-08-04 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while supressing P-type impurity penetration |
| US9382630B2 (en) | 2007-12-28 | 2016-07-05 | Posco | Zinc alloy coated steel sheet having good sealer adhesion and corrosion resistance and process of manufacturing the same |
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