JPH05129625A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05129625A JPH05129625A JP3289831A JP28983191A JPH05129625A JP H05129625 A JPH05129625 A JP H05129625A JP 3289831 A JP3289831 A JP 3289831A JP 28983191 A JP28983191 A JP 28983191A JP H05129625 A JPH05129625 A JP H05129625A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- film
- area
- gate
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
不揮発性メモリー素子のコントロールゲート／フローテ
ィングゲート間層間絶縁膜に高誘電率の物質ないしは強
誘電体／シリコン酸化膜を採用して、高い容量値で信頼
性も高いセルを形成する。
ィングゲート間層間絶縁膜に高誘電率の物質ないしは強
誘電体／シリコン酸化膜を採用して、高い容量値で信頼
性も高いセルを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
フローティングゲート構造の不揮発性メモリー素子に関
する。
フローティングゲート構造の不揮発性メモリー素子に関
する。
【０００２】
【従来の技術】この種情報の記憶に用いられるＭＯＳ型
トランジスタのチャンネル領域の上で、しかもコントロ
ールゲート電極の下にフローティングゲート領域を持つ
半導体記憶装置として、例えば不揮発性メモリの薄膜化
をはかるために、従来から、前記コントロールゲートと
フローティングゲートの間にＯＮＯの絶縁膜を介在させ
ることが提案されているが、Ｓi３Ｎ４の比誘電率が７
〜８で低くバイアス電圧の効率利用で劣る欠点があっ
た。また、上記半導体記憶装置として、コントロールゲ
ートとフローティングゲートの間に強誘電体層を介在さ
せることも考えられるが、強誘電体はＳiＯ２に比べて
絶縁耐性が低いために信頼性の点で問題が生じる慌れが
あった。
トランジスタのチャンネル領域の上で、しかもコントロ
ールゲート電極の下にフローティングゲート領域を持つ
半導体記憶装置として、例えば不揮発性メモリの薄膜化
をはかるために、従来から、前記コントロールゲートと
フローティングゲートの間にＯＮＯの絶縁膜を介在させ
ることが提案されているが、Ｓi３Ｎ４の比誘電率が７
〜８で低くバイアス電圧の効率利用で劣る欠点があっ
た。また、上記半導体記憶装置として、コントロールゲ
ートとフローティングゲートの間に強誘電体層を介在さ
せることも考えられるが、強誘電体はＳiＯ２に比べて
絶縁耐性が低いために信頼性の点で問題が生じる慌れが
あった。
【０００３】
【発明が解決しようとする課題】本発明は、前記従来例
の欠点を除去した半導体記憶装置を創作して、この種半
導体記憶装置としてバイアス電圧の利用効率が高く、か
つ信頼性のよいものを提供せんとするものである。
の欠点を除去した半導体記憶装置を創作して、この種半
導体記憶装置としてバイアス電圧の利用効率が高く、か
つ信頼性のよいものを提供せんとするものである。
【０００４】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタのチャンネル領域とコントロールゲート電極の間
に、電導性シリコンと絶縁性二酸化シリコンが混在する
フローティングゲート領域を設けた不揮発性半導体記憶
装置において、前記コントロール電極とフローティング
ゲート領域の間に高誘電率の薄膜とシリコン酸化膜の積
層を介在させてなるものである。
ジスタのチャンネル領域とコントロールゲート電極の間
に、電導性シリコンと絶縁性二酸化シリコンが混在する
フローティングゲート領域を設けた不揮発性半導体記憶
装置において、前記コントロール電極とフローティング
ゲート領域の間に高誘電率の薄膜とシリコン酸化膜の積
層を介在させてなるものである。
【０００５】
【作用】すなわち、本発明は、この種半導体記憶装置に
おいて、コントロールゲート／フローティングゲート間
に介在させる層間絶縁膜として高誘電率の物質ないしは
強誘電体／シリコン酸化膜を採用して高い容量値で信頼
性も高いセルを形成したものである。したがって、コン
トロールゲート／フローティングゲート間の層間膜の容
量値（Ｃ＝ε０εｒ・ｓ／ｄ）を従来の提案より大きく
できるので、バイアス電圧の効率利用が可能で、バイア
ス電圧の低減、メモリーセル面積縮小が可能となり、
又、より高速動作も可能となる一方、層間膜を強誘電体
等のみの場合より、信頼性が高いセルが形成できるもの
である。
おいて、コントロールゲート／フローティングゲート間
に介在させる層間絶縁膜として高誘電率の物質ないしは
強誘電体／シリコン酸化膜を採用して高い容量値で信頼
性も高いセルを形成したものである。したがって、コン
トロールゲート／フローティングゲート間の層間膜の容
量値（Ｃ＝ε０εｒ・ｓ／ｄ）を従来の提案より大きく
できるので、バイアス電圧の効率利用が可能で、バイア
ス電圧の低減、メモリーセル面積縮小が可能となり、
又、より高速動作も可能となる一方、層間膜を強誘電体
等のみの場合より、信頼性が高いセルが形成できるもの
である。
【０００６】
【実施例】以下、本発明を図面に示す実施例について説
明する。図１は、フローティングゲート構造の不揮発性
メモリー素子を示すもので、図中、１１はＮ型Ｓi基
板、１０はｐ型Ｗell、７はソース、８はドレイン、９
はチャンネル、１２はフィールド絶縁膜、５はゲート絶
縁膜、６はトンネル酸化膜である。１はコントロールゲ
ート、４はフローティングゲートとして、これらはゲー
ト絶縁膜の中に埋設した状態で設けられ、フローティン
グゲートをチャンネルと対向させてその間にトンネル酸
化膜を設ける。フローティングゲートは、多結晶シリコ
ン膜を採用したもので、例えばｎチャンネルトランジス
ターである場合には、ソース(ドレイン)はＮ形半導体、
Ｓi基板はＰ形半導体、ゲートはポリシリコン電極を用
いる。動作は、フローティングゲートに電子が注入され
ると、その下の基板チャンネル層はそれをＯＮさせるに
必要なゲート電圧の閾値を上げる一方、電子を抜くとと
もに戻る。また電子注入時の閾値より低いゲート電圧
(センス電圧)を印加することで、データの読みとりがで
きる。以上のような操作で１ビットデータの記憶／読み
をするものである。
明する。図１は、フローティングゲート構造の不揮発性
メモリー素子を示すもので、図中、１１はＮ型Ｓi基
板、１０はｐ型Ｗell、７はソース、８はドレイン、９
はチャンネル、１２はフィールド絶縁膜、５はゲート絶
縁膜、６はトンネル酸化膜である。１はコントロールゲ
ート、４はフローティングゲートとして、これらはゲー
ト絶縁膜の中に埋設した状態で設けられ、フローティン
グゲートをチャンネルと対向させてその間にトンネル酸
化膜を設ける。フローティングゲートは、多結晶シリコ
ン膜を採用したもので、例えばｎチャンネルトランジス
ターである場合には、ソース(ドレイン)はＮ形半導体、
Ｓi基板はＰ形半導体、ゲートはポリシリコン電極を用
いる。動作は、フローティングゲートに電子が注入され
ると、その下の基板チャンネル層はそれをＯＮさせるに
必要なゲート電圧の閾値を上げる一方、電子を抜くとと
もに戻る。また電子注入時の閾値より低いゲート電圧
(センス電圧)を印加することで、データの読みとりがで
きる。以上のような操作で１ビットデータの記憶／読み
をするものである。
【０００７】前記の如き構造よりなるフローティングゲ
ート型の不揮発性メモリー素子において、コントロール
ゲート／フローティングゲート間の容量とフローティン
グゲート／半導体基板間の容量のカップリング比を大き
く変え、かつ信頼性も考慮するためゲート／ゲート層間
膜にＳrＴiＯ３、ＰbＴiＯ３、ＰＺＴ、ＢaＭgＦ４、Ｂ
aＴiＯ３等の高誘電率の物質ないしは強誘電体の薄膜
と、多結晶シリコンを熱酸化したＳiＯ２のシリコン酸
化膜を採用して介在させる前記強誘電体の薄膜は、Ｓpu
tter法、ＣＶＤ法、ＳolＧel法、ＭＯＤ法等現在これら
の成膜に、一般的な方法で形成される。なお、強誘電体
膜を採用する場合は、分極反転が生じない条件下で利用
することができる。
ート型の不揮発性メモリー素子において、コントロール
ゲート／フローティングゲート間の容量とフローティン
グゲート／半導体基板間の容量のカップリング比を大き
く変え、かつ信頼性も考慮するためゲート／ゲート層間
膜にＳrＴiＯ３、ＰbＴiＯ３、ＰＺＴ、ＢaＭgＦ４、Ｂ
aＴiＯ３等の高誘電率の物質ないしは強誘電体の薄膜
と、多結晶シリコンを熱酸化したＳiＯ２のシリコン酸
化膜を採用して介在させる前記強誘電体の薄膜は、Ｓpu
tter法、ＣＶＤ法、ＳolＧel法、ＭＯＤ法等現在これら
の成膜に、一般的な方法で形成される。なお、強誘電体
膜を採用する場合は、分極反転が生じない条件下で利用
することができる。
【０００８】前記高誘電率の薄膜とシリコン酸化膜はい
づれが上でいづれが下の組み合せでもよい。また、一対
のシリコン酸化膜の間に高誘電率の薄膜をはさんだ三重
構造のものを採用してもよい。
づれが上でいづれが下の組み合せでもよい。また、一対
のシリコン酸化膜の間に高誘電率の薄膜をはさんだ三重
構造のものを採用してもよい。
【０００９】前記の如き構造を持つ本発明の半導体記憶
装置は印加電圧低減化、いいかえると電荷の注入、抽出
にかかわる電圧の比率を高くできるものである。
装置は印加電圧低減化、いいかえると電荷の注入、抽出
にかかわる電圧の比率を高くできるものである。
【００１０】図２に示す如き図１の等価回路で、Ｃ１は
コントロールゲートとフローティングゲート間の容量、
Ｃ２はフローティングゲートとドレイン間の容量、Ｃ３
はフローティングゲートとp−well間の容量、Ｃ4はドレ
インとp−well間の容量である。
コントロールゲートとフローティングゲート間の容量、
Ｃ２はフローティングゲートとドレイン間の容量、Ｃ３
はフローティングゲートとp−well間の容量、Ｃ4はドレ
インとp−well間の容量である。
【００１１】今、Ｃ１の積層膜としてＳiＯ２とＰＺＴ
(比誘電率(εr)１５０〜８００)を用いた場合につい
て、本発明の構造を半導体記憶装置が、従来のものに比
較して何倍の容量を稼げるかを書き込み時と消去時でみ
ると、 ＶＦＧ＝（Ｃ２／Ｃ１＋Ｃ３＋Ｃ２）・ＶＤ （式１） の条件でみて、図２の回路が図３の如くになる書き込み
時には、従来のものではＶＤ＝１８Ｖとすると、ＶＦＧ
＝（０.３〜０.５）×ＶＤ…（ｅｑ．１’）であるか
ら、ＶＦＧ＝５.４〜９Ｖとなり、リジェクション用バ
イアス電圧;ＶＤ−ＶＦＧ＝９〜１２.６Ｖとなる。本発
明の構造の場合はバイアス電圧;ＶＤ−ＶＦＧ＝９〜１
２.６Ｖとして ＶＦＧ 〜 (０.０９〜０.２)×ＶＤ (Ｃ１が５倍) 又は ＶＦＧ 〜 (０.０５〜０.１)×ＶＤ (Ｃ１が１０倍)
となる。つまり、電荷のリジエクションにかかわる電
圧は、バイアス電圧の５０〜７０％であったものが、 ＶＦＧ 〜 ８０〜９１％ (Ｃ１が５倍) 又は ＶＦＧ 〜 ９０〜９５％ (Ｃ１が１０倍) となる結
果 ＶD 〜 １１.３〜１３.８Ｖ (Ｃ１が５倍) 又は ＶD 〜 １０〜１３.３Ｖ (Ｃが１０倍) と低減す
ることができる。
(比誘電率(εr)１５０〜８００)を用いた場合につい
て、本発明の構造を半導体記憶装置が、従来のものに比
較して何倍の容量を稼げるかを書き込み時と消去時でみ
ると、 ＶＦＧ＝（Ｃ２／Ｃ１＋Ｃ３＋Ｃ２）・ＶＤ （式１） の条件でみて、図２の回路が図３の如くになる書き込み
時には、従来のものではＶＤ＝１８Ｖとすると、ＶＦＧ
＝（０.３〜０.５）×ＶＤ…（ｅｑ．１’）であるか
ら、ＶＦＧ＝５.４〜９Ｖとなり、リジェクション用バ
イアス電圧;ＶＤ−ＶＦＧ＝９〜１２.６Ｖとなる。本発
明の構造の場合はバイアス電圧;ＶＤ−ＶＦＧ＝９〜１
２.６Ｖとして ＶＦＧ 〜 (０.０９〜０.２)×ＶＤ (Ｃ１が５倍) 又は ＶＦＧ 〜 (０.０５〜０.１)×ＶＤ (Ｃ１が１０倍)
となる。つまり、電荷のリジエクションにかかわる電
圧は、バイアス電圧の５０〜７０％であったものが、 ＶＦＧ 〜 ８０〜９１％ (Ｃ１が５倍) 又は ＶＦＧ 〜 ９０〜９５％ (Ｃ１が１０倍) となる結
果 ＶD 〜 １１.３〜１３.８Ｖ (Ｃ１が５倍) 又は ＶD 〜 １０〜１３.３Ｖ (Ｃが１０倍) と低減す
ることができる。
【００１２】また、図２の回路が図４の如くになる消去
時には、従来のものでは方式ＶＰ＝＋２０ＶでＶＦＧ＝
(０.５〜０.７)×ＶＰ……(eq．２')であるから、インジ
ェクション用バイアス電圧は、ＶＦＧ＝１０〜１４Ｖと
なるが、本発明のものでは、 ＶＦＧ 〜（０.８３〜０.９２）×ＶＰ (Ｃ１が５倍) 又は ＶＦＧ 〜（０.９１〜０.９６）×ＶＰ (Ｃ１が１０
倍) とするとインジェクションにかかわる電圧の効率
は５０〜７０％であったのが ＶＦＧ 〜 ８３〜９２％ (Ｃ１が５倍) 又は ＶＦＧ 〜 ９１〜９６％ (Ｃ１が１０倍) と向上な
り、したがって、 ＶＰ 〜 １２.０〜１５.２Ｖ (Ｃ１が５倍) 又は ＶＰ 〜 １１.０〜１４.６Ｖ (Ｃ２が１０倍) とな
る。したがって、本発明のものは、書き込み時、消去時
ともに容量の使用効率が一段と向上していることが分
る。
時には、従来のものでは方式ＶＰ＝＋２０ＶでＶＦＧ＝
(０.５〜０.７)×ＶＰ……(eq．２')であるから、インジ
ェクション用バイアス電圧は、ＶＦＧ＝１０〜１４Ｖと
なるが、本発明のものでは、 ＶＦＧ 〜（０.８３〜０.９２）×ＶＰ (Ｃ１が５倍) 又は ＶＦＧ 〜（０.９１〜０.９６）×ＶＰ (Ｃ１が１０
倍) とするとインジェクションにかかわる電圧の効率
は５０〜７０％であったのが ＶＦＧ 〜 ８３〜９２％ (Ｃ１が５倍) 又は ＶＦＧ 〜 ９１〜９６％ (Ｃ１が１０倍) と向上な
り、したがって、 ＶＰ 〜 １２.０〜１５.２Ｖ (Ｃ１が５倍) 又は ＶＰ 〜 １１.０〜１４.６Ｖ (Ｃ２が１０倍) とな
る。したがって、本発明のものは、書き込み時、消去時
ともに容量の使用効率が一段と向上していることが分
る。
【００１３】
【発明の効果】本発明は、上記実施例に詳記した如くフ
ローティングゲート構造の不揮発性メモリー素子におい
て、コントロールゲート／フローティングゲート間に介
在する層間膜を強誘電体とＳiＯ２の２層構造で構成す
ることにより、コントロールゲート／フローティングゲ
ート間の層間膜の容量値を従来の提案より大きくできる
ので、バイアス電圧の効率利用が可能になり、つまり、
バイアス電圧の低減、メモリーセル面積縮小が可能にな
る上に、より高速動作も可能したものであり、しかも層
間膜を強誘電体等のみの場合より、信頼性が高いセルが
形成できる如き効果を有するものである。
ローティングゲート構造の不揮発性メモリー素子におい
て、コントロールゲート／フローティングゲート間に介
在する層間膜を強誘電体とＳiＯ２の２層構造で構成す
ることにより、コントロールゲート／フローティングゲ
ート間の層間膜の容量値を従来の提案より大きくできる
ので、バイアス電圧の効率利用が可能になり、つまり、
バイアス電圧の低減、メモリーセル面積縮小が可能にな
る上に、より高速動作も可能したものであり、しかも層
間膜を強誘電体等のみの場合より、信頼性が高いセルが
形成できる如き効果を有するものである。
【図１】 本発明の半導体記憶装置の断面図である。
【図２】 図１の装置の等価回路図である。
【図３】 図２の書き込み時の状態を示す回路図であ
る。
る。
【図４】 図２の消去時の状態を示す回路図である。
１ コントロールゲート ２ 高誘電率の薄膜 ３ シリコン酸化膜 ４ フローティングゲート ５ ゲート絶縁膜 ６ トンネル酸化膜 ７ ソース ８ ドレイン ９ チャネル １０ ＷＥＬＬ １１ 基板 １２ フィールド絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (1)
- 【請求項１】 ＭＯＳトランジスタのチャンネル領域と
コントロールゲート電極の間に、フローティングゲート
領域を設けた不揮発性半導体記憶装置において、前記コ
ントロール電極とフローティングゲート領域の間に高誘
電率の薄膜とシリコン酸化膜の積層を介在させてなる半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289831A JPH05129625A (ja) | 1991-11-06 | 1991-11-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289831A JPH05129625A (ja) | 1991-11-06 | 1991-11-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129625A true JPH05129625A (ja) | 1993-05-25 |
Family
ID=17748338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3289831A Pending JPH05129625A (ja) | 1991-11-06 | 1991-11-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129625A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633821A (en) * | 1994-01-18 | 1997-05-27 | Rohm Co., Ltd. | Nonvolatile memory device |
| FR2772508A1 (fr) * | 1997-10-28 | 1999-06-18 | Fujitsu Ltd | Dispositif de memoire ferroelectrique et son procede de pilotage |
| US6876030B2 (en) * | 2000-09-22 | 2005-04-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US7682899B2 (en) | 2006-04-14 | 2010-03-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US7759723B2 (en) | 2001-06-28 | 2010-07-20 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US7928500B2 (en) | 2007-11-22 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8008707B2 (en) | 2007-12-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| US8008152B2 (en) | 2006-04-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US8110865B2 (en) | 2006-04-14 | 2012-02-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
-
1991
- 1991-11-06 JP JP3289831A patent/JPH05129625A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633821A (en) * | 1994-01-18 | 1997-05-27 | Rohm Co., Ltd. | Nonvolatile memory device |
| FR2772508A1 (fr) * | 1997-10-28 | 1999-06-18 | Fujitsu Ltd | Dispositif de memoire ferroelectrique et son procede de pilotage |
| US6191441B1 (en) | 1997-10-28 | 2001-02-20 | Fujitsu Limited | Ferroelectric memory device and its drive method |
| US6876030B2 (en) * | 2000-09-22 | 2005-04-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US7759723B2 (en) | 2001-06-28 | 2010-07-20 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US7804120B2 (en) | 2001-06-28 | 2010-09-28 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| US7968931B2 (en) | 2001-06-28 | 2011-06-28 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US8110865B2 (en) | 2006-04-14 | 2012-02-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US8008152B2 (en) | 2006-04-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US7682899B2 (en) | 2006-04-14 | 2010-03-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US8278697B2 (en) | 2006-04-14 | 2012-10-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US8609487B2 (en) | 2006-04-14 | 2013-12-17 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US7928500B2 (en) | 2007-11-22 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8008707B2 (en) | 2007-12-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| US8742487B2 (en) | 2007-12-14 | 2014-06-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| US9142685B2 (en) | 2007-12-14 | 2015-09-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| US9450108B2 (en) | 2007-12-14 | 2016-09-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6950340B2 (en) | Asymmetric band-gap engineered nonvolatile memory device | |
| US7411823B2 (en) | In-service reconfigurable DRAM and flash memory device | |
| US7230848B2 (en) | Vertical NROM having a storage density of 1 bit per 1F2 | |
| JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3068291B2 (ja) | 半導体記憶装置 | |
| US8143657B2 (en) | Discrete trap non-volatile multi-functional memory device | |
| US7622355B2 (en) | Write once read only memory employing charge trapping in insulators | |
| US7768062B2 (en) | Combined volatile and non-volatile memory device with graded composition insulator stack | |
| JPH0864699A (ja) | 不揮発性半導体記憶装置 | |
| US20030235076A1 (en) | Multistate NROM having a storage density much greater than 1 Bit per 1F2 | |
| JPH10189891A (ja) | 不揮発性メモリ及びその動作方法 | |
| JPH05129625A (ja) | 半導体記憶装置 | |
| JPH0536991A (ja) | 半導体記憶装置 | |
| JPH1022466A (ja) | 強誘電体不揮発性メモリ・セルおよびメモリ・セルの形成方法 | |
| JP3320474B2 (ja) | 半導体記憶装置 | |
| JPS6367783A (ja) | 半導体記憶装置 | |
| JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
| JPH0582793A (ja) | 半導体記憶素子 | |
| JP3194287B2 (ja) | 半導体記憶装置 | |
| JP3400129B2 (ja) | 不揮発性半導体記憶装置 | |
| US8040728B2 (en) | Semiconductor integrated circuit | |
| JP3424898B2 (ja) | 不揮発性半導体記憶装置の書き換え方法 | |
| JPS6322398B2 (ja) | ||
| JPH08125041A (ja) | 不揮発性半導体メモリ装置およびその読み出し／書き込み方法 |