JP2020187459A - 定電圧回路及びその動作方法、及び半導体装置 - Google Patents
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Abstract
Description
(定電圧回路の構成)
本技術を適用した一実施の形態に係る定電圧回路30は、図1に示すように、書込み回路10と、出力回路20とを備える。書込み回路10は、フローティングゲートFGとコントロールゲートCGとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリMQEPRを備える。書込み回路10は、また、不揮発性半導体メモリMQEPRに直列接続され、不揮発性半導体メモリMQEPRにデータを書込み可能な選択ゲートトランジスタQSGを備える。
本実施の形態に係る定電圧回路30を構成する半導体装置の模式的平面パターン構成は、図2に示すように表される。また、図2のI−I線に沿う模式的断面構造は、図3に示すように表され、図2のII−II線に沿う模式的断面構造は、図4に示すように表され、図2のIII−III線に沿う模式的断面構造は、図5に示すように表される。
nDMOSFETQDのゲートが、フローティングゲートFGとコントロールゲートCGの2層構造を備える理由は、不揮発性半導体メモリMQEPRの動作時に、CG−FGの容量カップリングが働くので、同様の動作を出力回路20のnDMOSFETQDのゲートでもさせる必要があるためである。すなわち、CG−FG間容量CCG-FGと、ゲート酸化膜56を介するnDMOSFETQDのゲート酸化膜容量COXとのカップリングレシオをかせぐ目的がある。カップリングレシオは簡単には、(CG−FG間容量CCG-FG)/((CG−FG間容量CCG-FG)+(ゲート酸化膜容量COX))で表され、nDMOSFETQDのゲート酸化膜容量COXも追加される。このゲート酸化膜容量COXを相殺するためにコントロールゲートCGをnDMOSFETQDまで延ばしてCG−FG間容量CCG-FGを稼いでいる。
本実施の形態に係る半導体装置は、図3に示すように、p型基板40に対してpウェル領域44を形成し、このpウェル領域44に対して選択ゲートトランジスタQSGのn+ドレイン領域46、n+ソース領域48を形成している。同様に、pウェル領域44に対して不揮発性半導体メモリMQEPRのn+ドレイン領域48、n+ソース領域52を形成している。尚、p型基板40に対してpウェル領域44を形成せずにp型基板40に対して選択ゲートトランジスタQSGのn+ドレイン領域46、n+ソース領域48や不揮発性半導体メモリMQEPRのn+ドレイン領域48、n+ソース領域52を形成しても良い。以下、同様である。選択ゲートトランジスタQSGと不揮発性半導体メモリMQEPRは、共通領域のn+ソース/ドレイン領域48を介して直列接続される。更に、不揮発性半導体メモリMQEPRのチャネル領域には、n+ソース/ドレイン領域48に隣接し、高濃度にドープされたn++トンネルウィンドウ領域(TW)50が形成されている。トンネルウィンドウ領域(TW)50は、トンネル酸化膜60を介して不揮発性半導体メモリMQEPRのフローティングゲート(FG)66との間で、ファウラー−ノルドハイム(FN:Fowler-Nordheim)トンネル伝導により、電子を導通可能である。
本実施の形態に係る定電圧回路30の出力電圧Voutの温度特性は、図6の曲線Aに示すように模式的に表される。一方、比較例の温度特性は、図6の曲線Bに示すように模式的に表される。出力電圧Voutの温度依存性を小さくすることが定電圧回路30には求められる。本実施の形態に係る定電圧回路30においては、出力回路20を構成するnDMOSFETQDとnDMOSFETQEのペア性が良好のため、図6の曲線Aに示すように、室温RTを中心にして、プラス方向の温度変化+ΔT、マイナス方向の温度変化−ΔTの相対的に広い温度範囲にわたって定電圧の出力電圧Vout1を出力可能である。一方、比較例は、出力回路20を構成するnDMOSFETQDとnEMOSFETQEのペア性が崩れている場合に対応している。閾値電圧Vthの調整用のイオン注入時のドーズ量の違いにより、ペア性が崩れる。この結果、図6の曲線Bに示すように、定電圧の出力電圧Vout1の得られる温度範囲は、相対的に狭い。
本実施の形態に係る定電圧回路30において、書込み無しの初期状態におけるnEMOSFETQEとnDMOSFETQDのID−VG特性例は、それぞれ図7(a)の曲線Eと曲線Dに示すように表される。初期状態においては、nDMOSFETQDもpウェル領域44に対するチャネルドーピングレベルを調整して、エンハンスメントモードで動作可能に設定している。この結果、図7(a)に示すように、nDMOSFETQDとnEMOSFETQEの閾値電圧は、共にVth(0)に等しく設定されている。
本実施の形態に係る定電圧回路において、書込み状態におけるnEMOSFETQEとnDMOSFETQDのID−VG伝達特性例は、図8に示すように表される。書込み状態におけるnEMOSFETQEのID−VG伝達特性は、図8に示す曲線Eに示すように表され、初期状態におけるnEMOSFETQEのID−VG特性と同様である。一方、書込み状態におけるnDMOSFETQDのID−VG伝達特性は、図8に示す曲線Dに示すように表される。書込み状態におけるnDMOSFETQDのゲート電圧は、フローティングゲートFGの電圧に等しいため、不揮発性半導体メモリMQEPRに対する書込み状態(−VFG1,−VFG2)に依存して閾値電圧がマイナス方向にシフトし、nDMOSFETQDは、初期状態のエンハンスメントモードからデプレッションモードに移行する。不揮発性半導体メモリMQEPRのフローティングゲートFGから電子が引き抜かれた状態が書込み状態に対応するため、フローティングゲートFGの電位は、プラス方向にシフトし、nDMOSFETQDのチャネル領域には電子が存在する反転領域が形成されて、デプレッションモードに移行し、nDMOSFETQDの閾値電圧は、例えば図8に示すように、−VFG1,−VFG2で表される値となる。nDMOSFETQDのID−VG伝達特性は、図8に示すように、曲線Eから曲線Dのマイナス方向にシフトする。
本実施の形態に係る定電圧回路30において、初期状態における回路動作は、図10に示すように表される。すなわち、nDMOSFETQDとnEMOSFETQEのチャネルドープのためのドーズ量の均一化等を図る。また、ウェハ作成時にnDMOSFETとnEMOSFETのpウェル作成条件を等しくする。この結果、未書込み状態時において、nDMOSFETQDとnEMOSFETQEの閾値電圧をゼロボルト以上の所定の電圧Vth(0)に等しくする。このときnDMOSFETQDのpウェル作成条件をnEMOSFETのpウェル作成条件と等しくすることで、初期状態ではnDMOSFETQDは比較的高めの閾値電圧Vth(0)となる。
本実施の形態に係る定電圧回路30において、書込み状態における回路動作は、図11に示すように表される。すなわち、ウェハ作成後、不揮発性半導体メモリMQEPRのドレイン電圧(書込み電圧)VDに、例えば約15V〜18V程度の比較的高電圧VD1〜VD2を印加し、選択ゲートトランジスタQSGのゲート電圧VSGにも、例えば約15V〜18V程度の比較的高電圧VSG1〜VSG2を印加し、コントロールゲート電圧VCGに等しい出力電圧VoutをGNDに設定することで、不揮発性半導体メモリMQEPRのフローティングゲートFGから電子が引き抜かれ、フローティングゲートFGの電位VFGはプラスになり、チャネルの閾値電圧VthEPは、−VFG1〜−VFG2となり、低くなる。同時に、フローティングゲートFGの電位VFGと同電位のゲートを持つnDMOSFETQDの閾値電圧Vth(D)も−VFG1〜−VFG2となり、低くなり、nDMOSFETQDはデプレッションモードで動作可能となる。
本実施の形態に係る定電圧回路30において、定電圧出力状態における回路動作は、図12に示すように表される。すなわち、その後、電源電圧VCC、出力電圧Vout、及びGNDレベルのみで定電圧回路を動作させることが可能となる。このとき、不揮発性半導体メモリMQEPRを形成するドレイン電圧(書込み電圧)VD、ゲート電圧VSG、及びソース電圧VS(GND)への電圧設定は特に必要なく、定電圧回路30の動作に影響しない。
本実施の形態に係る定電圧回路30において、書込み動作における動作波形であって、ドレイン電圧(書込み電圧)VDのパルス波形例は、図13(a)に示すように表され、選択ゲート電圧VSGのパルス波形例は、図13(b)に示すように表され、出力電圧Voutの例は、図13(c)に示すように表される。
本実施の形態に係る定電圧回路30の動作方法を表すフローチャートは、図15に示すように表される。
本実施の形態に係る定電圧回路30において、nEMOSFETQEとnDMOSFETQDのペア特性が良好な場合の温度変化に対するnEMOSFETQEとnDMOSFETQDのID−VG特性例は、模式的に図16に示すように表される。nEMOSFETQEのID−VG特性において、周囲温度が温度T1から温度T2に上昇した場合、図16に示すように、ID−VG特性はマイナス方向にΔVG(E)だけシフトする。同様に、nDMOSFETQDのID−VG特性において、周囲温度が温度T1から温度T2に上昇した場合、図16に示すように、ID−VG特性はマイナス方向にΔVG(D)だけシフトする。
図2〜図5に示される半導体装置においては、パターン上、書込み回路10の選択ゲートトランジスタQSGのゲートや、出力回路20のnEMOSFETQEのゲートは一層構造となっているが不揮発性半導体メモリMQEPRのCG−FG構造のプロセスを利用して、2層構造としても良い。但し、この場合、FG−CG間は、周辺部に配置されるコンタクトを介して、電気的に短絡する。
上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
Claims (18)
- フローティングゲートとコントロールゲートとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリと、前記不揮発性半導体メモリに直列接続され、前記不揮発性半導体メモリにデータを書込み可能な選択ゲートトランジスタとを備える書込み回路と、
ドレインが電源に接続され、ソースが出力に接続されたnチャネルデプレッションモードMOSFETと、ドレイン及びゲートが前記出力に接続され、ソースが接地電位に接続されたnチャネルエンハンスメントモードMOSFETとを備え、前記出力より定電圧を出力する出力回路と
を備え、前記nチャネルデプレッションモードMOSFETのゲートは、前記フローティングゲートに接続され、かつ前記nチャネルエンハンスメントモードMOSFETのゲートは、前記コントロールゲート及び前記出力に接続される、定電圧回路。 - 前記選択ゲートトランジスタは、nチャネルエンハンスメントモードMOSFETを備える、請求項1に記載の定電圧回路。
- 前記不揮発性半導体メモリは、FLOTOX型EEPROMを備える、請求項1又は2に記載の定電圧回路。
- 前記不揮発性半導体メモリは、前記選択ゲートトランジスタのドレインに印加される書込み電圧と、前記選択ゲートトランジスタのゲートに印加されるゲート電圧により、前記フローティングゲートへの電子の注入・引き抜き量を調整可能である、請求項1〜3のいずれか1項に記載の定電圧回路。
- 前記フローティングゲートへの電子の注入・引き抜き量を調整することで、前記nチャネルデプレッションモードMOSFETの閾値電圧を調整し、出力電圧を制御可能である、請求項1〜4いずれか1項に記載の定電圧回路。
- 前記nチャネルデプレッションモードMOSFETは、ウェハ作成時においては、前記nチャネルエンハンスメントモードMOSFETと等しい閾値電圧の調整用のイオン注入時のドーズ量を有するチャネル形成条件を備え、ウェハ作成後においては、前記フローティングゲートへの電子の注入・引き抜き量を調整することで、前記nチャネルデプレッションモードMOSFETの閾値電圧を調整し、前記nチャネルエンハンスメントモードMOSFETとのペア性を確保可能である、請求項1〜5ずれか1項に記載の定電圧回路。
- 前記nチャネルデプレッションモードMOSFETの閾値電圧を調整し、前記nチャネルデプレッションモードMOSFETと前記nチャネルエンハンスメントモードMOSFETのドレイン電流とゲート電圧間の伝達特性を調整可能である、請求項1〜6ずれか1項に記載の定電圧回路。
- ウェハ作成時にnチャネルデプレッションモードMOSFETとnチャネルエンハンスメントモードMOSFETのpウェル作成条件を揃えるステップと、
未書込み状態時において、前記nチャネルデプレッションモードMOSFETと前記nチャネルエンハンスメントモードMOSFETの閾値電圧をゼロボルト以上の所定の電圧に等しく設定するステップと、
ウェハ作成後、書込み回路の電源をゼロボルト以上の所定の電圧に設定し、選択ゲートトランジスタのゲート電圧をゼロボルト以上の所定の電圧に設定し、出力電圧に等しいコントロールゲート電圧を接地電位に設定するステップと、
不揮発性半導体メモリのフローティングゲートから電子を引き抜き、前記不揮発性半導体メモリの閾値電圧を負電圧に設定するステップと、
同時に、前記nチャネルデプレッションモードMOSFETの閾値電圧を負電圧に設定するステップと、
前記nチャネルデプレッションモードMOSFETをデプレッションモード化するステップと、
出力回路の電源と接地電位により、前記nチャネルデプレッションモードMOSFETを導通する電流値を設定し、定電圧回路動作モードにより、定電圧を出力するステップとを有する、定電圧回路の動作方法。 - フローティングゲートとコントロールゲートとを有し、電気的に書換えプログラム可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに直列接続され、前記不揮発性半導体メモリにデータを書込み可能な選択ゲートトランジスタと、
ドレインが電源に接続され、ソースが出力に接続されたnチャネルデプレッションモードMOSFETと、
ドレイン及びゲートが前記出力に接続され、ソースが接地電位に接続されたnチャネルエンハンスメントモードMOSFETと
を備え、前記nチャネルデプレッションモードMOSFETのゲート電位は、前記フローティングゲートと同電位を有し、かつ前記nチャネルエンハンスメントモードMOSFETのゲート電位は、前記コントロールゲートの電位及び前記出力の電位と同電位を有する、半導体装置。 - 平面視において、前記フローティングゲートの電極パターンは、前記nチャネルデプレッションモードMOSFETのゲートまで延伸され、前記nチャネルデプレッションモードMOSFETのゲートの電極パターンと共通電極を備える、請求項9に記載の半導体装置。
- 前記不揮発性半導体メモリにおいて、前記フローティングゲートの電極パターン上に配置される前記コントロールゲートの電極パターンは、平面視において、前記フローティングゲートの電極パターン上を延伸し、更に前記nチャネルデプレッションモードMOSFETのゲートの電極パターン上に延在する、請求項10に記載の半導体装置。
- 前記コントロールゲートの電極パターンは、平面視において、前記フローティングゲートの電極パターンを包含する、請求項11に記載の半導体装置。
- 前記nチャネルデプレッションモードMOSFETのゲートは、前記フローティングゲートと、前記フローティングゲート上に第1絶縁層を介して配置された前記コントロールゲートとの2層構造を備える、請求項9〜12のいずれか1項に記載の半導体装置。
- 前記第1絶縁層は、ONO膜を備える、請求項13に記載の半導体装置。
- 前記nチャネルエンハンスメントモードMOSFETのゲートは、前記フローティングゲートと同時に形成可能な第1ゲート電極と、前記第1ゲート電極上に第2絶縁層を介して配置され、前記コントロールゲートと同時に形成可能な第2ゲート電極との2層構造を備え、前記第1ゲート電極と前記第2ゲート電極は、第1コンタクトホールを介して電気的に接続される、請求項9〜14のいずれか1項に記載の半導体装置。
- 前記選択ゲートトランジスタのゲートは、前記フローティングゲートと同時に形成可能な第3ゲート電極と、前記第3ゲート電極上に第2絶縁層を介して配置され、前記コントロールゲートと同時に形成可能な第4ゲート電極との2層構造を備え、前記第3ゲート電極と前記第4ゲート電極は、第2コンタクトホールを介して電気的に接続される、請求項9〜15のいずれか1項に記載の半導体装置。
- 前記第2絶縁層は、ONO膜を備える、請求項15又は16に記載の半導体装置。
- 前記不揮発性半導体メモリは、FLOTOX型EEPROMを備える、請求項9〜17のいずれか1項に記載の半導体装置。
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