JPS5896426A - Ｍｏｓ形論理回路 - Google Patents
Ｍｏｓ形論理回路Info
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- JPS5896426A JPS5896426A JP56194766A JP19476681A JPS5896426A JP S5896426 A JPS5896426 A JP S5896426A JP 56194766 A JP56194766 A JP 56194766A JP 19476681 A JP19476681 A JP 19476681A JP S5896426 A JPS5896426 A JP S5896426A
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- potential
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯＳ ）ランジスタ（：よって構成された
ＭＯａ形論理回路（二係り、％Ｃ二二定位生手段≦二お
ける出力電位な不揮発的（二ｆ史することく；よって論
理の変更な町にととし冗長性を持たせるよう（ニジたＭ
Ｏ８形ｈｊ４理卸路Ｃ：関する。
ＭＯａ形論理回路（二係り、％Ｃ二二定位生手段≦二お
ける出力電位な不揮発的（二ｆ史することく；よって論
理の変更な町にととし冗長性を持たせるよう（ニジたＭ
Ｏ８形ｈｊ４理卸路Ｃ：関する。
従来のＭＯ８形＠理回路では、複数信号間の信号伝搬時
間の速度差の設計値と実際Ｃ二この回路を４１Ａ積圓略
化した場合Ｃ二おける値とか異なる時にはその論理関係
を変更する必費が生じることがある。しかしながら従来
ではその一！１ｌａｌ路を東机する業績回路をいったん
製作し工しまうと、その−［関係な変更するには再び論
理設酊をやり直して新たな集Ｏｉ口路を製作しなければ
ならない。このだめさらＣ二従来ではこのような余分な
手間を１くため（：、回路８計の段階で予め−ａｔ史が
必嶽と予想される回路部については論理変更のない１ｇ
ｌ路パターンと論理変更した回路パターンとの２樵類を
用意しておく方法ｔｌ′取ったり、論理変更の必要性が
生じる原因となる複数信号間の信号伝搬速度の速曳差（
二対しては論理変更が生じないようＣ二過剰な信号伝搬
速度余裕を持たせた設計をしたり、あるいは信号伝搬時
間（二過剰な余裕を持たせた設計をしたりしていた。し
かしながら−路が大規模化、？Ｘ軸化しさらには回路動
作が為連化する（：伴ない肴、これらの方法ではパター
ン設計が山崩となったり回路の性能を低下させたりする
という不都合が生じる。
間の速度差の設計値と実際Ｃ二この回路を４１Ａ積圓略
化した場合Ｃ二おける値とか異なる時にはその論理関係
を変更する必費が生じることがある。しかしながら従来
ではその一！１ｌａｌ路を東机する業績回路をいったん
製作し工しまうと、その−［関係な変更するには再び論
理設酊をやり直して新たな集Ｏｉ口路を製作しなければ
ならない。このだめさらＣ二従来ではこのような余分な
手間を１くため（：、回路８計の段階で予め−ａｔ史が
必嶽と予想される回路部については論理変更のない１ｇ
ｌ路パターンと論理変更した回路パターンとの２樵類を
用意しておく方法ｔｌ′取ったり、論理変更の必要性が
生じる原因となる複数信号間の信号伝搬速度の速曳差（
二対しては論理変更が生じないようＣ二過剰な信号伝搬
速度余裕を持たせた設計をしたり、あるいは信号伝搬時
間（二過剰な余裕を持たせた設計をしたりしていた。し
かしながら−路が大規模化、？Ｘ軸化しさらには回路動
作が為連化する（：伴ない肴、これらの方法ではパター
ン設計が山崩となったり回路の性能を低下させたりする
という不都合が生じる。
この発明は上記のような事情を考慮してなされたもので
、その目的とするところは、電位弗生十設を持ちこの手
段からの出力電位を変更すること（＝よって＆ｔｉ理変
史変更なうという冗長機能を持たせて、騒理ｆ史の１無
に伴なう設計変更あるいは過剰な僅号体搬速曳の余裕や
信号伝搬時間の余裕な付つ過９ｓＪ余裕設計を避けて設
計の簡素化あるいは過剰余裕を除去した適正な設計を行
なうことができるＭＯａ形論場１ｇ１ｗＩを提供するこ
と響二ある。
、その目的とするところは、電位弗生十設を持ちこの手
段からの出力電位を変更すること（＝よって＆ｔｉ理変
史変更なうという冗長機能を持たせて、騒理ｆ史の１無
に伴なう設計変更あるいは過剰な僅号体搬速曳の余裕や
信号伝搬時間の余裕な付つ過９ｓＪ余裕設計を避けて設
計の簡素化あるいは過剰余裕を除去した適正な設計を行
なうことができるＭＯａ形論場１ｇ１ｗＩを提供するこ
と響二ある。
以下１図面を参照してこの発明の詳細な説明する。この
発Ｈ１二係るＭＯ８形ｗｉ珈（ロ）路は。
発Ｈ１二係るＭＯ８形ｗｉ珈（ロ）路は。
ＭＯＳ）ランジスタ（＝よって構成された通常の論理回
路と、このＩＩ＃理（ロ）路に追加さ些るＭ０８トラン
ジスタと、この追加されたＭＯＳ ）ランジスタのゲー
ト（＝与えられ、そ、の電位を一曳変災すると、電源を
いったん切っても書び１１１源を入れると一曳変失した
電位が８境される、舊いかえると、電体な切る前と切っ
たｖｋ再び電源を入れた後とな比較しても電位が変わら
ないという性質を持つ不揮発的な電位を発生する電位発
生手段とがら構成されていて、ＩＩ１図（ＩＩ）ないし
くＣ）および第２図はそれぞれこの電位発生手段の回路
構成図である。このうち第１ＩＭ（ａ）すＬｒ’ Ｌ（
Ｃ）（： 示ｆ モ（１）ｋｉ イｆｔＬ モ相補形Ｍ
Ｏ８（Ｃ−ＭＯ８）構成のものであり、また第２１に示
すものはｎチャネルのエンハンスメントモードのＭＯ８
）ランジスタおよびディグレンジョンモードのＭＯ８）
ランジスタ からなるｋＡ／Ｄ ＠成のものである。
路と、このＩＩ＃理（ロ）路に追加さ些るＭ０８トラン
ジスタと、この追加されたＭＯＳ ）ランジスタのゲー
ト（＝与えられ、そ、の電位を一曳変災すると、電源を
いったん切っても書び１１１源を入れると一曳変失した
電位が８境される、舊いかえると、電体な切る前と切っ
たｖｋ再び電源を入れた後とな比較しても電位が変わら
ないという性質を持つ不揮発的な電位を発生する電位発
生手段とがら構成されていて、ＩＩ１図（ＩＩ）ないし
くＣ）および第２図はそれぞれこの電位発生手段の回路
構成図である。このうち第１ＩＭ（ａ）すＬｒ’ Ｌ（
Ｃ）（： 示ｆ モ（１）ｋｉ イｆｔＬ モ相補形Ｍ
Ｏ８（Ｃ−ＭＯ８）構成のものであり、また第２１に示
すものはｎチャネルのエンハンスメントモードのＭＯ８
）ランジスタおよびディグレンジョンモードのＭＯ８）
ランジスタ からなるｋＡ／Ｄ ＠成のものである。
第１１１（ａ）の（ロ）路は、ｐチャネルのＭＯ８）ラ
ンジスタ１〜７．ｎチャネルのＭＯ８）ランジスタ８〜
１０および不揮発性記憶素子であるｐチャネルのＭＮＵ
Ｓ ）ランジスタ１１を備えている。
ンジスタ１〜７．ｎチャネルのＭＯ８）ランジスタ８〜
１０および不揮発性記憶素子であるｐチャネルのＭＮＵ
Ｓ ）ランジスタ１１を備えている。
すなわち、一方電源電位ｖＤＤ（正極性電位）印加点と
他方電位ＶＳＳ （アース電位）印加点との間にｐチャ
ネルのＭＯ８）ランジメタ１．ｐチヤネルのＭＮＵＳ
トランジスタ１１．ｐチャ杢ルのＭＯ８）ランジスタ
２およびｎチャネルのＭＯ８）ランジスタ８をこの順（
−直列挿入し、ＭＯ８）ランジスタ１のゲートをＶＢ８
印加点（二接続して常 。
他方電位ＶＳＳ （アース電位）印加点との間にｐチャ
ネルのＭＯ８）ランジメタ１．ｐチヤネルのＭＮＵＳ
トランジスタ１１．ｐチャ杢ルのＭＯ８）ランジスタ
２およびｎチャネルのＭＯ８）ランジスタ８をこの順（
−直列挿入し、ＭＯ８）ランジスタ１のゲートをＶＢ８
印加点（二接続して常 。
時オンさせ、またＭＯ８）ランジスタ８のゲートをＶＤ
Ｄ印加点に接続して常時オンさせ、 ＭＮＯ８トランジ
スタ１１とＭＯ８）ランジスタ２の両ゲートは共通接続
する。さら１ｍ ＶＤＤ印加点とＶｓｓ印加点との間に
ｐチャネルのＭＯ８）ランジスタ３とｎチャネルのＭＯ
８）ランジスタ９とを直列押入するとともに内ゲートを
共通接続してＣ−ＭＯ８インバータノ２を＠戚し、この
Ｃ−Ｍ０８インバータＪ２の入力端を畳き込み電圧ｖｗ
が与えられる入力端子１３４二接続するとともＣ二、出
力端を上記ＭＮＯ８）ランジスタ１１とＭＯ８）ランジ
スタ２のゲート共通接続点に接続する。同様Ｃ二、ＶＤ
Ｄ印加点とＶ８Ｂ印加点との間にｐチャネルのＭＯ８）
ランジスタ４とｎチャネルのＭＯ８トランジスタ１０と
を直列挿入するとともＣ二両ゲートを共通接続してＣ−
ＭＯ８インバータ１４を構成し−このＣ−ＭＯ８インバ
ータ１４０入力端を上記両ＭＯ８）う／ジメタ２．８の
直列接続点に接続するととも（二、出力５Ｉｌｌ！を出
力電位ｖ。
Ｄ印加点に接続して常時オンさせ、 ＭＮＯ８トランジ
スタ１１とＭＯ８）ランジスタ２の両ゲートは共通接続
する。さら１ｍ ＶＤＤ印加点とＶｓｓ印加点との間に
ｐチャネルのＭＯ８）ランジスタ３とｎチャネルのＭＯ
８）ランジスタ９とを直列押入するとともに内ゲートを
共通接続してＣ−ＭＯ８インバータノ２を＠戚し、この
Ｃ−Ｍ０８インバータＪ２の入力端を畳き込み電圧ｖｗ
が与えられる入力端子１３４二接続するとともＣ二、出
力端を上記ＭＮＯ８）ランジスタ１１とＭＯ８）ランジ
スタ２のゲート共通接続点に接続する。同様Ｃ二、ＶＤ
Ｄ印加点とＶ８Ｂ印加点との間にｐチャネルのＭＯ８）
ランジスタ４とｎチャネルのＭＯ８トランジスタ１０と
を直列挿入するとともＣ二両ゲートを共通接続してＣ−
ＭＯ８インバータ１４を構成し−このＣ−ＭＯ８インバ
ータ１４０入力端を上記両ＭＯ８）う／ジメタ２．８の
直列接続点に接続するととも（二、出力５Ｉｌｌ！を出
力電位ｖ。
を侮るための出力端子１５（＝接続する。また、ＶＤＤ
印加点と上記Ｃ−ＭＯＳインバータ１２０入力趨との間
（：ｐチャネルのＭＯ８）ランジスタロを押入し、この
ＭＯ８トランジスタ５のゲートをＶ８Ｈ印加点＋：＠続
して常時オンさせる。そして上記ＭＯ８）ランジスタ１
とＭＮＵＳ ）フンジスタ１１との直列接続点と上記
式・力趨子１３との間Ｃ：ｐニルチャネル０８トランジ
スタ６を押入し、このＭ０８トランジスタ６のゲートは
入力端子ＩＳに接続する。さらに上記ＭＮＯ８）ランジ
スタ１１とＭＯ８）ランジスタ２との直列接続点と上記
入力端子１３との間（：ｐチャネルのＭＯ８トランジス
タ１を挿入し、このＭＯ８）ランジスタｒのゲートは入
力端子１３に接続する。
印加点と上記Ｃ−ＭＯＳインバータ１２０入力趨との間
（：ｐチャネルのＭＯ８）ランジスタロを押入し、この
ＭＯ８トランジスタ５のゲートをＶ８Ｈ印加点＋：＠続
して常時オンさせる。そして上記ＭＯ８）ランジスタ１
とＭＮＵＳ ）フンジスタ１１との直列接続点と上記
式・力趨子１３との間Ｃ：ｐニルチャネル０８トランジ
スタ６を押入し、このＭ０８トランジスタ６のゲートは
入力端子ＩＳに接続する。さらに上記ＭＮＯ８）ランジ
スタ１１とＭＯ８）ランジスタ２との直列接続点と上記
入力端子１３との間（：ｐチャネルのＭＯ８トランジス
タ１を挿入し、このＭＯ８）ランジスタｒのゲートは入
力端子１３に接続する。
上記不揮発性記憶素子であるｐチャネルのＭＮＵＳ ）
？ ンジスタ１１は、たとえば！１ｌ−（ａ）の−ｒ
面図に示すような構成となつ工いる。このＭＮＵＳ
）ランジスタ１１は、Ｎｍのシリコン半導体基体１００
０表面領域Ｃ：互いに離間し℃、ソース、ドレインとな
る一対のＰｇの拡散領域１０１．１０１１な形成し、さ
ら（二この一対の拡散領域１０１，１０２の関の基体１
００表面上（二Ｖリコン緻化膜（８１０，）１ｏｓおよ
びＶジョン窒化膜（８ｉ３Ｎ４） Ｊ ０４ を積層
形成し、この積層した上Ｃ：ボリＶリコン膜１０５ｔｔ
形成してゲート電極１０６を作ることにより構成される
。
？ ンジスタ１１は、たとえば！１ｌ−（ａ）の−ｒ
面図に示すような構成となつ工いる。このＭＮＵＳ
）ランジスタ１１は、Ｎｍのシリコン半導体基体１００
０表面領域Ｃ：互いに離間し℃、ソース、ドレインとな
る一対のＰｇの拡散領域１０１．１０１１な形成し、さ
ら（二この一対の拡散領域１０１，１０２の関の基体１
００表面上（二Ｖリコン緻化膜（８１０，）１ｏｓおよ
びＶジョン窒化膜（８ｉ３Ｎ４） Ｊ ０４ を積層
形成し、この積層した上Ｃ：ボリＶリコン膜１０５ｔｔ
形成してゲート電極１０６を作ることにより構成される
。
紬１図（ａｌにホす回路において、初期の状−態では、
入力−子ｉｓ＜二は外部からの蕾き込み電圧Ｖｗは与え
られず、ＭＯ８）ランジスタ５がオンしているため、こ
の入力端子１３の電位ＡはＶＤＤ ｉ；なっている。し
たかつ玉、このとき、Ｃ−ＭＵ８インバータ１２の出力
電位ＢはＶＳＳである。また、初期の状態ではＭＮ（Ｊ
Ｓ トランジスタ１１（＝は書き込みが行なわれてい
す、しきい値電圧は−ＶＤＤ より負の方向（二大き
くなっているため、上記電位ＢがＶＳＳであるとこのＭ
Ｎ０８トランジスタ１１はオフしている。また、ＭＯ８
）ランジスタ８は常時オンしているため、このとき、Ｍ
Ｏ８）ランジスタ２．８の直列接続点の電位ＣはＶ８ｇ
、したがって出力電位ｖｏはＶＤＤとなる。
入力−子ｉｓ＜二は外部からの蕾き込み電圧Ｖｗは与え
られず、ＭＯ８）ランジスタ５がオンしているため、こ
の入力端子１３の電位ＡはＶＤＤ ｉ；なっている。し
たかつ玉、このとき、Ｃ−ＭＵ８インバータ１２の出力
電位ＢはＶＳＳである。また、初期の状態ではＭＮ（Ｊ
Ｓ トランジスタ１１（＝は書き込みが行なわれてい
す、しきい値電圧は−ＶＤＤ より負の方向（二大き
くなっているため、上記電位ＢがＶＳＳであるとこのＭ
Ｎ０８トランジスタ１１はオフしている。また、ＭＯ８
）ランジスタ８は常時オンしているため、このとき、Ｍ
Ｏ８）ランジスタ２．８の直列接続点の電位ＣはＶ８ｇ
、したがって出力電位ｖｏはＶＤＤとなる。
一万、入力重子１３（：絶対値がＶＤＤよりも大きな負
の書き込み電圧Ｖｗ を与えると、ＭＯ８）ランジスタ
５がオンしていても入力１子１３の電位Ａは負の大きな
電位となり、ＭＯ８）クンジスタロ、７を遍してＭＮＯ
Ｓ ）ランジスタ１１のソース、ドレインに負の大き
な電位が印加される。このとき、Ｃ−ＭＯ８インバータ
１２の出力電位ＢはＶＤＤであり、ＭへＯ８）ランジメ
タ１ノのゲートもＶＤＤとなる。この結末、 ＭＮＯＳ
）ランジスタＩＪのソース、ドレインではアバランシ
ニブレークダウンが起って電子、正孔対が発生する。Ｍ
ＮＯＳ トランジスタ１１のゲート電位か正であるため
、このとき発生した電子力〕トンネル効果によってＩｎ
Ｊ記シリコン敏化膜１０３とＶリコン窒化躾１０４との
界面にトラップされ、ＭＮ（Ｊ！ トランジスタ１１
のしきい値電圧は正の値となる。そして書き込み電圧ｖ
ｗを４えなくすると、 ＭＯ８）ランジスタ５を通し【
電位ＡはＶＤＤ トナ４Ｊ 、す６（ｍｅ−ＭＯ８イン
バー９ ＪＩ Ｆ）ｌｔｉ力電位ＢはＶ８８となる。こ
のとき、ＭＮＯＳ ）フンジスタ１１のしさいｗ電圧
は正の臘に後行しているため、電位ＢかＶＢＢ ｓ＝な
るとこのＭＮＵＳトランジスタ１１はオンする。また、
ＭＯ８）う／ジメタ２もオンするためベニ電位ＣはＶｌ
）Ｄとなり、さらに出力電位■ｏはＶＳＳとなる・たた
し、このとき、直列接続されたｐチャネル側の２個のＭ
Ｏ８）ランジスタ１．２およびＭＮＯＳ ）ランジスタ
１１の直列コンダクタンスと１１チヤネル側のＭＯ８）
ランジスタ８のコンダクタンスとの比を、次段のＣ−Ｍ
Ｏ８インバータ１４を反転させることができるように設
定しておく必簀がある・そして書き込みが行なわれない
場合および簀き込みが行なわれた場合（二、電位ＶＤＤ
をいったん切って再び印加しても、ＭｈＯ８）ランジス
タ１１のしきい値電圧は変化しないので、ｖｗを切る前
の出力電位Ｖｏ が保持される。すなわち、ＶｏはＶＤ
Ｄの遮断動作の前後で不弾発的な変化であるといえる◎
まだ、ＶｏをＶＢＢからＶＤＤ（＝戻すには、ＭＮＯＳ
）うｙジメタ１１ （＝紫外縁を照射することによっ
て行なう。すなわち、紫外線を照射することζ２上って
、前−己Ｖリコン咳化膜１０３とＶリフン窒化膜１０４
との界面亀；トラップされていた電子は紫外線によって
エネルギーを得て、その界面からトンネル効果１；よっ
て抜は出し基体１００の方へ逃けてい（。
の書き込み電圧Ｖｗ を与えると、ＭＯ８）ランジスタ
５がオンしていても入力１子１３の電位Ａは負の大きな
電位となり、ＭＯ８）クンジスタロ、７を遍してＭＮＯ
Ｓ ）ランジスタ１１のソース、ドレインに負の大き
な電位が印加される。このとき、Ｃ−ＭＯ８インバータ
１２の出力電位ＢはＶＤＤであり、ＭへＯ８）ランジメ
タ１ノのゲートもＶＤＤとなる。この結末、 ＭＮＯＳ
）ランジスタＩＪのソース、ドレインではアバランシ
ニブレークダウンが起って電子、正孔対が発生する。Ｍ
ＮＯＳ トランジスタ１１のゲート電位か正であるため
、このとき発生した電子力〕トンネル効果によってＩｎ
Ｊ記シリコン敏化膜１０３とＶリコン窒化躾１０４との
界面にトラップされ、ＭＮ（Ｊ！ トランジスタ１１
のしきい値電圧は正の値となる。そして書き込み電圧ｖ
ｗを４えなくすると、 ＭＯ８）ランジスタ５を通し【
電位ＡはＶＤＤ トナ４Ｊ 、す６（ｍｅ−ＭＯ８イン
バー９ ＪＩ Ｆ）ｌｔｉ力電位ＢはＶ８８となる。こ
のとき、ＭＮＯＳ ）フンジスタ１１のしさいｗ電圧
は正の臘に後行しているため、電位ＢかＶＢＢ ｓ＝な
るとこのＭＮＵＳトランジスタ１１はオンする。また、
ＭＯ８）う／ジメタ２もオンするためベニ電位ＣはＶｌ
）Ｄとなり、さらに出力電位■ｏはＶＳＳとなる・たた
し、このとき、直列接続されたｐチャネル側の２個のＭ
Ｏ８）ランジスタ１．２およびＭＮＯＳ ）ランジスタ
１１の直列コンダクタンスと１１チヤネル側のＭＯ８）
ランジスタ８のコンダクタンスとの比を、次段のＣ−Ｍ
Ｏ８インバータ１４を反転させることができるように設
定しておく必簀がある・そして書き込みが行なわれない
場合および簀き込みが行なわれた場合（二、電位ＶＤＤ
をいったん切って再び印加しても、ＭｈＯ８）ランジス
タ１１のしきい値電圧は変化しないので、ｖｗを切る前
の出力電位Ｖｏ が保持される。すなわち、ＶｏはＶＤ
Ｄの遮断動作の前後で不弾発的な変化であるといえる◎
まだ、ＶｏをＶＢＢからＶＤＤ（＝戻すには、ＭＮＯＳ
）うｙジメタ１１ （＝紫外縁を照射することによっ
て行なう。すなわち、紫外線を照射することζ２上って
、前−己Ｖリコン咳化膜１０３とＶリフン窒化膜１０４
との界面亀；トラップされていた電子は紫外線によって
エネルギーを得て、その界面からトンネル効果１；よっ
て抜は出し基体１００の方へ逃けてい（。
この結末、ＭＮＯＳ ）ランジスタ１１のしきい値電
圧は再び−Ｖｌ）Ｄよりも負の方間Ｃ二人きな初期の値
（：戻るりそしてこの場合、ＭＮＯＳ ）ランジスタ
１１は常時オフとなり、Ｖｏは再びＶＤＤ（”−復帰す
る。
圧は再び−Ｖｌ）Ｄよりも負の方間Ｃ二人きな初期の値
（：戻るりそしてこの場合、ＭＮＯＳ ）ランジスタ
１１は常時オフとなり、Ｖｏは再びＶＤＤ（”−復帰す
る。
謝１図（ｂ）のＵ路は、ｐチャネルのＭＯ８）クンジメ
タ２１〜２６．ｎチヤネルのｔｖｏｓ ）ランジスタ２
６〜２８および不揮発注記ｔｍ累子であるｐチャネルの
浮遊ゲート形不揮発性素子（ＦＡＭＯ８＝浮遊ゲートな
だれ注入ｆｉＭＯ８）ランジスタ）２９を備えている。
タ２１〜２６．ｎチヤネルのｔｖｏｓ ）ランジスタ２
６〜２８および不揮発注記ｔｍ累子であるｐチャネルの
浮遊ゲート形不揮発性素子（ＦＡＭＯ８＝浮遊ゲートな
だれ注入ｆｉＭＯ８）ランジスタ）２９を備えている。
すなわち、ＶＤＤ印加点とＹｅｓ Ｅ’Ｅ加点との間Ｃ
二ｐチャネルの浮遊ゲートなだれ江大型ＭＯ８トランジ
スタ（以Ｆ ＦＡＭＯ８と略称する）２９．ｐチャネル
のＭＯ８）ランジスタ２１およびｎチャネルのＭＯ８）
ランジスタ２６ をこのｙ／１ＩＬ（＝直列挿入し、Ｍ
Ｏ８）ランジスタ２６のゲートなＶＤＤ印加点に接続し
て常時オンさせる・またＳ ｖＤＤ印加点とＶＪ３Ｂ印
加点との間にｐチャネルのＭＯ８）ランジスタ２２とｎ
チャネルのＭＯ８）ランジスタ２７とを直列挿入すると
とも（ニーゲートな共通接続してＣ−ＭＬ）Ｓインバー
タ３０を構成し、このＣ−ＭＯＦ３インバータ３０の入
力端を誉き込み電圧ｖＷが与えられる入力端子３１６二
接続するととも１二出力端を上記ＭＯ！ ）ランジスタ
２１のゲートＣ：接続する。同様（二＝ ＶＤＤ印加点
とＶＳＳ 印加点との関≦二ｐチャネルのＭＯ８）ラン
ジスタ２３とｎチャネルのＭＯ８）ランジスタ２８とを
直列挿入するとともに両ゲートを共通接続してＣ−ＭＵ
Ｓインバータ３２を構成し、このＣ−ＭＯ８インバータ
３２の入力端を上記両ＭＯ８）ランジスタ２１，２６の
直列接続点（二接続するとともに、出力熾を出力電位Ｖ
ｏを得るための出力端子３３に接続する。
二ｐチャネルの浮遊ゲートなだれ江大型ＭＯ８トランジ
スタ（以Ｆ ＦＡＭＯ８と略称する）２９．ｐチャネル
のＭＯ８）ランジスタ２１およびｎチャネルのＭＯ８）
ランジスタ２６ をこのｙ／１ＩＬ（＝直列挿入し、Ｍ
Ｏ８）ランジスタ２６のゲートなＶＤＤ印加点に接続し
て常時オンさせる・またＳ ｖＤＤ印加点とＶＪ３Ｂ印
加点との間にｐチャネルのＭＯ８）ランジスタ２２とｎ
チャネルのＭＯ８）ランジスタ２７とを直列挿入すると
とも（ニーゲートな共通接続してＣ−ＭＬ）Ｓインバー
タ３０を構成し、このＣ−ＭＯＦ３インバータ３０の入
力端を誉き込み電圧ｖＷが与えられる入力端子３１６二
接続するととも１二出力端を上記ＭＯ！ ）ランジスタ
２１のゲートＣ：接続する。同様（二＝ ＶＤＤ印加点
とＶＳＳ 印加点との関≦二ｐチャネルのＭＯ８）ラン
ジスタ２３とｎチャネルのＭＯ８）ランジスタ２８とを
直列挿入するとともに両ゲートを共通接続してＣ−ＭＵ
Ｓインバータ３２を構成し、このＣ−ＭＯ８インバータ
３２の入力端を上記両ＭＯ８）ランジスタ２１，２６の
直列接続点（二接続するとともに、出力熾を出力電位Ｖ
ｏを得るための出力端子３３に接続する。
また、ＶＤＤ印加点と上記（、’−ＭＯＳインバータ３
００Å力熾との関（：ｐチャネルのＭＯ８）ランジスタ
２４を挿入し、このＭＯ８）ランジスタ２４のゲートな
■８ｓ印加点に接続して常時オンさせる。
００Å力熾との関（：ｐチャネルのＭＯ８）ランジスタ
２４を挿入し、このＭＯ８）ランジスタ２４のゲートな
■８ｓ印加点に接続して常時オンさせる。
そして上記ＦＡＭＯ８ｊ ９とＭＯＳトランジスタ２１
との直列接続点と入力端子３１との間Ｃ：ｐニルチャネ
ル（ＪＳトランジスタ２５を押入し、このＭＯ８）ラン
ジスタ２６のゲートは入力端子３１に＝接続する・ 上記不揮発性紀憶木子であるＦＡＭ０８ ｊ ９は、た
とえば第３図（ｂ）の断面−にホすような構成となって
いる。このＦＡＭＯ８２９は、ｆｌｉｔのＶリコ／牛尋
体基体１００の表面領域（＝互い（＝離間して、ソース
、ドレインとなる一対のＰｇの拡散領域１０１，１０２
を形成し、さらＣ二この一対の拡散領域１０１，１０２
の間の基体１００表面上ζニゲート絶縁膜を介してポリ
シリコンからなる導電体層１０７を形成し、この導電体
層１０７をいずれの電位（二も接続せず（二浮遊状態と
することによって浮遊ゲート電極ＪＯＢを作ること６二
より構成される。
との直列接続点と入力端子３１との間Ｃ：ｐニルチャネ
ル（ＪＳトランジスタ２５を押入し、このＭＯ８）ラン
ジスタ２６のゲートは入力端子３１に＝接続する・ 上記不揮発性紀憶木子であるＦＡＭ０８ ｊ ９は、た
とえば第３図（ｂ）の断面−にホすような構成となって
いる。このＦＡＭＯ８２９は、ｆｌｉｔのＶリコ／牛尋
体基体１００の表面領域（＝互い（＝離間して、ソース
、ドレインとなる一対のＰｇの拡散領域１０１，１０２
を形成し、さらＣ二この一対の拡散領域１０１，１０２
の間の基体１００表面上ζニゲート絶縁膜を介してポリ
シリコンからなる導電体層１０７を形成し、この導電体
層１０７をいずれの電位（二も接続せず（二浮遊状態と
することによって浮遊ゲート電極ＪＯＢを作ること６二
より構成される。
第１図（１））に不す回路においτ、初期の状態では、
入力端子３１（：は誉き込み電圧ｖｗは与えられず、Ｍ
ＯＳトランジスタ２４．Ｏｊイオンているため、この入
力端子３１の電位ＡはＶＩＫ） （二なっ℃いる口した
がって、このとき、Ｃ−ＭＯ８インバータ３００）出力
電位ＢはＶＢ２であり、ＭＯ８）ランジスタ２１はオン
する。ところが初期の状態ではｋ”ＡＭＯ８２９１：は
齋き込みが付なわれていすしきい値電圧が負の大きな値
であるためにオフし、Ｍ（ＪＳ？ランジスタ２１．２６
の直列接続点の電位ＣはＶＢ８、シたがって出力電位ｖ
ｏはＶＤＤとなる。
入力端子３１（：は誉き込み電圧ｖｗは与えられず、Ｍ
ＯＳトランジスタ２４．Ｏｊイオンているため、この入
力端子３１の電位ＡはＶＩＫ） （二なっ℃いる口した
がって、このとき、Ｃ−ＭＯ８インバータ３００）出力
電位ＢはＶＢ２であり、ＭＯ８）ランジスタ２１はオン
する。ところが初期の状態ではｋ”ＡＭＯ８２９１：は
齋き込みが付なわれていすしきい値電圧が負の大きな値
であるためにオフし、Ｍ（ＪＳ？ランジスタ２１．２６
の直列接続点の電位ＣはＶＢ８、シたがって出力電位ｖ
ｏはＶＤＤとなる。
一方、入力端子３１に杷対稙がＶＤＤよりも大きな負の
書き込み電圧Ｖｗを与えると、ＭＯ８）ランジスタ２４
がオンしていても入力端子ｓ１の電位人は負の大きな電
位となり、ＭＯ８）ランジスタ２６を通してｉ＋’ＡＭ
Ｏ８２９のドレイン（もしくはソース）１：負の大きな
電位が印加される。
書き込み電圧Ｖｗを与えると、ＭＯ８）ランジスタ２４
がオンしていても入力端子ｓ１の電位人は負の大きな電
位となり、ＭＯ８）ランジスタ２６を通してｉ＋’ＡＭ
Ｏ８２９のドレイン（もしくはソース）１：負の大きな
電位が印加される。
このとき、ＦＡＭＯ８Ｊ ９のドレイン（もしくはソー
ス）ではアバランシニブレークタウン（なだれ降伏）が
起って電子、正孔均が発生し、このうちの電子が−■紀
ゲート杷縁換を通って導電体層１０１にトラップされ、
ＦＡＭＯａＪ＃のしきい値電圧が正の値となって常時オ
ン状態となる。
ス）ではアバランシニブレークタウン（なだれ降伏）が
起って電子、正孔均が発生し、このうちの電子が−■紀
ゲート杷縁換を通って導電体層１０１にトラップされ、
ＦＡＭＯａＪ＃のしきい値電圧が正の値となって常時オ
ン状態となる。
そして書き込み電圧Ｖｗを与えなくすると。
ＭＯＳトランジスタ２４を通して電位Ａ＃１ＶＤＤとな
り、さら（二Ｃ−Ｍ（Ｊ８ インバータ３０の出力電
位ＢはＶＢ８となる。このため、Ｍ（Ｊ８）ランジスタ
２１がオンして電位ＣはＶＩＭ）となり、さらに出力電
位ＶｏＦｉＶ８１１となる。たたし、このとき。
り、さら（二Ｃ−Ｍ（Ｊ８ インバータ３０の出力電
位ＢはＶＢ８となる。このため、Ｍ（Ｊ８）ランジスタ
２１がオンして電位ＣはＶＩＭ）となり、さらに出力電
位ＶｏＦｉＶ８１１となる。たたし、このとき。
直列接続されたｐチャネル憫のＦＡＭＯ８Ｊ ９と−Ｍ
Ｏ８）ランジメタ２１０直タリコンダクタンスとｎチャ
ネル−のＭＯＳトランジスタ２６のコンダクタンスとの
比を１次段のＣ−ＭＯ８インバータ３２を反転させるこ
とができるように設定しておく必要がある。そして書き
込みが行なわれない場合および書き込みが行なわれた場
合に、電位ＶＩＭ）をいったん切って再び印加し℃も、
１・、・１（ＦＩ７ｖｖ１０８ Ｊ ９のしきい値電圧
は変化しないので。
Ｏ８）ランジメタ２１０直タリコンダクタンスとｎチャ
ネル−のＭＯＳトランジスタ２６のコンダクタンスとの
比を１次段のＣ−ＭＯ８インバータ３２を反転させるこ
とができるように設定しておく必要がある。そして書き
込みが行なわれない場合および書き込みが行なわれた場
合に、電位ＶＩＭ）をいったん切って再び印加し℃も、
１・、・１（ＦＩ７ｖｖ１０８ Ｊ ９のしきい値電圧
は変化しないので。
ＶＤＤを切る前の出力電位ｖｏ が保持される・すなわ
ち、ＩＩｐ１１図（ａ）の（ロ）路と同様（二、Ｖｏは
ＶＤＤのの遮断動作の１ＩＪｕ挾で不揮発的な変化であ
るといえる。
ち、ＩＩｐ１１図（ａ）の（ロ）路と同様（二、Ｖｏは
ＶＤＤのの遮断動作の１ＩＪｕ挾で不揮発的な変化であ
るといえる。
また、ＶｏをＶ８ＢからＶＤＤに戻す（＝は、１８３１
＠（ａ） （”−示すＭＮＯＳ ）ランジスタの場合
と１ＷＪｉｌ（二、ｋ’ＡＭＪ８ Ｊ ９ ｇ’：、
絡外細を照射すること（二よって行なう・ 第１−（Ｃ）の回路は、ｐチャネルのＭＯ８）ランジメ
タ４１．ｎチヤネルのＭＯ８） ５ンジスタ４２−４４
およびｎチャネルの１＋’ＡＭＵ８ ａ ｓを備えてい
る。すなわち、ＶＤＤ印加率とＶｓｓ印加点との間にｎ
チャネルのＭＯ８）フンジスタ４２とｎチャ４ルのｉ＋
’ＡＭＯ８ｄ ５とを直列挿入し、ＭＯ＆トランジスタ
４２のゲートをＶＤＤ印加点に接続し【常時オンさせる
ととも（＝、ｉ”ＡＭ０８ ａ ５の制御：ゲートをこ
のｌＩ’ＡＭＯ８４５とＭＯ８）ランジスタ４２との直
列接続点に接続する。また、書き込み電圧ＶＷが与えら
れる入力端子４６と上記ＦＡＭＯ８４ｊの制御ゲートと
の関１：ｎチャネルのＭＯ８）ランジスタ４３を挿入し
、このＭＯ８）ランジスタ４Ｓのゲートを入力端子４６
にｍ続する・さらにＶＤＤ印加点とＶ８８印加点との関
（二ｐチャネルのＭＯ８）ランジスタ４１とｎチャネル
ｆ） ＭＯ８）ランジスタ４４とを直列挿入するととも
に自ゲートを共通接続してＣ−ＭＯＳ インバータ４
１を構成し、このＣ上値ＯＳインバータ４１の入力熾を
上記ＭＯ８）ランジスタ４２とＦＡＭＯ８４５の直列接
続点に接続するととも（−ｓ出力端を出力電位Ｖｏ
を得るための出力端子４８嘔二接続する。
＠（ａ） （”−示すＭＮＯＳ ）ランジスタの場合
と１ＷＪｉｌ（二、ｋ’ＡＭＪ８ Ｊ ９ ｇ’：、
絡外細を照射すること（二よって行なう・ 第１−（Ｃ）の回路は、ｐチャネルのＭＯ８）ランジメ
タ４１．ｎチヤネルのＭＯ８） ５ンジスタ４２−４４
およびｎチャネルの１＋’ＡＭＵ８ ａ ｓを備えてい
る。すなわち、ＶＤＤ印加率とＶｓｓ印加点との間にｎ
チャネルのＭＯ８）フンジスタ４２とｎチャ４ルのｉ＋
’ＡＭＯ８ｄ ５とを直列挿入し、ＭＯ＆トランジスタ
４２のゲートをＶＤＤ印加点に接続し【常時オンさせる
ととも（＝、ｉ”ＡＭ０８ ａ ５の制御：ゲートをこ
のｌＩ’ＡＭＯ８４５とＭＯ８）ランジスタ４２との直
列接続点に接続する。また、書き込み電圧ＶＷが与えら
れる入力端子４６と上記ＦＡＭＯ８４ｊの制御ゲートと
の関１：ｎチャネルのＭＯ８）ランジスタ４３を挿入し
、このＭＯ８）ランジスタ４Ｓのゲートを入力端子４６
にｍ続する・さらにＶＤＤ印加点とＶ８８印加点との関
（二ｐチャネルのＭＯ８）ランジスタ４１とｎチャネル
ｆ） ＭＯ８）ランジスタ４４とを直列挿入するととも
に自ゲートを共通接続してＣ−ＭＯＳ インバータ４
１を構成し、このＣ上値ＯＳインバータ４１の入力熾を
上記ＭＯ８）ランジスタ４２とＦＡＭＯ８４５の直列接
続点に接続するととも（−ｓ出力端を出力電位Ｖｏ
を得るための出力端子４８嘔二接続する。
上記ＦＡＭＯ８４５は、たとえば＃Ｉ３図（Ｃ）のｌ＃
ｍ図Ｃ二示すような構成となっている。このＦＡＭＯ８
４５は、Ｐ型のシリコン半尋体基体２００の表面鎖酸に
互いＣ：離間して、ソース、ドレインとなる６刈のＮ＋
ｍの拡散領域２０１．２０１を形成し、さら（二この一
対の拡散領域２０ Ｊ 、 ２０２０間の基体２００表
面上ζニゲート絶縁膜を介してポリシリコンからなる浮
遊ゲート電極２０３を形成し、またさら（二この上Ｃニ
ゲート杷縁換を介してポリシリコンからなる制御ゲート
電極２０４を形成することにより構成される。
ｍ図Ｃ二示すような構成となっている。このＦＡＭＯ８
４５は、Ｐ型のシリコン半尋体基体２００の表面鎖酸に
互いＣ：離間して、ソース、ドレインとなる６刈のＮ＋
ｍの拡散領域２０１．２０１を形成し、さら（二この一
対の拡散領域２０ Ｊ 、 ２０２０間の基体２００表
面上ζニゲート絶縁膜を介してポリシリコンからなる浮
遊ゲート電極２０３を形成し、またさら（二この上Ｃニ
ゲート杷縁換を介してポリシリコンからなる制御ゲート
電極２０４を形成することにより構成される。
第１図（Ｃ） （二不す回路５二おいて、初期の状態で
は、入力１子４６ζ二は膏き込み電圧Ｖ隻・′は与えら
れない。このとき、ＭＯＳトランジスタ４２はオンして
い（、ＭＯＳトランジスタ４２とＦＡＭ）８４５との直
列接続点（ｋ”ＡＭ）Ｓ ４５のゲート接続点でもあ
る）の電位ＡはｖＤＤ４ｍへ引き上げられる。ところが
初期の状態ではＦＡＭＯ８４ｓのしきい値電圧は負の値
となり、このｌｌ’ＡＭＯ８４５もオンして、電位人は
結局Ｖ８８ Ｉｔ電位となるｏしたがってこのとき、出
力電位Ｖｏ はＶＤＤとなる。
は、入力１子４６ζ二は膏き込み電圧Ｖ隻・′は与えら
れない。このとき、ＭＯＳトランジスタ４２はオンして
い（、ＭＯＳトランジスタ４２とＦＡＭ）８４５との直
列接続点（ｋ”ＡＭ）Ｓ ４５のゲート接続点でもあ
る）の電位ＡはｖＤＤ４ｍへ引き上げられる。ところが
初期の状態ではＦＡＭＯ８４ｓのしきい値電圧は負の値
となり、このｌｌ’ＡＭＯ８４５もオンして、電位人は
結局Ｖ８８ Ｉｔ電位となるｏしたがってこのとき、出
力電位Ｖｏ はＶＤＤとなる。
ただしｎチャネルのＦＡＭＯ８４ｓは、次段のＣ−ＭＯ
Ｓインバータ４７を反転させることかできるよう（：ｎ
チャネルのＭＯ８）ランジスタ４２とのコンダクタンス
比を設定しておく必要がある。
Ｓインバータ４７を反転させることかできるよう（：ｎ
チャネルのＭＯ８）ランジスタ４２とのコンダクタンス
比を設定しておく必要がある。
一方、入力亀子４６１：１． Ｖｐｐよりも大きな正の
書き込み電圧■ｗ′を与えると、ＭＯ８）ランジ不り４
３を通して電位ＡはＶＤＤよりも大きな正の電位となり
、’ ｋ’Ｍ＆）８４５のゲートとドレイン（あるいは
ソース）に正の電位が□印加される。
書き込み電圧■ｗ′を与えると、ＭＯ８）ランジ不り４
３を通して電位ＡはＶＤＤよりも大きな正の電位となり
、’ ｋ’Ｍ＆）８４５のゲートとドレイン（あるいは
ソース）に正の電位が□印加される。
すると前記浮遊ゲート電極２０３（＝電子が注入されそ
してトラップされて、そのしきい値電圧はＶ圓以上にな
る。次（＝書き込み電圧ｖｗ′を与えなくすると、ｋ″
ＡＭ０８４ ｓはオフ状態となって、電位ＡはＶＤＤｓ
出力亀位■電位■８ｓとなる。そしてこの回路の場合に
も５ｌｌ）き込みが行なわれない場合および書き込みが
付なわれた場合１：、電位ＶＤＤをいったん切って再び
印加しても、ＩｌｌＡＭＬ）８４５のしきい値電圧は変
化しないので、ＶＬＩＤを切る前の出力電位Ｖｏ が保
持される。すなわち、第１１ｗ （ｍ） 、 （ｂ）の
回路と同様鴫；、ＶｏはＶ卯の遮断動作の前後で不揮発
的な変化であるといえる。
してトラップされて、そのしきい値電圧はＶ圓以上にな
る。次（＝書き込み電圧ｖｗ′を与えなくすると、ｋ″
ＡＭ０８４ ｓはオフ状態となって、電位ＡはＶＤＤｓ
出力亀位■電位■８ｓとなる。そしてこの回路の場合に
も５ｌｌ）き込みが行なわれない場合および書き込みが
付なわれた場合１：、電位ＶＤＤをいったん切って再び
印加しても、ＩｌｌＡＭＬ）８４５のしきい値電圧は変
化しないので、ＶＬＩＤを切る前の出力電位Ｖｏ が保
持される。すなわち、第１１ｗ （ｍ） 、 （ｂ）の
回路と同様鴫；、ＶｏはＶ卯の遮断動作の前後で不揮発
的な変化であるといえる。
またＶｏをｖｉａからＶＤＤ（”−戻すには、１１３１
１？Ｊ（Ｊｌ）Ｃ：示すＭＮＯＳ ）ランジスタある
いはｊｉｓ図（ｂ）に示すＦＡｌｖ１０８の場合と同様
（＝、紫外線を照射すること（＝よって行なう。
１？Ｊ（Ｊｌ）Ｃ：示すＭＮＯＳ ）ランジスタある
いはｊｉｓ図（ｂ）に示すＦＡｌｖ１０８の場合と同様
（＝、紫外線を照射すること（＝よって行なう。
＃ＩＪ２図の回路は、エンハンスメントモードのＭＵＤ
）ランジスタ５１〜５３、ディプレッションモードのＭ
Ｏ８トランジスタ５４およびＦＡＭＯ８５６を備えてい
る。すなわち、 ＶＤＤ印加点とＶＢ８印加点との関に
エンハンスメントモードのＭＯＳトランジスタ５１とに
’ＡＭＤ８５ ｊとを直夕１ｊ神入し、ＭＯ８）ランジ
スタ５１のゲートをＶＤＤ印加点幅＝接続して常時オン
させるとともに、ＦＡＭＯ８Ｊ Ｊ （１）劃−ケ−）
ヲ、： ｆ） ＦＡＭＯ８５５トＭＵ８）ランジスタ
５１との直列接続点に機銃する。また、書き込み電圧Ｖ
Ｗ／が与えられる入力亀子５６と上記）１Ａ１〜）０８
５５の制御ゲートとの関ぺ＝エンハンスメントモードの
ＭＯ８）ランジスタ５２を挿入し、このＭＯ８）ランジ
スタロ２のゲートを入力亀子５６に接続する。さらにＶ
ｍ印加点とＶ８８印加点との関ＣニデイクレＶヨンモー
トノＭＯＳトランジスタ５４とエンへンスメントモード
のＭＯ８）ランジスタ５３とを直列挿入し、ＭＯＳトラ
ンジスタ６４のゲートをこのＭＯ８）ランジスタロ４と
上記ＭＯ８）ランジスタ５５の直列接続点（＝接続して
Ｗ／Ｄインバータ５ｒを構成し、このＷ／Ｄインバータ
５１０入力熾であるＭＯ８）ランジスタロ３のゲートは
上記ＭＯ８）ランジスタ５１とｉ’ＡＭＯ８６ｊとの直
夕１ｊ接続点（二接続するとともに、出力端であるＭＯ
８）ランジスタ５４．５１５の直列接続点は出力電位Ｖ
ｏを得るための出方端子５８（：接続する。
）ランジスタ５１〜５３、ディプレッションモードのＭ
Ｏ８トランジスタ５４およびＦＡＭＯ８５６を備えてい
る。すなわち、 ＶＤＤ印加点とＶＢ８印加点との関に
エンハンスメントモードのＭＯＳトランジスタ５１とに
’ＡＭＤ８５ ｊとを直夕１ｊ神入し、ＭＯ８）ランジ
スタ５１のゲートをＶＤＤ印加点幅＝接続して常時オン
させるとともに、ＦＡＭＯ８Ｊ Ｊ （１）劃−ケ−）
ヲ、： ｆ） ＦＡＭＯ８５５トＭＵ８）ランジスタ
５１との直列接続点に機銃する。また、書き込み電圧Ｖ
Ｗ／が与えられる入力亀子５６と上記）１Ａ１〜）０８
５５の制御ゲートとの関ぺ＝エンハンスメントモードの
ＭＯ８）ランジスタ５２を挿入し、このＭＯ８）ランジ
スタロ２のゲートを入力亀子５６に接続する。さらにＶ
ｍ印加点とＶ８８印加点との関ＣニデイクレＶヨンモー
トノＭＯＳトランジスタ５４とエンへンスメントモード
のＭＯ８）ランジスタ５３とを直列挿入し、ＭＯＳトラ
ンジスタ６４のゲートをこのＭＯ８）ランジスタロ４と
上記ＭＯ８）ランジスタ５５の直列接続点（＝接続して
Ｗ／Ｄインバータ５ｒを構成し、このＷ／Ｄインバータ
５１０入力熾であるＭＯ８）ランジスタロ３のゲートは
上記ＭＯ８）ランジスタ５１とｉ’ＡＭＯ８６ｊとの直
夕１ｊ接続点（二接続するとともに、出力端であるＭＯ
８）ランジスタ５４．５１５の直列接続点は出力電位Ｖ
ｏを得るための出方端子５８（：接続する。
このように、この回路は前記第１ｍ（Ｃ）に示す回路と
比らべて、Ｃ−ＭＯ８インバータ４１がＷ／Ｄ イン
バータ５７に変っただけであり、その動作は第１図（Ｃ
）のものと同じである。すなわち、入力端子ｓ ｅ ｔ
： ＶｎＤよりも大きな正の書き込み電圧Ｖｗｔを与え
ること（：よってＶｏ は不揮発的にＶｎｏｌ＃電位と
なり、 ）’ＡＭＯ８５５に紫外縁な照射することＣ二
よってＶｏは不揮発的Ｃ二Ｖ８８貴電位となる＠ このようＣ：第１８４（ａ）ないしくＣ）および躯２図
Ｃ：示す電位発生手段では、出力電位■ｏ の変更は
いずれも不揮発性記憶素子をオン、オフさせることによ
って行なっているため（二、その変更は不揮発性記憶素
子の状態が変わらない限り不揮発的（二保持される。
比らべて、Ｃ−ＭＯ８インバータ４１がＷ／Ｄ イン
バータ５７に変っただけであり、その動作は第１図（Ｃ
）のものと同じである。すなわち、入力端子ｓ ｅ ｔ
： ＶｎＤよりも大きな正の書き込み電圧Ｖｗｔを与え
ること（：よってＶｏ は不揮発的にＶｎｏｌ＃電位と
なり、 ）’ＡＭＯ８５５に紫外縁な照射することＣ二
よってＶｏは不揮発的Ｃ二Ｖ８８貴電位となる＠ このようＣ：第１８４（ａ）ないしくＣ）および躯２図
Ｃ：示す電位発生手段では、出力電位■ｏ の変更は
いずれも不揮発性記憶素子をオン、オフさせることによ
って行なっているため（二、その変更は不揮発性記憶素
子の状態が変わらない限り不揮発的（二保持される。
第４図はソースがＶＤＤ印加点に、ドレインがＶｏｕｔ
にそれぞれ接続され信号Ｖｉｎをゲート、入力とす
る負荷トランジスタであるｐチャネルＭＯ８）ランジス
タＱ９１と、ソースがＶｌｉｌｇ 印加点（二〜ドレ
インがＶｏｕｔ ４：それぞれ接続され上記信号Ｖｉ
ｎをゲート入力とする駆動トランジスタであるｎチャネ
ル間０８トランジスタＱｎｌとがら構成されている通常
のＣ−ＭＯ８インバータの構成を示すものであり、その
入力信号Ｖｉｎζ二町する出力信号Ｖｏｕｔ の−理
関係は下記の表１（＝示す通りである。
にそれぞれ接続され信号Ｖｉｎをゲート、入力とす
る負荷トランジスタであるｐチャネルＭＯ８）ランジス
タＱ９１と、ソースがＶｌｉｌｇ 印加点（二〜ドレ
インがＶｏｕｔ ４：それぞれ接続され上記信号Ｖｉ
ｎをゲート入力とする駆動トランジスタであるｎチャネ
ル間０８トランジスタＱｎｌとがら構成されている通常
のＣ−ＭＯ８インバータの構成を示すものであり、その
入力信号Ｖｉｎζ二町する出力信号Ｖｏｕｔ の−理
関係は下記の表１（＝示す通りである。
表 １
上記表１（：示すＭ埋関係を持っＣ−ＭＯ８インバータ
（二この発明を実施したものが第５図ないし第８図（：
示す構成図である。まず＠５１Ｎｔ＝、示す実施例のＭ
Ｏ８形論理囲路はＭＯ８）ランジスタＱｐｔ、Ｑｎ＊か
らなる本来のＣ−ＭＯ８インバータにもう１個のｎチャ
ネル間０８トランジスタＱｎｔを追加し、このＭＯ８）
ランジスタのドレインをＭＯ８）ランジスタＱｎ、のソ
ース（＝、ソースをＶ８ａ印加点にそれぞれ接続するこ
と（＝よってＭＯ８）クンジスタＱｎｔをＱｎｌ と
直列接続し。
（二この発明を実施したものが第５図ないし第８図（：
示す構成図である。まず＠５１Ｎｔ＝、示す実施例のＭ
Ｏ８形論理囲路はＭＯ８）ランジスタＱｐｔ、Ｑｎ＊か
らなる本来のＣ−ＭＯ８インバータにもう１個のｎチャ
ネル間０８トランジスタＱｎｔを追加し、このＭＯ８）
ランジスタのドレインをＭＯ８）ランジスタＱｎ、のソ
ース（＝、ソースをＶ８ａ印加点にそれぞれ接続するこ
と（＝よってＭＯ８）クンジスタＱｎｔをＱｎｌ と
直列接続し。
ＭＯＳトランジスタＱｎ宜のゲートＣ：繭記第１１ｍ（
ａ）ないしくＣ）のうちいずれか、一つの１ｇ回路の出
力電位ｖｏ を与えるよう（＝シたものである。
ａ）ないしくＣ）のうちいずれか、一つの１ｇ回路の出
力電位ｖｏ を与えるよう（＝シたものである。
この（ロ）路でハＶ０１Ｊ５ ＶＤＤ Ｉｌｌ ｔ 位
ＶＨノＷｔ ｔ： ＭＯ８トランジスタＱｎｌ が常
Ｃニオン状態となり、したがってこの時の論Ｓ！圓保は
下記の＊ ２ Ｅ示すようＣ二通常のＣ−ＭＯ８インバ
ータと同様（二なる。一方、ＶｏがＶｕａｌｌ電位ｖＬ
の時Ｃ：はＭＯ８）ランジスタＱｎ雪は常にオフ状態と
なり、入力信号ＶｉｎがＬレベルでＭＯ８）ランジスタ
Ｑｐｔがオンする場合纏：だけ出力信号Ｖｏｕｔ は
Ｈレベルとなり、ＶｉｎがＨレベルの時Ｃ：はＶｏｕｔ
は高インピーダンス状態となって表２（＝示すようにＶ
ｏｕｔは不足となる。
ＶＨノＷｔ ｔ： ＭＯ８トランジスタＱｎｌ が常
Ｃニオン状態となり、したがってこの時の論Ｓ！圓保は
下記の＊ ２ Ｅ示すようＣ二通常のＣ−ＭＯ８インバ
ータと同様（二なる。一方、ＶｏがＶｕａｌｌ電位ｖＬ
の時Ｃ：はＭＯ８）ランジスタＱｎ雪は常にオフ状態と
なり、入力信号ＶｉｎがＬレベルでＭＯ８）ランジスタ
Ｑｐｔがオンする場合纏：だけ出力信号Ｖｏｕｔ は
Ｈレベルとなり、ＶｉｎがＨレベルの時Ｃ：はＶｏｕｔ
は高インピーダンス状態となって表２（＝示すようにＶ
ｏｕｔは不足となる。
表 ２
＃４６図は上記実施例の変形例を示すものである。上記
実施例ではＣ−ＭＵＳインバータの・ｎチャネルＭＯ８
）ランジスタＱｎｔ ｔ＝直列にＶｏ をゲート入力
とするｎチャネルＭＯ８）ランジスタを接続したが、こ
こではｐチャネルＭＯ８）クンジスタＱｐｔのソースと
ＶＤＤ印加点との関Ｃ：ｐチャネルＭＯ８）ランジスタ
Ｑｐｔのドレイン、ソース間を追加挿入し、このＭＯ８
）ランジスタＱｐｔのゲート（：前記第１図（ａ）ない
しくＣ）のうちいずれか一つの（９）路の出力電位■ｏ
を与えるよう≦ニしたものである。
実施例ではＣ−ＭＵＳインバータの・ｎチャネルＭＯ８
）ランジスタＱｎｔ ｔ＝直列にＶｏ をゲート入力
とするｎチャネルＭＯ８）ランジスタを接続したが、こ
こではｐチャネルＭＯ８）クンジスタＱｐｔのソースと
ＶＤＤ印加点との関Ｃ：ｐチャネルＭＯ８）ランジスタ
Ｑｐｔのドレイン、ソース間を追加挿入し、このＭＯ８
）ランジスタＱｐｔのゲート（：前記第１図（ａ）ない
しくＣ）のうちいずれか一つの（９）路の出力電位■ｏ
を与えるよう≦ニしたものである。
この回路ではＶｏがＶＬの時にＭＯ８）ランジスタＱｌ
）ｔが常１：オン状態となり、したがってこの時の論理
関係は下記の表３に示すように通常のＣ−ＭＯ８インバ
ータと同様になる。一方、Ｖ。
）ｔが常１：オン状態となり、したがってこの時の論理
関係は下記の表３に示すように通常のＣ−ＭＯ８インバ
ータと同様になる。一方、Ｖ。
がＶＨの時（二はＭＯ８トランジスタＱｐ２は常にオフ
状態となり、入力信号ＶｉｎがＨレベルでＭＯＢトラン
ジスタＱｎｔ かオンする場合１二たけ出力信号Ｖｏ
ｕｔはＬレベルとなり、 ＶｉｎがＬレベルの時（：は
Ｖｏｕｔ は篇インピーダンス状態となって表３（二
示”ｒようにＶｏｕｔは不定となる０表 ３ 第７図および第８図はそれぞれ上記夾施例の他の変形例
を示すものであり、上記表２、表３中の不足状態をなく
すようにしたものである。
状態となり、入力信号ＶｉｎがＨレベルでＭＯＢトラン
ジスタＱｎｔ かオンする場合１二たけ出力信号Ｖｏ
ｕｔはＬレベルとなり、 ＶｉｎがＬレベルの時（：は
Ｖｏｕｔ は篇インピーダンス状態となって表３（二
示”ｒようにＶｏｕｔは不定となる０表 ３ 第７図および第８図はそれぞれ上記夾施例の他の変形例
を示すものであり、上記表２、表３中の不足状態をなく
すようにしたものである。
すなわち、第７図に示すものは［５図の実施例と同ＩＩ
（二ｎチャネルＭＯ８）ランジスタＱｎｍを追加すると
共１−ｓＶｎｏ印加点とＶｏｕｔとの間にｐチャネル間
０８トランジスタＱｐｓのソース、ドレイン間を挿入し
、上記ＭＯ８）クンジスタＱｎｔ ｅＱｐｓのゲート（
二前記第１凶（ａ）ないしくＣ）のうちいずれか一つの
回路の出力電位■ｏを並列的（＝与えるようにしたもの
であるやそしてこの回路じおいて■ｏがＶＨの時（＝は
へ１０ＳトランジスタＱｎｖはオン、 Ｎｉｒ？ ）ラ
ンジスタＱｐａはオフとなって通常のＣ−ＭＯＳ イン
バータと同様の論理動作を行なう。一方、■ｏが■Ｌの
時、ＭＯＳ）クンジスタＱｎ！がオフとなるためＶｏｕ
ｔから■８Ｂへの１１［経路は常に遮断され、またＭＯ
Ｓ ）ランジスタＱｐｊがオンとなるためＶＤＤからＶ
ｏｕｔ への・−流経路は常に導通状態１：ある。こ
の給米、この回路の論理は上記の表４のよう（二なる。
（二ｎチャネルＭＯ８）ランジスタＱｎｍを追加すると
共１−ｓＶｎｏ印加点とＶｏｕｔとの間にｐチャネル間
０８トランジスタＱｐｓのソース、ドレイン間を挿入し
、上記ＭＯ８）クンジスタＱｎｔ ｅＱｐｓのゲート（
二前記第１凶（ａ）ないしくＣ）のうちいずれか一つの
回路の出力電位■ｏを並列的（＝与えるようにしたもの
であるやそしてこの回路じおいて■ｏがＶＨの時（＝は
へ１０ＳトランジスタＱｎｖはオン、 Ｎｉｒ？ ）ラ
ンジスタＱｐａはオフとなって通常のＣ−ＭＯＳ イン
バータと同様の論理動作を行なう。一方、■ｏが■Ｌの
時、ＭＯＳ）クンジスタＱｎ！がオフとなるためＶｏｕ
ｔから■８Ｂへの１１［経路は常に遮断され、またＭＯ
Ｓ ）ランジスタＱｐｊがオンとなるためＶＤＤからＶ
ｏｕｔ への・−流経路は常に導通状態１：ある。こ
の給米、この回路の論理は上記の表４のよう（二なる。
表 ４
また第８図Ｃニホすものは第６図の実施例と同様（二ｐ
チャネルＭＯ８）ランジスタＱｐｔを追加すると共に、
ＶｏｕｔとＶ８１１印加点との間（二ｎチャネルＭ０８
トランジスタＱｎｓのドレイン、ソース間を挿入し、上
記ＭＯ８）クンジスタＱｌ）ｔ ｅ Ｑｎｓ のゲート
に前記ｗＪ１図（ａ）ないしくＣ）のうちいずれか一つ
の回路の出力電位Ｖｏ を並列的（：与えるようＣ二
したものであり、この回路の論理は下記のｔｊｃ５のよ
うになる。
チャネルＭＯ８）ランジスタＱｐｔを追加すると共に、
ＶｏｕｔとＶ８１１印加点との間（二ｎチャネルＭ０８
トランジスタＱｎｓのドレイン、ソース間を挿入し、上
記ＭＯ８）クンジスタＱｌ）ｔ ｅ Ｑｎｓ のゲート
に前記ｗＪ１図（ａ）ないしくＣ）のうちいずれか一つ
の回路の出力電位Ｖｏ を並列的（：与えるようＣ二
したものであり、この回路の論理は下記のｔｊｃ５のよ
うになる。
表 ５
次に二つ以上の入力を持つ論理回ｊ１３にこの発明を実
施した例を１明する。第９図はＶＤＤ印加点とＶｏｕｔ
との間蚤：入力伽号Ｖｉｎ、 、 Ｖｉｎｌを各ゲ
ート入力とする２個のｐチャネルＭＵ８）ランジスタＱ
ｐａ ＊ Ｑｌ’ｓ それぞれのソース、ドレイン間
を並列挿入し、かつＶｏｕｔとＶ８１１印加点との間（
二上記信号Ｖｉｎ、 、 Ｖ ｉｎｋを各ゲート入力と
する２個のｎチャネルＭＯ８）ランジスタＱ”４ ｅ
Ｑ”ｓのドレイン、ソース間を直列挿入すること（＝よ
って構成した通常の２人力Ｃ−ＭＯＳ ＮＡＮＤ 回路
であり。
施した例を１明する。第９図はＶＤＤ印加点とＶｏｕｔ
との間蚤：入力伽号Ｖｉｎ、 、 Ｖｉｎｌを各ゲ
ート入力とする２個のｐチャネルＭＵ８）ランジスタＱ
ｐａ ＊ Ｑｌ’ｓ それぞれのソース、ドレイン間
を並列挿入し、かつＶｏｕｔとＶ８１１印加点との間（
二上記信号Ｖｉｎ、 、 Ｖ ｉｎｋを各ゲート入力と
する２個のｎチャネルＭＯ８）ランジスタＱ”４ ｅ
Ｑ”ｓのドレイン、ソース間を直列挿入すること（＝よ
って構成した通常の２人力Ｃ−ＭＯＳ ＮＡＮＤ 回路
であり。
その論理を下記の表６（＝示す。
表 ６
上記２人力Ｃ−ＭＯ８ＮＡＮＤ（ロ）路（二この発明を
実施したものが第１０図Ｃ：示す構成図のものである。
実施したものが第１０図Ｃ：示す構成図のものである。
この実施例回路はＭＯＳ）ランジメタ９９審のソースと
ＶＤＤ印加点との間にもう１個のｐチャネルＭＯ８）ラ
ンジスタＱｐ・のドレイン、ソース間を直列挿入し、こ
の直列挿入されたＭＯＳ）ランジスタＱｐ−のゲートＣ
二前記第１図（ａ）ないしくＣ）のうちいずれか一つの
（ロ）路の出力電位Ｖｏ を与えるようＣ二したもので
ある。
ＶＤＤ印加点との間にもう１個のｐチャネルＭＯ８）ラ
ンジスタＱｐ・のドレイン、ソース間を直列挿入し、こ
の直列挿入されたＭＯＳ）ランジスタＱｐ−のゲートＣ
二前記第１図（ａ）ないしくＣ）のうちいずれか一つの
（ロ）路の出力電位Ｖｏ を与えるようＣ二したもので
ある。
この回路ではＶｏがＶＬの時＋： Ｍ（Ｊ８ ）ランジ
スタＱｐａは常にオンしているため’ ＶＤＤからＭＯ
Ｓトラ／ジスタＱｐ・ｅＱＩ）ｓを経由してＶｏｕｔ
（二至る電流経路はＭＯＳ ）ランジスタＱｐｓのオ
ン、オフによって決定され、この時の論理関係は上記の
表７（：不すように通常の２人力Ｃ−ＭＯ８ＮＡＮＩ）
回路と同様−二なる。一方、■ｏｂ１ＶＨＩｙ）時（＝
はＭＯ８トランジスタＱｐｓは冨６ニオフしているため
、Ｍ０８トランジスタＱ９４がオフしてＳりかつＭＯ８
トランジスタＱｐｓがオンしている場合、すなわち、Ｖ
ｓｎ、＝Ｈｖ ベル、Ｖｉｎｌ＝ Ｌ Ｌ／ ベルの場
合（：はＶＤＤからＶｏｕｔ への電流経路は遮断さ
れ、しかもＶ８１１からＶｏｕｔへの１！１訛鮭路も運
耐状態≦二ありＶｏｕｔは＾インピーダンス状態となっ
てｓ Ｖｏｕｔは表７（：表すように不定状態となる。
スタＱｐａは常にオンしているため’ ＶＤＤからＭＯ
Ｓトラ／ジスタＱｐ・ｅＱＩ）ｓを経由してＶｏｕｔ
（二至る電流経路はＭＯＳ ）ランジスタＱｐｓのオ
ン、オフによって決定され、この時の論理関係は上記の
表７（：不すように通常の２人力Ｃ−ＭＯ８ＮＡＮＩ）
回路と同様−二なる。一方、■ｏｂ１ＶＨＩｙ）時（＝
はＭＯ８トランジスタＱｐｓは冨６ニオフしているため
、Ｍ０８トランジスタＱ９４がオフしてＳりかつＭＯ８
トランジスタＱｐｓがオンしている場合、すなわち、Ｖ
ｓｎ、＝Ｈｖ ベル、Ｖｉｎｌ＝ Ｌ Ｌ／ ベルの場
合（：はＶＤＤからＶｏｕｔ への電流経路は遮断さ
れ、しかもＶ８１１からＶｏｕｔへの１！１訛鮭路も運
耐状態≦二ありＶｏｕｔは＾インピーダンス状態となっ
てｓ Ｖｏｕｔは表７（：表すように不定状態となる。
表 ７
第１１図は上記第１０図に示す実施例の変形例を示すも
のであり、上記＊ｍ例回路の論理の不定状ｌａ１になく
すようにしたものである。すなわち、上記ＭＯ８）クン
ジスタＱｐ、を挿入すると共にざらｌ：ＭＯＳ）ランジ
スタＱｎ４のソースと■８８印加点との間ζ＝ｎチャネ
ルＭＯ８）ランジスタＱｎ・のドレイン、ソース間を挿
入し、このＭＯＳ ）ランジスタＱｎ・のゲート（−も
Ｖｏを与えるよう（ニしたものである。
のであり、上記＊ｍ例回路の論理の不定状ｌａ１になく
すようにしたものである。すなわち、上記ＭＯ８）クン
ジスタＱｐ、を挿入すると共にざらｌ：ＭＯＳ）ランジ
スタＱｎ４のソースと■８８印加点との間ζ＝ｎチャネ
ルＭＯ８）ランジスタＱｎ・のドレイン、ソース間を挿
入し、このＭＯＳ ）ランジスタＱｎ・のゲート（−も
Ｖｏを与えるよう（ニしたものである。
この−路ではｖｏＤ３ＶＬの時（二はＭＯＳ ）ランジ
スタＱｎ−は゛常Ｃニオフし、 ＭＯＳ ）う／ジスタ
Ｑｐ・は常にオンしているため、この時の鯖、ｆｊ！関
係は下記の表８（＝不すよう（−通常の２人力Ｃ−ＭＯ
８ＮＡＮＩ） 祠路と同様になる。一方、ＶｏがＶＨの
時（＝はＭＯＳ ）ランジスタＱｎ＠は常（ニオンして
いるため、 Ｖｉｎ、がＨレベルとなりＭＯＳ）クンジ
スタＱｎ＋がオンすればＶｏｕｔからＶＳＳの電流経路
が生じ、またＭＯＳ ）ランジスタＱｐｓは常にオフに
なるため、 Ｖｉｎ、がＬレベルとなりＭＯＳ）ランジ
スタＱｐｗｂ’オンしてもＶＤＤからＶｏｕｉへの電流
経路が生じることはない。したがって、この時の論理は
表８のようになる。
スタＱｎ−は゛常Ｃニオフし、 ＭＯＳ ）う／ジスタ
Ｑｐ・は常にオンしているため、この時の鯖、ｆｊ！関
係は下記の表８（＝不すよう（−通常の２人力Ｃ−ＭＯ
８ＮＡＮＩ） 祠路と同様になる。一方、ＶｏがＶＨの
時（＝はＭＯＳ ）ランジスタＱｎ＠は常（ニオンして
いるため、 Ｖｉｎ、がＨレベルとなりＭＯＳ）クンジ
スタＱｎ＋がオンすればＶｏｕｔからＶＳＳの電流経路
が生じ、またＭＯＳ ）ランジスタＱｐｓは常にオフに
なるため、 Ｖｉｎ、がＬレベルとなりＭＯＳ）ランジ
スタＱｐｗｂ’オンしてもＶＤＤからＶｏｕｉへの電流
経路が生じることはない。したがって、この時の論理は
表８のようになる。
表 ８
第１２図はこの発明を２人力Ｃ−ｙｈ０８ ＮＯＲ園路
１実施した場合の構成−である。この実施例回路はｐチ
ャネルＭＵ８ ）ランジスタＱｐｑ ＊ Ｑｐｍおよび
ｎチャネルＭＯＳ ）ランジスタＱ”？ Ｉ Ｑ”・か
らなる通常のＮＯＩ’Ｌ（ロ）路の、ＭＯＳ）ランジス
タＱｎ・のソースとＶｓ８印加点との関ｔ： Ｖ□
をゲート入力するｎチャネルＭＯＳ ）ランジスタＱｎ
ｓのドレイン、ソース間を挿入するようζ二したもので
あり、この回路ではＶｏがＶＨの時にはＭ０８トランジ
スタＱｎｅは常（ニオンし、Ｖ”ｔ ＊ Ｖ”＊ Ｃ灼
’ｆ ６Ｖｏｕｔ ｃＤ＠珊−係は下記の轡９番；示
すように通常の２人力Ｃ−ＭＵＳ ＮＯＲ１ｇ回路と同
様であるー−方勤ＶｏがｖＬＱ時にはＭ（Ｊ８ ）ラン
ジスタＱｎ・が常にオフとなるため、 ＭＯＢ ）クン
ジスタＱｎｙがオフしておりかつＭＵ８ ）ランジスタ
Ｑｎｓかオンしている場合、すなわち、Ｖｉｎ、＝Ｌレ
ベル、Ｖｉｎ、＝ ）ｌレベルの場合でにＶｏｕｔから
ＶＢｇへの電流経路は連断され、しかもｖＤＤからＶｏ
ｕｔへの電流経路も連断状態にありＶｏｕｔ は＾イ
ンピーダンス状態となって、 Ｖｏｕｔ はｍｌ二示
すよう１：不定状態となる。
１実施した場合の構成−である。この実施例回路はｐチ
ャネルＭＵ８ ）ランジスタＱｐｑ ＊ Ｑｐｍおよび
ｎチャネルＭＯＳ ）ランジスタＱ”？ Ｉ Ｑ”・か
らなる通常のＮＯＩ’Ｌ（ロ）路の、ＭＯＳ）ランジス
タＱｎ・のソースとＶｓ８印加点との関ｔ： Ｖ□
をゲート入力するｎチャネルＭＯＳ ）ランジスタＱｎ
ｓのドレイン、ソース間を挿入するようζ二したもので
あり、この回路ではＶｏがＶＨの時にはＭ０８トランジ
スタＱｎｅは常（ニオンし、Ｖ”ｔ ＊ Ｖ”＊ Ｃ灼
’ｆ ６Ｖｏｕｔ ｃＤ＠珊−係は下記の轡９番；示
すように通常の２人力Ｃ−ＭＵＳ ＮＯＲ１ｇ回路と同
様であるー−方勤ＶｏがｖＬＱ時にはＭ（Ｊ８ ）ラン
ジスタＱｎ・が常にオフとなるため、 ＭＯＢ ）クン
ジスタＱｎｙがオフしておりかつＭＵ８ ）ランジスタ
Ｑｎｓかオンしている場合、すなわち、Ｖｉｎ、＝Ｌレ
ベル、Ｖｉｎ、＝ ）ｌレベルの場合でにＶｏｕｔから
ＶＢｇへの電流経路は連断され、しかもｖＤＤからＶｏ
ｕｔへの電流経路も連断状態にありＶｏｕｔ は＾イ
ンピーダンス状態となって、 Ｖｏｕｔ はｍｌ二示
すよう１：不定状態となる。
表 ９
５１１１３図は上記＃！１２図の実施例の変形例を示す
ものであり、上記実施例回路の一塊の不定状態をなくす
ようｃニジたものである。すなわち、上記ＭＯ８）ラン
ジスタＱｎ・を押入すると共ζ二さらにＭ０８トランジ
スタＱｐｓのソースとＶＤＤ印加点との間（二ｐチャ率
ルＭＯ８）ランジスタＱｐ・のドレイン、ソース間を挿
入し、このＭＵ８ ）ランジスタＱｌ）ｓのゲートにも
Ｖｏを与えるようにシたものであり、ＶｏがＶＬ１７）
＃ｆｌ二はＭＵ８ ）クンジスタＱｐ・が常（ニオンす
るため、 Ｖｉｎ、がＬレベルとなりＭＵ８ ）ランジ
スタＱｐａがオンすれはＶｗからＶｏｕｔ への１１
流経路が導通状態Ｃ二なり、またＭＵ８ ）ランジスタ
Ｑｎ＠は常にオフし、Ｖｉｎ宜がＨレベルとなりＭＵ８
）ランジスタＱｎｓがオンしてもＶｏｕｔからＶａＳ
への電流経路は都連状態（＝なることはない。したかっ
て、この回路しおける論理は下記の表１Ｏのようになる
。
ものであり、上記実施例回路の一塊の不定状態をなくす
ようｃニジたものである。すなわち、上記ＭＯ８）ラン
ジスタＱｎ・を押入すると共ζ二さらにＭ０８トランジ
スタＱｐｓのソースとＶＤＤ印加点との間（二ｐチャ率
ルＭＯ８）ランジスタＱｐ・のドレイン、ソース間を挿
入し、このＭＵ８ ）ランジスタＱｌ）ｓのゲートにも
Ｖｏを与えるようにシたものであり、ＶｏがＶＬ１７）
＃ｆｌ二はＭＵ８ ）クンジスタＱｐ・が常（ニオンす
るため、 Ｖｉｎ、がＬレベルとなりＭＵ８ ）ランジ
スタＱｐａがオンすれはＶｗからＶｏｕｔ への１１
流経路が導通状態Ｃ二なり、またＭＵ８ ）ランジスタ
Ｑｎ＠は常にオフし、Ｖｉｎ宜がＨレベルとなりＭＵ８
）ランジスタＱｎｓがオンしてもＶｏｕｔからＶａＳ
への電流経路は都連状態（＝なることはない。したかっ
て、この回路しおける論理は下記の表１Ｏのようになる
。
＃１１４因はこの発明なＣ−ＭＯ８Ｏ）ｔ 型遅延回
路Ｃ：夾施した場合の構成図である。この実施例回路は
、負荷トランジスタとなり、ンース、ドレイン間がＶＤ
Ｄ印加点とノードＮ、との関（；挿入されかつゲートが
ＶＪｌＢに接続されたｐチャネルＭｏＳトランジスタＱ
ｐ１゜および１ＩＩＡ動トランジスタとなリドレイン、
ソース間が上記ノードＮ１とｖｓｇ印加点との間（＝並
列挿入されゲートｉ二人力信号Ｖｉｎ１． Ｖｉｎｙ
、 Ｖ ｉｎ、それぞれが与えられる３個のｎチャネル
ＭＯＳトランジスタＱｎｔｏ ＠Ｑｒｌｌｌ ＩＱｎｔ
ｔ、上記ノードＮ、の信号な反転して出力信ｑＶｏｕｔ
を優るＣ −ＭＵ ８インバータ１１とからなる通常の
Ｃ−ＭＯ８０Ｒ戯遅延回路の、ＭＵ８ ）ランジスタ
ＱｎｘｔのソースとＶｓｓ印加点との闇ｔ：Ｖ。
路Ｃ：夾施した場合の構成図である。この実施例回路は
、負荷トランジスタとなり、ンース、ドレイン間がＶＤ
Ｄ印加点とノードＮ、との関（；挿入されかつゲートが
ＶＪｌＢに接続されたｐチャネルＭｏＳトランジスタＱ
ｐ１゜および１ＩＩＡ動トランジスタとなリドレイン、
ソース間が上記ノードＮ１とｖｓｇ印加点との間（＝並
列挿入されゲートｉ二人力信号Ｖｉｎ１． Ｖｉｎｙ
、 Ｖ ｉｎ、それぞれが与えられる３個のｎチャネル
ＭＯＳトランジスタＱｎｔｏ ＠Ｑｒｌｌｌ ＩＱｎｔ
ｔ、上記ノードＮ、の信号な反転して出力信ｑＶｏｕｔ
を優るＣ −ＭＵ ８インバータ１１とからなる通常の
Ｃ−ＭＯ８０Ｒ戯遅延回路の、ＭＵ８ ）ランジスタ
ＱｎｘｔのソースとＶｓｓ印加点との闇ｔ：Ｖ。
をゲート入力とするｎチャネルＭ０８トランジスタＱｎ
ｔｍ のドレイン、ソース間を押入するよう区；した
ものである。
ｔｍ のドレイン、ソース間を押入するよう区；した
ものである。
この（ロ）路ではＶｏが■Ｈの時には、 ＭＵ８ ）ラ
ンジスタＱｎｔｉ は當（：オンしているため（：Ｖ
ｉｎｌ。
ンジスタＱｎｔｉ は當（：オンしているため（：Ｖ
ｉｎｌ。
Ｖｉｎｅ 、 Ｖｉｎ、のいずれか一つでもＨレベル６
二なれば、出力信ｇＶｏｕｔ は所定時間遅れてＨレ
ベルになり、３人力のＯＲ型遅延回路として動作する。
二なれば、出力信ｇＶｏｕｔ は所定時間遅れてＨレ
ベルになり、３人力のＯＲ型遅延回路として動作する。
ただし３個のｎチャネルＭＯ８トランジスタＱｎｔｏ
＊ Ｑ”ｔｔ ｅ Ｑ’ １ｔのうちのいずれかがオン
し℃も、インバータｌｌン反転させる駆動能力を持つよ
うＣ二３１−の各ｎチャネルＭ（Ｊ８ ）ランジスタＱ
”ＩＯＩ Ｑ”■／）、−：Ｊ ンタク９ ンスオヨヒ
ＭＯ８） ランジスタＱ’ｌｘｔとＱｎ、、の直列コン
ダクタンスとｐチャネルＭＯ８）クンジスタＱｌ）１・
のコンダクタンスとの比を予め設尾しておく必要があ
る。一方、ｖＯカｖＬ（Ｆ）時１＝ｔｋＭＯ８） ラフ
９ス９ Ｑｎｌｓ カｔフし、このＭＵ８）う／ジス
タＱｎｓｓ （：［判接続されているＭＵ８）ランジス
タＱｎ１１ のゲート人力Ｖｉｎｅ ４：はどのよ
うな信号が入力し℃もノードＮ、（＝は何ら影響を与え
ないため、この場合にはＶｉｎ、とＶｉｎ、 の２人力
００）１型遅延回路、として動作する。この上う（：こ
の東施例回路は、ｖｏ の電位ζ二よつ″′ｃ３人力あ
るいは２人力の０１（、ｆｉ遅−回路という二擁類の論
理を持つ回路となる。
＊ Ｑ”ｔｔ ｅ Ｑ’ １ｔのうちのいずれかがオン
し℃も、インバータｌｌン反転させる駆動能力を持つよ
うＣ二３１−の各ｎチャネルＭ（Ｊ８ ）ランジスタＱ
”ＩＯＩ Ｑ”■／）、−：Ｊ ンタク９ ンスオヨヒ
ＭＯ８） ランジスタＱ’ｌｘｔとＱｎ、、の直列コン
ダクタンスとｐチャネルＭＯ８）クンジスタＱｌ）１・
のコンダクタンスとの比を予め設尾しておく必要があ
る。一方、ｖＯカｖＬ（Ｆ）時１＝ｔｋＭＯ８） ラフ
９ス９ Ｑｎｌｓ カｔフし、このＭＵ８）う／ジス
タＱｎｓｓ （：［判接続されているＭＵ８）ランジス
タＱｎ１１ のゲート人力Ｖｉｎｅ ４：はどのよ
うな信号が入力し℃もノードＮ、（＝は何ら影響を与え
ないため、この場合にはＶｉｎ、とＶｉｎ、 の２人力
００）１型遅延回路、として動作する。この上う（：こ
の東施例回路は、ｖｏ の電位ζ二よつ″′ｃ３人力あ
るいは２人力の０１（、ｆｉ遅−回路という二擁類の論
理を持つ回路となる。
第１５図はこの発明をＣ−ＭＯ８ＡＮＤｆｆｉ遅延回路
（＝実施した場合の構成図である・このｌ！施例１＆！
ＩＮは、負荷トランジスタとなリドレイン、ソース間が
ノードＮ、とｖｉａ印加点との聞（：挿入されかつゲー
トかＶＤＤに接続されたｎチャネルＭ０８ ？ランジス
タＱ”ｓａ および駆動トランジスタとなりソース、
ドレイン間がＶＤＤ印加点と上記ノードＮ！との間（二
並タリ挿入されゲート（二人力信号Ｖｉｎ、 、 Ｖｉ
ｎｌ、Ｖｌｎ、それぞれが与えられる３１幽のｐチャネ
ルＭＯ８）ランジスタＱｐ Ｉｔ ｅ Ｑｐ １１ ｅ
Ｑｐ １い上記ノードＮ、の信号を反転し１出力信号Ｖ
ｏｕｔを得るＣ−ＭＯ８インバータ１１とからなる通常
のＣ−Ｍ２Ｓ ＡＮＤ型遅延回路の、ＭＯＢ）ランジス
タＱｌ）＋ｊのソースとＶＤＤ印加点との関ｔ： Ｖ□
をゲート入力とするｐチャネルＭＯ８）ランジスタＱｐ
Ｉ４ のドレイン、ソース間を押入するようＣ二した
ものである。
（＝実施した場合の構成図である・このｌ！施例１＆！
ＩＮは、負荷トランジスタとなリドレイン、ソース間が
ノードＮ、とｖｉａ印加点との聞（：挿入されかつゲー
トかＶＤＤに接続されたｎチャネルＭ０８ ？ランジス
タＱ”ｓａ および駆動トランジスタとなりソース、
ドレイン間がＶＤＤ印加点と上記ノードＮ！との間（二
並タリ挿入されゲート（二人力信号Ｖｉｎ、 、 Ｖｉ
ｎｌ、Ｖｌｎ、それぞれが与えられる３１幽のｐチャネ
ルＭＯ８）ランジスタＱｐ Ｉｔ ｅ Ｑｐ １１ ｅ
Ｑｐ １い上記ノードＮ、の信号を反転し１出力信号Ｖ
ｏｕｔを得るＣ−ＭＯ８インバータ１１とからなる通常
のＣ−Ｍ２Ｓ ＡＮＤ型遅延回路の、ＭＯＢ）ランジス
タＱｌ）＋ｊのソースとＶＤＤ印加点との関ｔ： Ｖ□
をゲート入力とするｐチャネルＭＯ８）ランジスタＱｐ
Ｉ４ のドレイン、ソース間を押入するようＣ二した
ものである。
この（２）路ではｖｏがｖＬの時ｉ二は、ＭＯＢ）ラン
ジスタＱＰ１４ は常ｉニオンしているため６：Ｖｉ
ｎ、 。
ジスタＱＰ１４ は常ｉニオンしているため６：Ｖｉ
ｎ、 。
Ｖｔｎ１． Ｖｉｎ３のいずれか一つでもＬレベル４：
なれば出力信号Ｖｏｕｔ はＬレベルとなる。たたし
３個のｐチャネルＭＯ８）クンジスタＱｐｔ＋ −Ｑｐ
ｔ雪。
なれば出力信号Ｖｏｕｔ はＬレベルとなる。たたし
３個のｐチャネルＭＯ８）クンジスタＱｐｔ＋ −Ｑｐ
ｔ雪。
Ｑｐ＊ｓのうちのいずれかがオンしても、インバータｌ
！を反転さセる駆ＩＩＪＪ能力な袴つよう（二３個の６
ｐチャネルＭＵＳ ）ランジスタＱｐｔ＋ ＊ Ｑｐ１
！のコンダクタンスおよびＭ０８トランジスタＱｌ）ｎ
とＱｐｔ＋ の直タリコンダクタンスとｎチャネルＭ
Ｏ８トランジスタＱ”ｘａ のコンダクタンスとの比
を予め設定しておく必要がある。一方、■ｏ２！１１Ｖ
Ｈの時にはＭｏｂ ）ランジスタＱｌ）ｔａ がオフ
し、このＭＵＤ トランジスタＱｐ１４ に直列接続
されているＭ（Ｊ８ ）ランジスタＱｐｔｍのゲート人
力Ｖｉｎ３ にはどのような信号が入力してもノードＮ
、ｃは何らＶ／１１を与えないため、この場合Ｃ二はＶ
ｉｎ。
！を反転さセる駆ＩＩＪＪ能力な袴つよう（二３個の６
ｐチャネルＭＵＳ ）ランジスタＱｐｔ＋ ＊ Ｑｐ１
！のコンダクタンスおよびＭ０８トランジスタＱｌ）ｎ
とＱｐｔ＋ の直タリコンダクタンスとｎチャネルＭ
Ｏ８トランジスタＱ”ｘａ のコンダクタンスとの比
を予め設定しておく必要がある。一方、■ｏ２！１１Ｖ
Ｈの時にはＭｏｂ ）ランジスタＱｌ）ｔａ がオフ
し、このＭＵＤ トランジスタＱｐ１４ に直列接続
されているＭ（Ｊ８ ）ランジスタＱｐｔｍのゲート人
力Ｖｉｎ３ にはどのような信号が入力してもノードＮ
、ｃは何らＶ／１１を与えないため、この場合Ｃ二はＶ
ｉｎ。
とＶｉｎｅ の２人力のＡＮＤ ａ！Ｉ ）ＩＩ！
ｍ回路として動作する。このようにこの冥抛例回路は、
ｖｏ の電位嘔：よって３人力あるいは２人力のＡＮ
Ｄｆｆｌ遅延回路という二樵類の＠理を持つ回路と、な
る。
ｍ回路として動作する。このようにこの冥抛例回路は、
ｖｏ の電位嘔：よって３人力あるいは２人力のＡＮ
Ｄｆｆｌ遅延回路という二樵類の＠理を持つ回路と、な
る。
第１６図はこの発明なＣ−ＭＯＢ 排他的一層相（ｈｘ
ｃｌｕｓｉｖｅ Ｕ Ｒ） 回路（二要冷した場合の
構成図である。このｌ！施例１路は、負荷トランジスタ
となりソース、ドレイン間がＶＬＩＤ印加点とノードＮ
、との間に挿入されかつゲートかＶＵｉに接続されたｐ
チャネルＭＯ８）ランジスタＱｐ１い駆動トランジスタ
となり上記ノードＮ、とＶｓＢ印加点との間（二谷ドレ
イン、ソース間が直列挿入されゲート（＝入力０１号Ｖ
ｉｎ、 、 Ｖｉｎ２． Ｖｉｎｓそれ埴れが与えられ
る３輌のｎチャネルＭ（ＪＳトランジスタＱｎｕ ＊
Ｑ’ ＞・５Ｑｎｔ］１同様≦二駆動トランジスタとな
り上記ノードＮ、とＭ８Ｓ 印加点との間に各トレイ
ン、ソース間が直列挿入されゲートに３個の各Ｃ−Ｍ０
８インバータ１．〜ｌ、を介して上記入力信号Ｖｉｎ、
＠ Ｖｉｎｅ ｅ Ｖｉｌｌｍそれぞれが与えられる
３１１６１のｎチャネルＭＯ８）ランジスタＱｎＨ＋Ｑ
’ｔｅ＋Ｑｎｔｏおよび上記ノードＮｓの信号を反転し
て出力信％１Ｖｏｕｔを得るＣ−ＭＯＢ イ：ｙ バー
ｙ Ｉ。
ｃｌｕｓｉｖｅ Ｕ Ｒ） 回路（二要冷した場合の
構成図である。このｌ！施例１路は、負荷トランジスタ
となりソース、ドレイン間がＶＬＩＤ印加点とノードＮ
、との間に挿入されかつゲートかＶＵｉに接続されたｐ
チャネルＭＯ８）ランジスタＱｐ１い駆動トランジスタ
となり上記ノードＮ、とＶｓＢ印加点との間（二谷ドレ
イン、ソース間が直列挿入されゲート（＝入力０１号Ｖ
ｉｎ、 、 Ｖｉｎ２． Ｖｉｎｓそれ埴れが与えられ
る３輌のｎチャネルＭ（ＪＳトランジスタＱｎｕ ＊
Ｑ’ ＞・５Ｑｎｔ］１同様≦二駆動トランジスタとな
り上記ノードＮ、とＭ８Ｓ 印加点との間に各トレイ
ン、ソース間が直列挿入されゲートに３個の各Ｃ−Ｍ０
８インバータ１．〜ｌ、を介して上記入力信号Ｖｉｎ、
＠ Ｖｉｎｅ ｅ Ｖｉｌｌｍそれぞれが与えられる
３１１６１のｎチャネルＭＯ８）ランジスタＱｎＨ＋Ｑ
’ｔｅ＋Ｑｎｔｏおよび上記ノードＮｓの信号を反転し
て出力信％１Ｖｏｕｔを得るＣ−ＭＯＢ イ：ｙ バー
ｙ Ｉ。
からなる通常のＣ−ＭＯＢ 排他的ｍ層相Ｉｇｌ路の。
縞〕８トランジスタＱｎ１８のソースとＶＪ１Ｓ印加点
とｆ）ｆｔＪにｖｏ をゲート人力とするｎチャ羊ル
ＭＯ８トランジスタＱｎｔｔ のドレイン、ソース間
ヲ挿入すると共にＭＵＳ ）ランジスタＱｎｌ のソー
スとＶＢＢ印加点との間（二Ｖｏ をゲート入力とす
るもう１個のｎチャネルＭＯ８）ランジスタＱｎｏのド
レイン、ソース間を押入するよう（ニしたものである。
とｆ）ｆｔＪにｖｏ をゲート人力とするｎチャ羊ル
ＭＯ８トランジスタＱｎｔｔ のドレイン、ソース間
ヲ挿入すると共にＭＵＳ ）ランジスタＱｎｌ のソー
スとＶＢＢ印加点との間（二Ｖｏ をゲート入力とす
るもう１個のｎチャネルＭＯ８）ランジスタＱｎｏのド
レイン、ソース間を押入するよう（ニしたものである。
そしてこの回路は、ｖｏがＶＬの＃＃ｆｌ二ＭＯ８）ラ
ンジスタＱｎ１１．Ｑｎ□は冨（ニオブとなるため３人
力の排他的＠層相■路として動作し、−万、Ｖ。
ンジスタＱｎ１１．Ｑｎ□は冨（ニオブとなるため３人
力の排他的＠層相■路として動作し、−万、Ｖ。
ｂｓ Ｖｎ ）時（：）ｔ Ｍ２Ｓ ） ランジスタＱ
ｎ ！ｌ ＠ Ｑｎ １！は常（ニオンとなるために入
力信号Ｖｉｎｅ は動作と無関係Ｃ二なり、この場合
にｔ１２人力の排他的論理和回路として動作する。
ｎ ！ｌ ＠ Ｑｎ １！は常（ニオンとなるために入
力信号Ｖｉｎｅ は動作と無関係Ｃ二なり、この場合
にｔ１２人力の排他的論理和回路として動作する。
８１７図はＣ−ＭＯＢ ＮＯＲ回路とＣ−Ｍ２Ｓ ＮＡ
Ｎｉ）回路間の変更をａＪ能とする回路Ｃ：この発明な
要冷した場合の構成図である◎ この実施回路は＝ ＶＤＤ印加点とＶｏｕｔとの関１；
入カイに号Ｖｊｎ、 、 Ｖｉｎ、を谷ゲート入力とす
る２個のｐチャネルＭＯ８）ランジスタＱｐ＞ａ ｅ
Ｑｐｓｖそれぞれのソース、ドレイン間および入力信号
Ｖｉｎ、。
Ｎｉ）回路間の変更をａＪ能とする回路Ｃ：この発明な
要冷した場合の構成図である◎ この実施回路は＝ ＶＤＤ印加点とＶｏｕｔとの関１；
入カイに号Ｖｊｎ、 、 Ｖｉｎ、を谷ゲート入力とす
る２個のｐチャネルＭＯ８）ランジスタＱｐ＞ａ ｅ
Ｑｐｓｖそれぞれのソース、ドレイン間および入力信号
Ｖｉｎ、。
前記第ｆｉ１ｍ（ａ）ないしくＣ）のうちいずれか一つ
の刷路の出力電位Ｖｏ １に谷ゲート入力とする２ｇＡ
のｐチャネルＭＯ８）ランジスタＱｐｕ ＠ （Ｊｌ）
意・それぞれのソース、ドレイン間を直列挿入し、ｐチ
ャネルＮ１０ＳトランジスタＱｐｔ・のソースとＶＤＤ
印加点との間（ユｐチャネルＭＯ８）ランジスタＱｐ＋
ｓのドレイン、ソース間を挿入しかつこのＭＯＳ ）ラ
ンジスタＱｐｕのゲーＨ：Ｖ０４を与え、さらＣ：Ｖ８
ａ印加点とＶｏｕｔとの間区二人カー′＠号Ｖｉｎ、。
の刷路の出力電位Ｖｏ １に谷ゲート入力とする２ｇＡ
のｐチャネルＭＯ８）ランジスタＱｐｕ ＠ （Ｊｌ）
意・それぞれのソース、ドレイン間を直列挿入し、ｐチ
ャネルＮ１０ＳトランジスタＱｐｔ・のソースとＶＤＤ
印加点との間（ユｐチャネルＭＯ８）ランジスタＱｐ＋
ｓのドレイン、ソース間を挿入しかつこのＭＯＳ ）ラ
ンジスタＱｐｕのゲーＨ：Ｖ０４を与え、さらＣ：Ｖ８
ａ印加点とＶｏｕｔとの間区二人カー′＠号Ｖｉｎ、。
Ｖｉｎｅ を谷ゲート入力とする２個のｎチャネルｈ
Ｍ）８ ）ランジスタＱｎ ｔｓ ＊ Ｑｎ ２番それ
ぞれのソース、ドレイン間および入力信号■ｔｎ ＊
ＶＯを各ゲート入力とする２個のｎチャネル間０８トラ
ンジスタ中、・、中１それぞれのソース、ドレイン間を
直列押入し、ｎチャネルＭＯ８）ランジスタ中宜３のソ
ースとＶＤＤ印加点との閲（＝ｎチャネルＭＯ８トラン
ジスタＱｎｔｇのドレイン、ソース間を挿入しかつこの
ＭＯＩ トランジスタＱｎｕ のゲート≦；Ｖｏを与
えるようＣ二したものである。
Ｍ）８ ）ランジスタＱｎ ｔｓ ＊ Ｑｎ ２番それ
ぞれのソース、ドレイン間および入力信号■ｔｎ ＊
ＶＯを各ゲート入力とする２個のｎチャネル間０８トラ
ンジスタ中、・、中１それぞれのソース、ドレイン間を
直列押入し、ｎチャネルＭＯ８）ランジスタ中宜３のソ
ースとＶＤＤ印加点との閲（＝ｎチャネルＭＯ８トラン
ジスタＱｎｔｇのドレイン、ソース間を挿入しかつこの
ＭＯＩ トランジスタＱｎｕ のゲート≦；Ｖｏを与
えるようＣ二したものである。
この回路ではＶｏがｖＬの時Ｃ二はｎチャンネルＭＯ８
）ランジスタＱｎ＊ｉとＱｎｔテはｖｊにオフしている
ため％ＶｏｕｔからＶＯ５への亀ａ経路は入力信号Ｖｉ
ｎ１． Ｖｉｎ！ を各ゲート入力とする２１−のｎ
チャ／隼ルＭＯ８）ランジスタＱｎ□ｅＱｎｔ４の直列
回路により形成され、一方、ｐチャンネルＭＯＢ トラ
ンジスタＱｐｔａとＱｐｔ。は常にオンしているため、
ｖｏｕｔからＶ［Ｘ） への電流経路は入力１１！
゛号Ｖｊｎ１． Ｖｉｎ鵞を各ゲート入力とする２個の
ｐチャンネル間０８トランジスタＱｐｒｓ ｅ Ｑｐ
１Ｇを介して並列的（：形成され、通常の（、ニーＭＯ
８ＮＡＮＩ）回路と同様砿：動作する。一方、ｖｏがＶ
ｋｌの時にはｎチャンネルＭＯ８）ランジスタＱｎｚｓ
とＱｎｌマは常にオンしているため、Ｖｏｕｔからｖｓ
Ｂ への電流経路は入力信号Ｖｉｎ、 、 Ｖｉｎｌ
を各ゲート入力とする２個のｎチャンネルＭＯ８）ラン
ジスタＱｎ＊５ｅＱｎ ｔ−を介して並列的Ｃ二形成さ
れ、−力、ｐチャンネルＭＯ８）フンジスタＱｐ１．と
Ｑｐｔｏ は常Ｃ二オフしているためｓ Ｖｏｕｔから
ＶＤＤ への電流経路は入力信号Ｖムｎ１．看ｎ！を
各ゲート入力とする２１幽のｐチャンネル間０８トクン
ジスタ（Ｊ）＋ａｓＱｐ １丁の直列Ｕ路≦二より形成
され、通常のＣ−ＭＯ８ＮＯ）Ｉ（９）路と同様に動作
する・したかつてこの回路ハＶｏの電位（二上って下記
の表１１（＝示すよう３ニニ樵類の論１関係を持つこと
になる。
）ランジスタＱｎ＊ｉとＱｎｔテはｖｊにオフしている
ため％ＶｏｕｔからＶＯ５への亀ａ経路は入力信号Ｖｉ
ｎ１． Ｖｉｎ！ を各ゲート入力とする２１−のｎ
チャ／隼ルＭＯ８）ランジスタＱｎ□ｅＱｎｔ４の直列
回路により形成され、一方、ｐチャンネルＭＯＢ トラ
ンジスタＱｐｔａとＱｐｔ。は常にオンしているため、
ｖｏｕｔからＶ［Ｘ） への電流経路は入力１１！
゛号Ｖｊｎ１． Ｖｉｎ鵞を各ゲート入力とする２個の
ｐチャンネル間０８トランジスタＱｐｒｓ ｅ Ｑｐ
１Ｇを介して並列的（：形成され、通常の（、ニーＭＯ
８ＮＡＮＩ）回路と同様砿：動作する。一方、ｖｏがＶ
ｋｌの時にはｎチャンネルＭＯ８）ランジスタＱｎｚｓ
とＱｎｌマは常にオンしているため、Ｖｏｕｔからｖｓ
Ｂ への電流経路は入力信号Ｖｉｎ、 、 Ｖｉｎｌ
を各ゲート入力とする２個のｎチャンネルＭＯ８）ラン
ジスタＱｎ＊５ｅＱｎ ｔ−を介して並列的Ｃ二形成さ
れ、−力、ｐチャンネルＭＯ８）フンジスタＱｐ１．と
Ｑｐｔｏ は常Ｃ二オフしているためｓ Ｖｏｕｔから
ＶＤＤ への電流経路は入力信号Ｖムｎ１．看ｎ！を
各ゲート入力とする２１幽のｐチャンネル間０８トクン
ジスタ（Ｊ）＋ａｓＱｐ １丁の直列Ｕ路≦二より形成
され、通常のＣ−ＭＯ８ＮＯ）Ｉ（９）路と同様に動作
する・したかつてこの回路ハＶｏの電位（二上って下記
の表１１（＝示すよう３ニニ樵類の論１関係を持つこと
になる。
表 １１
以上説明した各実施例およびその変形例はいずれもＣ−
ＭＯ８４１９造のものであるか、久ζ二この発明をディ
プレッションモードのＭ０８トランジスタな［４）ラン
ジスタに用いかつ工ンノ１ンスモードのＭＯＳ）ランジ
スタを駆動トランジスター二剤いたいわゆるＷ／Ｄ
構造のＭＯＳ形−理回路に実施した場合の例を説明する
。
ＭＯ８４１９造のものであるか、久ζ二この発明をディ
プレッションモードのＭ０８トランジスタな［４）ラン
ジスタに用いかつ工ンノ１ンスモードのＭＯＳ）ランジ
スタを駆動トランジスター二剤いたいわゆるＷ／Ｄ
構造のＭＯＳ形−理回路に実施した場合の例を説明する
。
第１８図ないし第２３図はそれぞれこの発明をＥ／Ｄ榊
造の１ｌｉ１０８ 形−理薗路に実施した場合の構成図
である。
造の１ｌｉ１０８ 形−理薗路に実施した場合の構成図
である。
第１８図の実施例回路は、貴信トランジスタとなりソー
ス１ドレイン間がＶＤＤ印加点とＶｏｕｔとの間（＝押
入されかつゲートがＶｏｕｔ ｉ：接続されたデイグ
レクンヨンモード（以上り形と略称する）のＭＯＳ ）
ランジスタＱｐｕと、駆動トランジスタとなりソース、
ドレイン間がＶＳＳ印加点とＶｏｕｔとの関（＝押入さ
れかつゲートニ入力信号Ｖｉｎが４えられるエンへンス
メントモード（以下Ｅ形と略称する）のＭＯＳ）ランジ
スタＱｌｌとからなる通常のｈｉ／Ｄ形インバータの、
ＭＯＳ）ランジスタＱ”１のソースと■８８印加点との
間にもう１個のＥ形のＭＯＳ）ランジスタＱｌｔのドレ
イン、ソース間を挿入し、かつこのＭＯＳ）ランジスタ
ＱＫｍのゲートに前記第２図１ｇｌ路の出力電位Ｖｏ
を与えるようにしたものである。
ス１ドレイン間がＶＤＤ印加点とＶｏｕｔとの間（＝押
入されかつゲートがＶｏｕｔ ｉ：接続されたデイグ
レクンヨンモード（以上り形と略称する）のＭＯＳ ）
ランジスタＱｐｕと、駆動トランジスタとなりソース、
ドレイン間がＶＳＳ印加点とＶｏｕｔとの関（＝押入さ
れかつゲートニ入力信号Ｖｉｎが４えられるエンへンス
メントモード（以下Ｅ形と略称する）のＭＯＳ）ランジ
スタＱｌｌとからなる通常のｈｉ／Ｄ形インバータの、
ＭＯＳ）ランジスタＱ”１のソースと■８８印加点との
間にもう１個のＥ形のＭＯＳ）ランジスタＱｌｔのドレ
イン、ソース間を挿入し、かつこのＭＯＳ）ランジスタ
ＱＫｍのゲートに前記第２図１ｇｌ路の出力電位Ｖｏ
を与えるようにしたものである。
この回路ではＶｏがｖＨの時（二はＭＯ８トランジスタ
Ｑ−は常（：オンとなり、ここでＶｉｎがＨレベル（：
なるとＭＯＳ ）ランジスタＱＥ、がオンするため、Ｖ
ｏｕｔはＭＯ８トランジスタＱｉｃｔｅＱＩ！ｔの直列
コンダクタンスとＭ０８トランジスタＱＤＩのコンダク
タンスとの比で決定される低電圧レベルすなわちＬレベ
ルとなり、他力、 ＶｉｎがＬレベル（：なるとｖＯ８
）ランジスタＱＥ１はオフとなってＶｏｕｔはｈレベル
となる。一方、ｖｏがｖＬの時にはｖＯ８）ランジスタ
Ｑ１ｍは當にオフとなるた（：はＭ（Ｊ８ トランジス
タＱｌｔは常にオフとなるため（二ＶｏｕｔはＶｉｎに
よらず常（二Ｈレベルとなる。
Ｑ−は常（：オンとなり、ここでＶｉｎがＨレベル（：
なるとＭＯＳ ）ランジスタＱＥ、がオンするため、Ｖ
ｏｕｔはＭＯ８トランジスタＱｉｃｔｅＱＩ！ｔの直列
コンダクタンスとＭ０８トランジスタＱＤＩのコンダク
タンスとの比で決定される低電圧レベルすなわちＬレベ
ルとなり、他力、 ＶｉｎがＬレベル（：なるとｖＯ８
）ランジスタＱＥ１はオフとなってＶｏｕｔはｈレベル
となる。一方、ｖｏがｖＬの時にはｖＯ８）ランジスタ
Ｑ１ｍは當にオフとなるた（：はＭ（Ｊ８ トランジス
タＱｌｔは常にオフとなるため（二ＶｏｕｔはＶｉｎに
よらず常（二Ｈレベルとなる。
したがってこの回路はＶｏ の電位によって下記の表１
２（：不すように二櫨−の論理関係を持つこと（＝なる
。
２（：不すように二櫨−の論理関係を持つこと（＝なる
。
表 １２
第１９−は上記実施例の変形例であり、上記Ｍ０８トラ
ンジスタＱｒｔをＶｏｕｔとＶｓｓ印加点との間ζ二挿
入するようイニしたものである。
ンジスタＱｒｔをＶｏｕｔとＶｓｓ印加点との間ζ二挿
入するようイニしたものである。
この回路ではｖＯがＶＨの時ζ；はＭ０８トランジスタ
ＱＩＥ冨は常（；オンとなり、ＶｏｕｔはＶｉｎｌ二か
かわらずＬレベルとなり、また■０がＶＬの＃ζ二はｖ
Ｏ８）ランジスタＱＫｘはオフとなるため（二Ｖｏｕｔ
はＶｉｎ（二よって医められる・したがってこの回路は
■０の電位によって下記の表１３響；示すように二種類
の論理関係を持つことになる・表 １３ 第２０−は上記＃Ｉ、１７図の実施例回路の他の変形例
であり、上記ＭＯＢ ）ランジスタＱＮｔをＱｇ１４＝
刈して直列区＝挿入すると共にＤ形のＭＯＳトランジス
タＱＤＩのソースとＶＤＤ印加点との間口り形のＭ（Ｊ
Ｓ ）クンジスタＱＤｔのドレイ／、ソース間を仲人し
、両ＭＵＳ ）ランジスタＱｈ。
ＱＩＥ冨は常（；オンとなり、ＶｏｕｔはＶｉｎｌ二か
かわらずＬレベルとなり、また■０がＶＬの＃ζ二はｖ
Ｏ８）ランジスタＱＫｘはオフとなるため（二Ｖｏｕｔ
はＶｉｎ（二よって医められる・したがってこの回路は
■０の電位によって下記の表１３響；示すように二種類
の論理関係を持つことになる・表 １３ 第２０−は上記＃Ｉ、１７図の実施例回路の他の変形例
であり、上記ＭＯＢ ）ランジスタＱＮｔをＱｇ１４＝
刈して直列区＝挿入すると共にＤ形のＭＯＳトランジス
タＱＤＩのソースとＶＤＤ印加点との間口り形のＭ（Ｊ
Ｓ ）クンジスタＱＤｔのドレイ／、ソース間を仲人し
、両ＭＵＳ ）ランジスタＱｈ。
ＱＤ２のゲートＣ二電位Ｖｏ’を与えるようにしたもの
である。なおこの電位Ｖｏ’の憾はＥ形のＭＯ８トラン
ジスタ（ＪＪｔのしきい値よりも大きな値ＶＨ’かＤ形
のＭ（ｌ ）クンジスタＱＤ鵞のしきい値よりも小さな
［Ｌ ＶＬ’のいずれか一方６；設定されるＯこの回路
（＝おいてＶｏ’がＶｎ’の時Ｉ：はｖＯ８）ランジス
タＱ”＊ ｅ ＱＤｔ が共にオンするため、通常の
Ｗ／Ｄ形インバータと同様（＝動作する。一方、Ｖｏ’
ｔ）’ Ｖ Ｌ ’ ｆ） 時ｉ二ハＭＯ８） ラフ
ｔ’ ス９ Ｑ”＊ ｅＱＤ ｔが共Ｃニオフするた
め、ＶｏｕｔとｖＤＤおよびＶｓｓそれぞれの電流経路
は遮断されてＶｏｕｔは高インピーダンス状態となり、
Ｖｏｕｔ のレベルは不定となる。したがって、この
（ロ）路はＶｏ’の電位によって下記の表１４に示すよ
うＣ；二ＩＩＩ類め論理関係を持つことＣ二なる。
である。なおこの電位Ｖｏ’の憾はＥ形のＭＯ８トラン
ジスタ（ＪＪｔのしきい値よりも大きな値ＶＨ’かＤ形
のＭ（ｌ ）クンジスタＱＤ鵞のしきい値よりも小さな
［Ｌ ＶＬ’のいずれか一方６；設定されるＯこの回路
（＝おいてＶｏ’がＶｎ’の時Ｉ：はｖＯ８）ランジス
タＱ”＊ ｅ ＱＤｔ が共にオンするため、通常の
Ｗ／Ｄ形インバータと同様（＝動作する。一方、Ｖｏ’
ｔ）’ Ｖ Ｌ ’ ｆ） 時ｉ二ハＭＯ８） ラフ
ｔ’ ス９ Ｑ”＊ ｅＱＤ ｔが共Ｃニオフするた
め、ＶｏｕｔとｖＤＤおよびＶｓｓそれぞれの電流経路
は遮断されてＶｏｕｔは高インピーダンス状態となり、
Ｖｏｕｔ のレベルは不定となる。したがって、この
（ロ）路はＶｏ’の電位によって下記の表１４に示すよ
うＣ；二ＩＩＩ類め論理関係を持つことＣ二なる。
表 １４
第２１−はこの発明なｈｉ／ｌ）形へＡＮＤ回路に実施
した場合の構成図である。このｖＩ！施−回路は、負荷
トランジスタとなりソース、ドレイン間がＶＤＤ印加点
とＶｏｕｔとの間に仲人されかつゲートがＶｏｕｔ （
二接続されたＤ形のＭ０８トランジスタＱＤｊと、駆動
トランジスタとなり谷ドレイン、ソース間がＶｏｕｔと
ＶａＳ印加点との間（−１１列挿入されかつゲートＣ二
人力信号Ｖｉｎ、 、 Ｖｉｎｅそれぞれが与えられる
２個のＥ形のｖＯ８）ランジスタＱ”ｓ ＊ Ｑ”４と
からなる通常のｂｌＤ形へＡＮＩＭ路の。
した場合の構成図である。このｖＩ！施−回路は、負荷
トランジスタとなりソース、ドレイン間がＶＤＤ印加点
とＶｏｕｔとの間に仲人されかつゲートがＶｏｕｔ （
二接続されたＤ形のＭ０８トランジスタＱＤｊと、駆動
トランジスタとなり谷ドレイン、ソース間がＶｏｕｔと
ＶａＳ印加点との間（−１１列挿入されかつゲートＣ二
人力信号Ｖｉｎ、 、 Ｖｉｎｅそれぞれが与えられる
２個のＥ形のｖＯ８）ランジスタＱ”ｓ ＊ Ｑ”４と
からなる通常のｂｌＤ形へＡＮＩＭ路の。
ＭＩＪ８ ）ランジスタＱｌｓのソースと’／ａｓｆ：
４Ｊ加点と゛の間にＥ形のｖＯ８トランジスタＱＥｓの
ドレイン、ソース間を押入しかつこのＭＵＳ）ランジス
タＱｉｗのゲートＣ二前記第２図（９）路の出力電位■
。
４Ｊ加点と゛の間にＥ形のｖＯ８トランジスタＱＥｓの
ドレイン、ソース間を押入しかつこのＭＵＳ）ランジス
タＱｉｗのゲートＣ二前記第２図（９）路の出力電位■
。
を与えるようにしたものである。
このような回路において、ｖｏがｖＬの時にはｂＡＤｓ
）ランジスタＱｉｓは常にオフとなり、ＶｉｎｌとＶ
ｉｎ、が同時にｌ（レベルとなる時にのみＶｏｕｔがＬ
レベル（二なるという通常のＮＡＮＬ） １ｌｌａ回路
として動作する。−力、ｖｏかＶＨの＃ｆ≦＝はＭ（Ｊ
８ ）ランジスタＱｌｓは常にオンとなり、この場合、
ＶｏｕｔはＶｉｎｅとは無関係となり、Ｖｉｎ、 （
：対して単なるインバータとして動作する◎したがって
、この回路はｖｏの電位によって下記の表１５に示すよ
う！二二樵類の＠理関係を持つことになる。
）ランジスタＱｉｓは常にオフとなり、ＶｉｎｌとＶ
ｉｎ、が同時にｌ（レベルとなる時にのみＶｏｕｔがＬ
レベル（二なるという通常のＮＡＮＬ） １ｌｌａ回路
として動作する。−力、ｖｏかＶＨの＃ｆ≦＝はＭ（Ｊ
８ ）ランジスタＱｌｓは常にオンとなり、この場合、
ＶｏｕｔはＶｉｎｅとは無関係となり、Ｖｉｎ、 （
：対して単なるインバータとして動作する◎したがって
、この回路はｖｏの電位によって下記の表１５に示すよ
う！二二樵類の＠理関係を持つことになる。
表 １５
＃Ｉ２２図はこの発明をに／ｉ）形ＮＯ凡回路に実施し
た場合の構成図である。この実施例（ロ）路は、負荷ト
ランジスタとなりソース、ドレイン間がＶＤＤ印加点と
Ｖｏｕｔとの間に挿入されかつゲートがＶｏｕｔ （：
接続されたＤ形のＭＯＳ ）ランジスタＱＤ４と、動
態トランジスタとなり各ドレイン、ソース間がＶｏｕｔ
とＶ８Ｓ 印加点との間Ｃ二並列挿入されかつゲート
Ｃ二人力伯ｇＶｔｎ、 、Ｖｉｎ、それぞれが与えられ
る２個のＥ形のＭｔＪ８）ランジスタＱｊ１．−ＩＱ”
Ｔとからなる通常のＥ／ｌ）形へＯＲ回路の、ＭＯＳ
トランジスタＱｉｖのソースとＶ８８印加点とノ間−二
Ｅ形のＭＯＳ ）ランジスタＱｊ８．のドレイン、ソー
ス間を押入し、かつこのＭＯＳ）クンジスタＱＥＩのゲ
ート（二前記石２図回路の出力電位ｖ。
た場合の構成図である。この実施例（ロ）路は、負荷ト
ランジスタとなりソース、ドレイン間がＶＤＤ印加点と
Ｖｏｕｔとの間に挿入されかつゲートがＶｏｕｔ （：
接続されたＤ形のＭＯＳ ）ランジスタＱＤ４と、動
態トランジスタとなり各ドレイン、ソース間がＶｏｕｔ
とＶ８Ｓ 印加点との間Ｃ二並列挿入されかつゲート
Ｃ二人力伯ｇＶｔｎ、 、Ｖｉｎ、それぞれが与えられ
る２個のＥ形のＭｔＪ８）ランジスタＱｊ１．−ＩＱ”
Ｔとからなる通常のＥ／ｌ）形へＯＲ回路の、ＭＯＳ
トランジスタＱｉｖのソースとＶ８８印加点とノ間−二
Ｅ形のＭＯＳ ）ランジスタＱｊ８．のドレイン、ソー
ス間を押入し、かつこのＭＯＳ）クンジスタＱＥＩのゲ
ート（二前記石２図回路の出力電位ｖ。
を与えるようにしたものである。
このような回路において、ＶｏがＶＨ’ＧＦ）すＭＯ８
トランジスタＱｌｓがオンしている時には、この回路は
通常のＮｏ）１回路として動作する。ただし２個のＭ０
８トランジスタＱｉｃ、 ｅ Ｑｌｓ が直列接続され
ているのでｓ ＶｌｎｌがｈレベルでＭＯＳ ） ラン
ジスタＱｉｖマがオンしている時にＶｏｕｔをＶｓｓ１
４１１電圧レベルまで引き洛すことができるようにＭＯ
８トランジスタＱ”？ ＊ ＱＥｓ の直列コンダク
タンスとＭＯＳ ）クンジスタＱＤ４のコンダクタンス
との比を設足する必要がある。一方、ｖｏがＶＬであり
ＭＯＢ ）クンジスタＱ１ｍがオフしている時には、Ｖ
ｏｕｔはＶ ｉｎｌとは無関係にＶｉｎｌ（＝よって定
まりしかモＶｉｎ、がｈレベル、Ｌレベルの時ｔ： ハ
ＶｏｕｔはＬレベル、Ｈレベルとなり、この回路は単な
るインバータとして動作する・したがって、この回路は
ｖｏの電位（二よって下記の表１６に示すように二１ａ
類σ、）ｌ！１ｉｉｉ理関係を待つこと（：なる。
トランジスタＱｌｓがオンしている時には、この回路は
通常のＮｏ）１回路として動作する。ただし２個のＭ０
８トランジスタＱｉｃ、 ｅ Ｑｌｓ が直列接続され
ているのでｓ ＶｌｎｌがｈレベルでＭＯＳ ） ラン
ジスタＱｉｖマがオンしている時にＶｏｕｔをＶｓｓ１
４１１電圧レベルまで引き洛すことができるようにＭＯ
８トランジスタＱ”？ ＊ ＱＥｓ の直列コンダク
タンスとＭＯＳ ）クンジスタＱＤ４のコンダクタンス
との比を設足する必要がある。一方、ｖｏがＶＬであり
ＭＯＢ ）クンジスタＱ１ｍがオフしている時には、Ｖ
ｏｕｔはＶ ｉｎｌとは無関係にＶｉｎｌ（＝よって定
まりしかモＶｉｎ、がｈレベル、Ｌレベルの時ｔ： ハ
ＶｏｕｔはＬレベル、Ｈレベルとなり、この回路は単な
るインバータとして動作する・したがって、この回路は
ｖｏの電位（二よって下記の表１６に示すように二１ａ
類σ、）ｌ！１ｉｉｉ理関係を待つこと（：なる。
表 １６
第２３図はこの発ｆＪＡをｍｌＤ形併他的一層相回路Ｃ
：賽施した場合の構成図である。この実施り回路は、負
荷トランジスタとなりソース、ドレイン間がＶＤＤ印加
点とノードへ、との関ベニ挿入されかつゲートかノード
Ｎ４＜＝接続されたＤ形のＭＯＳ ）ランジスタＱＤｓ
ｓ駆動トランジスタとなり上記ノードＮ４とＶ８８印加
点との間（二谷ドレイン、ソース間が直列押入されゲー
トに入力偵号Ｖ ｉｎｌ、 Ｖｉｎｅ 、 Ｖｉｎｅそ
れぞれが与えられる３個のＥ形のＭＯＳ ）ランジスタ
ＱＥ・５ＱｊｃｘｏｓＱＥｔｔ、同様（＝駆動トランジ
スタとなり上記ノードＮ４とＶ８８印加点との間Ｃ：谷
ドレイン、ソース間が直列挿入されゲート（＝３１１の
谷ｈｉ／Ｌ）形インノ（−タｌｉ〜ｌ・を介して上記人
力信号Ｖｉｎ１． Ｖｉｎｌ 。
：賽施した場合の構成図である。この実施り回路は、負
荷トランジスタとなりソース、ドレイン間がＶＤＤ印加
点とノードへ、との関ベニ挿入されかつゲートかノード
Ｎ４＜＝接続されたＤ形のＭＯＳ ）ランジスタＱＤｓ
ｓ駆動トランジスタとなり上記ノードＮ４とＶ８８印加
点との間（二谷ドレイン、ソース間が直列押入されゲー
トに入力偵号Ｖ ｉｎｌ、 Ｖｉｎｅ 、 Ｖｉｎｅそ
れぞれが与えられる３個のＥ形のＭＯＳ ）ランジスタ
ＱＥ・５ＱｊｃｘｏｓＱＥｔｔ、同様（＝駆動トランジ
スタとなり上記ノードＮ４とＶ８８印加点との間Ｃ：谷
ドレイン、ソース間が直列挿入されゲート（＝３１１の
谷ｈｉ／Ｌ）形インノ（−タｌｉ〜ｌ・を介して上記人
力信号Ｖｉｎ１． Ｖｉｎｌ 。
Ｖｉｎｅそれぞれが与えられる３情のＥ形のＭＯＳ ）
ランジスタＱ” １ｔ ＊ ＱＥ、ｓ ＊ Ｑ” １４
および上記ノードＮ、の悟号を反転して出力信号Ｖｏｕ
ｔ な帰るに、ｌＤ 形（ンバータ１１０からなる通
常−０３人力ｈｉ／Ｌ）形排他的論理和回路の、ＭＯＳ
）ランジスタＱｉ １゜のソースとＶ８８印加点との関
Ｃ二Ｅ形のＭＯ８トランジスタＱ”ｎのドレイン、ソー
ス間を挿入すると共にＭＯＳ トランジスタＱＥ＋ｓ
のソースとＶ８８印加点との関（二もう１個のＥ形の
ＭＯＳ トランジスタＱＮｔ・のドレイン、ソース間な
挿入しかつ両ＭＯ８トランジスタＱＫｕ ＊ Ｑ”ｌ’
ｔａのゲートＣ：前記第２図（ロ）路の出力電位■ｏ
を与えるよう（＝シたものである。
ランジスタＱ” １ｔ ＊ ＱＥ、ｓ ＊ Ｑ” １４
および上記ノードＮ、の悟号を反転して出力信号Ｖｏｕ
ｔ な帰るに、ｌＤ 形（ンバータ１１０からなる通
常−０３人力ｈｉ／Ｌ）形排他的論理和回路の、ＭＯＳ
）ランジスタＱｉ １゜のソースとＶ８８印加点との関
Ｃ二Ｅ形のＭＯ８トランジスタＱ”ｎのドレイン、ソー
ス間を挿入すると共にＭＯＳ トランジスタＱＥ＋ｓ
のソースとＶ８８印加点との関（二もう１個のＥ形の
ＭＯＳ トランジスタＱＮｔ・のドレイン、ソース間な
挿入しかつ両ＭＯ８トランジスタＱＫｕ ＊ Ｑ”ｌ’
ｔａのゲートＣ：前記第２図（ロ）路の出力電位■ｏ
を与えるよう（＝シたものである。
この回路（二゛おいて、ＶｏかＶＬでありＭＯＳ）ラン
ジスタＱｉＣｓｓ ｅ Ｑｌ ＋ｓが共にオフしている
時には、Ｖａｎｌ、 Ｖｉｎｙ 、 Ｖｉｎ、がすべて
ＨｖレベルるいはＬレベルの時にＶｏｕｔはＨレベルと
なり、この場合Ｃ二は通常の３人力排他的Ｆａ堆和回路
として動作する。ただしそれぞれ３個直タリ接続された
ＭＯ８トランジスタＱｇｓ〜ＱＥ１番あるいはＱｇｔ宜
〜Ｑ１１４ のうち一方のすべ℃がオンする場合には、
インバータ１１０を反転させるζ二十分な駆動能加持つ
ように３個のＥ形のＭＯＳ ）ランジスタの直列コンダ
クタンスとＤ形のＭＯＳ）ランジスタＱＤｓのコンダク
タンスとの比を予め設定し℃おく必要がある。一方、Ｖ
ｏがＶＨでありＭＯ８トランジスタＱＩＣｔｓ ｓ Ｑ
ｊＣｌ−が共にオンしている時には信号Ｖ ｉｎｋは動
作とは無関係になり、この場合（：はＶｊｎ、とＶｉｎ
ｌ の２人力の排他的＠均相回路として動作する。
ジスタＱｉＣｓｓ ｅ Ｑｌ ＋ｓが共にオフしている
時には、Ｖａｎｌ、 Ｖｉｎｙ 、 Ｖｉｎ、がすべて
ＨｖレベルるいはＬレベルの時にＶｏｕｔはＨレベルと
なり、この場合Ｃ二は通常の３人力排他的Ｆａ堆和回路
として動作する。ただしそれぞれ３個直タリ接続された
ＭＯ８トランジスタＱｇｓ〜ＱＥ１番あるいはＱｇｔ宜
〜Ｑ１１４ のうち一方のすべ℃がオンする場合には、
インバータ１１０を反転させるζ二十分な駆動能加持つ
ように３個のＥ形のＭＯＳ ）ランジスタの直列コンダ
クタンスとＤ形のＭＯＳ）ランジスタＱＤｓのコンダク
タンスとの比を予め設定し℃おく必要がある。一方、Ｖ
ｏがＶＨでありＭＯ８トランジスタＱＩＣｔｓ ｓ Ｑ
ｊＣｌ−が共にオンしている時には信号Ｖ ｉｎｋは動
作とは無関係になり、この場合（：はＶｊｎ、とＶｉｎ
ｌ の２人力の排他的＠均相回路として動作する。
第２４図はＥＺＤ形Ｎ０Ｒｕ路とｈｉ／Ｄ形ＮＡＮＬ）
１＆ｉｌｊ！の間の変更を可能とする回路Ｃ二この発明
を実施した場合の構成図である。
１＆ｉｌｊ！の間の変更を可能とする回路Ｃ二この発明
を実施した場合の構成図である。
この１ｌｌｌｉ例回路は、負値トランジスタとなりソー
ス、ドレイン間がＶＤＤ印加点とＶｏｕｔどの間に挿入
されかつゲートがＶｏｕｔ Ｃ：接続されたＤ形のＭ
ＯＳ ）ランジスタＱＤｓと、駆動トランジスタとなり
谷ドレイン、ソース間がＶｏｕｔとＶｇＳ印加点との間
に直夕１ｊ挿入され、かつゲートに入力信号Ｖｉｎ、
、 Ｖｉｎｅそれぞれが与えられる２個のＥ形のＭＯＳ
）ランジスタＱ”ｔマ＊ＱＥｉｓならび響：ゲートに
入力信号Ｖｉｎｅ、前記ｗＪ２図（９）路の出力電位ｖ
ｏそれぞれが与えられる２個のＥ形ＭＯ８）ランジスタ
ＱＥ！。＊Ｑｚｔ＋とからなる１ｌｌｌｉｌ路の、ＭＯ
Ｓ ）ランジスタＱｌｓｙのソースとＶＳａ印加点との
間（二Ｅ形のＭＯＳ ）ランジスタＱ”ｔ。のドレイン
、ソース問え押入しかつこのＭ０８トランジスタＱＥ＊
ｓのゲー） ＶＯを与えるようにした゛ものである。
ス、ドレイン間がＶＤＤ印加点とＶｏｕｔどの間に挿入
されかつゲートがＶｏｕｔ Ｃ：接続されたＤ形のＭ
ＯＳ ）ランジスタＱＤｓと、駆動トランジスタとなり
谷ドレイン、ソース間がＶｏｕｔとＶｇＳ印加点との間
に直夕１ｊ挿入され、かつゲートに入力信号Ｖｉｎ、
、 Ｖｉｎｅそれぞれが与えられる２個のＥ形のＭＯＳ
）ランジスタＱ”ｔマ＊ＱＥｉｓならび響：ゲートに
入力信号Ｖｉｎｅ、前記ｗＪ２図（９）路の出力電位ｖ
ｏそれぞれが与えられる２個のＥ形ＭＯ８）ランジスタ
ＱＥ！。＊Ｑｚｔ＋とからなる１ｌｌｌｉｌ路の、ＭＯ
Ｓ ）ランジスタＱｌｓｙのソースとＶＳａ印加点との
間（二Ｅ形のＭＯＳ ）ランジスタＱ”ｔ。のドレイン
、ソース問え押入しかつこのＭ０８トランジスタＱＥ＊
ｓのゲー） ＶＯを与えるようにした゛ものである。
このようなＬ１２１ｗ１において、■０がｖＬの時（：
はＭＯＳ トランジスタＱＷｌ・とＱｈｌ とは常にオ
フとなり、Ｖｉｎ、とＶｉｎ、が同時にｈレベルとなる
時のみＭＯＳ ？ランジスタＱ”ｕと見Ｉｌｌ の直列
回路を介し′（ＶｏｕｔがＬレベル（二なるという通常
のＮＡＮＩ） ＩＥＪ路と同Ｉｋに動作する〇一方ｔＶ
ｏがＶＨの時にはＭＯＳ ）ランジスタＱＥ１・ は常
（＝オンとなりＱＪｘａのオン、オフはＶｏｕｔ に
は無関係となり、ＶｉｎｌもしくはＶｉｎ２ のどち
らか一方がＨレベルであれは、ＭＯＳ ）ランジスタＱ
’ｓｔとＱＥ■の直列１回路もしくはＭＯＳ トランジ
スタＱＥ、。とＱＥｔｓの直列回路を介して〜ｏｕｔ
がＬレベルになるという通常のＮ０Ｉ（回路と同様【
二動作する。したがってこの回ｗｌＩはＶｏの電位（：
よって下記の表１２にホ１ように二種類の論理関係を持
つこと（二なるＯ 表 １２ このようＣ：上記％実施例およびその変形例のＭＵＳ形
論ｆｉｌｌａ１Ｍ）ｔ、ｖＯアルイハＶＯ′の電位（＝
応じて二種類の論理囲体を狩りことになる。したがって
、まず過剰余裕をつけずかつＳ！理変変更ない（ロ）路
を予め構成しておき、この（９）路（二よって全体ｔｇ
Ｊｗ１がうまく動作すれは過剰余裕のない適正な（ロ）
路が構成されたこと（二なり、またもしこの１ｇ１ｊ！
！では十分な回路動作が慢られない場合≦；は前記謝１
図（ａ）ないしくＣ）あるいは第２−回路の各入力端子
１３．３１．４６．５６に書き込み電圧Ｖｗ 、 ＶＷ
’を与えて■０あるいはＶＯ２の電位を変更し、この電
位がゲートｃ：与えられているＭＯＳ トランジスタを
オフあるいはオンさせること６；よって論理を変更させ
て回路全体をうまく動作させるようにすることができる
。すなわち。
はＭＯＳ トランジスタＱＷｌ・とＱｈｌ とは常にオ
フとなり、Ｖｉｎ、とＶｉｎ、が同時にｈレベルとなる
時のみＭＯＳ ？ランジスタＱ”ｕと見Ｉｌｌ の直列
回路を介し′（ＶｏｕｔがＬレベル（二なるという通常
のＮＡＮＩ） ＩＥＪ路と同Ｉｋに動作する〇一方ｔＶ
ｏがＶＨの時にはＭＯＳ ）ランジスタＱＥ１・ は常
（＝オンとなりＱＪｘａのオン、オフはＶｏｕｔ に
は無関係となり、ＶｉｎｌもしくはＶｉｎ２ のどち
らか一方がＨレベルであれは、ＭＯＳ ）ランジスタＱ
’ｓｔとＱＥ■の直列１回路もしくはＭＯＳ トランジ
スタＱＥ、。とＱＥｔｓの直列回路を介して〜ｏｕｔ
がＬレベルになるという通常のＮ０Ｉ（回路と同様【
二動作する。したがってこの回ｗｌＩはＶｏの電位（：
よって下記の表１２にホ１ように二種類の論理関係を持
つこと（二なるＯ 表 １２ このようＣ：上記％実施例およびその変形例のＭＵＳ形
論ｆｉｌｌａ１Ｍ）ｔ、ｖＯアルイハＶＯ′の電位（＝
応じて二種類の論理囲体を狩りことになる。したがって
、まず過剰余裕をつけずかつＳ！理変変更ない（ロ）路
を予め構成しておき、この（９）路（二よって全体ｔｇ
Ｊｗ１がうまく動作すれは過剰余裕のない適正な（ロ）
路が構成されたこと（二なり、またもしこの１ｇ１ｊ！
！では十分な回路動作が慢られない場合≦；は前記謝１
図（ａ）ないしくＣ）あるいは第２−回路の各入力端子
１３．３１．４６．５６に書き込み電圧Ｖｗ 、 ＶＷ
’を与えて■０あるいはＶＯ２の電位を変更し、この電
位がゲートｃ：与えられているＭＯＳ トランジスタを
オフあるいはオンさせること６；よって論理を変更させ
て回路全体をうまく動作させるようにすることができる
。すなわち。
二樵類の＃ａ理量関係遺べるようＣ二すること（二上っ
て、−理変良に伴なう回路パターン８１′を変更が回避
できしかも過剰余裕を除去した適止な設計を行なうこと
かできる◎ しかもこの発明のＭＯａ形論理回路の電位発生手段では
、フユーズ素子等を溶断して出方電位Ｖｏ ｋ変更す
るわけではないので、一度変更した電位を再び元区二復
帰させることができ、したかって、ＩＰ！ｌ路動作のｉ
Ｉｋ過条件を試行錯糾して深すことができ、フェーズ素
子等を溶断して出方電位ｖｏ を決める方法にくらべて
はるか嘔：容易６二最遍条件を陳すことが可能となる◎
なお、この発明は上記した実施例に限定されるものでは
なく、たとえば第３図（ａ）に示すＭＮＯＳトランジス
タ１１のシリコン窒化膜１０４０代りにアルミナ膜（Ａ
ｊｔＯｓンを用いてもよく、さらζ；はチタン絨ビスマ
ス農（Ｂｔ、 ＴｔｌＯＨ）のようなＩｎＩｖｊ電停躾
を用いてもよい、またさらｉ二はシリコン誠化膜１０３
とＶリコン麓化膜１０４との界面４ニタングステン（Ｗ
）等の金ｊｌｌ！ｌ原子からなる金鵜反膜を形成して、
電子のトラップ密度な増加させ、書き込み効率な尚める
ようにしてもよい。さらに第１図（ａ）ないしくＣ）お
よび第２−の回路Ｃ二おいて、°不揮発性記憶重子とし
てＭへＯｉ９ ）う／ジスタ、ＦＡＭＯ８の他に８ＡＭ
Ｏ８を用いてもよい・またこれらの不弾発性素子（＝お
けるｆ１去は電気的ｆ二行なうよう（ニしてもよい。セ
してさら（＝論理のｆ′＊を行なう論理回路は、インバ
ータ、ＮＯＲ，ＮＡＮＩ）回路以外のものでもよく、入
力が三つ以上であってもよい。
て、−理変良に伴なう回路パターン８１′を変更が回避
できしかも過剰余裕を除去した適止な設計を行なうこと
かできる◎ しかもこの発明のＭＯａ形論理回路の電位発生手段では
、フユーズ素子等を溶断して出方電位Ｖｏ ｋ変更す
るわけではないので、一度変更した電位を再び元区二復
帰させることができ、したかって、ＩＰ！ｌ路動作のｉ
Ｉｋ過条件を試行錯糾して深すことができ、フェーズ素
子等を溶断して出方電位ｖｏ を決める方法にくらべて
はるか嘔：容易６二最遍条件を陳すことが可能となる◎
なお、この発明は上記した実施例に限定されるものでは
なく、たとえば第３図（ａ）に示すＭＮＯＳトランジス
タ１１のシリコン窒化膜１０４０代りにアルミナ膜（Ａ
ｊｔＯｓンを用いてもよく、さらζ；はチタン絨ビスマ
ス農（Ｂｔ、 ＴｔｌＯＨ）のようなＩｎＩｖｊ電停躾
を用いてもよい、またさらｉ二はシリコン誠化膜１０３
とＶリコン麓化膜１０４との界面４ニタングステン（Ｗ
）等の金ｊｌｌ！ｌ原子からなる金鵜反膜を形成して、
電子のトラップ密度な増加させ、書き込み効率な尚める
ようにしてもよい。さらに第１図（ａ）ないしくＣ）お
よび第２−の回路Ｃ二おいて、°不揮発性記憶重子とし
てＭへＯｉ９ ）う／ジスタ、ＦＡＭＯ８の他に８ＡＭ
Ｏ８を用いてもよい・またこれらの不弾発性素子（＝お
けるｆ１去は電気的ｆ二行なうよう（ニしてもよい。セ
してさら（＝論理のｆ′＊を行なう論理回路は、インバ
ータ、ＮＯＲ，ＮＡＮＩ）回路以外のものでもよく、入
力が三つ以上であってもよい。
以上説明したようにこの発明（二よれば、電位発生手段
からの出方電位を不揮発的に変更すること（二よって論
理変更な何なうという冗長機能を持たせたので、−理変
更の肩無（＝伴なう設計変更あるいは過剰な４Ｍｇ伝搬
伝搬中信号伝搬時間の余裕を持つ過剰余裕設計な避けて
設訂の簡単化あるいは過剰余裕を除去した適正な＃＆計
を行なうことができるＭＯ８形ｗｉ理崗路を提供するこ
とができる。
からの出方電位を不揮発的に変更すること（二よって論
理変更な何なうという冗長機能を持たせたので、−理変
更の肩無（＝伴なう設計変更あるいは過剰な４Ｍｇ伝搬
伝搬中信号伝搬時間の余裕を持つ過剰余裕設計な避けて
設訂の簡単化あるいは過剰余裕を除去した適正な＃＆計
を行なうことができるＭＯ８形ｗｉ理崗路を提供するこ
とができる。
ｗＪ１図（ａ）ないしくＣ）および細２−はそれぞれこ
の発明のＭＯ８形論理回路（：用いられる電位発生手段
の一例を示す回路構成図、第３図（１）ないしくＣ）は
上記電位発生手段（＝設けられる不揮発性記憶素子の構
成を示す断面図、緬４図は通常のＣ−ＭＯ８インバータ
の回路構成図、第５区ないしｗＪ、８−はそれぞれこの
発明なＵ−ＭＯＳ インバータ（＝実施した場合の実
施例およびその変形例の構成−１第９図は通常の２人力
Ｃ−ＭＯ８ＮＡＮＤＮ路の構成図、第１０図および１１
１１図はそれぞれこの発明をＣ−ＭＯＳ ＮＡＮｉ）回
路に実施した場合の夷−例とその変形例の構成図、第１
２図およびｔｐＪ１３図はそれぞれこの発明をＣ−ＭＯ
Ｓ ＮＯＲ回路（−実施した場合の実施例とその変形例
の構成図、＃１４−はこの発明を’Ｃ−Ｍ０８０Ｒ型遅
延−路（二実施した場合の構成−１第１５図はこの発明
なＣ−ＭＯＳ ＡＮＬＩ 型：Ｍ延回路（二実施した場
合の楕成凶、＃１１６図はこの発明なＣ−ＭＯＳ 排他
的論坦利回路に実施した場合の構成図、給１７図はこの
発明を（、ニーＭＯ８ＮＯ肌回路とＣ−ん１．ｓＮＡＮ
ＤＮｗＩ間の変更を可能とする回路（二実施した場合の
構成図、第１８図ないし＃４２４凶はそれぞれこの発明
なＥ／ｉ）形−理回路に実施した場合の夷り例およびそ
の変形例の構成１である。 １〜１．２１〜２５．４１・・・ｐチャネルのＭｌｌ）
うｙ９ｘ夕、８〜１０．２６〜２ｇ。 ４２〜４４・・・ｎチャネルのＭＯＳ ）ランジスタ、
１１・・・ＭＮＯＳ ）う／ジスタ、２９，４６．５５
・・・浮遊ゲートなたれ注入型Ｍ（Ｊ８ トランジスタ
（ＦＡＭＯ８）、５１〜５３・・・エンハンスメントモ
ードのＭＯＳ ）ランジスタ、５４・・・ディ７゛レン
ＶヨンモードのＭＯＳ トランジスタ、１００・・・Ｎ
型シリコン半尋体基体、１０’Ｊ 、 １０２−Ｐ
、ｍ不＋ 純物拡＃！Ｌ領域、１０Ｂ・・・Ｖリコン赦化換、１０
４・・・シリコン窒化膜、１０５・・・ポリシリコン族
、１０６・・・ゲート電極、１０１・・・導電体層、１
０８浮遊ゲート電極、２００・・・Ｐｆｉシリコン半導
体基体、２０１．２０；ｌ・・・Ｎ＋ ｍ不純物拡散領
域、２０３・・・浮遊ゲート電極、２０４・・・制御電
極、Ｑｐｔ〜Ｑｐ鵞◎・・・ｐチャネルＭＯ８）ランジ
スタ。 Ｑｎｌ〜Ｑｎｔｔ−ＩｔチャネルＭＯＳトランジスタ、
Ｑｎ＋〜ＱＤｓ・・・デイグレツＶヨンモードのＭＯ８
′）フンジスタ％Ｑｚ＋〜Ｑｈ１・・・エンハンスメン
トモードのＭ（Ｊ８ トランジスタ、１ｌ−Ｉｌｌ・・
・Ｃ−ＭＯＢインバータ、１丁〜１１０・・・ＢｌＤ形
インバータ０出願人代理人 弁理士 鈴 江 武 彦
第２Ｆ！Ａ 第４図 ぃ７図 第８図 第９ｒｌＪｊｉｆＯ図 第■図 第１３図 １８１２図 第１４図 第１６図 １ｆ８ＷＡ ８１９１ 第２０図 第２１図 第２２図 ［２３薗 第２４図 ＯＯ 手続補正書 昭和 ψ７・ＩＪ・１８日 特許庁長’ｍｉ杉和夫殿 １、事件の表示 特許１１８５６−１９４７６６号 ２ 発明の名称 ＭＯＢ形論通回路 ３、捕市をする者 水性との関係 特許出願人 （３０７） ＩＩＩ！京芝四電気株式会社４、代理人 ５．１発補正 （１） １１１１ ｍ１ｌｌ書全文を別紙Ｉ：１２〜沸
夛訂正沸石訂正） 図−の第１１Ωを別紙の通り訂正す
る。 （３）別社脂面謝２５融及び第２６図をそれぞれ追兎す
る。 １ｔｔ１ｓ書 １、発明の名称 ＭＯ８形論ｍ回路 ２、特許請求の範囲 （１） 一つ以上のＭＯＳ）ランジス−タのゲートを
信号入力端とし二つ以上のＭＯＳトランジスタの各ドレ
インもしくはソースが共通接続されたノードを信号出力
端とし一対の電位間で動作する論理回路と、出力電位が
不揮発的に変更できる電位発生手段と、上記論理回路の
信号出力端に直接もしくは一つ以上のＭＯＳ）ランジス
タを介してそのコが結合され曳惠が直接もしくは一つ以
上のＭＯＳトランジスタを介して上記一対のいずれか一
方の電位に結合されかつゲートに上記電位発生手段から
の出力電位が与えられる一つ以上のＭＯＳトランジスタ
とをＪＬ備し、上記電位発生手段の出力電−位を変更す
ることによって上記論理回路の論理を変更するようにし
たことを特徴とするＭＯＢ形論理回路。 （２）前記＃１理（ロ）路は駆動トランジスタが一方チ
ャネルのＭＯＳ）ランジスタであり負荷トランジスタが
他方チャネルのＭＯ８ｔ−ランジスタによって構成され
た特許請求の範ｆｌ絽（１）積に１叡のＭＯ８形論理回
絡０ （３）前記−瑞回路は駆動トランジスタがエンハンスメ
ントタイプのＭＯＳ）ランジスタであり負荷トランジス
タがディプレッションＬ不プのＭＯＳ）ランジスタによ
って構成された特許請求の範８縞（１）項に記載のＭＯ
８形論層回路０ （４）前記論理回路の信号出力端が次段の一つ以上のＭ
ＯＳ）ランジスタのゲー）Ｋｉｌ絖されている特許請求
の範囲第（１）項に記載のＭＯ８形論理回路。 （５）前記電位発生手段が不揮発性記憶素子を備えてす
る特許請求の範囲ＩＩ （１）項に記載のＭＯ８形論理
回路。 （６）前記不揮発性記憶素子は、半導体基体、この基体
の表面像域に存在し基体とは反対導電＆の互いに離間し
た少なくとも一対の高濃度不純物拡散領域、この一対の
高濃度不純物拡散領域の間の基体表面上に二撫以上の絶
縁膜″ｆ：棟層して形成したゲート％１．砺を備えた絶
縁ゲート形不ｍ発性記憶素子である峙許訪求の範囲第（
５）項に記載のＭＯ８形論理回路。 （７） ｍ起工種以上の絶縁膜のうちの一つが強誘電
体からなる絶縁膜である特許請求の範８第（６）項に記
載のＭＯ８形論理回路。 （８） 前配二柚以上の絶縁膜のうち少なくと奄一対
の絶縁膜の界面に金属皮膜を形成した特許請求の範囲細
（６）積に記載のＭＯＢ形論理回路。 （９）前配不挿発性記憶素子は、半導体基体、この着体
の赤面領域に存在し基体とは反対導電層の互いに紐間し
た少なくとも一対の高濃度酸したいずれの電位にも接続
されず浮遊状態にある第１のゲート、電極を備え、かつ
上記ゲート電極上に絶縁膜を介して＃１２のゲートを伽
えよ記ＩＲ２のゲートは不揮発性記憶素子畳重込み用電
圧目ｊ加点に直接もしくは一つ以上のＭＯＳ）ランジス
タを介して接続された浮遊ゲート形不揮晃性記憶累子で
ある時許餉求の範囲第（５）項に記載のＭＯ８形論理回
路〇α０ 前記浮遊ゲート形不揮発性紀憶嵩子が浮遊ゲ
ートなだれ注入層ＭＯ８）ランジスタである特許１ｌｌ
１１求の範囲第（９）項に記載のＭＯ８形論理回路。 ＜１１） ｋｍ記浮遊ゲート形不＃発性記憶素子が積
層ゲートなだれ注入ｆｆｌＭＯＳトランジスタである％
奸諸求の範囲第（９）項に記載のＭＯＳ形−珈回路。 ３、発明の詳細な説明 もれたＭＯ８形ｍ塩（ロ）路（係り、特に電位発性手段
にお叶る出力電位を不揮発的に変更することによって論
理の変更を可能とし冗長性を持たせるようにしたＭＯ８
形論理回路に関する。 従来のＭＯ８形論理回路では、複数信号間の傭号伝搬速
屓の速度差の設計値と実際にこの回路ｔ−集積回路化し
た場合における°値とが異なる時にはその線通関係を変
更する必要が生じることがある。しかしながら従来では
その論理回路を実構する集積回路をいったん製作してし
まうと、その論１ｊＡｇ係を変更するには再び論理設計
をヤシ直して新たな集積回路を製作しなければならない
。このためさらに従来ではこのような余分な手間を省く
ために、回路設計の段階で予め−ｍ変更が必要と予想さ
れる回路部につφては論ｍ変爽のなり回路パターンと論
理変更した回路パターンとの２１１＃を用意しておく方
法を取ったヤ、論理変更の必要性が生じる原因となる複
数信号間の信号伝搬速度の速度差に対しては論理変更が
生じ彦いように過剰な信号伝搬速Ｉｆ金裕を持たせた設
計をしたり、あるいは信号伝搬時間に過剰な余裕を持た
せた設計をしたりしていた。しかしながら回路が大規模
化、複雑化し、ざらには回路動作が高速化するに伴ない
これらの方法ではパターン設計が因緬となった夛回路の
性能を低下させたりという不都合が生じる。 この発明は上記のような事情を考慮して表されたもので
、その目的とするところは、１ＩＩＬ位究性手段を持ち
この手段からの出力電位を変更することによって１！！
理変更を行なうという冗長機能金持たせて、論理変更の
有無に伴なう設オ［Ｋ更あるいは過剰な信号伝搬中腹の
余裕や４６ Ｍ伝搬時間の余裕を持つ過剰余裕設計を避
けて設計の簡素化あるいは過剰余裕を除去した適正な設
計を行なうことができるＭＯ８形鹸塩回路を提供するこ
とにある。 以下、図面を参照してこの発明の詳細な説明する。この
発明に係るＭＯＳ形−ｍ回路は、ＭＯＳトランジスタに
よって構成賂れた通常の論理回路と、この論理回路に追
加されるＭＯＳトランジスタと、この追加されたＭＯ８
Ｉ−ランジスタのゲートに与えら１、その電位を一度変
更すると、電源をいったん切っても再び電源を入れると
一鼠変更した電位が再現される、言いかえると、電源を
切る前と切った後再び電源を入れた後とを比較しても電
位が変わらないという性質を持つ不ｅｓ＠的な電位ｔ−
尭生する電位発生手板とから構成されていて、謔１図（
ａ）ないしく０）および１１１２図はそれぞれこの電位
発生手設の回路構成図である。このうちｗＬ１図（１）
ないしくｃ）に示すもの−はいずれも相補形ＭＯ８（Ｃ
−ＭＯＢ）構成のものであり、また１１２図に示すもの
はｎチャネルのエンハンス４メントモード（エンハンス
メントタイプとｔ＃Ｉ義）のＭＯＳトランジスタおよび
ディプレッションモード（ディプレッジリンタイプと同
義）のＭＯＳトランジスタからなるＥ／Ｄ形構成のもの
である。 第１図（１）の回路は、ｐチャネルのＭＯ８）ランラス
タ１〜フ、１１チヤネルのＭＯＳトランジスタ８〜１０
および不揮発性記憶素子であるｐチャネルのＭＮＯＳト
ランジスタ１１を備えている。すなわち、一方電源電位
ｖＤＤ征極性電位）印加点と他方電位Ｖｓ８（アース電
位）印加点との関ＫＰチャネルのＭｏ５ｔ−ランラスタ
１．ｐチヤネルのＭＮＯＳトランジスタ１１．ｐチャネ
ルのＭＯ８）ランジスタ２およびｎナヤネルのＭＯＳト
ランジスタ８をこの躯に直夕１」挿入し、ＭＯ８）ラン
ジスタ１のゲーＩｔＶｓｓ印加点に接続して常時オンさ
せ、またＭＯＳトランジスタ８のゲートをＶＤＤ印加点
に接続して常時オンさせ、ＭＮＯＳトランジスタ１１と
ＭＯ８トランジスタ２０両ゲートは共通接続する。さら
にＶＤＤ印加点とＶａａ印加点との関ＫＰチャネルのＭ
Ｏ８）ランジスタ３とｎチャネルのＭＯ８）ランジスタ
９とを直列挿入するとともに両ゲートを共通接続してＣ
−ＭＯＳインバータ１２を構成し、このＣ−ＭＯ８イン
バータ１ｚの入力端を畳鰺込み電圧Ｖｗが与えられる入
力端子１１に接続するとともに、出力端を上記ＭＮＯＳ
トランジスタ１１とＭＯ８）ランジスタ２のゲート共通
接続点に接続する。１ＩｉＩ４ｉ１［に％ＶＤＤＩＥｌ
］加点とＶｓｓ印加点との間にｐチャネルのＭＯ８）ラ
ンジスタ４とｎチャネルのＭＯＳトランジスタ１０とを
直列挿入するとともに両ゲートを共通１ｌｉＩ統してＣ
−ＭＯＳインバータ１４を構成し、このＣ−ＭＯ，Ｓイ
ンバータ１４Ｋ）入力端を上記両ＭＯ８Ｉ−ランジスタ
２，８の直列接続点に接続するとともに、出力端を出力
電位Ｖｏｔ−得るための出力端子１５に＊＊する。また
、ｖＤＤ印加点ト上記ｃ−ＭＯＳインバータ１ｚの入力
端と（Ｄ 関ＶＣｐ−ｆヤネルのＭＯ８）ランジスタ５
を挿入し、このＭＯＳトランジスタ５のゲートをＶ 印
加点に接続して常時オンさせる。そして■ 上記ＭＯＳトランジスタ１とＭＮＯＳ）ランジスタ１１
との直夕ＩＪｍ続点と上記入力端子１ｓとの間にｐチャ
ネルのＭＯ８）ランジスタロを挿入し、このＭＯ８Ｉ−
ランジスタロのゲートは入力端子ｘＥＶＣ接続する０さ
らに上記ＭＮＯ８）ランジスタ１１とＭＯ８ｌ−ランジ
スタ２との直列接続点と上記入力端子１３との間にｐチ
ャネルのＭＯ８）ランジスタフを挿入し、このＭＯＳト
ランジスタ７のゲートは入力端子１３に接続する０ 上記不揮発性記憶素子であるｐチャネルのＭＮＯＳ）ラ
ンジスタ１１は、たとえは第３図（ａ）の断面図に示す
ような構成となっている。このＭＮＯＳ）ランジスタ１
１は、ＮＭのシリコン半導体基体ｘｏｏｏｈ面愉域に互
いに離間して、ソース、ドレインとなる一対のＰ［の拡
散領域ＪＯＪ、１０１を形成し、さらにこの一対の拡散
領域Ｊ＃Ｊ、Ｊ９！Ｏ１’ｋｌの基体５ｏｏｉＮ面上に
シリコン酸化膜（８１０，） Ｊ ｏ ｓおよびシリ
コン窒化ＭＡ （ＳｉｍＮ＋） Ｊ ０４を積層形成
し、この積層した上にポリシリコン膜１０５を形成して
ゲート電極１０Ｇを作ることによシ構成される〇 第１図（＆）に示す回路において、初期の状態では、入
力端子ＪＪＫ、は外憔からの簀呑込み電圧Ｖ は与えら
れず、ＭＯ８トランジスタ５力ぶオンしてφるため、こ
の入力端子１３の電位ＡはＶＫなってφるＯしたがって
、このと唇、ＣＤ −ＭＯ８ＭＯＳインバータ１４電位ＢはＶ８１Ｂである
。また、初期の状態ではＭＮＯＳ）ランジスタＪ１には
ｗき込みが行なわれていす、シ色い値電圧は−ｖＤＤよ
シ負の方向に大匙くなっているため、上記電位Ｂがｖ８
．であるとこのＭＮＯ８トランジスタ１１はオフしてい
る。また、ＭＯＳトランジスタ８は常時オンしているた
め、このとｌ ＭＯ８）ランジスタ２．８の直列接続点
の電位ＣはＶＢＢ Ｊしたがって出力電位■。はｖＤＤ
となる。 一方、入力湖子１３に絶対値がｖＤＤよシも大匙な負の
賽救込みｔ圧ｖＷｔｌ−与えると、ＭＯＳトランジスタ
６がオンしていて一入力端子１１の電位人は負の大匙な
電位となり、ＭＯＳトランジスタ６．１を通してＭＮＯ
Ｓ）ランジスタ１１のソース、ドレインに負の大きな電
位が印加される。このとき、Ｃ−ＭＯＳインバータ１２
の出力電位ＢはｖＤＤであり、ＭＮＯＳトランジスタＩ
ノのゲートもＶＤＤとな、る。この結果、ＭＮＯＳトラ
ンジスタＩＪのソース、ドレインではアバランシェブレ
ークダウンが起って電子、正孔対が発生する。ＭＮＯＳ
）ランジスタＪ１のゲート電位が正であるため、このと
き°発生した電子はトンネル効果によって前記半導体基
体１００とＩＩ記シリコン酸化膜１０３との界面のポテ
ンシャル障壁を越えてシリコン酸化ｇ１０３に入夛、最
約的に電子は前記シリコン酸化膜１０３とシリコン窒化
膜１０４との界面にトラップされ、ＭＮＯ８トランジス
タ１１のし龜い値電圧は正の値となる◇そして蕾き込み
電圧ｖｗを与えなくすると、ＭＯＳトランジスタ５を通
して電位ＡはｖＤＤとなり、さらにＣ−ＭＯＳインバー
タ１２の出力電位ＢＦｉＶ８８となる。このとき、ＭＮ
Ｏ８トランジスタ１１のしきい値電圧は正の値Ｋ１１行
して−るため、電位もがｖ８８になるとこのＭＮＯＳ）
ランジスタ１１はオンする。また、ＭＯ８？ランジスタ
２もオンするために電位ＣはＶＤＤに近い電位となり、
さらに出力電位Ｖ。 はＶＢＢとなる０ただし、このとき、直列接続されたｐ
チャネル側の２ｉＡのＭＯ８トランジスタＪ、ｆｆおよ
びＭＮＯＳ）ランジスタ１１の直列コンダクタンスとｎ
チャネル側のＭＯ８）ランジスタ１のコンダクタンスと
の比を、次段のＣ−ＭＯＳインバータ１４を反転させる
。ことができるようｖｃ’ｔｎ定しておく必要がある。 モして蓄龜込みが行嫌われない場合および４Ｉ込みが行
なわれた場合に、電線電位ＶＤＤをいったん切って再び
印加しても、ＭＮＯＳ１−ランジスタＩＪのしきい値電
圧は軟化しないので、ｖＤＤを切る前の出力電位Ｖ。が
保持される。すなわち、ｖ。はは、ＭＮＯＳ）ランジス
タＩＩＫ索外扉を照射することによって行なう。すなわ
ち、紫外線を照射することによって、前記シリコン酸化
膜１０３とシリコン窒化膜１０４との界面にトラップさ
れていた電子は紫外軸によってエネルギーを得て、その
界面からトンネル効果によって抜は出し基体１００の方
へ逃けていく。 この結果、ＭＮＯＳ）ランジスタ１１のし会い値電圧は
再び−ｖＤＤよ）も負の方向に大匙な初期の籠に戻る。 そしてこの場合、ＭＮＯＳ）ランジスタ１１は常時オフ
となり、ｖｏ は再ひｖＤＤに復帰する。 ｍ１図（ｂ） Ｏ［ｇｌｊｌｆｌは、ｐチャネル０Ｍ０
８）ランジスタ１１〜２５．ｎチャネルのＭＯＳトラン
ジスタ２６〜２８および不揮発性記憶素子であるｐチャ
ネルの′＃遊ゲート形不揮発性素子（ＦＡＭＯ８＝浮遊
ゲートをだれ注入型ＭＯＳトランジスタ）２９を備えて
いる。すなわち、ｖＤＤ印加点とｖＢＢ印加点との間に
ｐチャネルの浮遊ゲートなｆｅｎ注入ａｉ！ＭＯＳトラ
ンジスタ（以下ＦＡＭＯ８と略称する）Ｚ５’＊Ｐチャ
ネルのＭＯ８）ランジスタ２１およびｎチャネルのＭＯ
８）ランジスタ２６をこの虜に直列挿入し、ＭＯＳトラ
ンジスタ２６のゲートをｖＤＤ印加点に接続して常時オ
ンさせる。また、ｖｌ）Ｄ印加点とｖ０印加点との間に
ｐチャネルのＭＯ８）ランジスタ２２とｎチャネルのＭ
Ｏ８）ランジスタ２１とを直りＵ挿入するとともに両ゲ
ートを共通接続してＣ’−ＭＯＳインバータ３０を構成
し、とのＣ−ＭＯ８インバ一タ３００Å力漏を書色込み
電圧Ｖ、が与えられる入力端子３１に接続するとともに
出力端を上記ＭＯＢ）ランジスタ２１のゲートに接続す
る。Ｐｌ様に、ｖＤＤ印加点とｖ８ｓ印加点との間にｐ
チャネルのＭＯＳ１−ランジスタｚ３とｎチャネルのＭ
ＯＳ）ランジスタ２８とを直列挿入するとともに両ゲー
トを共通１１Ｍｔ、てＣ−ＭＯＳインバータ３ｚｔ構成
し、このＣ−ＭＯＳインバータ３ｚの入力端を上記両Ｍ
ＯＳトランジスタ２１．ｚｇの直列接続点（Ｃ接続する
とともに、出力端を出力電位Ｖ。を得るための出力端子
３３に接続する。 また、Ｖゆ印加点と上記Ｃ−ＭＯＳインバータ３００Å
力端との間にｐチャネルのＭＯＳトランジスタ２４を挿
入し、このＭＯＳトランジスタ２４のゲートをＶｓｓ印
加点に接続して常時オンさせる。そして上記ＦＡＭＯ８
ｚｊとＭＯＳトランジスタ２）との直列接続点と入力端
子３ノとの間にｐチャネルのＭＯＳ）ランジスタ２５を
挿入し、このＭＯＳトランジスタｚ５のゲートは入力端
子３１に接続する。 上記不揮発性記憶素子でめるＦＡＭＯ８２ｍは、たとえ
は第３ｍ（ｂ）の断面図に示すような構成となっている
。ＣのＦＡＭＯ８ｚ５１は、Ｎａｌ！シリコン半導体基
体１．００の！！！面領域に互いに離間して、ソース、
ドレインとなる一対のＰＭの拡散領域１０１，１０２を
形成し、さらにこの一対の拡散ｉｋ域１０１．１０２の
間の基体１００表向上にゲート絶縁膜をブｒしてポリシ
リコンからなる導電体層１ｏｒを形成し、この導電体層
１０’／を−ずれの電位にも接続せずに浮遊状態とする
ことによって浮遊ゲート１１Ｌ極１０８を作ることによ
〕構成、される。 ｊｌｌ １ｍ （ｂ）に示す回路において、初期の状態
では、入力端子３１には書き込み電圧ｖｗは与えられず
、ＭＯＳ）ランジスタ２４がオンして−るため、この入
力端子Ｊ１の電位ＡはｖＤＤになっている。したがって
、このとき、Ｃ−ＭＯＳインバータ１０の出力電位Ｂ３
はＶＳＳであｐ″、ＭＯＳ）、ラジジスタ２１はオンす
る。ところが初期の状態で紘ＦＡＭＯ５ｊ＃には書き込
みが行なわれていす、しきい値電圧が負の太番な値であ
るためにオフし、ＭＯＳ）ランジスタ２１゜ｚ６の直列
接続点の電位Ｃはｖ したがって８Ｓ 出力電位Ｖ。はｖＤＤとなる。 一方、入力端子１１に絶対値がｖＤＤよりも大色な負の
１１キ込み電圧ｖＷｔ与えると、ＭＯＳトランジスタ２
４がオンしていて４入力端子ｊ１の電位Ａは負の大きな
電位となり、ＭＯＳトランジスタ２５を通してＦＡＭＯ
８ｚ ｅのドレイン（もしくはソース）に負の大きな電
位が印加される。なぜなら、Ｃ−ＭＯＳインバータ３０
の出力電位ＢはｖＤＤとなり、ＭＯＢトランジスタｚ１
はオフし、ＦＡＭＯ８２９のドレイン（もしくはソース
）にはＭＯ８？ランジスタ２５を通じて入力端子３１の
書き込み電圧ｖｗが与えらｎるからである。このと鰺、
ＦＡＭＯ８ｚ ｓのドレイン （もしくはソース）付近
ではアバランシェブレークダウン （なだれ降伏）が起
って電子、正孔対が発生し、このうちの電子が前記ゲー
ト絶縁膜會通って導電体層１ｏｔにトラップされ、ＦＡ
ＭＯ８ｚｐのしきい値電圧が正の値となって常時オン状
態となる。そして書き込み電圧ＶＷを与えなくすると、
ＭＯＢ）ランジスタ２４を−して電位ＡはｖＤＤとなシ
、さらにＣ−ＭＯＳインバータＳＯの出力電位Ｂはｖ８
Ｂとなる。このため、ＭＯＳトランジスター１がオンし
て電位ＣＩｆｉｖＤＤに近９電位とｆｋ＃）、さらに出
力電位Ｖ。Ｆｉｖｓｓとなる。ただし、このとき、直列
接続されたｐチャネル側のＦＡＭＯ８ｚ ｙとＭＯＳ）
ランジスタ２１の直列コンダクタンスとｎチャネル側の
ＭＯＳトランジスタ２６のコンダクタンスとの比を、次
段のＣ−ＭＯＳインバータＢ２を反転させることができ
るように設定しておく必豐がある。そしてＩＩｔ込みが
行なわれなφ場合および’ｆｔ込みが行なわれた場合に
、電源電位ｖＤＤをいったん切って再び印加しても、Ｆ
ＡＭＯ８１ｍのし色い値電圧は変化しないので、ｖＤＤ
を切る前の出力電位ｖｏが保持される。すなわち、第１
図（亀）の回路と同様に１Ｖ はｖＤＤｆ）遮断動作の
前後で不揮発的な変化であるといえる。 また、ｖｏをｖ８８からｖＤＤＫ戻すには、第３図（ａ
）に示すＭＮＯＳ）ランジスタの場合と同様に、ＦＡＭ
Ｏ８ｆ ９に紫外細を照射することによって行なう。 ＩＩＩＩＩＮ（ｅ）の（９）路は、ｐチャネルのＭＯ８
）う゛ンジスタ４１、ｎチャネルのＭＯＳトランジスタ
４１〜４４およびｎチャネルのＦＡＭＯ８４５を備えて
いる。すなわち、ＶＤＤ印加点と■８８印加点との間に
ｎチャネルのＭＯＢ）ランジスタ４ｚとｎチャネルのＦ
ＡＭＯ８４６とを直列挿入し、ＭＯ８）ランジスタ４２
のゲートをＶＤＤ印加点に接続して常時オンさせるとと
もに、１１ＭＯ８４５の制御ゲートをこのＦＡＭＯ８４
ｓとＭＯ８）ランジスタ４２との直列接続点に接続する
。また、書龜込み電圧ｖｗが与えられる入力端子４６と
上記ＦＡＭＯ８４ｓの制御ゲートとの間にｎチャネルの
ＭＯ８）ランジスタ４３を挿入し、このＭＯＢ）ランジ
スタ４３のゲートを入力端子４６に接続する０さらにＶ
ＤＤ印加点とｖ８８印加点との間にｐチャネルのＭＯＳ
トランジスタ４１とｎチャネルのＭＯＳトランジスタ４
４とを直夕ＩＪ挿入するとともに内ゲートを共通Ｗ！続
してＣ−ＭＯＳインバータ４１を構成し、このＣ−ＭＯ
Ｓインバータ４１０入力端を上記ＭＯＳトランジスタ４
ｚとＦＡＭＯ８Ｊ ５ （７）直列級針点に級綬すると
ともに、出力端を出力電位ｖｏ を得るための出力端子
４８に接続する。 上記ＦＡＭＯ８ｔ ｓは、たとえ＃１ｍ３１１Ｎ（ｃ）
の断面図に示すような執膚ゲート型構造となっている。 この１１ＭＯ８４５は、Ｐ鮎のシリコン半導体基体２０
０の嵌置領域に互いに一関して、ソース、ドレインとな
る一対のＮｕの拡散領域２０１．２０５１を形成し、さ
らにこの一対の拡散領域２０１，１０２の間の基体２０
０表面上にゲート絶縁膜を介してポリシリコンからなる
浮遊ゲート１１執２０３ｔ−形成し、またさらにこの上
にゲート絶縁膜を介してポリシリコンからなる制御ゲー
ト電極２０４を形成すること罠より構成され、る。 ＃！１図（ｃ）に示す回路において、初期の状態では、
入力端子４６には書き込み電圧ｖＷＩは与えられない。 このとき、ＭＯＳトランジスタ４ｚはオンしていて、Ｍ
ＯＳトランジスタ４ｚとＦＡＭＯ８４Ｎとの直列接続点
（ＦＡＭＯ８４ｔ；ｆ）ゲー）１続点でもある）の電位
ＡはＶＤＤＩＩｌｌへ引色上けられる。ところが初期の
状態では１１ＭＯ８４５のし色い値電圧は負のイ１とな
り、この１１ＭＯ８４５もオンして、電位Ａは結局ｖ８
８ ”電位となる。したがってこのと麹、出力電位Ｖ。 はＶＤＤとなる。ただしｎチャネルのＦＡＭＯ８４ｓは
、次段のＣ−ＭＯ８インバータ４７を反転させることが
できるようＫｎチャネルのＭＯ８）ランジスタ４２との
コンダクタンス比を設定しておく必要がある。 一方、入力端子４６にｖＤＤｊニジも大きな正の畳き込
み電圧Ｖｙを与えると、ＭＯＳ）ランジスタ４３を通し
て電位ＡはｖＤＤよりも大色な正の電位となり、ＦＡＭ
Ｏ８４５のゲートとドレイン （Ｔｏるいはソース）に
正の電位が印加される。 すると、ＦＡＭＯ８４５のドレイン （あるいはソース
）付近でアバランシェブレークダウンが起って前記浮遊
ゲート電極２０３に電子が注入されそしてトラップされ
て、そのし舞い値電圧はｖＤＤ以上になる。次Ｋｌき込
み電圧ｖｗ／を与えなくすると、ＦＡＭＯ８４５はオフ
状態となって、電位ＡはｖＤＤ％出力電位Ｖ。は■８８
となる。そしてこの回路の場合にも、ＩＩＩ！込みが行
なわれない場合およびｔ！込みが行なわれた場合に、電
位■ＤＤｔ−いったん切、って再び印加しても、ＦＡＭ
Ｏ８ａ ｓのしきい値電圧は変化しないので、■ を切
る前の出力電位■。が保持される。すＤ なわち、Ｍ １ ｔＷ（ａ） 、 （ｂ）の回路と同様
に、ｖｏ はｖＤＤの連断動作の前後で不揮発的な変
化であるといえる。 またＶ を■ｓＢからｖＤＤＫ戻すには、第３図（ａ）
に示すＭＮＯＳトランジスタあるいは第３図伽）に示す
ＦＡＭＯ８１７）場合と同様に、紮外線を照射すること
によって行なう。 謝２図の回路は、エンハンスメントモードのＭＯＳトラ
ンジスタ５１〜５ｓ、ディプレッションモードのＭＯ８
）ランジスタ５４およびＦＡＭＯ８ｓ ｓを備えている
。すなわち、ｖＤＤ印加点とｖ６８印加点との間にエン
ハンスメントモードのＭＯＳトランジスタ５１とＦＡＭ
Ｏ８ｓ ｓとを直列挿入し、ＭＯＢ）ランジスタ５１の
ゲートをＶＤＤ印加点に接続して常時オンさせるととも
に、ＦＡＭＯ８５５の制御ゲートをこのＦＡＭＤ８５５
とＭＯ８）ランジスタ５１との直列接続点に接続する。 また、書き込み電圧Ｖ、／が与えられる入力端子５６と
上記ＦＡＭＯ８ｓ ｉの制御ゲートとの間にエンハンス
メントモードのＭＯＳトランジスタ６ｚを挿入し、この
ＭＯＳトランジスタ５２のゲートを入力端子５６に接続
する。 さらにｖＤＤ印加点と■８８印加点との間にディプＷヨ
ンセドのＭＯＢ）ランジスタロ４とエンハンスメントモ
ードのＭＯＢ）ランジスタ５１とを直列挿入し、ＭＯＳ
トランジスタ５４のゲートをこのＭＯ８）ランジスタ５
４と上記ＭＯ８）ランジスタロ３の直列接続点に接続し
てＥ／Ｄ形インバータ５１を構成し、このＥ／Ｄ形イン
バータ５１の入力端であるＭＯ８？ランジスタロＢのゲ
ートは上記ＭＯＳトランジスタ６１とＦＡＭＯ８ｓ ｓ
との直列接続ＡＫ接続するとと４に、出力端であるＭＯ
８）ランジスタ５３゜５４の直列接続潰は出力電位Ｖ。 を得るための出力電子５８にｆ＆統する。 このように、この回路は前記絽１図（ｅ）に示す回路と
比らべて、Ｃ−ＭＯＳインバータ４１がＥ／Ｄ形インバ
ータ５７に変っただけであり、その動作はｍ１図（ｅ）
のものと同じである０すなわち、入力端子５６に■ＤＤ
よりも大きな正の豊艶込み１！１１圧Ｖ、−を与えるこ
とによってＶ。は不１１１１ＩＪ＃、的にＶＤＤ１１１
１ｔ位となり、Ｆ’ＡＭＯ８５５に紫外！ｌｉ１を照射
することによってＶ。は不揮発的にＶＢＢ倶１１１を位
となる。 このように第１図ｉ （ａ）なりシ（Ｃ）および組２図
に示す電位発生手段では、出力電位■。の変費はりずれ
も不揮発性記憶素子をオン、オフさせることによって行
なっているために、その質更は不揮発性記憶素子の状態
が変わらな％ｆｈ＠り不揮発的に保持される０ 絶４猶はソースがｖＤＤ印加点に、ドレインがｖＯｕｔ
Ｋそれぞれ＊ｉされ信号■ｉｎをゲート入力とする駆動
トランジスタであるｐナヤネｊしＭＯＢトランジスタＱ
と、ソースがｖ８ｓ印加点に、１ ドレインが■ にそれぞれ接続され上記信号ｕｔ Ｖ、ｎｔ−ゲート入力とする駆動トランジスタで６るｎ
チャネルＭＯ８）ランジスタＱｎ、とから構成されて埴
る通常のＣ−ＭＯＳインノく一夕の構成を示す本のであ
り、その入力個号■１ｎに対する出力信号■。、の論理
関係は下記の鰍１に示す通りである。 表 １ 上記表１に示す論理関係を持つＣ−ＭＯＳインバータに
この尭明を実施したものがｍ５図ないし第８因に示す構
成図である。まず第５図に示す実施例のＭＯ８形論理回
路はＭＯ８）ランジスタＱＰ１”ｎｌからなる本来のＣ
−ＭＯＳインバータにもう１＠のｎチャネルＭＯ８）ラ
ンジスタＱ を追加し、このＭＯ８）ランジスタのドｎ
曽 レインをＭＯＳトランジスタＱｎｌのソースに、ソース
をＶ８ａ印加点にそれぞれ接続することによってＭＯＳ
トランジスタＱ をＱｎ、と山列接ｌ 続し、ＭＯＳトランジスタＱｎ、のゲートに前記第１図
（１）な−シ（Ｃ）のうちいずれか一つの回路の出力電
位Ｖ。を与えるようにしたものである０この回路では■
。がｖＤＤｌｋＩＩＩＩＬ位Ｖ□の時にＭＯ８）ランジ
スタＱｎ、が富にオン状態となり、したがってこの時の
論理関係は下記の表２に示すように通常のＣ−ＭＯＳイ
ンバータと同様になル。一方、ＶｏカＶ８．ｌｌ１１１
１Ｖ１ノ時ＩＣ＆−ｊＭＯｓＭＯＳトランジスタＱにオ
フ状態と攻り、入力ｎ！ ｌＮ４Ｖ１ｎがＬレベルでＭＯＳ１−ランジスタＱｐ１
がオンする場合にだけ出力信号■。、はＨレベルとなシ
、ｖ がＨレベルの時には■。、は高ｎ インピーダンス状態となってｊ！２に示すように■。、
は不定となる。 ＃！２ 第６＃４杜上記寮施例の変形例を示すものである。上記
ｌＩ！麹例ではＣ−ＭＯＳインバータのｎチャネルＭＯ
８）ランジスタＱ１１．Ｋ１列にＶ。をゲート入力とす
るｎチャネルＭｏｓトランジスタを接続したが、ここで
はｐチャネルＭＯＳトランジスタＱ のソースとｖＤＤ
印加点との間に１ ｐチャネルＭＯ８）ランジスタＱｐ、のドレイン、ソー
ス間を追加挿入し、このＭＯＳトランジスタＱ のゲー
）ＩＭｒ記＃１１図（ａ）ないしくＣ）のうちｐ嘗 −ずれか一つの回路の出方電位Ｖ。を与えるようＫした
ものである。 この回路ではＶ が■１の時にＭＯ８トランジスタＱｐ
、が富にオフ状態とな９、したがってこの時の＊ｍ関係
は下記の辰３に示すように通常のＣ−ＭＯＳインバータ
と同様になる。一方、ｖｏ が■□の時にはＭＯ８）ラ
ンジスタ。 は常にオフ状態とな夛、人力信号ｖ１ｎが
ＨレベルでＭＯｇ）ランジスタＱｎ１がオフする場合に
だけ出４力信号■。、はＬレベルとなり、■ＩｎがＬレ
ベルの時に１１ｖ は高インピーダンス状態ｕｔ となって懺３に示すように■。、は不定となる。 衣 ３ ＃１７図シよびｊ１Ｂ図はそれぞれ上記実施例の他の変
形例を示すものであり、上記表２、懺３中の不定状ｍｔ
−なくすようにしたものである。 すなわち、１１３７図に示すものは第５図の実施例と同
様にｈチャネルＭＯ８）ランジスタＱ□を追加すると共
に、Ｖ 印加点とＶ との関にＤＤ
ｏｕｔ ｐチャネルＭＯ８）−ランジスタＱＰａのソース、ドレ
イン間を挿入し、上記ＭＯ８トランジスタＱ 、Ｑ
のゲートに前配鯖１図（１）ないしくｃ）のｌ
Ｐｇ うちいずれか−りの回路の出力電位■。を並列的に与え
るようにしたものである。そしてこの剛結においてｖｏ
が■□の時にはＭＯＳトランジスタＱｔｆ、オン、Ｍ
Ｏ８）−ランジスタＱｐ、はｕｔ オフとなって通常のＣ−ＭＯＳインバータと同様の輪環
動作を行なう〇一方、ｖｏ が■、の時、ＭＯＢ）ラ
ンジスタＱ がオフとなるためＶ。ｕｔｎ寥 から■ｓｓへの電Ｒ経路は１當に迦断され、またＭＯ８
）ランジスタＱ がオンとなるためｖＤＤｐ婁 からＶ。ｕｔへの電流経路は常に導通状１１に＃する。 この結果、この回路の論Ｍｕ下記の費４のようになる。 吹 ４ 筐た胞８図に示すものは第６図の実施例と同様にｐチャ
ネルＭＯＳトランジスタＱ糎を追加すると共に” ｏｕ
ｔとＶａｓ印加点との間にｎチャネルＭＯ８）ランジス
タＱｎ、のドレイン、ソース間を挿入し、上記Ｍｏｓト
ランジスタＱＰｍｔＱ１．のゲートに前記第１図（ａ）
ないしくｅ）のうちいずれか一つの回路の出方電位Ｖ。 を並列的に与えるようＫしたものであり、この回路の論
理は下記の表５のようＫなる。 表 ６ 次に二つ以上の入力を持つ論理−路にこの発明を実施し
た例を貌明する。第９ν１はｖＤＤ印加点とｖ、ｕｔと
の関に入力信号ｖｉｎ１．■ を各Ｉｎ！ ゲート入力とする２個のｐチャネルＭＯ８）ランジスタ
Ｑ ψＱ それぞれのソース、ドレＰ４ ＰＩ イン間を並列挿入し、かっ■。ｕｔ とｖｓｓ印加点
、との間に上記４Ｎ号ｖ １ｎ１ 、 ｙ ｊｎｌ を
各ゲート入力とする２個のｎチャネルＭｏｓトランジス
タ。ｎ４、Ｑ のドレイン、ソース間を直りｌｌ挿入す
るこｎ蓼 とによって構成した通常の２人カＣ−ＭＯ８Ｎａ回路で
あり、その論理を下記の表６に示す。 懺 ６ 上記２人力Ｃ−ＭＯ８ＮＡＮＤ回路にこの発明を実施し
たものが第１０図に示す構成図のものである。この実施
例回路はＭＯＳトランジスタＱＰｇのソースとｖＤＤ印
加点との間にもう１個のｐチャネルＭＯ８トランジスタ
Ｑｐ、のドレインソース関を直列挿入し、この直列挿入
きれたＭｏ８？ランジスタＱ、。のゲートに前記第１図
（ａ）な―シ（ｅ）のうちいずれか一つの回路の出力電
位■。を与えるようにした４のである。 この回路ではＶ。がＶ、の時にＭＯＳトランジスタＱ１
．は常にオンしているため、ｖＤＤからＭｏ８）ランジ
スタＱ 、Ｑ ｔ−経由してＶ。ｕｔｐ拳
Ｐｓ に至る電Ｒ経路はＭｏ８）ランジスタＱＰｇのオン、オ
フによって決定され、この時の論場関係は下記の弐７に
示すように通常の２人カＣ−ＭＯ８ＮＡＮＤ回路と同様
になる。一方、Ｍｏが■□の時にはＭＯＢ？ランジスタ
。１．は常にオフしているため、Ｍｏｓトランジスタ。 ｐ４がオフして＞ｂｉつＭｏ８Ｉ−ランジスタ。ｐ、が
オンしている場合、すなわち、ｖｉｎｌ＝Ｈレヘル、■
ｌｎ！＝＝Ｌレベルの場合にはｖＤＤからＶ。ｕｔへの
電流経路は趣断され、しかもＶ からｖｏｕｔへの電流
８ 経路も鐘断状１１１にあ夛Ｖ０Ｊ高インピーダンス状論
となって、■。ｕｔは表７に表すように不定状態となる
。 表 ７ １！１１図は上記ｍ１０図に示す実施例の変形例を示す
ものであり、上記実施例回路の論理の不定状態をなくす
ようにしたものであるリナなわら、上記ＭＯ８）ランジ
スタＱｐａを挿入すると共にさらにＭｏ８）ランジスタ
Ｑ のソー７８番 と■８８印加点との間にｎチャネルＭＯＳトランジスタ
Ｑ のドレイン、ソース間を挿入し、こｎ・ のＭｏ８Ｉ−ランジスタＱ のゲートにもＶ。ｔ６ 与えるよりにしたものである。 この回路ではＶ がｖＬのａ）にはＭｏ８）うンジスタ
Ｑｎ、は常にオフし、ＭｏｓトランジスタＱ は常にオ
ンしてｉるため、この時の論理ｐ・ 関係は下記の弐８に示すように通常の２人カＣ−ＭＯ８
ＮＡＮＤ 回路と同様になる。一方、ｖ。 がｖＨの時にはＭｏ８）ランジスタＱ は常にＩ オンしているため、■ｌｎ１がＨレベルとなりＭｏ８）
ランジスタＱ がオンすれｄｖｏｕｔ がｎ番 らｖｓａの電流経路が生じ、またＭｏ８）ランジスタＱ
９．は常にオフになるため、■０、がＬレベルとなｒＭ
ＯｓトランジスタＱｐ、がオンしても■ から■ へ
の電流経路が生じることはＤＤ ｏｕｔ ない。したがって、この時の論理は表８のようになる。 表 ８ 第１２図はこの発明を２人力Ｃ−ＭＯ８ＮＯＲ回路に実
施した場合の構成図である。この実施例回路はｐチャネ
ルＭＯ８）ランジスタＱｐｖ’Ｑｐ、およびｎチャネル
ＭＯ８）ランジスタ礼。 ｔＱｎ、からなる通常のＮＯＲ回路の、ＭＯ８トランジ
スタＱｎ、のソースと■８．印加点との間にＶ□ｔゲー
ト入力するｎチャネルＭＯ８トランジスタＱユ、のドレ
イン、ソース間を挿入するようにした本のであり、この
回路ではＶ。が■８の時にはＭＯｓトランジスタＱｎ、
は常にオンし、ｖｉｎｌ” ｉｎｋに対するＶ ｏｕｔ
のａｍ関係は下記の懺９に示すように通覚の２人力Ｃ−
ＭＯ８ＮＯＲ回路と同様である。一方、Ｖ がｖＬの時
にはＭＯ８）ランジスタＱｎ、が猟にオフとなるため、
ＭＯＳトランジスタＱｎ９ｆオフしておりかつＭＯＳト
ランジスタＱｎ、がオンしてｉる場合、すなわち、ｖ１
ｎ１！Ｌレベル、ｖ、、、＝ｎレベルの場合ではｖ、ｕ
ｔから■ｓｓへの亀Ｒ経路は１！断され、しかもＶ か
ら■ への電流経路も蓮断状態ＤＤ ｏｕ
ｔ にあすＶ は為インピーダンス状態となって、ｏｕｔ Ｖｏｕｔは嶽９に示すように不定伏膳となる。 表 ９ 第１３図は上記＃！１２図の実施例の変形例を示すもの
であシ、上記実施例回路の論理の不定状１′”をなくす
ようにしたものである。すなわち、上ｆｆｉ”Ｍ Ｑ
Ｓ トランジス１輸、を挿入すると共にさら、にＭＯＳ
トランジスタＱＰｉのソースとｖＤＤ印加点との間にｐ
チャネルＭＯＳトランジスタＱ１．のドレイン、ソース
間を挿入し、このＭＯＳトうツジスタＱＰｓのゲートに
も■。を与えるようにしたものであ’）、Ｖ□がｖＬの
時にはＭＯ８トランジスタＱ が常にオンするため、ｖ
１□ｐ― ＩＬレベルとなりＭＯ８）ランジスタＱｐ、がオンすれ
ば■ＤＤからＶ。ｕｔへの電流経路が導通状−に、な夛
、またＭＯ８トランジスタＱｎ、は常にオフし、ｖｉｎ
ｋ がＨレベルとな夛ＭＯ８）ランジスタＱ がオン
しても” ｏｕｔ からＶＢ２への電電 障紗路は導通−癒にカることＬないｏしたがって、どの
回路における論理は下記の表１０のように康る０ 表 ｌＯ 禰 第１４図はこの発明ｔ−Ｃ−ＭＯ８ＯＲＷ遅砥回路に実
権した場合の構成図である。この実施例回路は、負荷ト
ランジスタとなりソース、ドレイン間がＶＤＤ印加点と
ノードＮ、との関に挿入されかつゲートが■ｓｓに接続
されたｐチャネルＭＯＢトランジスタＱｐ１．および駆
動トランジスタとなりドレイン、ソース間が上記ノード
Ｎ。 とｖａａ印加嵩との間に並列挿入され、ゲートに入力信
号Ｖ ｉｎｎ ｅ Ｖ ｉｎｎ Ｉ Ｖ ｉｎｋそれぞ
れが与えられる３個の鳳チャネルＭＯＳトランジスタ９
ｎ１゜。 Ｑ 、Ｑ 、上記ノードＮ１の信号を反転【−てｎ
ｉｌ ｎｌ鵞 出力信号Ｖｏｕｔを得るＣ −ＭＯＳインバータｌ。 とからなる通常のＣ−ＭＯ８ＯＲｍ遅延回路の、ＭＯ８
）ランジスタＱ のソースとＶ８８印加点ｌｌ との間に■。をゲート入力とする亀チャネルＭＯ８）ラ
ンジスタＱ のドレイン、ソースｆｓ 間を挿入するようにしたものである。 この回路ではＶ。がｖＨの時には、ＭＯ８）ランジスタ
Ｑ は常にオンしているために１ｊ Ｖｉｎｌ ’ Ｖ ｉｎｌ 、 Ｖ ｉｎｋのいずれか
一つでもＨレベルになれは、出力信号■ はただちＫ
Ｈレベｕｔ ルになり、さらにｖｌｎｌ、Ｖｉｎｌ、ｖｌｎ、のすべ
てがＬレベルとなれば、出力信号■。ｕｔｈ所定時間遅
れてＬレベルになり、３人力のＯＲｍ遅延回路として動
作する。ただし３個のｎチャネルＭＯＳトランジスタＱ
ｎｔ ｅ ｌ Ｑ Ｂｔ ｔ ｆ Ｑ□、のうちのいず
れかがオンしても、インバータｌ、を反転させる駆動能
力を持つように３個の各ｎチャネルＭＯＳトランジスタ
Ｑ ｎｔ、 ｔ Ｑ ｎｔｔのコンダクタンスおよびＭ
ＯＳトランジスタＱ□とＱｎ、、の直列コンダクタンス
とｐチャネルＭＯＳトランジスタＱＰＩ６のコンダクタ
ンスとの比を予め設定しておく必要がある◎一方、Ｖｏ
がｖＬの時にはＭＯＳトランジスタＱｎ がオフし、
このＭＯ８）ラン１ ジスタＱＫ直列接続されているＭＯ８）う１− ンジスタＱｎ、、のゲート入力Ｖ ｉｎ、 にはどの
ような信号が入力してもノードＮ１には何ら影響を与え
ないため、この場合にｕ Ｖｉ ｎ ｔとＶｉｎｙの入
力のＯＲｍ遅延回路として動作する。このようにこの実
施例回路は、ｖ。＃）電位によって３人力あるいは２人
力の０Ｒｆｆｉ遅延回路という二種類の論理を持つ回路
となる。 第１５図はこの発明をＣ−ＭＯ８ＡＮＤ型遅嬌回路に実
施した場合の構成図である。このｌｉ！總例回路は、負
荷トランジスタとなりドレイン、ソース間がノードＮ、
とＶ８８印加点との関に挿入されかつゲートがｖＤＤＫ
ｗｋ続されたｎチャネルＭＯＳトランジスタＱｎｓａ
および駆動トランジスタとなシソース、ドレイン間がｖ
ＤＤ印加点と上記ノードＮ、との関に並列挿入されシー
トに入力信号Ｖｉｎｔ ＊ ｖ ｉｎｌ ＊ Ｖｌｍｍ
それぞれが与えられる３個のｐチャネルＭＯ８）ランジ
スタＱＰｔｔ＊ＱＰｔ鵞＊ＱＰｔｓ、上記ノードＮ、の
信号を反転して出力信号Ｖｏｕ ｔ を得るＣ −Ｍ
ＯＳインバータＩ！とからなる通常のＣ−ＭＯ８ＡＮＤ
ｆｆｉ遅嬌回路の、ＭＯＳトラン、ジスタＱＰｌのソー
スとＶＤＤ印加点との間にＶ。ｔ−ゲート人力とするＰ
チャネルＭＯＳトランジスタＱＰＩ４のドレイン、ソー
ス間を挿入するようにしたも゛のである。 この回路では■。が■１の時には、Ｍｏｓトランジスタ
ＱＰ１４は常にオンしているためにＶｉｎｌ、 Ｖｉｎ
鵞ｔ Ｖｉｎｓの−ずれか一つでもＬレベルになれば出
力信号Ｖ ｏｕｔはＬレベルとなる。ただし３伽のｐチ
ャネルＭＯ８）ランジスタＱＰｓｚ −ＱＰ□＃ ＱＰ
ｓｓのうちの−ずれかがオンしても、インバーター重金
反転させる駆動能力を持つように３伽の各ｐチャネルＭ
Ｏ８トランジスタＱＰｔｔ ＱＰｔｔのコンダクタンス
およびＭＯＳトランジスタＱＰｓｓとＱＰｔ番の１夕１
ｊコンダクタンスとｈチャネルＭＯＳ）ランジスタＱｎ
１４のコンダクタンスとの比を予め設定しておく必要が
ある。一方、Ｖ がｖＨ−の時にはＭＯ８Ｉ−ランジス
タＱＰ１４がオフし、このＭＯ８）ランジスタＱＰ１４
に直列接続されされてｉるＭＯ８Ｉ−ランジスタＱ Ｐ
＋ａのゲート人力Ｖｉｎｅにはどのような信号が入力し
てもノードＮ、には何ら影智を与えないため、この場合
にはＶｉｎＩ とＶ ｉｎｌの２人力のＡＮＤ ｍ遅
延回路として動作する０このようにこの実施例回路は、
Ｖｏの電位によって３人力あるいは２人力のＡＮＤｍ遅
延回路という二種類の論理を持つ回路となる。 謝１６図はこの発明をＣ−ＭＯＳ排他的論理和（Ｅｘｃ
ｌｕｓｉｖｅ ＯＲ）回路Ｋｌｌ施した場合の構成−で
おる。この実施例回路は、負荷トランジスタとなタソー
ス、ドレイン間がＶＤＤ印加点とノードＮ、との間に挿
入されかつゲートがｖ８８に接続されたｐチャネルＭＯ
８）ランジスタＱＰｔｓ、駆動トランジスタとなり上記
ノードＮ、と■８８印加点との間に各ドレイン、ソース
間が直列挿入されゲートに入力恒号Ｖ ｌｎｌ 、 Ｖ
ｉｎｋ 、 Ｖｉｎｍそれぞれが与えられる３個のｎ
チャネＪしＭＯ８）ランジスタＱｌｌｔ＠ｔ Ｑｎｔ＊
ｙ Ｑｎ＋ｙ、同様ニＩＫ動トランジスタと碌）上記
ノードＮ、と■ｓ８印加点との関に各ドレイン、ソース
間が直列挿入されゲートに３４Ｊ！Ａの各Ｃ−ＭＯＳイ
ンバータエ、〜１１を介して上記入力信号Ｖｉｎｌ 、
Ｖｉｎｅ 、 Ｖ ｉｎｋ それぞれが与えられる
３ｇＡのｎチャネルＭＯ８）ランジスタＱ ｎｓｓ ＊
Ｑ ｎ １・ｅＱｎｔ。および上記ノードＮ、の備考
を反転して出力信号Ｖｏｕｔを得るＣ−ＭＯ８インバー
タＩ・からなる通常のＣ−ＭＯＳ排他的ｗ１通和回路の
、ＭＯ８）ランジスタＱ ｎｔｓのソースとＶ 印加点
との間にＶ。をゲート人８ 力とするｎチャネルＭＯ８）ランジスタＱｎｔｓのドレ
イン、ソース間を挿入すると共にＭＯ８トランジスタＱ
ｎ＊ｏのソースとｖｓ８印加点との関Ｋｖｏをゲート入
力とするもう１個のｎチャネルＭＯＳトランジスタＱｎ
□のドレイン、ソース間を挿入するようにしたものであ
る０ そしてこの回路は、ｖｏ がｖＬ の時にＭＯＳトラ
ンジスタＱｎｔｔ＊Ｑｎ□は常にオフとなるため３人ン
１の排他的論理和回路として動作し、一方、ｖｏν（■
□の時にはＭＯＳトランジスタＱｎ□。 Ｑｎ□は常にオンとなるために入力信号Ｖｉｎｅは動作
と無関係にな９、この場合には２人力の排他的１ｇ！理
′和回路として動作する０細１７−はＣ−ＭＯ８Ｎ０Ｒ
Ｉ！１ｌｉｌ路とＣ−ＭＯ５ＮＡＮＤｉＰＯ路関の変ｋ
を可能とする回路にこの発に入力信号Ｖｉｎ１ 、 Ｖ
ｉｎｅを各ゲート入力とする２ＩｉｉのｐチャネルＭＯ
ＳトランジスタＱＰｔｓ。 ＱＰｔｙそれぞれのソース、ドレイン間および入力信号
Ｗｉｎい前記篇１図（ａ）ないしくｅ）のうちいずれか
一つの回路の出力電位■。を各ゲート入力とする２個の
ｐチャネルＭＯ８）ランジスタＱ Ｐ ｗｅ＝ＱＰ＊。 それぞれのソース、ドレイン間を直列挿入し、ｐチャネ
ルＭＯＳトランジスタＱＰｕのソースとｖＤＤ印加点と
の間にｐチャネルＭＯＳトランジスタＱＰｔａ のドレ
イン、ソース間を挿入しかつこのＭＯ８）ランジスタＱ
ＰｔｓのケートにＶ。を与え、さらにｖ０印加点とＶｏ
ｕｔとの間に入力信号Ｖ ｉｎｌ ＊ Ｖ ｉｎ鵞 を
各ゲート入力とする２個のｎチャネルＭＯＳトランジス
タ。ｎ■。 Ｑｎ□ それぞれのソース、ドレイン間および入力ｍ号
Ｖｉｎ＊ ｔ ｖｏ を各ゲート入力とする２個のｎ
チャネルＭＯ８）ランジスタＱｎｔ・５Ｑｎｚｖそれぞ
れのソース、ドレイン関ｆ：ｉｃタｌｌ挿入し、ｎチャ
ネルＭＯ８）ランジスタＱｎ＊ｓ のソースとＶＳＳ
印加照との闇にｎナヤネルｈｉｏｓトランジスタＱｎｍ
ｓ のドレイン、ソース間を挿入しかっこのＭＯ８）
ランジスタＱｎ□ のゲートにＶ。 を４入るようにしたものである。 この＠艶ではＶ。が■１の時ＫＦｉ、ｎチャネルＭＯＳ
トランジスタＱｎ工とＱｎｔｙ ｕ常にオフしているた
め、Ｖｏｕｔからｖｏへの電流経路は入力信号Ｖ ｉ
ｎ １ ｅ Ｖ ｉ ｎｔを各ゲート入力とする２個の
ｎチャネルＭＯ’Ｓ）ランジスタＱ ｎｙｓ ｅ Ｑｎ
ｔ４の直列回路によシ形成され、−力、ｐチャネルＭＯ
ＳトランジスタＱＰＩＩとＱＰｔｏは常にオンして釣る
ため、Ｖｏｕｔ からｖＤＤへの電流経路は入力信号
Ｖｉｎｔ 、 Ｖ ｌｎｌを各ゲート入力とする２個
のｐチャネルＭＯ８）ランジヌタＱｐｔ・−Ｑｐｔ・を
介して並列的に形成され、通常のＣ−ＭＯ８ＮＡＮＤ回
路と同様に動作する。一方、ｖｏ がＶ□の時にはｎチ
ャネルＭＯ８）ランジスタＱｎ□とＱｎｍｙｔｉ常にオ
ンしているため、Ｖｏｕｔからｖｓ８への電流ｋｋ路は
入力０１号Ｖ ｉｎｎ 、 Ｖ ｉｎ鵞を各ゲート入力
とする２＠のｎチャンネルＭＯＳトランジスタＱｎｔｓ
Ｉ Ｑｎｔｓ を介して並列的に形成され、一方、
ｐチャンネルＭＯＳトランジスタＱ ｉ’ １ ＠とＱ
Ｐｔｏは常にオフして−るため、ＶｏｕｔからＶＤＤへ
の電流−経路社入力信号Ｖｉｎｌ 、 Ｖｉｎｅを各ゲ
ート入力とする２１ＭのｐチャンネルＭＯＢトランジス
タＱＰｔｓ ＊ ＱＰｔｖ の直列１ｇ１ｊｌによ）
形成され、通常のＣ−ＭＯ８ＮＯＲ［ｇＩＭと同様（動
作する。したがってこの回路はＶ。の電位によって下記
の嵌１１に示すように二種−の論理関係を持つことにな
る。 表 １１ 以上説明した各実施例およびその変形例はいずれ４Ｃ−
ＭＯＳ構造のものであるが、次にこの発ｆＩＡをディプ
レッションモードのＭＯＳ）ランジスタを負荷トランジ
スタに用いかつエンハンスメントモードのＭＯＳトラン
ジスタを駆動トランジスタに用いたいわゆるＥ／Ｄ形構
造のＭＯ８形論理回路に実施した場合の例を説明する０ 謝１８図ないし第２３図はそれぞれこの発明をＥ／Ｄ形
構造のＭＯ８形論理回路に実施した場合の構成図である
０ ｊ１１ｇ図の集施例回路は、負荷トランジスタとなりソ
ース、ドレイン間がＶＤＤ印加点とＶｏｕｔとの間に挿
入されかつゲートがＶｏｕｔ ＫｌｍＭされたディプ
レッションモード（以下り形と略称する）のＭＯ８Ｉ−
ランジスタＱ９ｔと、駆動トランジスタとなりソース、
ドレイン間がｖｓｓ印加点とＶｏｕｔとの間に押入され
かつゲートに入力信号Ｖｉｎ が与えられるエンハン
スメントモード（以下Ｅ形と略称する）のＭＯＳトラン
ジスタＱ４とからなる通常のＥ ／ Ｄ ｉ？インバー
タの、ＭＯＳ）ランジスタＱｌｃｌのソースと”８Ｂ印
加点との闇にもう１１ｍのＥ形のＭＯＳトランジスタＱ
８ｔのドレイン、ソース間を神人踵かつこのＭ０Ｂトラ
ンジスタＱ１ｉ１のゲートに前ｈ上第２２１Ｊ回路の出
力電位Ｖ。を与えるようにしたものである。 この回路ではＶ″０が■□の時にはＭＯＳ）ランジスタ
Ｑ Ｍ、 ＃′ｉ常にオンとな隻、ここでｖｉｎがＨレ
ベルになるとＭＯＳ）ランジスタＱ８１がオンするため
、ＶｏｕｔはＭＯＳ）ランジスタＱ８１゜Ｑｌ の直列
コンダクタンスとＭＯＳ）ランジスタＱＤ１のコンダク
タンスとの比で抜足される低電圧レベルすなわちＬレベ
ルとなり、他方、ＷｉｎがＬレベルになるとＭＯＳトラ
ンジスタＱ１！１はオフとなってＶｏｕｔはＨしｌくル
となる。一方、ｖｏが■１の時にはＭＯＳ）ランジスタ
ＱＢ、は常にオフとなるために橿考→−４し上弓←ｙ４
１大揮□は■ の電位によって下記の表１２に示すよう
に二ｍｍの論理関係を持つことになる０表 １２ 第１９図は上記実施例の変形例であり、上記ＭＯＳトラ
ンジスタＱｇｔをＶｏｕｔ とｖｓｓ印加点との間に
挿入するようにしたものである。 この回路では■。がＶ□の時にはＭＯＳトランジスタＱ
２．は稚にオンとなり、ＶｏｕＬはＶｉｎにかかわらず
←レベルとなり、またＶ。妙ＩｖＬの時にはＭＯＳ）ラ
ンジスタＱ、、ｒｉオフとなるためにＶｏｕｔはｖｉｎ
によって決められる。したがってこの回路は■。の電位
によって下記の表光 １３ 第２０−線上１第１７図の実織例回路の他の変形例であ
り、上記ＭＯ８）ランジスタＱＢｔをＱｌｔに対して直
列に挿入すると共にＤ形のＭＯＳトランジスタＱＤ１
のソースとＶｐＤ印加点との関ＫＤ形のＭＯＳトラン
ジスタＱＤｔのドレイン、ソー、ｃｒＭ４１に挿入１．
、両ＭＯ８＋−ラ７ジスタＱＥｔ＊ ＱＤｔのゲートに
電位Ｖ。ｆを与えるようにしたものである。なおこの電
位Ｖ。ｌの値はＥ形のＭＯＳ）ランジスタＱＥＩのし無
いイ１電圧よりも大きな電位Ｖ７かＤ形のＭＯＳ）ラン
ジスタＱＤ宜のし睡い籠電圧よ）も負に大きな電位Ｖ
Ｌ／のいずｎか一方に設定される。 この（ロ）路においてＶ。ｌがＶ Ｈ／の時にはＭＯＳ
トランジスタＱＮ＊＊ＱＤ＊が共にオンするため、通常
のｇ／Ｄ形インバータと同様に動作する。 一方、Ｖ ａｔがＶ Ｌ／の時にはＭＯＳ）ランジスタ
Ｑｌｉｍ Ｉ ＱＤｔが共にオフするため、Ｖｏｕｔと
ｖＤＤおよびＶＢ２それぞれの電流経路は辿断されてＶ
ｏｕｔは高インピーダンス状態となり、Ｖｏｕｔのレ
ベルは不定となる０したがって、この回路は■。ｌの電
位によって下記の表１４に示すように二？１ｌｌＪＩｊ
ｌの論理間係を持つことになる。なお、上記電位Ｖ。ｌ
ｔ’ｓするには、第２図に示す電位発生回路のＶ 電位
−を他の回路のｖｓｓ電位か８ ら分離し、これを上記Ｖ Ｌ／よシも低い電位に設定す
ればよい。 嚢 １４ 謝２１図はこの発明をＥ／Ｄ形ＮＡＮＤ回路に実施した
場合の構成図である０この実施例（９）路は、負荷トラ
ンジスタとなりソース、ドレイン間がＶＤＤ印加点とＶ
ｏｕｔ との間に挿入されかつゲートがｖＯｕｔＫ接
続されたＤ形のＭＯ８トランジスタＱＤＩと、駆動トラ
ンジスタとｚｂ各ドレイン、ソース間がＶｏｕｔとＶ８
８印加点との間に直列挿入さｎかつゲートに入力信号Ｖ
ｉｎｅ。 Ｖ’ ｉ ｎ＝ それぞれが与えられる２個のＥ形の
ＭＯＳトランジスタＱＩｓｓＱＢ４とからなる通常のＥ
／Ｉ）形ＮＡＮＤ回路の、ＭＯ８ｔ−ランジスタＱＥｓ
のソースと■５ｓｔＪ加点との間にＥ形のＭＯＳトラン
ジスタＱｊＣｓのドレイン、ソース間を挿入しかつこの
ＭＯ！ｈランジスタＱｆｆｓのゲートに前記第２−（ロ
）略の出力電位ｙ。を与えるようにしたもである。 このような回路に２いて、ｖｏ がｖＬ ０時には
ＭＯＳトランジスタＱｌｓは？’ｌＳにオフとなり、Ｖ
ｉｎｌと Ｖｉｎｅ が同時にＨレベルとなる時にのみ
Ｖｏｕｔ ｂ５ Ｌ Ｌ／ ヘル（Ｃ９るというｊＪｆ
ｌ’ｐｆ、 ｔＤ ＮＡＮＤ回路として動ｆμする０−
力、Ｖｏ が■８ の時にＨＭＯ８Ｉ−ランジスタ
ＱｌｓＵ％にオンとかり、この場合、ＶｏｕｔはＶｉｎ
ｅ とｔよ無関係となり、Ｖｉｎｌ に対して率なる
インバータとして動作する。したがって、この回路はＶ
。の電位によって下記のｔ！１５に示すように二に＝ｎ
の電層関係を持つことになる０ 表 １５ １１４２２図はこの発明をＥ／Ｄ形Ｎ Ｏｋ＜回路に実
施した場合の構成図である。この実施例回路は、負荷ト
ランジスタとなりソース、ドレイン間がＶＤＤ印加点と
Ｖｏｕｔ との間に挿入されかつゲートがＶｏｕｔ
Ｋ接続されたＤ形のＭＯＳトランジスタＱＤ番と、駆動
トランジスタとなり各ドレイン、ソース間がＶｏｕｔと
■ｓ８印趣点との間に並列挿入されかつゲートに入力信
号Ｖｉｎ１゜Ｖｉｎｙそれぞれが与えられる２個のＥ形
のＭＯＳトランジスタＱｌｓ、ＱＥテ とからなる通常
のＥ／Ｄ形ＮＯＲ回路のＭＯＳ）ランジスタＱｇｖのソ
ースと■８８印加点との間にＥ形のＭＯＳトランジスタ
Ｑｌ−のドレイン、ソース間を挿入し、かつこのＭＯＢ
）ランジスタＱ１ｍのゲートに前記録２１Ｗ［ｉ？ｊ路
の出力電位Ｖ。を与えるようにしたものである。 このような回路において、■ が■□であシＭＯＳトラ
ンジスタ９１ｍがオンしている時には、この回路は通常
のＮＯＲ回路として動作する。ただし２＠のＭＯＢ）ラ
ンジスタＱｌマ＊Ｑ”ｓ が直列接続されているので、
Ｖｉｎｌ がＨレベルでＭＯＢ）ランジスタＱＫｙが
オンしている時にＶｏｕｔ をｖ ｓｓ １１１１！圧
レベルまで引き浩すことがで睡ろようにＭＯＢ）ランジ
スタＱｌマ、Ｑ１． の直夕１ｊコンダクタンスとＩ
ＶＩＯ８）ランジスタＱＤ４のコンダクタンスとの比を
設定する必要がある〇−力、Ｖｏ がｖＬであシＭＯ８
）ランジスタＱｌｓがオフしている時には、Ｖｏｕｔは
Ｖｉｎ、 トとは無関係にＶｉｎｌ によって定ｆ
多しかもＶｉｎｌがＨレベル、Ｌレベルの時にはＶｏｕ
ｔ はＬレベル、Ｈレベルとなり、この回路は単なる
インバータと１７で動作する。したがって、この回路は
Ｖｏ の電位によって下記の表１６ＶＣ示すように二拘
−の−ｆＩＡｌｋｌ係を持つことになる。 表 １６ ８２３図はこの発明をＥ／Ｄ形排他的論理和回路に実施
した場合の構成図である。この実施例回路は、負荷トラ
ンジスタとなりソース、ドレイン間がＶＪ’）Ｄ印加点
とノードＮ４との間に挿入されかつゲートがノードＮ４
に接続さ１．たＤ形のＭＯＢ）ランジスタＱＤ６、駆動
トランジスタとなり上記ノードＮ４とｖｓｓ印加点との
間に各ドレイン、ソース間が直列挿入されゲートに入力
信号Ｖ１ｎｔ 、 Ｖｉｎｅ 、 Ｖｉｎ３ それぞ
れが与えられる３伽のＥ形のＭＯＢ）ランジスタＱ Ｋ
ｏ ＊ Ｑ Ｅｔ。。 Ｑ”ｌｌ、同様に駆動トランジスタとなり上記ノードＮ
番とｖ、３印加点との間に各ドレイン、ソース間が直列
挿入されゲートに３個の各Ｅ／Ｄ形インバ〜りＩ！〜工
、を介して上記入力信号Ｖ ｉｎｌ ＠ Ｖ ｉｎｋ
ｌ Ｖ ｌｎ＠ それぞ１が与えられる３個のＥ形の
ＭＯＳトランジスタＱｌ＋ｔ ＋ ＱＥｔｓ ＋ Ｑ１
１４および上記ノードＮ番の信号を反転して田力信％Ｖ
ｏｕｔ を得るＥ／Ｄ形イフィンバーター１らなる通
常の３人力Ｅ／Ｄ形排他的ｂｍ和回路の、ＭＯＳトラン
ジスタＱＥ＋ｏのソースとｖｓｓ印加点との間にＥ形の
ＭＯＳトランジスタＱ Ｂ ＋ ｓ のドレイン、ソ
ース−１＆挿入すると共にＭＯＳトランジスタＱｌｔｍ
のソースと■８Ｂ印加点との間にもう１個のＥ形の
ＭＯＳトランジスタＱ ｉｅ ｔｓのドレイン、ソース
間を挿入しかつ両ＭＯＳトランジスタＱ１１謬ｅＱ”ｉ
ｓのゲートに前記第２図回路の出力電位Ｖ。を与えるよ
うにしたものである。 この囲路において、Ｖ がｖＬ でありＭＯ８トラン
ジスタＱＬｇ ｔ Ｑｌｔｓが共にオフしている時には
、Ｖｉｎｌ、 Ｖｉｎ、 、 ＶｉｎｅがすべてＨレベ
ルあるいはＬレベルの時にＶｏｕｔ ＃ｉｎレベルとな
り、この場合には通常の３人力排他的論理和回路として
動作する◇たたしそれぞれ３個直列接続されたＭＯＳト
ランジスタＱち〜Ｑも、あるいはＱＬ鵞〜Ｑ １１４
のうち一方のすべてがオンする場合には、インバータ■
、・を反転させるに十分なｊ［ｔｌ能力を持つように３
個のＥ形のＭＯＳトランジスタの直列コンダクタンスと
Ｄ形のＭＯＳトランジスタＱＤｓのコンダクタンスとの
比を予め設定しておく必要がある。一方、ｖｏ がｖＨ
でありＭＯＢ）ランジスタＱ １１ ｍ ｅ Ｑ １ｅ
ｔｓが共にオンしている時には信号Ｖ ｉ ｎ Ｂは動
作とは無関係になり、この場合にはＶｉｎｌとＶｉ的
の２人力の排他的論理和回路として動作する。 第２４図はＥ／Ｄ杉（支）８回路とＥ／Ｄ形ＮＡ冊回路
の間の変更を可能とする回路にこの発明を実施した場合
の構成図である。 この実施例回路は、負荷トランジスタとなりソース、ド
レイン間がｖＤＤ印加点とＶｏｕｔ との間に挿入さ
れかつゲートがＶｏｕｔ Ｋ接続されたＤ形のＭＯＢ）
ランジスタＱＤｓと、駆動トランジスタとなり各ドレイ
ン、ソースｒ＆ｔｌ ｔｒｉ Ｖｏｕｔ トとｖ８１
１印加点との間に直列挿入されかつゲートに入力０８号
Ｖ ｉ ｎ３ ｅ Ｖ ｉＷＮｍ それぞれが与えら
れる２１１のＥ形のＭＯＢ）ランジスタＱＭｔｙ ＊
ＱＲｔａならびにゲートに入方伯号■ｊｎ！、ｌＩＯ記
第２図回路の出力電位Ｖ。それぞれが与えらｎる２伽の
Ｅ形ＭＯＳトランジスタＱＲｔｏ ＋ ＱＥｘｔとから
なる回路の、ＭＯＢ）ランジスタＱｌｅｔｙのソースと
ｖｓｓ印加点との藺にＥ形のＭｏｓトランジスタＱｉｔ
ｅを のドレイン、ソース〜Ｕｍ入シカっこのＭＯＳ妙・ トランジスタＱも・のゲートｖ。分与えるようにしたも
のである。 このような回路において、ｖｏがｖＬｆ）時に祉ＭＯ８
）ランジスタＱｌｅｔｏとＱＥＨとは常にオフｌなり、
ＶｉｎｌとＶｉｎ２が同時にＨレベルとなる時のみＭＯ
ＳトランジスタＱｌｔマとＱｌｔｔａ の直りｊｉ１ｇ
ｌ鮎を介してＶｏｕｔ がＬレベルになるという通常の
ＮＡＮＤｔｇｌ路と同様に動作する。一方、■。 ２＞ＥＶＨ（７）時にはＭＯＢ）ランジス’） Ｑ Ｉ
Ｊ＊ ｖ Ｑ １１１は常にオンとな’） ＱＥ＋ｓの
オン、オフはＶｏｕｔには無関係となり、Ｖｉｎｌ も
しくはＶｉｎｅのどちらか一方がＨレベルであれは、Ｍ
ＯＳトランジスタＱ ”１？とＱｌｔ・の１列回路もし
くはＭＯ８トランジスタＱＥｔｏ とＱＥｘｔの直列
回路ケ介してＶｏｕｔ がＬレベルになるという通常
のＮＯＲ回路とＮｏにｖＪ１下する。したがってこの回
路はｖｏの電位によって下に゛の表１７に示すように二
棟−の一埴関係を持つことになる。 表 １７ このように上四己咎実施例およびその変形例のＭＯ８杉
＠塩回路は、ｖ。 あるいは■。ｌの電位に工６じて二
千創学の論理関係ｆ持つことになる。 したがって、まず過剰余裕をつけずかつ論理変処のない
回路を予め徊成しておき、この回路によって全体回路が
う１く動作すｆ’Ｌｌ／ｆ：ｉ！！Ｉ剰余裕のない適正
な回路が術数されたことになり、またもしこの回路では
十分なｌｏ回路動作が得られない場合には削配第１（ｖ
Ｊ（ａ）ないしくＣ）あるいけ第２図回路の各入力端子
１３．ＪＺ、４６．Ｊ６に書き込み電圧ｖｗ、■Ｖｖｌ
を与えてＶ。あるいはＶ。ｌの電位を変更し、この電位
がゲートに与えられているＭＯＢ）ランジスタをオフあ
るしはオンさせることによって論理を変莢させて回路全
体をうまく製作させるようにすることがで會る。 すなわち、二種類の論塩関係を過べるようにすることに
よって、−理変更に件なうロ略パターン設計灸史が回避
できしかも過剰余裕を除去したミー正な設計を行なうこ
とかできる。 しかもこの発明のＭＯ８Ｍｅ！！理回路の電、位発生手
段では、フユーズ素子等を溶断して出力電位Ｖ。を変更
するわけではないので、一度変更した電位を再び元に復
帰させることができ、したがって、回路動作の敢過条件
ｔｌ−臥行−糾して殊すコー ことがで鰺、フユーズ素子＊を浴ｖｔｒして出力電位Ｖ
。を決める方法にくらべてはるかに容易に最適条件を探
すことが可能となる。 なお、この発明は上記した実施例に限定されるものでは
なく、たとえば絽３図（ａ）に示−ｆ ＭＮＯ８トラン
ジスタ１１のシリコン窒化膜１０４の代りにアルミナ膜
＜ Ａｉｔ ｏ ｓ ＞を用いてもよく、さらにはチタ
ン酸ビスマス膜（Ｂｉ４Ｔｉｎ Ｏｌりのような＠誘電
体膜を用いてもよい０筐たさらにはシリコン酸化膜１０
３とシリコン窒化膜１０４との界面にタングステン（Ｗ
）等の金ＭＵ子からなる金属皮膜を形成して、電子のト
ラップ密度を増加させ、１１趣込み効率を＾めるように
してもよい。さらに１ｉＦＬ１図（ａ）ないしくｃ）お
よび第２図の回路において、不揮発性ｍ１ｔａｎ子とし
てＭＮＯＳトランジスタ、ＦＡＭＯ８の他にＳ ＡＭＯ
Ｓ全相いてもよい。またこれらの不揮発１！！Ｅ素子に
おける消去は電気的に行なうようにしてもよい。 そしてさらに−理の変更全行なう酬埋回路は、インバー
タ、Ｎ０ＲＳＮＡＮＤｕ路以外のものでもよく、入力が
三つ以上であってもよい。 また、前記第５図及び第６図の実施例回路では、それそ
ｎ２つのｎチャネルＭＯ８）ランジスタＱｎｔ ｔ Ｑ
ｎｔ 及びｐチャネルＭＯＳトランジスタＱｐ＋ −Ｑ
Ｐｍ のうち、それぞ；ｎ−Ｖｏｕｔ に近い方のト
ランジスタＱｎｘ ｅ Ｑｐｔ のゲートに入力信号
Ｖｉｎ を、Ｖｏｕｔから遠い方のトランジスタＱｎ
＊ ＊ ＱＰｔ のゲートに電位Ｖ。を与える場合に
ついて−、明したが、これはこｊ、とは逆に、第２５図
及び第２６図にだすように、ｖＯｕｔ に近い方のトラ
ンジスタＱｎｔ ｓ ＱｐＩ それぞれのゲートに電
位ｖｏ を、Ｖｏｕｔから遠い刀のトランジスタＱｎ
ｔ ＊ ＱＰｔ それぞれのゲートに入力信号Ｖｉｎ
を与えるようにしてもよい０そしてこのことは他の
実施例回路についても同様の変形を施こすことが可能で
ある。 以上説明したようＫこの発明によれば、電位発生手段か
らの出力電位を不揮発的に電文することによって＆ｆ［
波史を行なうという冗長機能を持たせたので、ａｉｉ鳩
＆吏の有無に伴なう設計変更あるいは過剰な偵号伝厳速
１や信号伝搬時間の余裕を持′）過刺舘裕叡計を避けて
設計の簡単化あるいは過剰余裕を除去した適正な設計を
行なうことμで舞るＭＯＳ形−理回路を提供することが
で性る。 ４、図面の簡単な説明 ｌＩ＆１図（ａ）ないしくｅ）および第２図はそれぞれ
この発明のＭＯＳ形−埴回路に用いられる電位発生手段
の一例を示す回路栴＆函、給３図（ａ）ないしくｅ）は
上記電位発生手段に設けられる不揮発性記憶素子の構成
を示すＩｒ面図１、第４図は通常のＣ−ＭＯＢインバー
タの回路構成図、ｌＲ５図ないし１１１８図はそれぞれ
この発明をＣ−ＭＯＳインバータに実施した場合の実ｔ
ＭＡ例およびその変形例ノＩｌ成１ｆｉ、＊ ９ 図ハ
通常＋７） ２ 人力Ｃ−ＭＯ８ＮＡＮＤ回路の構成図
、［１０１７および［１１図はそれぞれこの発明をＣ−
ＭＯ８ＮＡＮＤ 回路に実施した場合の実施例とその変
形例の構成図、第１２函および１１１１８図はそれぞれ
このＪｊｌ明をＣ−ＭＯ８ＮＯＲ回路に１！織した場合
の実施例とその変形例の構成図、第１４図はこの発明を
Ｃ−ＭＯＳＯＲ製遅延回路に実施した場合の構成図、第
１５図はこの発明をＣ−ＭＯ８ＡＮＤ型遅延回路に実施
した場合の構成図、第１６図はこの発明をＣ−ＭＯＢ
排他的論理和回路に実施した場合の構成図、第１７＠は
この発明をＣ−ＭＯ８ＮＯＲ回路とＣ−ＭＯ８ＮＡＮＤ
回路間の電文を可能とする回路に実施した場合の構成図
、亀１８図ないし＃４２４図はそれぞれこの発明をＥ／
Ｄ形論理回路に１！總した場合の実施例およびその変形
例の構成図、第２５図及び第２６図はそれぞれ第５図及
び島６図回路の変形例の構成図である。 １〜１．２１〜ｆ１５．４１・°・ｐチャネルのＲ０８
）ランジスタ、８〜１０．２６へ２８゜４２〜４４・・
・ｎチャネルのＭＯＳトランジスタ、１１・・・ＭＮＯ
Ｓ）ランジスタ、２９・・・浮遊ゲートなだれ注入型Ｍ
Ｏ８）ランジスタ（ＦＡＭＯ８）、４５．５５・・・積
層ゲートなだれ注入量ＭＯＳトランジスタ （ＦＡＭＯ
８）、ｓ １〜５３・・・エンハンスメントモードのＭ
Ｏ８）ランジスタ、５４・・・ディプレッションモード
のＭＯＳトランジスタ、１００・・・Ｎ型シリコン牛尋
体基体、１０１゜１０２・・・Ｐ 截不純物拡散領域、
１０３・・・シリコン酸化層、１−０４・・・シリ迦ン
窒化膜、１０６・・・ポリシリコン膜、１０６・・・ゲ
ート電極、ＪＯＹ・・・導電体層、１０８・・・浮遊ゲ
・−計電極、２００・・・ＰＭシリコン半堺体基体、２
０１．２ｚｌ、・・・Ｎｆｆ１不純物拡散領域、２０３
・・・浮遊ゲート電極、２０４−・・制御電極、Ｑｐｔ
〜Ｑｌｈ・・・・ｐチャネルＭＯ８）ランジスタ、
（ｎ１〜Ｑｌｌｔｔ ・・・ｎチャネルＭＯＳトラン
ジスタ、ＱＤｔ〜ＱＤ・・・・ディプレッションモード
のＭＯ８）ランジスタ、Ｑ”ｔ〜Ｑｌｚｔ・・・エンハ
ンスメントモードのＭＯ８）ランジスタ、■１〜１．・
・・Ｃ−ＭＯ８インバータ、Ｉｖ〜１１ｏ・・・Ｅ／Ｄ
形インノく −夕 。
の発明のＭＯ８形論理回路（：用いられる電位発生手段
の一例を示す回路構成図、第３図（１）ないしくＣ）は
上記電位発生手段（＝設けられる不揮発性記憶素子の構
成を示す断面図、緬４図は通常のＣ−ＭＯ８インバータ
の回路構成図、第５区ないしｗＪ、８−はそれぞれこの
発明なＵ−ＭＯＳ インバータ（＝実施した場合の実
施例およびその変形例の構成−１第９図は通常の２人力
Ｃ−ＭＯ８ＮＡＮＤＮ路の構成図、第１０図および１１
１１図はそれぞれこの発明をＣ−ＭＯＳ ＮＡＮｉ）回
路に実施した場合の夷−例とその変形例の構成図、第１
２図およびｔｐＪ１３図はそれぞれこの発明をＣ−ＭＯ
Ｓ ＮＯＲ回路（−実施した場合の実施例とその変形例
の構成図、＃１４−はこの発明を’Ｃ−Ｍ０８０Ｒ型遅
延−路（二実施した場合の構成−１第１５図はこの発明
なＣ−ＭＯＳ ＡＮＬＩ 型：Ｍ延回路（二実施した場
合の楕成凶、＃１１６図はこの発明なＣ−ＭＯＳ 排他
的論坦利回路に実施した場合の構成図、給１７図はこの
発明を（、ニーＭＯ８ＮＯ肌回路とＣ−ん１．ｓＮＡＮ
ＤＮｗＩ間の変更を可能とする回路（二実施した場合の
構成図、第１８図ないし＃４２４凶はそれぞれこの発明
なＥ／ｉ）形−理回路に実施した場合の夷り例およびそ
の変形例の構成１である。 １〜１．２１〜２５．４１・・・ｐチャネルのＭｌｌ）
うｙ９ｘ夕、８〜１０．２６〜２ｇ。 ４２〜４４・・・ｎチャネルのＭＯＳ ）ランジスタ、
１１・・・ＭＮＯＳ ）う／ジスタ、２９，４６．５５
・・・浮遊ゲートなたれ注入型Ｍ（Ｊ８ トランジスタ
（ＦＡＭＯ８）、５１〜５３・・・エンハンスメントモ
ードのＭＯＳ ）ランジスタ、５４・・・ディ７゛レン
ＶヨンモードのＭＯＳ トランジスタ、１００・・・Ｎ
型シリコン半尋体基体、１０’Ｊ 、 １０２−Ｐ
、ｍ不＋ 純物拡＃！Ｌ領域、１０Ｂ・・・Ｖリコン赦化換、１０
４・・・シリコン窒化膜、１０５・・・ポリシリコン族
、１０６・・・ゲート電極、１０１・・・導電体層、１
０８浮遊ゲート電極、２００・・・Ｐｆｉシリコン半導
体基体、２０１．２０；ｌ・・・Ｎ＋ ｍ不純物拡散領
域、２０３・・・浮遊ゲート電極、２０４・・・制御電
極、Ｑｐｔ〜Ｑｐ鵞◎・・・ｐチャネルＭＯ８）ランジ
スタ。 Ｑｎｌ〜Ｑｎｔｔ−ＩｔチャネルＭＯＳトランジスタ、
Ｑｎ＋〜ＱＤｓ・・・デイグレツＶヨンモードのＭＯ８
′）フンジスタ％Ｑｚ＋〜Ｑｈ１・・・エンハンスメン
トモードのＭ（Ｊ８ トランジスタ、１ｌ−Ｉｌｌ・・
・Ｃ−ＭＯＢインバータ、１丁〜１１０・・・ＢｌＤ形
インバータ０出願人代理人 弁理士 鈴 江 武 彦
第２Ｆ！Ａ 第４図 ぃ７図 第８図 第９ｒｌＪｊｉｆＯ図 第■図 第１３図 １８１２図 第１４図 第１６図 １ｆ８ＷＡ ８１９１ 第２０図 第２１図 第２２図 ［２３薗 第２４図 ＯＯ 手続補正書 昭和 ψ７・ＩＪ・１８日 特許庁長’ｍｉ杉和夫殿 １、事件の表示 特許１１８５６−１９４７６６号 ２ 発明の名称 ＭＯＢ形論通回路 ３、捕市をする者 水性との関係 特許出願人 （３０７） ＩＩＩ！京芝四電気株式会社４、代理人 ５．１発補正 （１） １１１１ ｍ１ｌｌ書全文を別紙Ｉ：１２〜沸
夛訂正沸石訂正） 図−の第１１Ωを別紙の通り訂正す
る。 （３）別社脂面謝２５融及び第２６図をそれぞれ追兎す
る。 １ｔｔ１ｓ書 １、発明の名称 ＭＯ８形論ｍ回路 ２、特許請求の範囲 （１） 一つ以上のＭＯＳ）ランジス−タのゲートを
信号入力端とし二つ以上のＭＯＳトランジスタの各ドレ
インもしくはソースが共通接続されたノードを信号出力
端とし一対の電位間で動作する論理回路と、出力電位が
不揮発的に変更できる電位発生手段と、上記論理回路の
信号出力端に直接もしくは一つ以上のＭＯＳ）ランジス
タを介してそのコが結合され曳惠が直接もしくは一つ以
上のＭＯＳトランジスタを介して上記一対のいずれか一
方の電位に結合されかつゲートに上記電位発生手段から
の出力電位が与えられる一つ以上のＭＯＳトランジスタ
とをＪＬ備し、上記電位発生手段の出力電−位を変更す
ることによって上記論理回路の論理を変更するようにし
たことを特徴とするＭＯＢ形論理回路。 （２）前記＃１理（ロ）路は駆動トランジスタが一方チ
ャネルのＭＯＳ）ランジスタであり負荷トランジスタが
他方チャネルのＭＯ８ｔ−ランジスタによって構成され
た特許請求の範ｆｌ絽（１）積に１叡のＭＯ８形論理回
絡０ （３）前記−瑞回路は駆動トランジスタがエンハンスメ
ントタイプのＭＯＳ）ランジスタであり負荷トランジス
タがディプレッションＬ不プのＭＯＳ）ランジスタによ
って構成された特許請求の範８縞（１）項に記載のＭＯ
８形論層回路０ （４）前記論理回路の信号出力端が次段の一つ以上のＭ
ＯＳ）ランジスタのゲー）Ｋｉｌ絖されている特許請求
の範囲第（１）項に記載のＭＯ８形論理回路。 （５）前記電位発生手段が不揮発性記憶素子を備えてす
る特許請求の範囲ＩＩ （１）項に記載のＭＯ８形論理
回路。 （６）前記不揮発性記憶素子は、半導体基体、この基体
の表面像域に存在し基体とは反対導電＆の互いに離間し
た少なくとも一対の高濃度不純物拡散領域、この一対の
高濃度不純物拡散領域の間の基体表面上に二撫以上の絶
縁膜″ｆ：棟層して形成したゲート％１．砺を備えた絶
縁ゲート形不ｍ発性記憶素子である峙許訪求の範囲第（
５）項に記載のＭＯ８形論理回路。 （７） ｍ起工種以上の絶縁膜のうちの一つが強誘電
体からなる絶縁膜である特許請求の範８第（６）項に記
載のＭＯ８形論理回路。 （８） 前配二柚以上の絶縁膜のうち少なくと奄一対
の絶縁膜の界面に金属皮膜を形成した特許請求の範囲細
（６）積に記載のＭＯＢ形論理回路。 （９）前配不挿発性記憶素子は、半導体基体、この着体
の赤面領域に存在し基体とは反対導電層の互いに紐間し
た少なくとも一対の高濃度酸したいずれの電位にも接続
されず浮遊状態にある第１のゲート、電極を備え、かつ
上記ゲート電極上に絶縁膜を介して＃１２のゲートを伽
えよ記ＩＲ２のゲートは不揮発性記憶素子畳重込み用電
圧目ｊ加点に直接もしくは一つ以上のＭＯＳ）ランジス
タを介して接続された浮遊ゲート形不揮晃性記憶累子で
ある時許餉求の範囲第（５）項に記載のＭＯ８形論理回
路〇α０ 前記浮遊ゲート形不揮発性紀憶嵩子が浮遊ゲ
ートなだれ注入層ＭＯ８）ランジスタである特許１ｌｌ
１１求の範囲第（９）項に記載のＭＯ８形論理回路。 ＜１１） ｋｍ記浮遊ゲート形不＃発性記憶素子が積
層ゲートなだれ注入ｆｆｌＭＯＳトランジスタである％
奸諸求の範囲第（９）項に記載のＭＯＳ形−珈回路。 ３、発明の詳細な説明 もれたＭＯ８形ｍ塩（ロ）路（係り、特に電位発性手段
にお叶る出力電位を不揮発的に変更することによって論
理の変更を可能とし冗長性を持たせるようにしたＭＯ８
形論理回路に関する。 従来のＭＯ８形論理回路では、複数信号間の傭号伝搬速
屓の速度差の設計値と実際にこの回路ｔ−集積回路化し
た場合における°値とが異なる時にはその線通関係を変
更する必要が生じることがある。しかしながら従来では
その論理回路を実構する集積回路をいったん製作してし
まうと、その論１ｊＡｇ係を変更するには再び論理設計
をヤシ直して新たな集積回路を製作しなければならない
。このためさらに従来ではこのような余分な手間を省く
ために、回路設計の段階で予め−ｍ変更が必要と予想さ
れる回路部につφては論ｍ変爽のなり回路パターンと論
理変更した回路パターンとの２１１＃を用意しておく方
法を取ったヤ、論理変更の必要性が生じる原因となる複
数信号間の信号伝搬速度の速度差に対しては論理変更が
生じ彦いように過剰な信号伝搬速Ｉｆ金裕を持たせた設
計をしたり、あるいは信号伝搬時間に過剰な余裕を持た
せた設計をしたりしていた。しかしながら回路が大規模
化、複雑化し、ざらには回路動作が高速化するに伴ない
これらの方法ではパターン設計が因緬となった夛回路の
性能を低下させたりという不都合が生じる。 この発明は上記のような事情を考慮して表されたもので
、その目的とするところは、１ＩＩＬ位究性手段を持ち
この手段からの出力電位を変更することによって１！！
理変更を行なうという冗長機能金持たせて、論理変更の
有無に伴なう設オ［Ｋ更あるいは過剰な信号伝搬中腹の
余裕や４６ Ｍ伝搬時間の余裕を持つ過剰余裕設計を避
けて設計の簡素化あるいは過剰余裕を除去した適正な設
計を行なうことができるＭＯ８形鹸塩回路を提供するこ
とにある。 以下、図面を参照してこの発明の詳細な説明する。この
発明に係るＭＯＳ形−ｍ回路は、ＭＯＳトランジスタに
よって構成賂れた通常の論理回路と、この論理回路に追
加されるＭＯＳトランジスタと、この追加されたＭＯ８
Ｉ−ランジスタのゲートに与えら１、その電位を一度変
更すると、電源をいったん切っても再び電源を入れると
一鼠変更した電位が再現される、言いかえると、電源を
切る前と切った後再び電源を入れた後とを比較しても電
位が変わらないという性質を持つ不ｅｓ＠的な電位ｔ−
尭生する電位発生手板とから構成されていて、謔１図（
ａ）ないしく０）および１１１２図はそれぞれこの電位
発生手設の回路構成図である。このうちｗＬ１図（１）
ないしくｃ）に示すもの−はいずれも相補形ＭＯ８（Ｃ
−ＭＯＢ）構成のものであり、また１１２図に示すもの
はｎチャネルのエンハンス４メントモード（エンハンス
メントタイプとｔ＃Ｉ義）のＭＯＳトランジスタおよび
ディプレッションモード（ディプレッジリンタイプと同
義）のＭＯＳトランジスタからなるＥ／Ｄ形構成のもの
である。 第１図（１）の回路は、ｐチャネルのＭＯ８）ランラス
タ１〜フ、１１チヤネルのＭＯＳトランジスタ８〜１０
および不揮発性記憶素子であるｐチャネルのＭＮＯＳト
ランジスタ１１を備えている。すなわち、一方電源電位
ｖＤＤ征極性電位）印加点と他方電位Ｖｓ８（アース電
位）印加点との関ＫＰチャネルのＭｏ５ｔ−ランラスタ
１．ｐチヤネルのＭＮＯＳトランジスタ１１．ｐチャネ
ルのＭＯ８）ランジスタ２およびｎナヤネルのＭＯＳト
ランジスタ８をこの躯に直夕１」挿入し、ＭＯ８）ラン
ジスタ１のゲーＩｔＶｓｓ印加点に接続して常時オンさ
せ、またＭＯＳトランジスタ８のゲートをＶＤＤ印加点
に接続して常時オンさせ、ＭＮＯＳトランジスタ１１と
ＭＯ８トランジスタ２０両ゲートは共通接続する。さら
にＶＤＤ印加点とＶａａ印加点との関ＫＰチャネルのＭ
Ｏ８）ランジスタ３とｎチャネルのＭＯ８）ランジスタ
９とを直列挿入するとともに両ゲートを共通接続してＣ
−ＭＯＳインバータ１２を構成し、このＣ−ＭＯ８イン
バータ１ｚの入力端を畳鰺込み電圧Ｖｗが与えられる入
力端子１１に接続するとともに、出力端を上記ＭＮＯＳ
トランジスタ１１とＭＯ８）ランジスタ２のゲート共通
接続点に接続する。１ＩｉＩ４ｉ１［に％ＶＤＤＩＥｌ
］加点とＶｓｓ印加点との間にｐチャネルのＭＯ８）ラ
ンジスタ４とｎチャネルのＭＯＳトランジスタ１０とを
直列挿入するとともに両ゲートを共通１ｌｉＩ統してＣ
−ＭＯＳインバータ１４を構成し、このＣ−ＭＯ，Ｓイ
ンバータ１４Ｋ）入力端を上記両ＭＯ８Ｉ−ランジスタ
２，８の直列接続点に接続するとともに、出力端を出力
電位Ｖｏｔ−得るための出力端子１５に＊＊する。また
、ｖＤＤ印加点ト上記ｃ−ＭＯＳインバータ１ｚの入力
端と（Ｄ 関ＶＣｐ−ｆヤネルのＭＯ８）ランジスタ５
を挿入し、このＭＯＳトランジスタ５のゲートをＶ 印
加点に接続して常時オンさせる。そして■ 上記ＭＯＳトランジスタ１とＭＮＯＳ）ランジスタ１１
との直夕ＩＪｍ続点と上記入力端子１ｓとの間にｐチャ
ネルのＭＯ８）ランジスタロを挿入し、このＭＯ８Ｉ−
ランジスタロのゲートは入力端子ｘＥＶＣ接続する０さ
らに上記ＭＮＯ８）ランジスタ１１とＭＯ８ｌ−ランジ
スタ２との直列接続点と上記入力端子１３との間にｐチ
ャネルのＭＯ８）ランジスタフを挿入し、このＭＯＳト
ランジスタ７のゲートは入力端子１３に接続する０ 上記不揮発性記憶素子であるｐチャネルのＭＮＯＳ）ラ
ンジスタ１１は、たとえは第３図（ａ）の断面図に示す
ような構成となっている。このＭＮＯＳ）ランジスタ１
１は、ＮＭのシリコン半導体基体ｘｏｏｏｈ面愉域に互
いに離間して、ソース、ドレインとなる一対のＰ［の拡
散領域ＪＯＪ、１０１を形成し、さらにこの一対の拡散
領域Ｊ＃Ｊ、Ｊ９！Ｏ１’ｋｌの基体５ｏｏｉＮ面上に
シリコン酸化膜（８１０，） Ｊ ｏ ｓおよびシリ
コン窒化ＭＡ （ＳｉｍＮ＋） Ｊ ０４を積層形成
し、この積層した上にポリシリコン膜１０５を形成して
ゲート電極１０Ｇを作ることによシ構成される〇 第１図（＆）に示す回路において、初期の状態では、入
力端子ＪＪＫ、は外憔からの簀呑込み電圧Ｖ は与えら
れず、ＭＯ８トランジスタ５力ぶオンしてφるため、こ
の入力端子１３の電位ＡはＶＫなってφるＯしたがって
、このと唇、ＣＤ −ＭＯ８ＭＯＳインバータ１４電位ＢはＶ８１Ｂである
。また、初期の状態ではＭＮＯＳ）ランジスタＪ１には
ｗき込みが行なわれていす、シ色い値電圧は−ｖＤＤよ
シ負の方向に大匙くなっているため、上記電位Ｂがｖ８
．であるとこのＭＮＯ８トランジスタ１１はオフしてい
る。また、ＭＯＳトランジスタ８は常時オンしているた
め、このとｌ ＭＯ８）ランジスタ２．８の直列接続点
の電位ＣはＶＢＢ Ｊしたがって出力電位■。はｖＤＤ
となる。 一方、入力湖子１３に絶対値がｖＤＤよシも大匙な負の
賽救込みｔ圧ｖＷｔｌ−与えると、ＭＯＳトランジスタ
６がオンしていて一入力端子１１の電位人は負の大匙な
電位となり、ＭＯＳトランジスタ６．１を通してＭＮＯ
Ｓ）ランジスタ１１のソース、ドレインに負の大きな電
位が印加される。このとき、Ｃ−ＭＯＳインバータ１２
の出力電位ＢはｖＤＤであり、ＭＮＯＳトランジスタＩ
ノのゲートもＶＤＤとな、る。この結果、ＭＮＯＳトラ
ンジスタＩＪのソース、ドレインではアバランシェブレ
ークダウンが起って電子、正孔対が発生する。ＭＮＯＳ
）ランジスタＪ１のゲート電位が正であるため、このと
き°発生した電子はトンネル効果によって前記半導体基
体１００とＩＩ記シリコン酸化膜１０３との界面のポテ
ンシャル障壁を越えてシリコン酸化ｇ１０３に入夛、最
約的に電子は前記シリコン酸化膜１０３とシリコン窒化
膜１０４との界面にトラップされ、ＭＮＯ８トランジス
タ１１のし龜い値電圧は正の値となる◇そして蕾き込み
電圧ｖｗを与えなくすると、ＭＯＳトランジスタ５を通
して電位ＡはｖＤＤとなり、さらにＣ−ＭＯＳインバー
タ１２の出力電位ＢＦｉＶ８８となる。このとき、ＭＮ
Ｏ８トランジスタ１１のしきい値電圧は正の値Ｋ１１行
して−るため、電位もがｖ８８になるとこのＭＮＯＳ）
ランジスタ１１はオンする。また、ＭＯ８？ランジスタ
２もオンするために電位ＣはＶＤＤに近い電位となり、
さらに出力電位Ｖ。 はＶＢＢとなる０ただし、このとき、直列接続されたｐ
チャネル側の２ｉＡのＭＯ８トランジスタＪ、ｆｆおよ
びＭＮＯＳ）ランジスタ１１の直列コンダクタンスとｎ
チャネル側のＭＯ８）ランジスタ１のコンダクタンスと
の比を、次段のＣ−ＭＯＳインバータ１４を反転させる
。ことができるようｖｃ’ｔｎ定しておく必要がある。 モして蓄龜込みが行嫌われない場合および４Ｉ込みが行
なわれた場合に、電線電位ＶＤＤをいったん切って再び
印加しても、ＭＮＯＳ１−ランジスタＩＪのしきい値電
圧は軟化しないので、ｖＤＤを切る前の出力電位Ｖ。が
保持される。すなわち、ｖ。はは、ＭＮＯＳ）ランジス
タＩＩＫ索外扉を照射することによって行なう。すなわ
ち、紫外線を照射することによって、前記シリコン酸化
膜１０３とシリコン窒化膜１０４との界面にトラップさ
れていた電子は紫外軸によってエネルギーを得て、その
界面からトンネル効果によって抜は出し基体１００の方
へ逃けていく。 この結果、ＭＮＯＳ）ランジスタ１１のし会い値電圧は
再び−ｖＤＤよ）も負の方向に大匙な初期の籠に戻る。 そしてこの場合、ＭＮＯＳ）ランジスタ１１は常時オフ
となり、ｖｏ は再ひｖＤＤに復帰する。 ｍ１図（ｂ） Ｏ［ｇｌｊｌｆｌは、ｐチャネル０Ｍ０
８）ランジスタ１１〜２５．ｎチャネルのＭＯＳトラン
ジスタ２６〜２８および不揮発性記憶素子であるｐチャ
ネルの′＃遊ゲート形不揮発性素子（ＦＡＭＯ８＝浮遊
ゲートをだれ注入型ＭＯＳトランジスタ）２９を備えて
いる。すなわち、ｖＤＤ印加点とｖＢＢ印加点との間に
ｐチャネルの浮遊ゲートなｆｅｎ注入ａｉ！ＭＯＳトラ
ンジスタ（以下ＦＡＭＯ８と略称する）Ｚ５’＊Ｐチャ
ネルのＭＯ８）ランジスタ２１およびｎチャネルのＭＯ
８）ランジスタ２６をこの虜に直列挿入し、ＭＯＳトラ
ンジスタ２６のゲートをｖＤＤ印加点に接続して常時オ
ンさせる。また、ｖｌ）Ｄ印加点とｖ０印加点との間に
ｐチャネルのＭＯ８）ランジスタ２２とｎチャネルのＭ
Ｏ８）ランジスタ２１とを直りＵ挿入するとともに両ゲ
ートを共通接続してＣ’−ＭＯＳインバータ３０を構成
し、とのＣ−ＭＯ８インバ一タ３００Å力漏を書色込み
電圧Ｖ、が与えられる入力端子３１に接続するとともに
出力端を上記ＭＯＢ）ランジスタ２１のゲートに接続す
る。Ｐｌ様に、ｖＤＤ印加点とｖ８ｓ印加点との間にｐ
チャネルのＭＯＳ１−ランジスタｚ３とｎチャネルのＭ
ＯＳ）ランジスタ２８とを直列挿入するとともに両ゲー
トを共通１１Ｍｔ、てＣ−ＭＯＳインバータ３ｚｔ構成
し、このＣ−ＭＯＳインバータ３ｚの入力端を上記両Ｍ
ＯＳトランジスタ２１．ｚｇの直列接続点（Ｃ接続する
とともに、出力端を出力電位Ｖ。を得るための出力端子
３３に接続する。 また、Ｖゆ印加点と上記Ｃ−ＭＯＳインバータ３００Å
力端との間にｐチャネルのＭＯＳトランジスタ２４を挿
入し、このＭＯＳトランジスタ２４のゲートをＶｓｓ印
加点に接続して常時オンさせる。そして上記ＦＡＭＯ８
ｚｊとＭＯＳトランジスタ２）との直列接続点と入力端
子３ノとの間にｐチャネルのＭＯＳ）ランジスタ２５を
挿入し、このＭＯＳトランジスタｚ５のゲートは入力端
子３１に接続する。 上記不揮発性記憶素子でめるＦＡＭＯ８２ｍは、たとえ
は第３ｍ（ｂ）の断面図に示すような構成となっている
。ＣのＦＡＭＯ８ｚ５１は、Ｎａｌ！シリコン半導体基
体１．００の！！！面領域に互いに離間して、ソース、
ドレインとなる一対のＰＭの拡散領域１０１，１０２を
形成し、さらにこの一対の拡散ｉｋ域１０１．１０２の
間の基体１００表向上にゲート絶縁膜をブｒしてポリシ
リコンからなる導電体層１ｏｒを形成し、この導電体層
１０’／を−ずれの電位にも接続せずに浮遊状態とする
ことによって浮遊ゲート１１Ｌ極１０８を作ることによ
〕構成、される。 ｊｌｌ １ｍ （ｂ）に示す回路において、初期の状態
では、入力端子３１には書き込み電圧ｖｗは与えられず
、ＭＯＳ）ランジスタ２４がオンして−るため、この入
力端子Ｊ１の電位ＡはｖＤＤになっている。したがって
、このとき、Ｃ−ＭＯＳインバータ１０の出力電位Ｂ３
はＶＳＳであｐ″、ＭＯＳ）、ラジジスタ２１はオンす
る。ところが初期の状態で紘ＦＡＭＯ５ｊ＃には書き込
みが行なわれていす、しきい値電圧が負の太番な値であ
るためにオフし、ＭＯＳ）ランジスタ２１゜ｚ６の直列
接続点の電位Ｃはｖ したがって８Ｓ 出力電位Ｖ。はｖＤＤとなる。 一方、入力端子１１に絶対値がｖＤＤよりも大色な負の
１１キ込み電圧ｖＷｔ与えると、ＭＯＳトランジスタ２
４がオンしていて４入力端子ｊ１の電位Ａは負の大きな
電位となり、ＭＯＳトランジスタ２５を通してＦＡＭＯ
８ｚ ｅのドレイン（もしくはソース）に負の大きな電
位が印加される。なぜなら、Ｃ−ＭＯＳインバータ３０
の出力電位ＢはｖＤＤとなり、ＭＯＢトランジスタｚ１
はオフし、ＦＡＭＯ８２９のドレイン（もしくはソース
）にはＭＯ８？ランジスタ２５を通じて入力端子３１の
書き込み電圧ｖｗが与えらｎるからである。このと鰺、
ＦＡＭＯ８ｚ ｓのドレイン （もしくはソース）付近
ではアバランシェブレークダウン （なだれ降伏）が起
って電子、正孔対が発生し、このうちの電子が前記ゲー
ト絶縁膜會通って導電体層１ｏｔにトラップされ、ＦＡ
ＭＯ８ｚｐのしきい値電圧が正の値となって常時オン状
態となる。そして書き込み電圧ＶＷを与えなくすると、
ＭＯＢ）ランジスタ２４を−して電位ＡはｖＤＤとなシ
、さらにＣ−ＭＯＳインバータＳＯの出力電位Ｂはｖ８
Ｂとなる。このため、ＭＯＳトランジスター１がオンし
て電位ＣＩｆｉｖＤＤに近９電位とｆｋ＃）、さらに出
力電位Ｖ。Ｆｉｖｓｓとなる。ただし、このとき、直列
接続されたｐチャネル側のＦＡＭＯ８ｚ ｙとＭＯＳ）
ランジスタ２１の直列コンダクタンスとｎチャネル側の
ＭＯＳトランジスタ２６のコンダクタンスとの比を、次
段のＣ−ＭＯＳインバータＢ２を反転させることができ
るように設定しておく必豐がある。そしてＩＩｔ込みが
行なわれなφ場合および’ｆｔ込みが行なわれた場合に
、電源電位ｖＤＤをいったん切って再び印加しても、Ｆ
ＡＭＯ８１ｍのし色い値電圧は変化しないので、ｖＤＤ
を切る前の出力電位ｖｏが保持される。すなわち、第１
図（亀）の回路と同様に１Ｖ はｖＤＤｆ）遮断動作の
前後で不揮発的な変化であるといえる。 また、ｖｏをｖ８８からｖＤＤＫ戻すには、第３図（ａ
）に示すＭＮＯＳ）ランジスタの場合と同様に、ＦＡＭ
Ｏ８ｆ ９に紫外細を照射することによって行なう。 ＩＩＩＩＩＮ（ｅ）の（９）路は、ｐチャネルのＭＯ８
）う゛ンジスタ４１、ｎチャネルのＭＯＳトランジスタ
４１〜４４およびｎチャネルのＦＡＭＯ８４５を備えて
いる。すなわち、ＶＤＤ印加点と■８８印加点との間に
ｎチャネルのＭＯＢ）ランジスタ４ｚとｎチャネルのＦ
ＡＭＯ８４６とを直列挿入し、ＭＯ８）ランジスタ４２
のゲートをＶＤＤ印加点に接続して常時オンさせるとと
もに、１１ＭＯ８４５の制御ゲートをこのＦＡＭＯ８４
ｓとＭＯ８）ランジスタ４２との直列接続点に接続する
。また、書龜込み電圧ｖｗが与えられる入力端子４６と
上記ＦＡＭＯ８４ｓの制御ゲートとの間にｎチャネルの
ＭＯ８）ランジスタ４３を挿入し、このＭＯＢ）ランジ
スタ４３のゲートを入力端子４６に接続する０さらにＶ
ＤＤ印加点とｖ８８印加点との間にｐチャネルのＭＯＳ
トランジスタ４１とｎチャネルのＭＯＳトランジスタ４
４とを直夕ＩＪ挿入するとともに内ゲートを共通Ｗ！続
してＣ−ＭＯＳインバータ４１を構成し、このＣ−ＭＯ
Ｓインバータ４１０入力端を上記ＭＯＳトランジスタ４
ｚとＦＡＭＯ８Ｊ ５ （７）直列級針点に級綬すると
ともに、出力端を出力電位ｖｏ を得るための出力端子
４８に接続する。 上記ＦＡＭＯ８ｔ ｓは、たとえ＃１ｍ３１１Ｎ（ｃ）
の断面図に示すような執膚ゲート型構造となっている。 この１１ＭＯ８４５は、Ｐ鮎のシリコン半導体基体２０
０の嵌置領域に互いに一関して、ソース、ドレインとな
る一対のＮｕの拡散領域２０１．２０５１を形成し、さ
らにこの一対の拡散領域２０１，１０２の間の基体２０
０表面上にゲート絶縁膜を介してポリシリコンからなる
浮遊ゲート１１執２０３ｔ−形成し、またさらにこの上
にゲート絶縁膜を介してポリシリコンからなる制御ゲー
ト電極２０４を形成すること罠より構成され、る。 ＃！１図（ｃ）に示す回路において、初期の状態では、
入力端子４６には書き込み電圧ｖＷＩは与えられない。 このとき、ＭＯＳトランジスタ４ｚはオンしていて、Ｍ
ＯＳトランジスタ４ｚとＦＡＭＯ８４Ｎとの直列接続点
（ＦＡＭＯ８４ｔ；ｆ）ゲー）１続点でもある）の電位
ＡはＶＤＤＩＩｌｌへ引色上けられる。ところが初期の
状態では１１ＭＯ８４５のし色い値電圧は負のイ１とな
り、この１１ＭＯ８４５もオンして、電位Ａは結局ｖ８
８ ”電位となる。したがってこのと麹、出力電位Ｖ。 はＶＤＤとなる。ただしｎチャネルのＦＡＭＯ８４ｓは
、次段のＣ−ＭＯ８インバータ４７を反転させることが
できるようＫｎチャネルのＭＯ８）ランジスタ４２との
コンダクタンス比を設定しておく必要がある。 一方、入力端子４６にｖＤＤｊニジも大きな正の畳き込
み電圧Ｖｙを与えると、ＭＯＳ）ランジスタ４３を通し
て電位ＡはｖＤＤよりも大色な正の電位となり、ＦＡＭ
Ｏ８４５のゲートとドレイン （Ｔｏるいはソース）に
正の電位が印加される。 すると、ＦＡＭＯ８４５のドレイン （あるいはソース
）付近でアバランシェブレークダウンが起って前記浮遊
ゲート電極２０３に電子が注入されそしてトラップされ
て、そのし舞い値電圧はｖＤＤ以上になる。次Ｋｌき込
み電圧ｖｗ／を与えなくすると、ＦＡＭＯ８４５はオフ
状態となって、電位ＡはｖＤＤ％出力電位Ｖ。は■８８
となる。そしてこの回路の場合にも、ＩＩＩ！込みが行
なわれない場合およびｔ！込みが行なわれた場合に、電
位■ＤＤｔ−いったん切、って再び印加しても、ＦＡＭ
Ｏ８ａ ｓのしきい値電圧は変化しないので、■ を切
る前の出力電位■。が保持される。すＤ なわち、Ｍ １ ｔＷ（ａ） 、 （ｂ）の回路と同様
に、ｖｏ はｖＤＤの連断動作の前後で不揮発的な変
化であるといえる。 またＶ を■ｓＢからｖＤＤＫ戻すには、第３図（ａ）
に示すＭＮＯＳトランジスタあるいは第３図伽）に示す
ＦＡＭＯ８１７）場合と同様に、紮外線を照射すること
によって行なう。 謝２図の回路は、エンハンスメントモードのＭＯＳトラ
ンジスタ５１〜５ｓ、ディプレッションモードのＭＯ８
）ランジスタ５４およびＦＡＭＯ８ｓ ｓを備えている
。すなわち、ｖＤＤ印加点とｖ６８印加点との間にエン
ハンスメントモードのＭＯＳトランジスタ５１とＦＡＭ
Ｏ８ｓ ｓとを直列挿入し、ＭＯＢ）ランジスタ５１の
ゲートをＶＤＤ印加点に接続して常時オンさせるととも
に、ＦＡＭＯ８５５の制御ゲートをこのＦＡＭＤ８５５
とＭＯ８）ランジスタ５１との直列接続点に接続する。 また、書き込み電圧Ｖ、／が与えられる入力端子５６と
上記ＦＡＭＯ８ｓ ｉの制御ゲートとの間にエンハンス
メントモードのＭＯＳトランジスタ６ｚを挿入し、この
ＭＯＳトランジスタ５２のゲートを入力端子５６に接続
する。 さらにｖＤＤ印加点と■８８印加点との間にディプＷヨ
ンセドのＭＯＢ）ランジスタロ４とエンハンスメントモ
ードのＭＯＢ）ランジスタ５１とを直列挿入し、ＭＯＳ
トランジスタ５４のゲートをこのＭＯ８）ランジスタ５
４と上記ＭＯ８）ランジスタロ３の直列接続点に接続し
てＥ／Ｄ形インバータ５１を構成し、このＥ／Ｄ形イン
バータ５１の入力端であるＭＯ８？ランジスタロＢのゲ
ートは上記ＭＯＳトランジスタ６１とＦＡＭＯ８ｓ ｓ
との直列接続ＡＫ接続するとと４に、出力端であるＭＯ
８）ランジスタ５３゜５４の直列接続潰は出力電位Ｖ。 を得るための出力電子５８にｆ＆統する。 このように、この回路は前記絽１図（ｅ）に示す回路と
比らべて、Ｃ−ＭＯＳインバータ４１がＥ／Ｄ形インバ
ータ５７に変っただけであり、その動作はｍ１図（ｅ）
のものと同じである０すなわち、入力端子５６に■ＤＤ
よりも大きな正の豊艶込み１！１１圧Ｖ、−を与えるこ
とによってＶ。は不１１１１ＩＪ＃、的にＶＤＤ１１１
１ｔ位となり、Ｆ’ＡＭＯ８５５に紫外！ｌｉ１を照射
することによってＶ。は不揮発的にＶＢＢ倶１１１を位
となる。 このように第１図ｉ （ａ）なりシ（Ｃ）および組２図
に示す電位発生手段では、出力電位■。の変費はりずれ
も不揮発性記憶素子をオン、オフさせることによって行
なっているために、その質更は不揮発性記憶素子の状態
が変わらな％ｆｈ＠り不揮発的に保持される０ 絶４猶はソースがｖＤＤ印加点に、ドレインがｖＯｕｔ
Ｋそれぞれ＊ｉされ信号■ｉｎをゲート入力とする駆動
トランジスタであるｐナヤネｊしＭＯＢトランジスタＱ
と、ソースがｖ８ｓ印加点に、１ ドレインが■ にそれぞれ接続され上記信号ｕｔ Ｖ、ｎｔ−ゲート入力とする駆動トランジスタで６るｎ
チャネルＭＯ８）ランジスタＱｎ、とから構成されて埴
る通常のＣ−ＭＯＳインノく一夕の構成を示す本のであ
り、その入力個号■１ｎに対する出力信号■。、の論理
関係は下記の鰍１に示す通りである。 表 １ 上記表１に示す論理関係を持つＣ−ＭＯＳインバータに
この尭明を実施したものがｍ５図ないし第８因に示す構
成図である。まず第５図に示す実施例のＭＯ８形論理回
路はＭＯ８）ランジスタＱＰ１”ｎｌからなる本来のＣ
−ＭＯＳインバータにもう１＠のｎチャネルＭＯ８）ラ
ンジスタＱ を追加し、このＭＯ８）ランジスタのドｎ
曽 レインをＭＯＳトランジスタＱｎｌのソースに、ソース
をＶ８ａ印加点にそれぞれ接続することによってＭＯＳ
トランジスタＱ をＱｎ、と山列接ｌ 続し、ＭＯＳトランジスタＱｎ、のゲートに前記第１図
（１）な−シ（Ｃ）のうちいずれか一つの回路の出力電
位Ｖ。を与えるようにしたものである０この回路では■
。がｖＤＤｌｋＩＩＩＩＬ位Ｖ□の時にＭＯ８）ランジ
スタＱｎ、が富にオン状態となり、したがってこの時の
論理関係は下記の表２に示すように通常のＣ−ＭＯＳイ
ンバータと同様になル。一方、ＶｏカＶ８．ｌｌ１１１
１Ｖ１ノ時ＩＣ＆−ｊＭＯｓＭＯＳトランジスタＱにオ
フ状態と攻り、入力ｎ！ ｌＮ４Ｖ１ｎがＬレベルでＭＯＳ１−ランジスタＱｐ１
がオンする場合にだけ出力信号■。、はＨレベルとなシ
、ｖ がＨレベルの時には■。、は高ｎ インピーダンス状態となってｊ！２に示すように■。、
は不定となる。 ＃！２ 第６＃４杜上記寮施例の変形例を示すものである。上記
ｌＩ！麹例ではＣ−ＭＯＳインバータのｎチャネルＭＯ
８）ランジスタＱ１１．Ｋ１列にＶ。をゲート入力とす
るｎチャネルＭｏｓトランジスタを接続したが、ここで
はｐチャネルＭＯＳトランジスタＱ のソースとｖＤＤ
印加点との間に１ ｐチャネルＭＯ８）ランジスタＱｐ、のドレイン、ソー
ス間を追加挿入し、このＭＯＳトランジスタＱ のゲー
）ＩＭｒ記＃１１図（ａ）ないしくＣ）のうちｐ嘗 −ずれか一つの回路の出方電位Ｖ。を与えるようＫした
ものである。 この回路ではＶ が■１の時にＭＯ８トランジスタＱｐ
、が富にオフ状態とな９、したがってこの時の＊ｍ関係
は下記の辰３に示すように通常のＣ−ＭＯＳインバータ
と同様になる。一方、ｖｏ が■□の時にはＭＯ８）ラ
ンジスタ。 は常にオフ状態とな夛、人力信号ｖ１ｎが
ＨレベルでＭＯｇ）ランジスタＱｎ１がオフする場合に
だけ出４力信号■。、はＬレベルとなり、■ＩｎがＬレ
ベルの時に１１ｖ は高インピーダンス状態ｕｔ となって懺３に示すように■。、は不定となる。 衣 ３ ＃１７図シよびｊ１Ｂ図はそれぞれ上記実施例の他の変
形例を示すものであり、上記表２、懺３中の不定状ｍｔ
−なくすようにしたものである。 すなわち、１１３７図に示すものは第５図の実施例と同
様にｈチャネルＭＯ８）ランジスタＱ□を追加すると共
に、Ｖ 印加点とＶ との関にＤＤ
ｏｕｔ ｐチャネルＭＯ８）−ランジスタＱＰａのソース、ドレ
イン間を挿入し、上記ＭＯ８トランジスタＱ 、Ｑ
のゲートに前配鯖１図（１）ないしくｃ）のｌ
Ｐｇ うちいずれか−りの回路の出力電位■。を並列的に与え
るようにしたものである。そしてこの剛結においてｖｏ
が■□の時にはＭＯＳトランジスタＱｔｆ、オン、Ｍ
Ｏ８）−ランジスタＱｐ、はｕｔ オフとなって通常のＣ−ＭＯＳインバータと同様の輪環
動作を行なう〇一方、ｖｏ が■、の時、ＭＯＢ）ラ
ンジスタＱ がオフとなるためＶ。ｕｔｎ寥 から■ｓｓへの電Ｒ経路は１當に迦断され、またＭＯ８
）ランジスタＱ がオンとなるためｖＤＤｐ婁 からＶ。ｕｔへの電流経路は常に導通状１１に＃する。 この結果、この回路の論Ｍｕ下記の費４のようになる。 吹 ４ 筐た胞８図に示すものは第６図の実施例と同様にｐチャ
ネルＭＯＳトランジスタＱ糎を追加すると共に” ｏｕ
ｔとＶａｓ印加点との間にｎチャネルＭＯ８）ランジス
タＱｎ、のドレイン、ソース間を挿入し、上記Ｍｏｓト
ランジスタＱＰｍｔＱ１．のゲートに前記第１図（ａ）
ないしくｅ）のうちいずれか一つの回路の出方電位Ｖ。 を並列的に与えるようＫしたものであり、この回路の論
理は下記の表５のようＫなる。 表 ６ 次に二つ以上の入力を持つ論理−路にこの発明を実施し
た例を貌明する。第９ν１はｖＤＤ印加点とｖ、ｕｔと
の関に入力信号ｖｉｎ１．■ を各Ｉｎ！ ゲート入力とする２個のｐチャネルＭＯ８）ランジスタ
Ｑ ψＱ それぞれのソース、ドレＰ４ ＰＩ イン間を並列挿入し、かっ■。ｕｔ とｖｓｓ印加点
、との間に上記４Ｎ号ｖ １ｎ１ 、 ｙ ｊｎｌ を
各ゲート入力とする２個のｎチャネルＭｏｓトランジス
タ。ｎ４、Ｑ のドレイン、ソース間を直りｌｌ挿入す
るこｎ蓼 とによって構成した通常の２人カＣ−ＭＯ８Ｎａ回路で
あり、その論理を下記の表６に示す。 懺 ６ 上記２人力Ｃ−ＭＯ８ＮＡＮＤ回路にこの発明を実施し
たものが第１０図に示す構成図のものである。この実施
例回路はＭＯＳトランジスタＱＰｇのソースとｖＤＤ印
加点との間にもう１個のｐチャネルＭＯ８トランジスタ
Ｑｐ、のドレインソース関を直列挿入し、この直列挿入
きれたＭｏ８？ランジスタＱ、。のゲートに前記第１図
（ａ）な―シ（ｅ）のうちいずれか一つの回路の出力電
位■。を与えるようにした４のである。 この回路ではＶ。がＶ、の時にＭＯＳトランジスタＱ１
．は常にオンしているため、ｖＤＤからＭｏ８）ランジ
スタＱ 、Ｑ ｔ−経由してＶ。ｕｔｐ拳
Ｐｓ に至る電Ｒ経路はＭｏ８）ランジスタＱＰｇのオン、オ
フによって決定され、この時の論場関係は下記の弐７に
示すように通常の２人カＣ−ＭＯ８ＮＡＮＤ回路と同様
になる。一方、Ｍｏが■□の時にはＭＯＢ？ランジスタ
。１．は常にオフしているため、Ｍｏｓトランジスタ。 ｐ４がオフして＞ｂｉつＭｏ８Ｉ−ランジスタ。ｐ、が
オンしている場合、すなわち、ｖｉｎｌ＝Ｈレヘル、■
ｌｎ！＝＝Ｌレベルの場合にはｖＤＤからＶ。ｕｔへの
電流経路は趣断され、しかもＶ からｖｏｕｔへの電流
８ 経路も鐘断状１１１にあ夛Ｖ０Ｊ高インピーダンス状論
となって、■。ｕｔは表７に表すように不定状態となる
。 表 ７ １！１１図は上記ｍ１０図に示す実施例の変形例を示す
ものであり、上記実施例回路の論理の不定状態をなくす
ようにしたものであるリナなわら、上記ＭＯ８）ランジ
スタＱｐａを挿入すると共にさらにＭｏ８）ランジスタ
Ｑ のソー７８番 と■８８印加点との間にｎチャネルＭＯＳトランジスタ
Ｑ のドレイン、ソース間を挿入し、こｎ・ のＭｏ８Ｉ−ランジスタＱ のゲートにもＶ。ｔ６ 与えるよりにしたものである。 この回路ではＶ がｖＬのａ）にはＭｏ８）うンジスタ
Ｑｎ、は常にオフし、ＭｏｓトランジスタＱ は常にオ
ンしてｉるため、この時の論理ｐ・ 関係は下記の弐８に示すように通常の２人カＣ−ＭＯ８
ＮＡＮＤ 回路と同様になる。一方、ｖ。 がｖＨの時にはＭｏ８）ランジスタＱ は常にＩ オンしているため、■ｌｎ１がＨレベルとなりＭｏ８）
ランジスタＱ がオンすれｄｖｏｕｔ がｎ番 らｖｓａの電流経路が生じ、またＭｏ８）ランジスタＱ
９．は常にオフになるため、■０、がＬレベルとなｒＭ
ＯｓトランジスタＱｐ、がオンしても■ から■ へ
の電流経路が生じることはＤＤ ｏｕｔ ない。したがって、この時の論理は表８のようになる。 表 ８ 第１２図はこの発明を２人力Ｃ−ＭＯ８ＮＯＲ回路に実
施した場合の構成図である。この実施例回路はｐチャネ
ルＭＯ８）ランジスタＱｐｖ’Ｑｐ、およびｎチャネル
ＭＯ８）ランジスタ礼。 ｔＱｎ、からなる通常のＮＯＲ回路の、ＭＯ８トランジ
スタＱｎ、のソースと■８．印加点との間にＶ□ｔゲー
ト入力するｎチャネルＭＯ８トランジスタＱユ、のドレ
イン、ソース間を挿入するようにした本のであり、この
回路ではＶ。が■８の時にはＭＯｓトランジスタＱｎ、
は常にオンし、ｖｉｎｌ” ｉｎｋに対するＶ ｏｕｔ
のａｍ関係は下記の懺９に示すように通覚の２人力Ｃ−
ＭＯ８ＮＯＲ回路と同様である。一方、Ｖ がｖＬの時
にはＭＯ８）ランジスタＱｎ、が猟にオフとなるため、
ＭＯＳトランジスタＱｎ９ｆオフしておりかつＭＯＳト
ランジスタＱｎ、がオンしてｉる場合、すなわち、ｖ１
ｎ１！Ｌレベル、ｖ、、、＝ｎレベルの場合ではｖ、ｕ
ｔから■ｓｓへの亀Ｒ経路は１！断され、しかもＶ か
ら■ への電流経路も蓮断状態ＤＤ ｏｕ
ｔ にあすＶ は為インピーダンス状態となって、ｏｕｔ Ｖｏｕｔは嶽９に示すように不定伏膳となる。 表 ９ 第１３図は上記＃！１２図の実施例の変形例を示すもの
であシ、上記実施例回路の論理の不定状１′”をなくす
ようにしたものである。すなわち、上ｆｆｉ”Ｍ Ｑ
Ｓ トランジス１輸、を挿入すると共にさら、にＭＯＳ
トランジスタＱＰｉのソースとｖＤＤ印加点との間にｐ
チャネルＭＯＳトランジスタＱ１．のドレイン、ソース
間を挿入し、このＭＯＳトうツジスタＱＰｓのゲートに
も■。を与えるようにしたものであ’）、Ｖ□がｖＬの
時にはＭＯ８トランジスタＱ が常にオンするため、ｖ
１□ｐ― ＩＬレベルとなりＭＯ８）ランジスタＱｐ、がオンすれ
ば■ＤＤからＶ。ｕｔへの電流経路が導通状−に、な夛
、またＭＯ８トランジスタＱｎ、は常にオフし、ｖｉｎ
ｋ がＨレベルとな夛ＭＯ８）ランジスタＱ がオン
しても” ｏｕｔ からＶＢ２への電電 障紗路は導通−癒にカることＬないｏしたがって、どの
回路における論理は下記の表１０のように康る０ 表 ｌＯ 禰 第１４図はこの発明ｔ−Ｃ−ＭＯ８ＯＲＷ遅砥回路に実
権した場合の構成図である。この実施例回路は、負荷ト
ランジスタとなりソース、ドレイン間がＶＤＤ印加点と
ノードＮ、との関に挿入されかつゲートが■ｓｓに接続
されたｐチャネルＭＯＢトランジスタＱｐ１．および駆
動トランジスタとなりドレイン、ソース間が上記ノード
Ｎ。 とｖａａ印加嵩との間に並列挿入され、ゲートに入力信
号Ｖ ｉｎｎ ｅ Ｖ ｉｎｎ Ｉ Ｖ ｉｎｋそれぞ
れが与えられる３個の鳳チャネルＭＯＳトランジスタ９
ｎ１゜。 Ｑ 、Ｑ 、上記ノードＮ１の信号を反転【−てｎ
ｉｌ ｎｌ鵞 出力信号Ｖｏｕｔを得るＣ −ＭＯＳインバータｌ。 とからなる通常のＣ−ＭＯ８ＯＲｍ遅延回路の、ＭＯ８
）ランジスタＱ のソースとＶ８８印加点ｌｌ との間に■。をゲート入力とする亀チャネルＭＯ８）ラ
ンジスタＱ のドレイン、ソースｆｓ 間を挿入するようにしたものである。 この回路ではＶ。がｖＨの時には、ＭＯ８）ランジスタ
Ｑ は常にオンしているために１ｊ Ｖｉｎｌ ’ Ｖ ｉｎｌ 、 Ｖ ｉｎｋのいずれか
一つでもＨレベルになれは、出力信号■ はただちＫ
Ｈレベｕｔ ルになり、さらにｖｌｎｌ、Ｖｉｎｌ、ｖｌｎ、のすべ
てがＬレベルとなれば、出力信号■。ｕｔｈ所定時間遅
れてＬレベルになり、３人力のＯＲｍ遅延回路として動
作する。ただし３個のｎチャネルＭＯＳトランジスタＱ
ｎｔ ｅ ｌ Ｑ Ｂｔ ｔ ｆ Ｑ□、のうちのいず
れかがオンしても、インバータｌ、を反転させる駆動能
力を持つように３個の各ｎチャネルＭＯＳトランジスタ
Ｑ ｎｔ、 ｔ Ｑ ｎｔｔのコンダクタンスおよびＭ
ＯＳトランジスタＱ□とＱｎ、、の直列コンダクタンス
とｐチャネルＭＯＳトランジスタＱＰＩ６のコンダクタ
ンスとの比を予め設定しておく必要がある◎一方、Ｖｏ
がｖＬの時にはＭＯＳトランジスタＱｎ がオフし、
このＭＯ８）ラン１ ジスタＱＫ直列接続されているＭＯ８）う１− ンジスタＱｎ、、のゲート入力Ｖ ｉｎ、 にはどの
ような信号が入力してもノードＮ１には何ら影響を与え
ないため、この場合にｕ Ｖｉ ｎ ｔとＶｉｎｙの入
力のＯＲｍ遅延回路として動作する。このようにこの実
施例回路は、ｖ。＃）電位によって３人力あるいは２人
力の０Ｒｆｆｉ遅延回路という二種類の論理を持つ回路
となる。 第１５図はこの発明をＣ−ＭＯ８ＡＮＤ型遅嬌回路に実
施した場合の構成図である。このｌｉ！總例回路は、負
荷トランジスタとなりドレイン、ソース間がノードＮ、
とＶ８８印加点との関に挿入されかつゲートがｖＤＤＫ
ｗｋ続されたｎチャネルＭＯＳトランジスタＱｎｓａ
および駆動トランジスタとなシソース、ドレイン間がｖ
ＤＤ印加点と上記ノードＮ、との関に並列挿入されシー
トに入力信号Ｖｉｎｔ ＊ ｖ ｉｎｌ ＊ Ｖｌｍｍ
それぞれが与えられる３個のｐチャネルＭＯ８）ランジ
スタＱＰｔｔ＊ＱＰｔ鵞＊ＱＰｔｓ、上記ノードＮ、の
信号を反転して出力信号Ｖｏｕ ｔ を得るＣ −Ｍ
ＯＳインバータＩ！とからなる通常のＣ−ＭＯ８ＡＮＤ
ｆｆｉ遅嬌回路の、ＭＯＳトラン、ジスタＱＰｌのソー
スとＶＤＤ印加点との間にＶ。ｔ−ゲート人力とするＰ
チャネルＭＯＳトランジスタＱＰＩ４のドレイン、ソー
ス間を挿入するようにしたも゛のである。 この回路では■。が■１の時には、Ｍｏｓトランジスタ
ＱＰ１４は常にオンしているためにＶｉｎｌ、 Ｖｉｎ
鵞ｔ Ｖｉｎｓの−ずれか一つでもＬレベルになれば出
力信号Ｖ ｏｕｔはＬレベルとなる。ただし３伽のｐチ
ャネルＭＯ８）ランジスタＱＰｓｚ −ＱＰ□＃ ＱＰ
ｓｓのうちの−ずれかがオンしても、インバーター重金
反転させる駆動能力を持つように３伽の各ｐチャネルＭ
Ｏ８トランジスタＱＰｔｔ ＱＰｔｔのコンダクタンス
およびＭＯＳトランジスタＱＰｓｓとＱＰｔ番の１夕１
ｊコンダクタンスとｈチャネルＭＯＳ）ランジスタＱｎ
１４のコンダクタンスとの比を予め設定しておく必要が
ある。一方、Ｖ がｖＨ−の時にはＭＯ８Ｉ−ランジス
タＱＰ１４がオフし、このＭＯ８）ランジスタＱＰ１４
に直列接続されされてｉるＭＯ８Ｉ−ランジスタＱ Ｐ
＋ａのゲート人力Ｖｉｎｅにはどのような信号が入力し
てもノードＮ、には何ら影智を与えないため、この場合
にはＶｉｎＩ とＶ ｉｎｌの２人力のＡＮＤ ｍ遅
延回路として動作する０このようにこの実施例回路は、
Ｖｏの電位によって３人力あるいは２人力のＡＮＤｍ遅
延回路という二種類の論理を持つ回路となる。 謝１６図はこの発明をＣ−ＭＯＳ排他的論理和（Ｅｘｃ
ｌｕｓｉｖｅ ＯＲ）回路Ｋｌｌ施した場合の構成−で
おる。この実施例回路は、負荷トランジスタとなタソー
ス、ドレイン間がＶＤＤ印加点とノードＮ、との間に挿
入されかつゲートがｖ８８に接続されたｐチャネルＭＯ
８）ランジスタＱＰｔｓ、駆動トランジスタとなり上記
ノードＮ、と■８８印加点との間に各ドレイン、ソース
間が直列挿入されゲートに入力恒号Ｖ ｌｎｌ 、 Ｖ
ｉｎｋ 、 Ｖｉｎｍそれぞれが与えられる３個のｎ
チャネＪしＭＯ８）ランジスタＱｌｌｔ＠ｔ Ｑｎｔ＊
ｙ Ｑｎ＋ｙ、同様ニＩＫ動トランジスタと碌）上記
ノードＮ、と■ｓ８印加点との関に各ドレイン、ソース
間が直列挿入されゲートに３４Ｊ！Ａの各Ｃ−ＭＯＳイ
ンバータエ、〜１１を介して上記入力信号Ｖｉｎｌ 、
Ｖｉｎｅ 、 Ｖ ｉｎｋ それぞれが与えられる
３ｇＡのｎチャネルＭＯ８）ランジスタＱ ｎｓｓ ＊
Ｑ ｎ １・ｅＱｎｔ。および上記ノードＮ、の備考
を反転して出力信号Ｖｏｕｔを得るＣ−ＭＯ８インバー
タＩ・からなる通常のＣ−ＭＯＳ排他的ｗ１通和回路の
、ＭＯ８）ランジスタＱ ｎｔｓのソースとＶ 印加点
との間にＶ。をゲート人８ 力とするｎチャネルＭＯ８）ランジスタＱｎｔｓのドレ
イン、ソース間を挿入すると共にＭＯ８トランジスタＱ
ｎ＊ｏのソースとｖｓ８印加点との関Ｋｖｏをゲート入
力とするもう１個のｎチャネルＭＯＳトランジスタＱｎ
□のドレイン、ソース間を挿入するようにしたものであ
る０ そしてこの回路は、ｖｏ がｖＬ の時にＭＯＳトラ
ンジスタＱｎｔｔ＊Ｑｎ□は常にオフとなるため３人ン
１の排他的論理和回路として動作し、一方、ｖｏν（■
□の時にはＭＯＳトランジスタＱｎ□。 Ｑｎ□は常にオンとなるために入力信号Ｖｉｎｅは動作
と無関係にな９、この場合には２人力の排他的１ｇ！理
′和回路として動作する０細１７−はＣ−ＭＯ８Ｎ０Ｒ
Ｉ！１ｌｉｌ路とＣ−ＭＯ５ＮＡＮＤｉＰＯ路関の変ｋ
を可能とする回路にこの発に入力信号Ｖｉｎ１ 、 Ｖ
ｉｎｅを各ゲート入力とする２ＩｉｉのｐチャネルＭＯ
ＳトランジスタＱＰｔｓ。 ＱＰｔｙそれぞれのソース、ドレイン間および入力信号
Ｗｉｎい前記篇１図（ａ）ないしくｅ）のうちいずれか
一つの回路の出力電位■。を各ゲート入力とする２個の
ｐチャネルＭＯ８）ランジスタＱ Ｐ ｗｅ＝ＱＰ＊。 それぞれのソース、ドレイン間を直列挿入し、ｐチャネ
ルＭＯＳトランジスタＱＰｕのソースとｖＤＤ印加点と
の間にｐチャネルＭＯＳトランジスタＱＰｔａ のドレ
イン、ソース間を挿入しかつこのＭＯ８）ランジスタＱ
ＰｔｓのケートにＶ。を与え、さらにｖ０印加点とＶｏ
ｕｔとの間に入力信号Ｖ ｉｎｌ ＊ Ｖ ｉｎ鵞 を
各ゲート入力とする２個のｎチャネルＭＯＳトランジス
タ。ｎ■。 Ｑｎ□ それぞれのソース、ドレイン間および入力ｍ号
Ｖｉｎ＊ ｔ ｖｏ を各ゲート入力とする２個のｎ
チャネルＭＯ８）ランジスタＱｎｔ・５Ｑｎｚｖそれぞ
れのソース、ドレイン関ｆ：ｉｃタｌｌ挿入し、ｎチャ
ネルＭＯ８）ランジスタＱｎ＊ｓ のソースとＶＳＳ
印加照との闇にｎナヤネルｈｉｏｓトランジスタＱｎｍ
ｓ のドレイン、ソース間を挿入しかっこのＭＯ８）
ランジスタＱｎ□ のゲートにＶ。 を４入るようにしたものである。 この＠艶ではＶ。が■１の時ＫＦｉ、ｎチャネルＭＯＳ
トランジスタＱｎ工とＱｎｔｙ ｕ常にオフしているた
め、Ｖｏｕｔからｖｏへの電流経路は入力信号Ｖ ｉ
ｎ １ ｅ Ｖ ｉ ｎｔを各ゲート入力とする２個の
ｎチャネルＭＯ’Ｓ）ランジスタＱ ｎｙｓ ｅ Ｑｎ
ｔ４の直列回路によシ形成され、−力、ｐチャネルＭＯ
ＳトランジスタＱＰＩＩとＱＰｔｏは常にオンして釣る
ため、Ｖｏｕｔ からｖＤＤへの電流経路は入力信号
Ｖｉｎｔ 、 Ｖ ｌｎｌを各ゲート入力とする２個
のｐチャネルＭＯ８）ランジヌタＱｐｔ・−Ｑｐｔ・を
介して並列的に形成され、通常のＣ−ＭＯ８ＮＡＮＤ回
路と同様に動作する。一方、ｖｏ がＶ□の時にはｎチ
ャネルＭＯ８）ランジスタＱｎ□とＱｎｍｙｔｉ常にオ
ンしているため、Ｖｏｕｔからｖｓ８への電流ｋｋ路は
入力０１号Ｖ ｉｎｎ 、 Ｖ ｉｎ鵞を各ゲート入力
とする２＠のｎチャンネルＭＯＳトランジスタＱｎｔｓ
Ｉ Ｑｎｔｓ を介して並列的に形成され、一方、
ｐチャンネルＭＯＳトランジスタＱ ｉ’ １ ＠とＱ
Ｐｔｏは常にオフして−るため、ＶｏｕｔからＶＤＤへ
の電流−経路社入力信号Ｖｉｎｌ 、 Ｖｉｎｅを各ゲ
ート入力とする２１ＭのｐチャンネルＭＯＢトランジス
タＱＰｔｓ ＊ ＱＰｔｖ の直列１ｇ１ｊｌによ）
形成され、通常のＣ−ＭＯ８ＮＯＲ［ｇＩＭと同様（動
作する。したがってこの回路はＶ。の電位によって下記
の嵌１１に示すように二種−の論理関係を持つことにな
る。 表 １１ 以上説明した各実施例およびその変形例はいずれ４Ｃ−
ＭＯＳ構造のものであるが、次にこの発ｆＩＡをディプ
レッションモードのＭＯＳ）ランジスタを負荷トランジ
スタに用いかつエンハンスメントモードのＭＯＳトラン
ジスタを駆動トランジスタに用いたいわゆるＥ／Ｄ形構
造のＭＯ８形論理回路に実施した場合の例を説明する０ 謝１８図ないし第２３図はそれぞれこの発明をＥ／Ｄ形
構造のＭＯ８形論理回路に実施した場合の構成図である
０ ｊ１１ｇ図の集施例回路は、負荷トランジスタとなりソ
ース、ドレイン間がＶＤＤ印加点とＶｏｕｔとの間に挿
入されかつゲートがＶｏｕｔ ＫｌｍＭされたディプ
レッションモード（以下り形と略称する）のＭＯ８Ｉ−
ランジスタＱ９ｔと、駆動トランジスタとなりソース、
ドレイン間がｖｓｓ印加点とＶｏｕｔとの間に押入され
かつゲートに入力信号Ｖｉｎ が与えられるエンハン
スメントモード（以下Ｅ形と略称する）のＭＯＳトラン
ジスタＱ４とからなる通常のＥ ／ Ｄ ｉ？インバー
タの、ＭＯＳ）ランジスタＱｌｃｌのソースと”８Ｂ印
加点との闇にもう１１ｍのＥ形のＭＯＳトランジスタＱ
８ｔのドレイン、ソース間を神人踵かつこのＭ０Ｂトラ
ンジスタＱ１ｉ１のゲートに前ｈ上第２２１Ｊ回路の出
力電位Ｖ。を与えるようにしたものである。 この回路ではＶ″０が■□の時にはＭＯＳ）ランジスタ
Ｑ Ｍ、 ＃′ｉ常にオンとな隻、ここでｖｉｎがＨレ
ベルになるとＭＯＳ）ランジスタＱ８１がオンするため
、ＶｏｕｔはＭＯＳ）ランジスタＱ８１゜Ｑｌ の直列
コンダクタンスとＭＯＳ）ランジスタＱＤ１のコンダク
タンスとの比で抜足される低電圧レベルすなわちＬレベ
ルとなり、他方、ＷｉｎがＬレベルになるとＭＯＳトラ
ンジスタＱ１！１はオフとなってＶｏｕｔはＨしｌくル
となる。一方、ｖｏが■１の時にはＭＯＳ）ランジスタ
ＱＢ、は常にオフとなるために橿考→−４し上弓←ｙ４
１大揮□は■ の電位によって下記の表１２に示すよう
に二ｍｍの論理関係を持つことになる０表 １２ 第１９図は上記実施例の変形例であり、上記ＭＯＳトラ
ンジスタＱｇｔをＶｏｕｔ とｖｓｓ印加点との間に
挿入するようにしたものである。 この回路では■。がＶ□の時にはＭＯＳトランジスタＱ
２．は稚にオンとなり、ＶｏｕＬはＶｉｎにかかわらず
←レベルとなり、またＶ。妙ＩｖＬの時にはＭＯＳ）ラ
ンジスタＱ、、ｒｉオフとなるためにＶｏｕｔはｖｉｎ
によって決められる。したがってこの回路は■。の電位
によって下記の表光 １３ 第２０−線上１第１７図の実織例回路の他の変形例であ
り、上記ＭＯ８）ランジスタＱＢｔをＱｌｔに対して直
列に挿入すると共にＤ形のＭＯＳトランジスタＱＤ１
のソースとＶｐＤ印加点との関ＫＤ形のＭＯＳトラン
ジスタＱＤｔのドレイン、ソー、ｃｒＭ４１に挿入１．
、両ＭＯ８＋−ラ７ジスタＱＥｔ＊ ＱＤｔのゲートに
電位Ｖ。ｆを与えるようにしたものである。なおこの電
位Ｖ。ｌの値はＥ形のＭＯＳ）ランジスタＱＥＩのし無
いイ１電圧よりも大きな電位Ｖ７かＤ形のＭＯＳ）ラン
ジスタＱＤ宜のし睡い籠電圧よ）も負に大きな電位Ｖ
Ｌ／のいずｎか一方に設定される。 この（ロ）路においてＶ。ｌがＶ Ｈ／の時にはＭＯＳ
トランジスタＱＮ＊＊ＱＤ＊が共にオンするため、通常
のｇ／Ｄ形インバータと同様に動作する。 一方、Ｖ ａｔがＶ Ｌ／の時にはＭＯＳ）ランジスタ
Ｑｌｉｍ Ｉ ＱＤｔが共にオフするため、Ｖｏｕｔと
ｖＤＤおよびＶＢ２それぞれの電流経路は辿断されてＶ
ｏｕｔは高インピーダンス状態となり、Ｖｏｕｔのレ
ベルは不定となる０したがって、この回路は■。ｌの電
位によって下記の表１４に示すように二？１ｌｌＪＩｊ
ｌの論理間係を持つことになる。なお、上記電位Ｖ。ｌ
ｔ’ｓするには、第２図に示す電位発生回路のＶ 電位
−を他の回路のｖｓｓ電位か８ ら分離し、これを上記Ｖ Ｌ／よシも低い電位に設定す
ればよい。 嚢 １４ 謝２１図はこの発明をＥ／Ｄ形ＮＡＮＤ回路に実施した
場合の構成図である０この実施例（９）路は、負荷トラ
ンジスタとなりソース、ドレイン間がＶＤＤ印加点とＶ
ｏｕｔ との間に挿入されかつゲートがｖＯｕｔＫ接
続されたＤ形のＭＯ８トランジスタＱＤＩと、駆動トラ
ンジスタとｚｂ各ドレイン、ソース間がＶｏｕｔとＶ８
８印加点との間に直列挿入さｎかつゲートに入力信号Ｖ
ｉｎｅ。 Ｖ’ ｉ ｎ＝ それぞれが与えられる２個のＥ形の
ＭＯＳトランジスタＱＩｓｓＱＢ４とからなる通常のＥ
／Ｉ）形ＮＡＮＤ回路の、ＭＯ８ｔ−ランジスタＱＥｓ
のソースと■５ｓｔＪ加点との間にＥ形のＭＯＳトラン
ジスタＱｊＣｓのドレイン、ソース間を挿入しかつこの
ＭＯ！ｈランジスタＱｆｆｓのゲートに前記第２−（ロ
）略の出力電位ｙ。を与えるようにしたもである。 このような回路に２いて、ｖｏ がｖＬ ０時には
ＭＯＳトランジスタＱｌｓは？’ｌＳにオフとなり、Ｖ
ｉｎｌと Ｖｉｎｅ が同時にＨレベルとなる時にのみ
Ｖｏｕｔ ｂ５ Ｌ Ｌ／ ヘル（Ｃ９るというｊＪｆ
ｌ’ｐｆ、 ｔＤ ＮＡＮＤ回路として動ｆμする０−
力、Ｖｏ が■８ の時にＨＭＯ８Ｉ−ランジスタ
ＱｌｓＵ％にオンとかり、この場合、ＶｏｕｔはＶｉｎ
ｅ とｔよ無関係となり、Ｖｉｎｌ に対して率なる
インバータとして動作する。したがって、この回路はＶ
。の電位によって下記のｔ！１５に示すように二に＝ｎ
の電層関係を持つことになる０ 表 １５ １１４２２図はこの発明をＥ／Ｄ形Ｎ Ｏｋ＜回路に実
施した場合の構成図である。この実施例回路は、負荷ト
ランジスタとなりソース、ドレイン間がＶＤＤ印加点と
Ｖｏｕｔ との間に挿入されかつゲートがＶｏｕｔ
Ｋ接続されたＤ形のＭＯＳトランジスタＱＤ番と、駆動
トランジスタとなり各ドレイン、ソース間がＶｏｕｔと
■ｓ８印趣点との間に並列挿入されかつゲートに入力信
号Ｖｉｎ１゜Ｖｉｎｙそれぞれが与えられる２個のＥ形
のＭＯＳトランジスタＱｌｓ、ＱＥテ とからなる通常
のＥ／Ｄ形ＮＯＲ回路のＭＯＳ）ランジスタＱｇｖのソ
ースと■８８印加点との間にＥ形のＭＯＳトランジスタ
Ｑｌ−のドレイン、ソース間を挿入し、かつこのＭＯＢ
）ランジスタＱ１ｍのゲートに前記録２１Ｗ［ｉ？ｊ路
の出力電位Ｖ。を与えるようにしたものである。 このような回路において、■ が■□であシＭＯＳトラ
ンジスタ９１ｍがオンしている時には、この回路は通常
のＮＯＲ回路として動作する。ただし２＠のＭＯＢ）ラ
ンジスタＱｌマ＊Ｑ”ｓ が直列接続されているので、
Ｖｉｎｌ がＨレベルでＭＯＢ）ランジスタＱＫｙが
オンしている時にＶｏｕｔ をｖ ｓｓ １１１１！圧
レベルまで引き浩すことがで睡ろようにＭＯＢ）ランジ
スタＱｌマ、Ｑ１． の直夕１ｊコンダクタンスとＩ
ＶＩＯ８）ランジスタＱＤ４のコンダクタンスとの比を
設定する必要がある〇−力、Ｖｏ がｖＬであシＭＯ８
）ランジスタＱｌｓがオフしている時には、Ｖｏｕｔは
Ｖｉｎ、 トとは無関係にＶｉｎｌ によって定ｆ
多しかもＶｉｎｌがＨレベル、Ｌレベルの時にはＶｏｕ
ｔ はＬレベル、Ｈレベルとなり、この回路は単なる
インバータと１７で動作する。したがって、この回路は
Ｖｏ の電位によって下記の表１６ＶＣ示すように二拘
−の−ｆＩＡｌｋｌ係を持つことになる。 表 １６ ８２３図はこの発明をＥ／Ｄ形排他的論理和回路に実施
した場合の構成図である。この実施例回路は、負荷トラ
ンジスタとなりソース、ドレイン間がＶＪ’）Ｄ印加点
とノードＮ４との間に挿入されかつゲートがノードＮ４
に接続さ１．たＤ形のＭＯＢ）ランジスタＱＤ６、駆動
トランジスタとなり上記ノードＮ４とｖｓｓ印加点との
間に各ドレイン、ソース間が直列挿入されゲートに入力
信号Ｖ１ｎｔ 、 Ｖｉｎｅ 、 Ｖｉｎ３ それぞ
れが与えられる３伽のＥ形のＭＯＢ）ランジスタＱ Ｋ
ｏ ＊ Ｑ Ｅｔ。。 Ｑ”ｌｌ、同様に駆動トランジスタとなり上記ノードＮ
番とｖ、３印加点との間に各ドレイン、ソース間が直列
挿入されゲートに３個の各Ｅ／Ｄ形インバ〜りＩ！〜工
、を介して上記入力信号Ｖ ｉｎｌ ＠ Ｖ ｉｎｋ
ｌ Ｖ ｌｎ＠ それぞ１が与えられる３個のＥ形の
ＭＯＳトランジスタＱｌ＋ｔ ＋ ＱＥｔｓ ＋ Ｑ１
１４および上記ノードＮ番の信号を反転して田力信％Ｖ
ｏｕｔ を得るＥ／Ｄ形イフィンバーター１らなる通
常の３人力Ｅ／Ｄ形排他的ｂｍ和回路の、ＭＯＳトラン
ジスタＱＥ＋ｏのソースとｖｓｓ印加点との間にＥ形の
ＭＯＳトランジスタＱ Ｂ ＋ ｓ のドレイン、ソ
ース−１＆挿入すると共にＭＯＳトランジスタＱｌｔｍ
のソースと■８Ｂ印加点との間にもう１個のＥ形の
ＭＯＳトランジスタＱ ｉｅ ｔｓのドレイン、ソース
間を挿入しかつ両ＭＯＳトランジスタＱ１１謬ｅＱ”ｉ
ｓのゲートに前記第２図回路の出力電位Ｖ。を与えるよ
うにしたものである。 この囲路において、Ｖ がｖＬ でありＭＯ８トラン
ジスタＱＬｇ ｔ Ｑｌｔｓが共にオフしている時には
、Ｖｉｎｌ、 Ｖｉｎ、 、 ＶｉｎｅがすべてＨレベ
ルあるいはＬレベルの時にＶｏｕｔ ＃ｉｎレベルとな
り、この場合には通常の３人力排他的論理和回路として
動作する◇たたしそれぞれ３個直列接続されたＭＯＳト
ランジスタＱち〜Ｑも、あるいはＱＬ鵞〜Ｑ １１４
のうち一方のすべてがオンする場合には、インバータ■
、・を反転させるに十分なｊ［ｔｌ能力を持つように３
個のＥ形のＭＯＳトランジスタの直列コンダクタンスと
Ｄ形のＭＯＳトランジスタＱＤｓのコンダクタンスとの
比を予め設定しておく必要がある。一方、ｖｏ がｖＨ
でありＭＯＢ）ランジスタＱ １１ ｍ ｅ Ｑ １ｅ
ｔｓが共にオンしている時には信号Ｖ ｉ ｎ Ｂは動
作とは無関係になり、この場合にはＶｉｎｌとＶｉ的
の２人力の排他的論理和回路として動作する。 第２４図はＥ／Ｄ杉（支）８回路とＥ／Ｄ形ＮＡ冊回路
の間の変更を可能とする回路にこの発明を実施した場合
の構成図である。 この実施例回路は、負荷トランジスタとなりソース、ド
レイン間がｖＤＤ印加点とＶｏｕｔ との間に挿入さ
れかつゲートがＶｏｕｔ Ｋ接続されたＤ形のＭＯＢ）
ランジスタＱＤｓと、駆動トランジスタとなり各ドレイ
ン、ソースｒ＆ｔｌ ｔｒｉ Ｖｏｕｔ トとｖ８１
１印加点との間に直列挿入されかつゲートに入力０８号
Ｖ ｉ ｎ３ ｅ Ｖ ｉＷＮｍ それぞれが与えら
れる２１１のＥ形のＭＯＢ）ランジスタＱＭｔｙ ＊
ＱＲｔａならびにゲートに入方伯号■ｊｎ！、ｌＩＯ記
第２図回路の出力電位Ｖ。それぞれが与えらｎる２伽の
Ｅ形ＭＯＳトランジスタＱＲｔｏ ＋ ＱＥｘｔとから
なる回路の、ＭＯＢ）ランジスタＱｌｅｔｙのソースと
ｖｓｓ印加点との藺にＥ形のＭｏｓトランジスタＱｉｔ
ｅを のドレイン、ソース〜Ｕｍ入シカっこのＭＯＳ妙・ トランジスタＱも・のゲートｖ。分与えるようにしたも
のである。 このような回路において、ｖｏがｖＬｆ）時に祉ＭＯ８
）ランジスタＱｌｅｔｏとＱＥＨとは常にオフｌなり、
ＶｉｎｌとＶｉｎ２が同時にＨレベルとなる時のみＭＯ
ＳトランジスタＱｌｔマとＱｌｔｔａ の直りｊｉ１ｇ
ｌ鮎を介してＶｏｕｔ がＬレベルになるという通常の
ＮＡＮＤｔｇｌ路と同様に動作する。一方、■。 ２＞ＥＶＨ（７）時にはＭＯＢ）ランジス’） Ｑ Ｉ
Ｊ＊ ｖ Ｑ １１１は常にオンとな’） ＱＥ＋ｓの
オン、オフはＶｏｕｔには無関係となり、Ｖｉｎｌ も
しくはＶｉｎｅのどちらか一方がＨレベルであれは、Ｍ
ＯＳトランジスタＱ ”１？とＱｌｔ・の１列回路もし
くはＭＯ８トランジスタＱＥｔｏ とＱＥｘｔの直列
回路ケ介してＶｏｕｔ がＬレベルになるという通常
のＮＯＲ回路とＮｏにｖＪ１下する。したがってこの回
路はｖｏの電位によって下に゛の表１７に示すように二
棟−の一埴関係を持つことになる。 表 １７ このように上四己咎実施例およびその変形例のＭＯ８杉
＠塩回路は、ｖ。 あるいは■。ｌの電位に工６じて二
千創学の論理関係ｆ持つことになる。 したがって、まず過剰余裕をつけずかつ論理変処のない
回路を予め徊成しておき、この回路によって全体回路が
う１く動作すｆ’Ｌｌ／ｆ：ｉ！！Ｉ剰余裕のない適正
な回路が術数されたことになり、またもしこの回路では
十分なｌｏ回路動作が得られない場合には削配第１（ｖ
Ｊ（ａ）ないしくＣ）あるいけ第２図回路の各入力端子
１３．ＪＺ、４６．Ｊ６に書き込み電圧ｖｗ、■Ｖｖｌ
を与えてＶ。あるいはＶ。ｌの電位を変更し、この電位
がゲートに与えられているＭＯＢ）ランジスタをオフあ
るしはオンさせることによって論理を変莢させて回路全
体をうまく製作させるようにすることがで會る。 すなわち、二種類の論塩関係を過べるようにすることに
よって、−理変更に件なうロ略パターン設計灸史が回避
できしかも過剰余裕を除去したミー正な設計を行なうこ
とかできる。 しかもこの発明のＭＯ８Ｍｅ！！理回路の電、位発生手
段では、フユーズ素子等を溶断して出力電位Ｖ。を変更
するわけではないので、一度変更した電位を再び元に復
帰させることができ、したがって、回路動作の敢過条件
ｔｌ−臥行−糾して殊すコー ことがで鰺、フユーズ素子＊を浴ｖｔｒして出力電位Ｖ
。を決める方法にくらべてはるかに容易に最適条件を探
すことが可能となる。 なお、この発明は上記した実施例に限定されるものでは
なく、たとえば絽３図（ａ）に示−ｆ ＭＮＯ８トラン
ジスタ１１のシリコン窒化膜１０４の代りにアルミナ膜
＜ Ａｉｔ ｏ ｓ ＞を用いてもよく、さらにはチタ
ン酸ビスマス膜（Ｂｉ４Ｔｉｎ Ｏｌりのような＠誘電
体膜を用いてもよい０筐たさらにはシリコン酸化膜１０
３とシリコン窒化膜１０４との界面にタングステン（Ｗ
）等の金ＭＵ子からなる金属皮膜を形成して、電子のト
ラップ密度を増加させ、１１趣込み効率を＾めるように
してもよい。さらに１ｉＦＬ１図（ａ）ないしくｃ）お
よび第２図の回路において、不揮発性ｍ１ｔａｎ子とし
てＭＮＯＳトランジスタ、ＦＡＭＯ８の他にＳ ＡＭＯ
Ｓ全相いてもよい。またこれらの不揮発１！！Ｅ素子に
おける消去は電気的に行なうようにしてもよい。 そしてさらに−理の変更全行なう酬埋回路は、インバー
タ、Ｎ０ＲＳＮＡＮＤｕ路以外のものでもよく、入力が
三つ以上であってもよい。 また、前記第５図及び第６図の実施例回路では、それそ
ｎ２つのｎチャネルＭＯ８）ランジスタＱｎｔ ｔ Ｑ
ｎｔ 及びｐチャネルＭＯＳトランジスタＱｐ＋ −Ｑ
Ｐｍ のうち、それぞ；ｎ−Ｖｏｕｔ に近い方のト
ランジスタＱｎｘ ｅ Ｑｐｔ のゲートに入力信号
Ｖｉｎ を、Ｖｏｕｔから遠い方のトランジスタＱｎ
＊ ＊ ＱＰｔ のゲートに電位Ｖ。を与える場合に
ついて−、明したが、これはこｊ、とは逆に、第２５図
及び第２６図にだすように、ｖＯｕｔ に近い方のトラ
ンジスタＱｎｔ ｓ ＱｐＩ それぞれのゲートに電
位ｖｏ を、Ｖｏｕｔから遠い刀のトランジスタＱｎ
ｔ ＊ ＱＰｔ それぞれのゲートに入力信号Ｖｉｎ
を与えるようにしてもよい０そしてこのことは他の
実施例回路についても同様の変形を施こすことが可能で
ある。 以上説明したようＫこの発明によれば、電位発生手段か
らの出力電位を不揮発的に電文することによって＆ｆ［
波史を行なうという冗長機能を持たせたので、ａｉｉ鳩
＆吏の有無に伴なう設計変更あるいは過剰な偵号伝厳速
１や信号伝搬時間の余裕を持′）過刺舘裕叡計を避けて
設計の簡単化あるいは過剰余裕を除去した適正な設計を
行なうことμで舞るＭＯＳ形−理回路を提供することが
で性る。 ４、図面の簡単な説明 ｌＩ＆１図（ａ）ないしくｅ）および第２図はそれぞれ
この発明のＭＯＳ形−埴回路に用いられる電位発生手段
の一例を示す回路栴＆函、給３図（ａ）ないしくｅ）は
上記電位発生手段に設けられる不揮発性記憶素子の構成
を示すＩｒ面図１、第４図は通常のＣ−ＭＯＢインバー
タの回路構成図、ｌＲ５図ないし１１１８図はそれぞれ
この発明をＣ−ＭＯＳインバータに実施した場合の実ｔ
ＭＡ例およびその変形例ノＩｌ成１ｆｉ、＊ ９ 図ハ
通常＋７） ２ 人力Ｃ−ＭＯ８ＮＡＮＤ回路の構成図
、［１０１７および［１１図はそれぞれこの発明をＣ−
ＭＯ８ＮＡＮＤ 回路に実施した場合の実施例とその変
形例の構成図、第１２函および１１１１８図はそれぞれ
このＪｊｌ明をＣ−ＭＯ８ＮＯＲ回路に１！織した場合
の実施例とその変形例の構成図、第１４図はこの発明を
Ｃ−ＭＯＳＯＲ製遅延回路に実施した場合の構成図、第
１５図はこの発明をＣ−ＭＯ８ＡＮＤ型遅延回路に実施
した場合の構成図、第１６図はこの発明をＣ−ＭＯＢ
排他的論理和回路に実施した場合の構成図、第１７＠は
この発明をＣ−ＭＯ８ＮＯＲ回路とＣ−ＭＯ８ＮＡＮＤ
回路間の電文を可能とする回路に実施した場合の構成図
、亀１８図ないし＃４２４図はそれぞれこの発明をＥ／
Ｄ形論理回路に１！總した場合の実施例およびその変形
例の構成図、第２５図及び第２６図はそれぞれ第５図及
び島６図回路の変形例の構成図である。 １〜１．２１〜ｆ１５．４１・°・ｐチャネルのＲ０８
）ランジスタ、８〜１０．２６へ２８゜４２〜４４・・
・ｎチャネルのＭＯＳトランジスタ、１１・・・ＭＮＯ
Ｓ）ランジスタ、２９・・・浮遊ゲートなだれ注入型Ｍ
Ｏ８）ランジスタ（ＦＡＭＯ８）、４５．５５・・・積
層ゲートなだれ注入量ＭＯＳトランジスタ （ＦＡＭＯ
８）、ｓ １〜５３・・・エンハンスメントモードのＭ
Ｏ８）ランジスタ、５４・・・ディプレッションモード
のＭＯＳトランジスタ、１００・・・Ｎ型シリコン牛尋
体基体、１０１゜１０２・・・Ｐ 截不純物拡散領域、
１０３・・・シリコン酸化層、１−０４・・・シリ迦ン
窒化膜、１０６・・・ポリシリコン膜、１０６・・・ゲ
ート電極、ＪＯＹ・・・導電体層、１０８・・・浮遊ゲ
・−計電極、２００・・・ＰＭシリコン半堺体基体、２
０１．２ｚｌ、・・・Ｎｆｆ１不純物拡散領域、２０３
・・・浮遊ゲート電極、２０４−・・制御電極、Ｑｐｔ
〜Ｑｌｈ・・・・ｐチャネルＭＯ８）ランジスタ、
（ｎ１〜Ｑｌｌｔｔ ・・・ｎチャネルＭＯＳトラン
ジスタ、ＱＤｔ〜ＱＤ・・・・ディプレッションモード
のＭＯ８）ランジスタ、Ｑ”ｔ〜Ｑｌｚｔ・・・エンハ
ンスメントモードのＭＯ８）ランジスタ、■１〜１．・
・・Ｃ−ＭＯ８インバータ、Ｉｖ〜１１ｏ・・・Ｅ／Ｄ
形インノく −夕 。
Claims (1)
- 【特許請求の範囲】 （１） 一つ以上のＭＯａ）ランジスタのゲートを信
号入力熾とし二つ以上のＭＯａ）ランジスタの各ドレイ
ンが共通接続されたノードな信号出力端とし−、幻の電
位間で動作する論理回路と、出力電位が不挿発的ｃ：ｆ
史できる電位発生手段と、上記論理回路の信号出力端（
：直接もしくは一つ以上のＭＯ８トランジスタを介して
ドレインが結合されソースが直接もしくは一つ以上のＭ
Ｏ８トランジスタを介して上記一対のいずれか一方の電
位Ｃ二結合されかつゲートに上記電位発生手段からの出
力電位が与えられる一つ以上のＭ０８トランジスタとを
具備し、上記電位発生手段の出力電位を変更すること篭
二よって上記−ｇＡ（ロ）路の論理を変更するようにし
たことを特徴とする ＭＯａ 形論理回路。 （２）前記論理回路は駆動トランジスタが一方チャネル
のＭＯａ）ランジスタであり負荷トランジスタか他力チ
ャネルのＭＯａ）ランジスタによって構成された特許１
１！氷の軛ｖＢ第１狽（二記載のＭＯ８形１ｉ／ａｊｊ
ｌｌ路。 （３）前記−理Ｈ路は駆動トランジスタかエンハンスメ
ントモードのＭＯａ ）ランジスタであり負荷トランジ
スタかディ７レンＶヨンモードのＭ０８トランジスタ（
＝よって構成された特許請求の範囲第１項Ｃ二記載のＭ
Ｏ８形論理（９）路。 （４） 前記−ｆＭ（９）路の信号出力端が次段の一
つ以上のＭＯａ ）ランジスタのゲート（＝接続されて
いる特許請求の範囲第１積６二紀載のＭＵＳ形論ｆｊｊ
Ａ（ロ）路。 （５）前記電位発生手段が不弾発性記憶本子を備えてい
る特許請求の範囲第１項（二記載のＭＯ８形論理回路′
。 （６） １紀不揮発性記憶素子は、牛専体基体、この
基体の表面領域に存在し基体とは反幻導亀童の互い鴫二
階関した少なくとも一対の＾濃反不純物拡歓慎域、この
一対の高凝度不純物拡散領域の間の基体表面上に二他以
上の絶縁膜を積場して形成したゲート電極を備えた絶縁
ゲート形不揮発性記憶本子である特許請求の範囲第５項
じ記載のＭＯ８形論塩−路。 （７）前記二種以上の絶縁膜のうちの一つが強誘電体か
らなる絶縁膜である特許請求の範囲第６項Ｃ二記載のＭ
Ｏａ形論理回路。 （８） 前記二楕以上の絶縁膜のうち少なくとも一対
の杷ＩＩｋＭＩ！４の界１ｋ（二金輌皮展を形成したへ
軒請氷の範囲第６項（＝記載のＭ（Ｊ８形−理回路・（
９） １紀不揮発性記憶素子は、半尋体基体、この基
体の表向領域Ｃ二存在し基体とは反対導電型の互い４＝
ｌＩｉ１１関した少なくとも一対の高礒曳不純物拡散領
域、この一対の高鎖度不純物拡散領域の閣の基体赤面に
絶縁膜を担棟して形成したいずれの電位（二も接続され
ず浮遊状態にある第１のゲート電極を備え、かつ上記ゲ
ート電極上に絶縁膜を介してｍ２のゲートを備え上記縞
２リゲートは不弾発性記ｔｍ素子誉き込み用電圧印加点
Ｃ：直接もしくは一つ以上のＭＯＳ）クンジスタを介し
て接続された浮遊ゲート形不揮発性記憶系子である籍＃
’Ｆｉｒｌｌ氷の範囲第５項！：紀献のＭＯＳ形−理口
路。 （１０） 前記ｎ遊ゲート形不弾発性記憶木子が浮
遊ゲートなだれ注入ｇＭＯ８）ランジスタである特許ｉ
！′１１Ｉ氷の１ｋｉｌ第９項礁二記載のＭＯＳ形−理
（９）路。 （１１） Ｉｌｌ記浮遊ゲート形不弾発性記・憶凧
子が槓鳩ゲートなたれ注入ＷＭＯ８）ランジスタである
特許請求の範囲第９項Ｃ二記載のＭＯ８形論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194766A JPS5896426A (ja) | 1981-12-03 | 1981-12-03 | Ｍｏｓ形論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194766A JPS5896426A (ja) | 1981-12-03 | 1981-12-03 | Ｍｏｓ形論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896426A true JPS5896426A (ja) | 1983-06-08 |
Family
ID=16329878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194766A Pending JPS5896426A (ja) | 1981-12-03 | 1981-12-03 | Ｍｏｓ形論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128717A (ja) * | 1983-12-16 | 1985-07-09 | Toshiba Corp | 集積回路装置 |
| JP2020187459A (ja) * | 2019-05-13 | 2020-11-19 | ローム株式会社 | 定電圧回路及びその動作方法、及び半導体装置 |
-
1981
- 1981-12-03 JP JP56194766A patent/JPS5896426A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128717A (ja) * | 1983-12-16 | 1985-07-09 | Toshiba Corp | 集積回路装置 |
| JP2020187459A (ja) * | 2019-05-13 | 2020-11-19 | ローム株式会社 | 定電圧回路及びその動作方法、及び半導体装置 |
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