JPS58123758A - Ｍｏｓ形半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は電位発生手段における出力電位を不揮発的に
変更することによって電気特性の変更を可能とし、冗長
性を持たせるようにし九ＭＯ８形半導体集積回路に関す
る。

ＭＯ８形トランジスタによって構成された半導体集積回
路における信号伝達時間は大まかＫは、回路ノードを枢
動するｌｌ＆）８　）ランジスタのコンダクタンスｇ。

とそのノードが持つ電気容量Ｃとによって決定される。

これら二つの要素のうちｇＩＴｌについてはトランジス
タの電気特性からかな）正確に見積れるが、ＣＫついて
は正確に見積ることは難かしく、シかも集積化する際の
プロセスノ奢うメータを変えるとそれにつれてらよ）も
Ｃの値が大きく変化するというやっかいな問題がある。

したがって、従来で紘、信号伝達時間を決定しているら
とＣＯ二つの要素のうち一方のＣの見積〕が正確にでき
ない丸め、結果的には信号伝達時間を正確に見積ること
ができないという欠点がある。そしてこの欠点が、従来
の回路設計において過剰な動作時間余裕を必要とする大
きな要因となっている。しかしながら回路が高集積化、
大規模化、複雑化するのにともない、過剰な動作時間余
裕をとることは困難となシ、シかも動作速度が高速化す
るのにともない、この過剰な動作時間余裕をとることは
回路の性能を大きく低下させる原因となってきている。

この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、電位発生手段を持ちこ
の手段からの出力電位を変更することによって、任意の
回路ノードにおける電気容量を実効的に変更して電気特
性を変更するという冗長機能を持たせることによシ、適
正な動作速度を持つＭＯ８形半導体集積回路を提供する
ことＫある。

次に仁の発明の基本原塩を説明する。第１図は任意ｏ回
路ノードＮ＠Ｋｎチャネト、エンハンスメントモードの
Ｍｏｌ　）ランジスタＱｎのドレイン、ソースの両方を
接続した状態を示す回路図である。いま、ダート・ソー
ス間電圧ＶｌｌがこのＭｏｌ　）ランジスタＱｎのしき
い値電圧Ｖｙｍよシも小さいときには、ノードＮｏが持
つ電気容量Ｃ。

は、ｗｉ２図のこのＭｏｌ　）ツンジスタＱ亀の断面構
造図中に示す各種容量の和となる。すなわち、第２図に
示すＭｏｌ　）ランジスタＱｍは、Ｐ蓋半導体基体ｌの
表面領域にソース・ドレインとなる一対の一型半導体領
域ｊａ、ｆｆ１ｂを所定間隔を保って形成し、かつこの
一対の！１ｍｌ半導体領域２ｍ、２ｂの間の基体ｌ上に
ｆ−）Ｊを形成するようにしたものであシ、上記Ｖａｓ
＜Ｖテｎなる条件のとき％　ｍ”ｌｌ半導体領域ｊａ＊
ｊｂと基体１との間には接合容量Ｃｊが、ソース・ドレ
インとなるｒｓ”ｌｌ”ＩＰ導体領領域　ａ　＋　Ｊ　
ｂ相互および前記回路ノードＮｏをＩＩ絖する配線には
配線容量Ｃｔ′１ が、一対の各ｍ＋飄半導体領−ｊａ、ｚｂとゲート３と
の横方向の重なシ部分には容量Ｃｍが、さらには浮遊容
量０日がそれぞれ存在している。したがって、仁のとき
、上記Ｃｏは次式で表わされる・ Ｃ６−２Ｃｊ　＋　ＣＬ　＋　２Ｃｍ　＋　Ｃｓ　　　
　−（１）ζこで上記容量Ｃｍをさらに定量的に表現す
ると、ｎ＋型半導体領領域ａ、７Ｂとｒ−ト３との横方
向の重な〕距離をΔＬ、？−）、！の幅をＷ、ダート絶
縁膜の膜厚をｔｏ！とするならば、？０・ となる、ただし’ｄａｃ−ト絶緻膜の誘電率である。ま
た、上記（２）式において、ΔＬ−Ｗはｎ＋型半導体領
域１ｍ、２ｂとｒ−）ｊとの重なシ部分の面積を表わし
ている。

一方、第１図において、Ｍｏｌ　）　？ンジスタＱｎの
ソース電位は変化せず、ダート・ソース間電圧Ｖ（ＩＩ
がＶｙｎよりも大暑くなりたとすると、この場合・ノー
ドＨ−ｄｊ持つ電気容量Ｃ・は第３図の断面構造図中に
示す各種容量の和となる。すなわち、第３図に示すＭｏ
ｌ　）ツンジスタＱｎには、Ｖｌｉｌ≧Ｖ！−なる条件
のとき、第２図の場合と同様Ｋ　Ｃｊ　ｅ　ＣＬ　ｅ　
Ｃｓ　Ｏ他Ｋｒ−）３と反転層４との間に容量Ｃｏが、
反転層４と基体１との間に容量ＣＩがそれぞれ存在する
。すなわち、上記反転層４が形成されることによりて、
前記容量２ＣｍがＣｏとＣＩに変化する。したがって、
このとき、ｃ。

は次式で表わされる。

Ｃｏ　＝　２Ｃｊ　＋　（Ｊ　＋　Ｃｏ　＋　ＣＩ　＋
　Ｃｓ　　　　・・・（３）また、ｆｆ−）Ｊの長さを
Ｌとするならば、Ｃｏは定量的には、 で表わされる。

このように、上記ノードＮｏが持つ電気容量Ｃ・は、ダ
ート・ソース電圧ｖ、、６ｃ左右され、これを図で示め
すと第４図のような特性となる。ところが、ＶＯＩはノ
ードＮｏ１ｌＣおける電圧Ｖ買０１ｌＩ数となるため、
上記（１）　、　（３）式をあらためてＶＭＫ対して表
わすと第５図に示すよう１＊性が得られる。ただし、Ｍ
ｏｌ　）ランジスタＱＩ＆のｒ−）には、不揮発的に出
力電位Ｖ・がＶＤＤ　（正極性の電源電圧）備のＶ、か
ｔ九はｖＩＩ　（負極性の電源電圧またはＯｖ）側のｖ
ｌに変更することができる電位発生手段からの出力電位
ｖ０が与えられる・ノードＮ・の実際的な容量を考えた
場合、その電圧ｖＮによりて値が変化するのでは容量Ｃ
０を定義しにくいので、ｖｌがｖａｓからｖＤＤへと二
つの電源電圧の間を直線的に変化したときの平均容量Ｃ
０をノードＮ・の容量として用いる・すなわち、Ｃ０は
定量的には、 と表わされる番上記したようＫＭＯＳトランジスタＱ１
１Ｏ？’−）に紘不揮発的にその出力電位を変更する仁
とができる電位発生手段からの出力電位ｖ０が与えられ
るようになっているので、そのｖｏの電位の大きさに対
してＣ０を求めると、まずＶ、冨ｖ１に対しては、 冨２Ｃｊ＋Ｃ４＋２Ｃ，＋Ｃｓ　　　・・・（６）とな
る、九だし、 る・次ＫＶ０＝Ｖ、に対しては、 した、このように電位発生手段からの出力電位ｖ０を変
更することにようて、四路ノードＮ・におしてこのこと
は、回路ノードＮｏＫｎチャネルエンハンスメントモー
ドのＭＯＢ　）　？ンジスタＱｎのドレイン・ソースを
接続する代シに、第６図（ａ）に示すようにｐチャネル
エンハンスメントモードのＭＯＢ　）ランジスタＱＰの
ドレイン・ソースを接続するか、また紘第６図（ｂ）に
示すようにエンハンスメントモード０Ｍ０Ｂ）ランジス
タＱｌのドレイン・ソースを接続するか、さらに社纂６
図（ｃ）に示すようにディブレ、シ、ンモードのＭＯＳ
トランジスタＱＤのドレイン・ソースを接続し、これら
のＭＯＢ　）ランジスタをオン、オフさせても同様に回
路ノードＮｏ　Ｋ　＞ける電気容量を変えることができ
る。ただし、ディグレアジョンモード０Ｍ０８）ランジ
スタＱＢを用いる場合には、そのダートに与える電位は
このＭＯＢ　）ランジスタＱＤをオンあるいは一フ状態
にすることができる二種類の電位を持つ必ＩＮがある。

上記説明では回路ノードＮｏＫおける電気容量の変更を
各種ＭＯ８）ランジスタを用いて行なっているが、第７
図の回路ではＭＯ８ｆｆ−）によって行なうようにした
ものである。すなわち、第７図の回路は任意の回路ノー
ドＮ（ＩＫｍチャネルエンハンスメントモードのＭＯＳ
グー）Ｇｎ（０１１１１を接続したものである。このＭ
ＯＳグー）Ｇｍは、第８図（ａ）の断面構造図および同
図（ｂ）の平面図に示すように、Ｐｉｌｌの半導体基体
１１０表面領域にｎ土製半導体領域１２を拡散等の方法
によって形成し、さらにζＯ基体１１と半導体領域１２
とによるｐｔ！ｉ合の一部を普うようにこの付近の基体
１１上にｒ　−）　Ｊ　ｊを形成するようにし九もので
あ夛、勤蓋半導体領域１２が前記（９）路ノードＮｏｆ
Ｃ＠絖される。なお、上記Ｐ！ＩＩ半導体半導体基体１
ク０ れ九ｐウェル領域を用いてもよい。

いま、このＭＯＳグー）ＧｎとノードＮ・に加わる電圧
が、ＭＯＩｎ’−）下の基体１１０表面を反転させて反
転層を形成するときの反転電圧ＶＩＮＹよシも小さい場
合には、ノードＮｏが持つ電気容量Ｃちは、第９図のこ
の（２）８　ｌ”　−　）　Ｇｍの断面構造図中に示す
各種容量の和となる。すなわち、上記条件のとき、この
ＭＯＢ　？”　−　）　Ｇｎのｎ＋型半導体領域１２と
基体１１との間には接合容量ｄｊが、ｎ−１導体領域１
２と前記回路ノードＮｏを接続する配ｍＫは配線容量ｄ
ｔが、−型半導体領域１２とゲート１３との横方向の重
な夛部分には容量Ｃ−が、さらには浮遊容量Ｃ′−がそ
れぞれ存在して　　　　′いる．したがって、このとき
には前記（１）式と同様に、Ｃ−は次式で表わされる。

Ｃ′＠　冨　Ｃ’Ｊ　　＋　　Ｃシ　＋　Ｃ’ｍ　　＋
　　Ｃ−　　　’　　　　　　　　　　・・・（８）こ
こでｍ１ｌｉ半導体領域１２とゲート１３との重なシ部
分の間積をｌＳとすると、容量Ｃ−は定量的には、 で表わされる。

一方、ＭＯＳグー）ＧｍとノードＮ・に加わる電圧が反
転電圧ｖｔｗｖ　　よりも大きい場合には、ノードＮａ
が持つ電気容量Ｃ’ｏは第１，ＯＨの断面構造図中に示
す各種容量の和となる．すなわち、ＭＯＳグー）ＧｍＫ
は、第１Ｏ図中に示すように、第９図の場合と同様の容
量”Ｊ　ｅ　Ｃ’ｔ　、　Ｃ−の他にｆｆ−）１３と反
転層１４との間に容量ｃ’ａが、反転層１４と基体１１
との間に容量ＣＩがそれぞれ存在する。

すなわち、Ｍｏ８　）ランジスタの場合と同様に１上記
反転層１４が形成されることによって、前記容量Ｃｍは
ｃ’とＣ’ｉとに変化する。したがりて、このとき、Ｃ
′ｏは次式で表わされる。

Ｃ’ｓ　　＝　　Ｃ’ｊ　　＋　　Ｃ’Ｌ　　＋　　Ｃ
’Ｇ　　＋　ごｉ　　＋　　Ｃ−”・（ＩＩ）また、Ｍ
ｏＳゲートＧ！１のｒ−）面積をＳとするならは、Ｃ′
ｒｌは定量的には、 となる。

このように、上記ノードＮ・が持つ電気容量Ｃ’。

は、Ｍｏ８　ｌ’　−）　ＧｎとノードＮｏとの間に加
わる電圧ｖＱ（ｙ−）電圧）に左右され、これを図で示
すと第１１図のような特性となｊシ、またノードＮｏに
おけＬ電圧Ｖｌｌを考慮して前記第５図の特性と同様の
特性管求めると第１２ＩＱのようになる。

そして第１２図中の６は平均容量を表わしている。ｉた
このＭｏ８　？’　−）　ＧＢ　（Ｄ　ｌ’−トにも、
不揮発的にその電位を変更することができる電位発生手
段からの出力電位Ｖｏが与えられるようになっているの
で、そのＶｏの電位を変更することによりて、回路ノー
ドＮｏにおける電気容量を大過く変えることができる。

そして上記ＭＯ８ｒ−）ＧｎＯ構造としては＃Ｉ８図（
ｂ）に示す平面図のものの他に、落１３図、第１４図に
示すような構造にしてもよく、また、回路ノードＮｏに
ｎチャネルエンハンスメントモードＯＭＤＢゲートＧｎ
の一端を接続する代シに纂１５図（ａ）に示すようにｐ
チャネル、エンハンスメントモードのＭＯＳグー）Ｇｐ
の一端を接続するようにしてもよいし、また第１５図（
ｂ）に示すようにエンハンスメントモードのＭｏ８１’
−）　Ｇｍ　１２）一端を接続するようにしてもよく、
さらに線３３１５図（＠）に示すようにディプレッジ、
ンモ」：・ドのＭｏ８　ｒ　−）　ＧＤの一端を接続す
るようにしてもよい、えだし、ディプレッジ、ンモード
のＭｏ５ｒ　−）　Ｇｏを用いる場合には、そのｆｆ−
）Ｋ与える電位ＶｏはこのＭＯＳゲートＧＤを反転およ
び非反転状態にすることができる二種類の電位を持つ必
要がある。

第１６図（ａ）ないしく、）および第１７図は、上記各
ＭＯ８）　？ンジスタあるいはＭｏ８　ｆｆ　−）のダ
ートに与えられる不揮発的に電位が変更できる。

すなわち、電位を一度変更し、電源をいったん切り再び
電源を入れると一度変更した電位が再現される。言いか
えると、電源を切る前と切った後再び電源を入れた後と
を比較しても電位が変わらないという性質を持つ不揮発
的な電位を発生する電位発生手段の一例を示す回路構成
図である。このうち第１６図（ａ）ないしく（１）　Ｋ
示すものはいずれも相補形ＭＯ８（Ｃ−Ｍｏ８　）構成
のものであシ、また第１７図に示すものはｎチャネルの
エンハンスメントモードのＭｏ８　）ランジスタおよび
ディグレ、シ、ンモードのＭｏ８　）ランジスタからな
るい構成のものである。

第１６図（畠）の回路は、ｐチャネルのＭＯＢ　）　？
ンジスタ２１〜２１、ｎチャネルのＭＯｓトランジスタ
２８〜３０および不揮発性記憶素子であるｐチャネルの
ＭＮＯＳ　　）ランジスタ３１を備えている。すなわち
、一方電源電位ＶＩＩＤ　（正極性電位）印加点と他方
電位Ｖｓｇ（アース電位）印加点とＯ間Ｋｐチャネルの
Ｍｏ８　）ランジスタ２１゜ｐチャネルのＭＮＯＳ　）
ランゾスタ３１．ｐチャネルのＭＯＢ　）ランジスタ２
２およびｎチャネルのＭｏ８　）ランジスタ２８をとの
履に直列挿入し、Ｍｏｌ　）ランジスタｊｌｏｒ−）を
Ｖｌｌ印加点に接続して常時オンさせ、ま九ＭＯ８）ラ
ンジスタ２８のｆ−）をＶＤＤ印加点に接続して常時オ
ンさせ、ＩＭＯＢ　）　ｊンジスタｓ１とｋｇ）８　）
ランジメタ１２０両ｆ−）は共通接続する。さらにＶＤ
Ｄ印加点とｖｌ印加点との間にｐチャネルのＭＯＳトラ
ンジスタ２３と鳳チャネルのＭｏ８　）ランジスタＺＳ
とを直列挿入するとともに両ｆ−）を共通接続してＣ−
ＭＯＳインバータ３２を構成し、このｃ　”　ＭＯＳイ
ンバータ３２０入力端を書き込み電圧Ｖｗが与えられる
入力端子３３に接続するとともに、出力端を上記ＭＮＯ
８トランジスタ３ＩとＭｏ８）　９ンジスタ２２のｒ−
）共通接続点に接続する。同様に、ｖＤＤ印加点とＶｌ
ｌ印加点との間にｐチャネルのＭｏ８　）ツンジスタ２
４とｎチャネルのＭｏ８　）ツンジスタＪ０とを直列挿
入するとともに両ｒ−）を共通接続してＣ−ＭＯＳイン
バータ３４を構成し、このｃ　−Ｍｏ８インバータ３４
の入力端を上記両ＭＯ８）ヲンジスタ２２゜２８０直列
接続点に接続するとともに、出力端を出力電位Ｖｏを得
る丸めの出力端子ｓＨｃ接続する。ｔた、ｖＤＤ印加点
と上記Ｃ−Ｍｏ８　（：／）＃−タ３２の入力端との間
にｐチャネルのＭＯｌｉｌ　）ランジスタ２５を挿入し
、このＭｏ８　）　？ンジスタ２５のｒ−）をＶｌｌ印
加点に接続して常時オンさせる。そして上記Ｍｏ８トラ
ンジスタ２１とＭＮＯＳ　）ランジスタ３１との直列接
続点と上記入力端子３３との間にｐチャネルのＭｏ８　
）ツンゾスタ２６を挿入し、こ０Ｍ０Ｂ）ランジスタ２
６のｆｆ−）は入力端子ＪＪＫ接続する。さらに上１ 記　ＭＮＯＳ　）ツンジスタ３１とＭｏ８　）ランジス
タ２２との直列接続点と上記入力端子３３との間にｐチ
ャネルｏｗｏｓ）ランジスタ２１を挿入し、とのＭｏ８
　）ツンジスタ２１のｒ−）は入力端子ｊｊＫ接続する
。

上記不揮発性記憶素子であるｐチャネルのＭＮＯＳ　）
ツンジスタ３１は、九とえば第１８図（１）の断面図に
示すよう表構成となっている。このＭＮＯＳ　）ヲンジ
スタ３１は、Ｎｌｌのシリコン半導体基体１０００表面
領域に互いに離間して、ソース・ドレインとなる一対の
Ｐ＋型の拡散領域１０１．１０１を形成し、さらにこの
一対の拡散領域１０１．１０１０間Ｏ１＆体１００表面
上にシリコン酸化膜（８１０，）　　Ｊ　ａ　Ｊおよび
シリコン窒化膜（Ｓｓ、Ｎ４）　Ｊ　ｏ　ａを積層形成
し、この積層した上に／リシリコン属１０５を形成して
ダート電極１０ｇを作ることによシ構成される。

＠１６図（１）に示す回路において、初期の状態では、
入力端子Ｓ３には外部からの書き込み電圧Ｖｗは与えら
れず、ＭＯｇトランジスタ２５が第１１１ ンしている丸め、こめ入力端子３３の電位ＡはＶＩＤに
なっている。し九がって、このとき、ｃ　−Ｍｏ８イン
ノ４−夕３１ｅ）出力電位Ｂはｖｓａ”ｔ’ある。また
、初期の状態ではＭＮＯＳ　）ランジスタ３１には書き
込みが行なわれていす、しきい値電圧は−ＶＤＤよシ負
の方向に大きくなっているため、上記電位ＢがＶｌｇで
あるとこのＭＮＯＳトランジスタ３１はオフしている。

また、ＭＯＳトランジスタ２８は常時オンしているため
、このとき、ＭｏＳトランジスタ２２．２１１の直列接
続点の電位Ｃはｖ■、したがって出力電位ＶＯはｖＤＤ
となる。

一方、入力端子３３に絶対値がＶＤＤよシも大きな負の
書き込み電圧Ｖｖを与えると、Ｍｏ８　）ランジスタ２
５がオンしていても入力端子３３の電位Ａは負の大きな
電位となシ、Ｍｏ８　）　ｊンジスタ２６．２　Ｆを通
してＭＮＯＳ　）ランジスタ３１のソース・ドレインの
負の大きな電位が印加される。このとき、Ｃ−Ｍｏ８イ
ンバータＳ２の出力電位ＢはＶＤＤであり、ＭＮＯＳ　
）ランゾスタ３１のダートもＶＤＤとなる。この結果、
　ＭＮＯＳ　）ツンゾスタ３１のソース−ドレインでは
アバランシェブレークダウンが起って電子、正孔対が発
生する。　ＭＮＯＳ　）ツンジスタ３ノのダート電位が
正であるため、このとき発生した電子がトンネル効果に
よって前記シリコン酸化膜１０３とシリコン窒化膜１０
４との界面にト２．ｆされ、ＭＮＯＳ　）ランジスタ３
１のしきい値電圧は正の値となる。そして書き込み電圧
Ｖ、を与えなくすると、Ｍｏ８　）ランジスタ２５を通
して電位ＡはＶＤＤとな〕、さらＫＣ−ＭＤ８イン／？
　−Ｉ　Ｊ　２（Ｄ出力電位ＢはＶｌｌとなる。このと
き、ＭＮＯＳトランジスタ３１のしきい値電圧は正の値
に移行している九め、電位ＢがＶｌｌになるとこのＭＮ
ＯＳトランジスタ３１はオンする。また、ＭＯＳトラン
ジスタ２２もオンする九めに電位ＣはＶＤＤとなシ、さ
らに出力電位ＶＯＦｉＶｓ　ｍとなる。ただし、このと
き、直列接続されたｐチャネル側の２個のＭｏ８　）ツ
ンジスタ１１．２２およびＭＮＯＳ　）ランジスタ３１
の直列コンダクタンスとｎチャネル側のＭＯＢ　）　ｊ
ンジスタ２８のコンダクタンスとの比を、次段のＣ−Ｍ
ｏ８インバータＳ４を反転させる仁とができるように設
定しておく必要がある。そして書き込みが行なわれない
場合および書き込みが行なわれた場合に、電位ｖＤＤを
いつ九ん切って再び印加しても、ＭＮＯＳ　）ランジス
タ３１のしきい値電圧唸変化しないので、ＶＤＤを切る
前の出力電位Ｖ・が保持される。すなわち、ｖｏはＶＤ
ＤＯＩ＋断動作の前後動作揮発的な変化であるといえる
。ｉ九、ｖｏをＶｌｌからＶＤＤに戻すに社、ＭＮＯＳ
トランジスタ３１に紫外線を照射することによって行な
う、すなわち、紫外線を照射することによって、前記シ
リコン酸化膜１０３とシリコン窒化膜１０４との界面に
トラ、ｆされていた電子紘紫外−によってエネルギーを
得て、その界面からトンネル効果によつて抜は出し基体
１００の方へ逃けてい〈、この結果、ＭＮＯＳ　）ラン
ジスタ３１（ＤＬきい値電圧は再び−ＶＤＤよ〉も負の
方向に大きな初期の値に戻る。そしてこの場合、）０１
Ｇ５ｇ　）ランジスタＪｌ：１″、。

は常時オフとなフ、ｖ・は再びｖＤＤに復帰する。

第１ａＷＡ（ｂ）Ｏ回路社、ｐｆヤネル０Ｍ０Ｂ）ラン
ジスタ４１〜４５、ｎチャネルのｋｌＤＢ　）ランジス
タ４ｇ−４ＪＩおよび不揮発性記憶素子であるｐチャネ
ルの浮遊ｒ−）形不揮発性素子（ＦＡＭ０８−浮遊ダー
トなだれ注入１１Ｍ０８）９ンジスタ）４９を備えてい
る。すなわち、ｖＤＤ印加点とＶ−印加点との間に′ｐ
チャネルの浮遊デートなだれ注入１１Ｍ０Ｂ）？ンジス
タ（以下ＦＡＭ）Ｓと略称する）４ｍ、ｐチャネル０Ｍ
０８）ランノスタ４１およびｎチャネルのＭｏｌ　）ラ
ンジスタ４６をこの順に直列挿入し、Ｍｏｌトランジス
タ４ｄのゲートをＶＤＤ印加点に接続して常時オンさせ
る＊　１大、ＶＤＥＩ印加点とＶＳＳ印加点との間にｐ
チャネ＃０Ｍ０８）ランジスタ４２とｎチャネルのＭｏ
ｌ　）ランジスタ４ｒとを直列挿入するとともに両ダー
トを共通接続してＣ−ＭＯＳイ／パータＳＯを構成し、
こＯＣ−ＭＯ８インバータｊ０の入力端を書き込み電圧
Ｖｗが与えられる入力端子ｉｚＫＩＩｇ！するとともに
、出力端を上記ＭＯ８）ツンゾスタ４１０ゲートに接続
する。同様に、ｖｓｅ印加点とＶＳＳ印加点との間にｐ
チャネルの（２）８トランジスタ４ＪとｎチャネルのＭ
ｏｌ　）ランゾスタ４８とを直列挿入するとともに両ダ
ートを共通接続してＣ−Ｍｏｌインバータ５２を構成し
、このｃ　−ＭＯＢインバータｉｓの入力端を上記両Ｍ
０８トランジスタ４１．４６の直列接続点ＫＩＩ！絖す
るとともに、出力端を出力電位ｖｏを得るための出力端
子ｓＨｃ接続する。

また、ＶＤＤ印加点と上記ｃ　−Ｍｏｌインバータ５０
の入力端との間にｐチャネルのＭ０８トツンジスタ４４
を挿入し、このｌ＆）８　）ランジスタ４４のダートを
Ｖｌｌｌ印加点Ｋｌｌ絖して常時オンさせる。

そして上記ＦＡＭＯ８４９とＭｏｌ　）　？　／ジスタ
イ１との直列接続点と入力端子５１との間にｐチャネル
のＭｏｌ　）ランジスタ４５を挿入し、このＭｏｌ　）
ランジスタ４５のｒ−ト鉱入力端子５１・に接続する。

上記不揮発性記憶素子であるＦＡＭＯ８４９は、たとえ
に第１８図（ｂ）の断面図に示すような構成となってい
る。このＦＡＭＯ８４＃は、Ｎ；Ｉｌｌのシリコン半導
体基体１０００表面領域に互いに離間して、ソース・ド
レインとなる一対のＰＭの拡散領域１０１．１０２を形
成し、さらにこの一対の拡散領域１０１，１０１の間の
基体１００表面上Ｋｒ−）絶縁膜を介してｌリシリシリ
コンからなる導電体層１０’ｌを形成し、この導電体層
１０１をいずれの電位にも接続せずに浮遊状態とするこ
とによって浮遊ｒ−）電極１０８を作ることにより構成
される。

第１６図（ｂ）に示す回路において、初期の状態では、
入力端子６ノには書き込み電圧Ｖ、は与えられず、Ｍｏ
ｌ　）ツンジスタ４４がオンしているため、この入力端
子８１０電１位ＡはＶＤＤになっている。し九がって、
このとき、Ｃ−Ｍｏｌインバータ５０の出力電位１１Ｆ
ｉＶｉａであシ、Ｍｏｌ　トランジスタ４１はオンする
。ところが初期の状態でｄ　ＦＡＭＯ８４９Ｋは書き込
みが行なわれていすしきい値電圧が負の大きな値である
ためにオフし、Ｍｏｌ　）ツンジスタ４１．４６の直列
接続点の電位ＣはＶａｍｓシたがって出力電位ＶＯはｖ
ＤＤとなる− 一方、入力端子５１に絶対値がＶＤＤよシも大き表負の
書き込み電圧Ｖｗを与えると、ＭＯＳ　）ッンジスタ４
４がオンしていても入力端子６１の電位Ａは負の大きな
電位とな！＞、ＭＯＳ）？ンジスタ４５を通して７１Ｍ
Ｏ８４９のドレイン（もしくはソース）に負の大きな電
位が印加される・このとき、７１ＭＯ８４ｍのドレイン
（もしくはソース）ではアバ２ンシエプレークダウン（
ナタれ降伏）が起って電子、正孔対が発生し、このうち
の電子が前記ｒ−）絶縁膜を通って導電体層１０１にト
ラ、プされ、７１ＭＯ８７９のしきい値電圧が正の値と
なって常時オン状態となる。

そして書き込み電圧Ｖｗを与えなくすると、ＭＯＳトラ
ンジスタ４４を通して電位ＡはＶＤＤとなシ、さらにＣ
−ＭＯＳインバータ５０の出力電位ＢはＶＳＳとなる。

この丸め、ＭＯＳ　）ランジスタ４１がオンして電位Ｃ
はＶＤＤとなシ、さらに出力電位ＶＯはＶｌｌとなる。

ただし、こ、？とき、直列接続されたｐチャネル＠　Ｏ
７１ＭＯ８４９とＭＯＳ　）ランジスタ４１の直列コン
ダクタンスとｎチャネル側のＭＯＳ　）ランジスタ４６
の；ンダクタンスとの比を、次段のＣ−ＭＯＳインバー
タ５２を反転させることができるように設定しておく必
要がある。そして書き込みが行なわれない場合および書
き込みが行なわれ九場合に、電位ＶＤＤをいったん切り
て再び印加しても、７１ＭＯ８４９のしきい値電圧は変
化しないので、ｖＤＤを切る前の出力電位Ｖ６が保持さ
れる。すなわち、第１６図（ａ）　０回路と同様に、Ｖ
ｏＦｉＶｏｏｏｊ！断動作の前後で不揮発的な変化であ
るといえる。

また、ｖｏをＶｌｌからＶＤＤに戻すには、第１８図（
、）に示すＭＮＯＳ　）ランジスタの場合と同様に、７
１ＭＯ８４９Ｋ紫外線を照射する仁とによって行なう。

第１６図（、）の回路は、ｐチャネルのＭＯＳ）ランジ
スタロ１、ｎチャネルのＭＯＢ　）ランジスタロ１〜１
４およびｎチャネルの７１ＭＯ８６５ｔ−備えている。

すなわち、１□ＩＶＤ　Ｄ印加点とＶｌｌ印加点□ との間に！１チャネル６ｍｓトランジスタ６２とｎチャ
ネルのＦＡＭ０８６　！ｉとを直列挿入し、ＭＯＳトラ
ンジスタ６２のｒ−）をＶＤＤ印加点に接続して常時オ
ンさせるとともに、７１ＭＯ８＃　ｊの制御ダートをこ
の７１ＭＯ８Ｉｆ　ｌとＭＯＳ　）ランジスタロ２との
直列接続点に接続する。また、書き込み電圧ｖＰ、が与
えられる入力端子Ｃ＃と上記ＦＡＭＯ８６５の制御ｆｆ
−）との間ＫｍチャネルのＭＯＳ）ランジスタロ３を挿
入し、このＭＯＳ　）ランシスタロ３のグーＦを入力端
子６６に接続する。さらにＶＤＤ印加点とＶｌｌ印加点
との間にｐチャネルのＭＯＳ　）　？ンジスタ＃１とｎ
チャネルのＭＯＳ　）ランジスタσ４とを直列挿入する
とともに両ダートを共通接続してＣ−ＭＯＳインバータ
６１を構成し、このｃ　−ＭＯＳインバータ６１の入力
端を上記ＭＯ８）ランジスタロ２とＦＡＭＯ８６５の直
列接続点に接続するとともに、出力端を出力電位Ｖｏを
得るための出力端子６８に接続する。

上記ＦＡＭ０８１５は、たとえば第１８図（、）の断面
図に示すような構成となりている。この７１ＭＯ８６５
は、ｐｍのシリコン半導体基体１０００表面領域に互い
に離間して、ソース・ドレインとなる一対のＮ！！１の
拡散領域２０１．２０２を形成し、さらにこの一対の拡
散領域２０１゜２０１の間の基体２００ｐ間上Ｋｌ”−
）絶縁膜を介して４リシリコンからなる浮遊ｒ−）電極
２０３を形成し、ま九さらにこの上にダート絶縁膜を介
してぼりシリコンからなる制御ｆ−）電極１０４を形成
することによシ構成される。

第１６図（＠）に示す回路において、初期の状態では、
入力端子６６には書き込み電圧ＶＷは与えられ危い、こ
のとき、ＭＯＳトランジスタ６２はオンしていて、ＭＯ
Ｓ　）ツンジスタ６２とＦＡＭＯ８６５との直列！Ｉ絖
点（７１ＭＯ８６５）ｒ−）接続点でもある）の電位Ａ
はＶＤＤ側へ引き上げられる。ところが初期の状態でｄ
　７１ＭＯ８６５のしきい値電圧は負の値となシ、この
７１ＭＯ８ｒ；　ｓもオンして、電位Ａは結局Ｖｌｌ側
電位となる。したがりてこのとき、出力電位ｖｏはＶＤ
Ｄとなる。ただしｎチャネルｔＤ　７１ＭＯ８６５は、
次段のＣ−ＭＯＳインバータ６１を反転させることがで
きるようにｎチャネルのＭＯＢ　）ランシスタロ２との
コンダクタンス比を設定しておく必要がある。

一方、入力端子６６にＶＤＤよシも大きな正の書き込み
電圧■−を与えると、ＭＯＢ　）　？ンジスタ６３を通
して電位ＡはＶＤＤよりも大きな正の電位となり、ＦＡ
ＭＯ８ｇ　ｌのｆ−）とドレイン（あるいはソース）に
正の電位が印加される。すると前記浮遊ｆ−）電極２０
３に電子が注入されそしてトラップされて、そのしきい
値電圧はＶＤＤ以上になる０次に書き込み電圧Ｖ−を与
えなくすると、ＦＡＭＯ８６５はオフ状態となって、電
位ＡはＶＤＤ１出力電位ＶＯはＶｌｌとなる。そしてこ
の回路の場合にも、書き込みが行なわれない場合および
書き込みが行なわれた場合に、電位■ＤＤをいったん切
って再び印加しても、ＰＡＭＯ８６５のしきい値電圧は
変化しないので、ｖＤＤを切る前の出力電位ＶＯが保持
される。すなわち、１゛°図（“）・（“）ｏａｍと同
様−、・９°は７・・の遮断動作の前後で不揮発的な変
（ｔｓであるといえる。

またＶｏをＶｌｌからＶｎｌ）Ｋ戻すには、第１８図（
ａ）に示すＭＮＯＳ　）ランジスタあるいは第１８図（
ｂ）に示すＦＡＭＯ８の場合と同様に、紫外線を照射す
ることによって行なう。

第１７図の回路は、エンハンスメントモードのＶＯ８）
　？フジスタフ１〜ＩＳ１デイプレツジ、ンモードのＶ
Ｏ８）　２ンジスタ１４およびＦＡＭＯ８Ｆ　５を備え
ている。すなわち、ＶＤＤ印加点とＶｌｌ印加点との間
にエンハンスメントモードのＶＯ８）ランジスタフ１と
ＦＡＭＯ８７５とを直列挿入し、ＭＯＳトランジスタ１
１のダートをｖＤＤ印加点に接続して常時オンさせると
ともに、ＦＡＭＯ８ｙ　ｓの制御ｒ−トをこのＦＡＭＯ
８７ＢとＶＯ８）　９ンジスタ１１との直列接続点に接
続する。また、書き込み電圧鴨が与えられる入力端子１
６と上記ＦＡＭＯ８ｙ　ｓの制御ダートとの間にエンハ
ンスメントモードのＶＯ８）ランジスタフ２を挿入し、
このＭＯＢ　）ランジスタ１２のｆ−トを入力端子１６
に接続する。さらＫＶＩ）Ｉ）印加点：１１ とＶｌｌ印加点との間にデイグレ、シ、ンモード（７）
　ＶＯ８）　２ンジスタ１４とエンハンスメントモード
の１１１０８　）ランジスタフ３とを直列挿入し、ＶＯ
８）ランジスタ１４の？−）をこのＶＯ８）ランジスタ
フ４と上記ＭＯ８）ランジスタ１５の直列接続点に接続
していインバータ１１を構成し、このいインバータ１１
０入力端であるＶＯ８）ランジスタ１３のｒ−）は上記
ＭＯ８）ツンジスタ７１とＦＡＭＯ８７５との直列接続
点に接続するとともに、出力端であるＭＯＢ　）　２ン
ジスタ７４，７３の直列接続点は出力電位ｖＯを得るた
めの出力端子１８に接続する。

このように、この回路は前記第ｔｓｖＡ（ｅ）Ｋ示す回
路と比らべて、Ｃ−ＭＯＳインバータ６１がのインバー
タ７１に変りただけであシ、その動作は第１６図（、）
のものと同じである。すなわち、入力端子ｒ　ｒ；　Ｋ
　ＶＤＤよシも大きな正の書き込み電圧Ｖ″Ｗを与える
ことによってＶｏは不揮発的にＶＤＤ　Ｉｉｔ電位とな
シ、ＦＡＭＯ８７Ｊに紫外線を照射することによってＶ
Ｏは不揮発的にＶｌｌ側電位となる。

このように第１６図（１）ないしく、）および第１７図
に示す電位発生手段では、出力電位Ｖｏの変更はいずれ
も不揮発性記憶素子をオン、オフさせることによって行
なっているために、その変更は不揮発性記憶素子の状態
が変わらない限り不揮発的に保持される。

次にヒの発明の各実施例を説明する。第１９図はこの発
明をＣ−ＭＯＳインバータの出力ノードに実施した場合
の回路構成図である。すなわち、ＶＤ！６印加点とＶ１
ｇ印加点との間にｐチャネルＭＯ８）ランジスタＱｐｔ
とｎチャネルＭＯ８）ランジスタＱｎ１とを直列に挿入
しかつ両ＭＯ８）ランジスタＱＰＩ　ｅ　Ｑｎｌのダー
トを共通接続してここを入力電圧Ｖｉｎの入力端とした
Ｃ　−ＭＯＳインバータ１１の出力ノードＮ１に、ｎチ
ャネルのＭＯＳト２ンジスタＱｎ２のドレイン参ソース
をともに接続し、かつこのＭ０８トランジスタＱｎｚの
ダートには前記第１６図（＆）ないしくｃ）のうちいず
れかの回路の出力電位Ｖ６を与えるようにしたものであ
シ、上記ノードＮ１はＶＯ８）ランジスタＱｎ１１ＱＰ
１によりて駆動されるようになっている。

この回路において、ｖｏがある電位のときのノ−ドＮ１
における全電気容量の電圧平均値をＣ（Ｖｏ）とすると
、出力電圧Ｖｏｕｔの立ち上少時間ｔｒと立ち下少時間
ｔｒｔｔそれぞれ次式で表わされる。

ただしβｐはＭＯＢ）ランジスタＱＰのβ値、βｎはＭ
ｏ８　）ランゾスタＱ亀のβ値であり、１は比例定数で
ある。上記α２）式かられかるように、電位発生手段に
おける出力電位ＶＯを変更することによってノードＮ１
の電気容量の電圧平均値Ｃ（Ｖｏ）を変え、これによシ
出力電圧Ｖｏｕｔの立ち上ｐ時間ｔｒおよび立ち下）時
間１ｆを変更することができる。そして第２０図は立ち
上夛および立ち下りの入力電圧Ｖｌ！ｌに対するＶｏ　
＝　ＶＢ　ｇ　Ｖｏ　＝　ＭＬそれぞれのときの出力電
圧Ｖｏｕｔの時間的変化を示したものである。

＃！２１図はこの発明をいインバータの出力ノードに実
施した場合の回路構成図である。すなわち、デイグレ、
シ、ンモードのＭＯＢ　）　’）　ｙジスタＱＤ１トエ
ンハンスメントモードのＭｏ８　トランジスタＱ＋ｓｔ
からなるいインバータＩ２の出力ノードＮ２　Ｋ　％　
エンハンスメントモードのＭｏ８トランジスタＱ１２の
ドレイン・ソースをともに接続し、かつこのＭｏＳトラ
ンジスタＱ１２のｙ　−トには前記第１７図回路の出力
電位ＶＯを４えるようにしたものであシ、上記ノードＮ
２はＭｏ８　）ｔｙｓ）ｘｆｉＱｏｌｅ　Ｑｓ１’ｆＣ
よって駆動されるようになっている。そしてこの回路に
おいても、上記第１９図回路と同様に、電位発生手段に
おける出力電位Ｖｏを変更することによって出力電圧Ｖ
ｏｕｔの立ち上夛時間ｔｆおよび立ち下）時間ｔｆを変
更することができる。

第２２図はこの発明をいインバータの出力ノードに実施
した場合の回路構成図である。すナワチ、エンハンスメ
ントモードのＭｏ８　）　ランジスタＱｘｓ　＊　Ｑｍ
ａから、′ニーるし乍イｙ　バー　ｐ　Ｉ　５　Ｏ出力
ノードＮ５に、エンハンスメントモードのＭｏ８　）ラ
ンジスタＱ菖５のドレイン・ソースをともに接続し、か
つこのＭｏ８　）ランジスタＱｇｓのｒ−）には前記第
１６図（、）ないしく、）あるいは第１７図回路の出力
電位Ｖ６を与えるようにしたものであり、上記ノードＮ
３はＭＯＢ　）　？ンジスタＱｚｓ　ｅ　ＱＩ４によっ
て駆動されるようになりている。なお、上記ＭＯ８）ラ
ンジスタＱｍｓ　＊　Ｑ鵞４゜Ｑｍｓはすべてｎチャネ
ルのものである。そしてこの回路においても、上記第１
９図、第２１図の回路と同様に、電位発生手段における
出力電位ＶＯを変更することによって出力電圧Ｖｏｕｔ
の立ち上少時間ｔｒおよび立ち下少時間ｔｆを変更する
ことができる。

第２３図はコノ発明をＣ−Ｍｏ８　ＮＡＮＤ？　−）回
路の一部のノードに実施した場合の回路構成図である。

すなわち、ｖＤＤ印加点と出力ノードＮ４との間に２個
のｐチャネルＭｏｌ　）　？ンジスタＱＰ２　＋　Ｑｐ
ｓを並列挿入し、また出力ノードＮ４とＶｌｌ印加点と
の間に２個のｎチャネルＭｏ８　）ランジスタＱｎ５　
ａ　Ｑｎ４を直列挿入し、上記ＭＯ８）ランジスタＱｌ
）２　ｅ　Ｑｎｓのダートを共通接続してここを一方の
入力電圧Ｖ１ｎ１０入力端とするとともに、上記ＭＯ８
）　？　２ジスタＱｐｓ　＊　Ｑｎ４のｒ−トを共通接
続してここを他方の入力電圧Ｖｌｎ２の入力端とする２
人力のＣ−Ｍｏ８　ＮＡＮＤｆ　−）回路の、ＭＯＢ　
）ランジスタＱｎ５　＋　Ｑ１４の直列接続点であるノ
ードＮ５に、勤チャネル［０８）ランジスタＱｎｉのド
レイン・ソースをともに接続するようにしたものである
。そして上記ＭＯ８）ランジスタＱｎ４のｒ−）には前
記第１６図（、）ないしく、）のうちいずれかの回路の
出力電位ＶＯが与えられる。

この回路ではｖ６１：　Ｖｌのときに、ノードＮ５にお
ける電気容量を増加させて、入力電圧ＶＩｎ２に対する
出力電圧Ｖａｕｔの立ち下が９応答を、Ｖｌｎｌに対す
るＶｅｎｔの立ち下がシ応答よシも遅くすることができ
る。

第２４ｖＡはこの発明をＥ７’ＤＮＡＮＤｌ’　　）回
路の一部ノードに実施した場合の回路構成図である。

すなわち、ｖＤＤ印加点と出力ノードＮ６との間にディ
プレ、シ、ンモードのＭｏ８　）ランジスタＱ１を挿入
し、また出カッ−ＰＮ、とＶｌｌ印加点との間に２個の
エンハンスメント毫−ドのＭＯＳトランジスタＱｍ４　
ｅ　Ｑ１０を直列挿入し、上記ＭＯ８）ランジスタＱｍ
４の？−）を一方の入力電圧Ｖｌｎ１の入力端とすゐと
と亀に、ＭＯＩｉｌ　）ランジスタＱｍｙのダートを他
方の入力電圧Ｖｉｎ２　　の入力端とする２人力のＥ７
０　ＮＡＮＤＩ’　−）回路の、Ｍｏ８　）ランジスタ
Ｑｍ６＃　Ｑｍｙの直列接続点であるノードＮ７に、エ
ンハンスメントモードのＭＯＳトランジスタＱ冨８のド
レイン・ソースをともに１＆枕するようにしえものであ
る。そして上記ＭＯ８）ランジスタＱｍｓのダートには
前記第１７図回路の出力電位Ｖｏが与えられる。

この囲路でも上記第２３図の回路と同様に、Ｖｏ　＝　
ｖ、のときに、ノードＮ７における電気容量を増加させ
て、入力電圧Ｖｉｍ２に対する出力電圧Ｖｏｕｔの立ち
下がシ応答を、Ｖｉｎｌに対するＶｏｔ＋ｔの立ち下が
シ応答よりも遅、〈１することができる。

第２５図の回路は、ｃ　−Ｍｏ８インバータ１１の出力
ノードＮ１に電気容量を変更するためのＭｏ８トランジ
スタＱｎ２のドレイン・ソースを接続し、さらにこのノ
ードＮ１をｐチャネルＭＯ８）ランノスタＱｐａおよび
ｎチャネルＭｏ８　）ランジスタＱ１１４からなる次段
のＣ−ＭｏｌインバータＩ４に接続するようにし九〇　
−ＭＯ８遅延回路である。

この回路ではｖ（１ｘ＝　ＶＨのときＫＭＯ８）ランジ
スタＱｎｚをオンさせてノードＮ１の電気容量を増加さ
せることによシ、第２６図の特性図に示すように、Ｖ・
ｔｘ　ＶＬとＶＯｗ＝　Ｖｌのときの出力電圧Ｖｏｕｔ
の入力電圧Ｍｉｎに対する遅延時間を異ならせることが
できる。

第２７図の回路は、上記第２５図の回路と同様に、　Ｆ
、／Φインバータ！２の出力ノードＮ２に電気容量を変
更する丸めのＭｏ８　）ッンジスタＱｗ２のトレイン・
ソースを接続し、さらにこのノードＮ２をディブレ、シ
、ンモードのＭｏ８　）ランノスタＱＤ３およびエンハ
ンスメントモードのＭｏ８　トランジスタＱｍｔからな
る次段のいインバータ■５０入カダートに接続するよう
にしたしΦ遅延回路である。

この回路でも上艶第２５図の回路と同様に、ＶＯの電位
によって入力電圧Ｗｉｍに対する遅延時間を異ならせる
ようＫしたものである。

上記各実施例回路では、いずれの場合にも、ノードにド
レイン・ソースが接続されダートに電位発生手段からの
出力電位ＶＯが与えられるＭｏ８　）ランジスタが１個
であり九が、複数個設けてもよい、そして第２８図ない
し第３０図の回路線それぞれ上記ＭＯ８）ランジスタが
２個設けられた例である。

すなわち、１１１１２８ｗＡの回路ではＣ−Ｍｏｌイン
バータＩ１の出力ノードＮＩＫ％　ｎチャネルＭ０８ト
ランジスタＱ１１２のドレイン・ソースをともに接続す
るとともに１さらにｐチャネルＭＯ８）ランジスタＱｐ
ｓのドレイン・ソースをともに接続するようＫし九もの
である。そしてＭｏ８　）ランジスタＱｒｓ２のゲート
には前記第１６図（、）ないしく、）の回路の出力電位
Ｖ・１を、　Ｍｏ８　）ランジスタＱｐｓのダートには
これと異なる電位Ｖｏ２を与えるようにしたものである
。

第２９図の回路では、いインバータ！２の出力ノードＮ
２　Ｋ　ｓ　エンハンスメントモニドのＭＯＳトランジ
スタＱ鵞２のドレイン・ソースを接続するとともに、さ
らにディプレッジ、ンモードのＭｏ８　）ツンジスタＱ
ｏａのドレ・「ン・ソースを接続し、かつＭｏ８　）ラ
ンジスタＱ１２　ｑ）’ｙ’　−）　Ｋｔｉ前記前記第
１同 ンゾスタＱＤ４のダートにはこれと異なる電位Ｖ・２を
それぞれ与えるようにしたものである・１１３０図の回
路では、いインパータエ２の出力ノードＮ２　Ｋ　、エ
ンハンスメントモードのＭＯＢトランジスタＱｍｚのド
レイン・ソースをともに接続するとともに、このＭＯＢ
　）ランジスタＱ１２とはしきい値電圧の異なるもう１
個のエンハンスメントモードのＭＯＢ　）ツンジスタＱ
ｕｏのドレイン・ソースをともに接続し、かつ両ＭＯ８
　）ランジスタＱＩ２　Ｉ　Ｑｌｌ　０　Ｏ　ｌ’　−
　）には異なる電位発生手段からの出力電位ＶＯを与え
るようにしたものである。

第３１図の回路では、前記第１９図回路のＭｏ８　）ヲ
ンジスタＱｎ２の代夛に、ノードＮ１にｎチャネルのＭ
ＯＳ　＋’　　）　Ｇｍ１を接続するようにしたもので
あシ、この場合も）ｌ［）８グー）Ｇｎｌのゲートに与
えられる電位ｖｏを変更することによって、第３２図の
特性図に示すようにＶｅｎｔの立ち上少時間および立ち
下少時間を変更することができる。

！３３図の回路では、前記第２１図回路のＭＯＢ　）ラ
ンジスタＱ１２の代りに、ノードＮ２にエンハンスメン
トモードのＭＯＢゲートＧｌｌを接続するようにしたも
のである。

第３４図の回路では、前記１８２２図回路の１Ｍ）Ｓ　
）ランジスタＱｍｓの代９に、ノードＮ５にエンハンス
メントモードのＭＯ８ｒ−）Ｇ冨ｚｔ接１１Ｎするよう
にしたものである。

第３５図の回路で社、前記第２３図回路のＭＯＳ　）ラ
ンジスタＱｔ＋ｓの代プに、ノードＮＩｓにｎチャネル
のＭＯＳグー）Ｇ＋ａ２を接続するようにしたものであ
る。　　　　　　　　１１ 第３６図の回路では、前記＃！２４図回路のＭＯＳ　）
ランジスタ（ｈａＯ代シに、ノードＮ７にエンハンスメ
ントモードのＭＯＢ　’ｙ”−）　Ｇｘｓ　ヲ接１／Ｘ
するようにしたものである。

そして上記第３３図ないし第３６図の回路でも、各ＭＯ
Ｓダートに与えられる電位Ｖｏを変更することによって
、前記第２１図ないし第２４図の回路と同様に電気特性
を変更することができる。

第３７図の回路では、前記第２５図回路のＭＯＳ　）　
ｊンジスタＱｎ２の代υに１出力ノードＮ２にｎチャネ
ルのＭＯＳグー）Ｇｎｌを接続してＣ−ＭＯＳ遅延回路
を構成するようにしたものであり、この場合もＭＯＳ　
？”　−）　Ｇｎｌのｆ−）に与えられる電位ＶＯを変
更することによって、第３８図の特性図に示すように、
Ｖ＠　ｗ＝　ＶＬとＶｏ　＝　ｖＨのときの出力電圧Ｖ
ｏｕｔの入力電圧Ｖｌｎに対する遅延時間を異ならせる
ことができる。

第３９図の回路では一前記第２７図回路の１′。

ＭＯＳ　）ランジスタＱｇｚの代シに、出力ノードＮ２
にエンハンスメントモードのＭＯＳ　ｌ’　−トＧＥ１
　ｆ接続するようにしたものである。

第４０図の回路では、前記第２８図回路の２個のＭＯＳ
　）ランジスタＱ！１２１　Ｑｐ５の代シに、出力ノー
ドＮ１にｐチャネルＭＯ８ｆ−トＧＰ１およびｎチャネ
ルＭＯＳグー）Ｇ！１１を接続するようにしたものであ
る。

第４１図の回路では、前記第２９図回路の２個のＭＯＢ
　）ランジスタＱ鳶２　＃−ＱＤ４の代シに、出力ノー
ドＮ２にデイグレ、シ、ンモードのＭＯＳグ−）　ＧＤ
ｌおよびエンハンスメントモードのＭＯＢ？’　　＞Ｇ
ｕｌを接続するようにしたものである。

第４２図の回路では、前記第３０図回路の２個のＭＯＳ
　）ランジスタＱＢ２＊　Ｑｌｌｏの代シに、出力ノー
ドＮ２に互いに反転電圧の異なる２個のエンハンスメン
トモードのＭＯＢグー）Ｇ鳶ｊ　＋　ＧＩＪを接続する
ようにしたものである。

そして上記第３９図ないし第４２図の回路でも、各ＭＯ
Ｓダートに与えられる電位ｗｅ　ｅ　ＶＯｌ　＋Ｖｏ２
を変更することによって、前記第２７図ないし第３０図
の回路と同様に電気特性を変更することができる。

このように上記各実施例におけるＭＯＳ形半導体集積回
路で杜、Ｖｓ　ｅ　Ｖｏｌ、　ＶＯ２＊の電位に応じて
任意のノードが持つ電気容量を変更することがＳきる。

したがって、まず過剰な動作時間余裕をとることなく回
路を構成し、もしこの四路がうまく動作すれば過剰余裕
のない適正な回路が構成されたことにな６、を九この回
路では十分な回路特性が得られない場合には、前記不揮
発性記憶素子に書き込みを行なってＶｏＯ：）電位を変
更し、この電位がダートに４見られているＭＯＳ　）ラ
ンジスタをオンあるいはオフさせるかまたはＭＯＳグ−
）を反転させるかさせないかによって、上記ノードの容
量を変更し、回路の電気特性を予め見込んだ別の特性に
変更して回路全体をうまく動作させるようにすることが
できる。すなわち、これを言い換えれは、回路動作に二
つもしくはそれ以上の選択枝を設けそのうちの適正な動
作状態となる回路の電気特性を不揮発的に選び出せるよ
うにするという冗長機能を持たせることＫよシ、過剰な
動作余裕を排した適正な回路構成を持つＭＯ８形半導体
集積回路を実現するととができる。

なお、この発明は上記実施例に限定されるものではなく
、たとえば、第１８図（ａ）　Ｋ示すＭＮＯＳトランジ
スタＳ１のシリコン窒化膜１０４の代シにアル建すＩ［
（Ａ４２０ｇ　）を用いて奄よく、さらにはチタン酸ビ
スマス膜（Ｂ１４Ｔ１ｓｏ１２　）　ｆ）ような強誘電
体膜を用いてもよい、ｆたさらには、シリコン酸化膜１
０３とシリコン窒化膜１０４あるいはその他の膜との界
面に、タングステン（６）等の金属原子からなる金属皮
膜を形成して電子のトラ、プ密度を増加させ、書き込み
効率を高めるようＫしてもよい。

さらに第１６図（ａ）ないしくｃ）および第１７図の回
路において、不揮発性記憶素子としてＭＮＯＳ）９ン＆
ス／、ＦＡＭＯ８の他Ｋ　８ＡＭＯ８を用いてもよい。

ま九、これらの不揮発性記憶素子における消去は電気的
に行なうよ１う□′鷹してもよい。

以上説明し友ようにこの発明によれば、電位発生手段を
持ちこの手段からの出力電位を不揮？−）に与えられる
ＭＯＢ　）ランジスタまたはＭＯ８ｒ−）が接続されて
いるノードが持つ電気容量を変更して電気特性を変更す
るという冗長機能を持たせるようにしたので、適正な動
作速度を持つＭＯ８Ｏ８形体導体集積回路供することが
できる。

しかもこの発明のＭＯｇ形半導体集積回路の電位発生手
段では、フェーズ素子等を溶断して出力電位Ｖｏを変更
するわけではないので、一度変更し九電位を再び元に復
帰させることができ、し九がって、回路動作の最適条件
を試行錯誤して深すことができ、フェーズ素子等を溶断
して出力電位Ｖｏを決める方法にくらべてはるかに容易
に最適条件を深すことが可能となる。

【図面の簡単な説明】

第１図はこの発、１〒の基本原理を説明するための回路
図、第２図および第３図はそれぞれ上記回路中のＭＯＢ
　）ランジスタの断面構造図、ｗｃ４図および第５図は
それぞれ第１図回路の特性図、第６図（、）ないしくｃ
）は第１図回路に用いられるＭＯＢ　）ランジスタの他
の例を示す回路図、第７図はこの発明の基本原理を説明
するための他の回路図、第８図（ａ）　、　（ｂ）は上
記第７図回路中のＭＯＳダートの断面構造図および平面
図、第９図および第１０図はそれぞれ上記＃！７図回図
中路中ＯＳゲートの断面構造図、第１１図および第１２
図はそれぞれ第７図回路の特性図、第１３図および第１
４図はそれぞれ第７図回路中のＭＯＳゲートの他の例を
示す平面図、第１５図（ａ）　”ｌｋいしく、）は第７
図回路に用いられるＭＯ８ダートの他の例を示す回路図
、第１６図（ａ）ないしくｅ）および第１７図はそれぞ
れこの発明のＭＯ８形半導体集積回路に用いられる電位
発生手段の回路構成図、ｇｔｓＩ！Ｊ（ａ）ないしく、
）は上記電位発生手段に設けられる不揮発性記憶素子の
構成を示す断面図、第１９図はこの発明の一実施例の回
路構成図、第２０図はその特性図、第２１図ないし第４
２図はそれぞれこの発明の他の実施例を示すものであり
、＄２１図、第２２図、第２３図、第２４図、第２５図
、第２７図、第２８図、第２９図。 第３０図、第３１図、第３３図、第３４図、第３５図、
第３６図、第３７図、第３９図、第４０図、第４１図、
第４２図はそれぞれ回路構成図、第２６図、第３２図お
よび第３８図はそれぞれ特性図である。 Ｑｎ・・・ｎｆヤネルエンハンスメントモ−１７ＭＯＳ
トランジス／、ＱＰ・・・ｐチャネルエンハンスメント
モードＭＯ８）　？ンゾスタ、Ｑｚ・・・エンハンスメ
ント毫−ドＭＯ８）ランジスタ、ＱＤ・・・ディブレ。 シ、ンモードＭＯ８）ヲンジスタ、Ｑｎ・・・ｎチャネ
ルエンハンスメントモードＭＯ８’ｒ”　　）　、Ｇｐ
・・・ｐチャネルエンハンスメントモードＭＯ８ｆ−）
、Ｇ、・・・エンハンスメントモニドＭＯ８’ｒ’　−
）　、ＧＤ・・・ディブレ、シ、ンモードＭＯ８１’　
　）　、ＩＩ　Ｔ　１４・・・ｃ　−ＭＯＢイ／パータ
％Ｉ２＃Ｉ５・・・帥インバータ、！５・−Ｆ；／’Ｅ
インバータ、Ｎ・・・ノード、１．１１・・・ｐ！ＩＳ
！牛導体基体、２　、１　ｊ−ｎ　Ｗｉ半導体領域、３
、ＩＳ・・・ダート、４．１４・・・反転層、１００・
・・Ｎ型シリコン半導体基体％　　１０１．１０２・・
・Ｐ＋型不純物拡散領域、１０３・・・シリコン酸化膜
、１０４・・・シリコン窒化膜、１０５・・・ポリシリ
コン膜、１０６・・・ダート電極、１０７・・・導電体
層、１０８・・・浮遊ｆ−）電極、２００・・・Ｐ型シ
リコン半導体基体、２０１，２０２・・・炉型不純物拡
散領域、２０３・・・浮遊ダート電極、２０４・−制御
電極。 出転入代理人　　弁理士　鈴　江　武　彦第７図 第８図 （ａ） １ ２９２− （ｂ） 一−１−″ ２ ＄　１３１１ １３ 第１５閣 （ａ）　　　　　　（ｂ） ２９３− 第１４図 （ｃ） 第１９図 第２１　＠ 第２０ＩＩＡ 第２２図 第２７図 第２９図 第２８図 第３０図 ＠３１５１１ 第３３図 第３２図 第３４図 第３５図 第％図 第３８図

Claims (1)

1. 【特許請求の範囲】 （１）　　出力電位が不揮発的に変更できる電位発生手
   段と、この手段からの出力電位がｆ−）に与えられドレ
   インおよびソースの両方がともに同一の（ロ）路ノード
   に接続される一つ以上のＭＯＳトランジスタとを具備し
   たことを特徴とするＭＯ８形半導体集積回路。 （２）　　出力電位が不揮発的に変更できる電位発生手
   段と、一方導電型半導体領域およびこの領域の表面領域
   に設けられる他方導電製半導体領域、この内領域による
   接合部付近に設けられるダートを備え、上記手段からの
   出力電位がダートに与えられかつ他方導電型半導体領域
   が任意の回路ノードに接続される一つ以上のＭＯＳダー
   トとを具備したことを特徴とするＭＯ８形半導体集積回
   路。 （３）前記電位発生手段の出力電位を変更することＫよ
   って、前記ＭＯ８）ランジスタのドレインおよびソース
   の両方が接続される回路ノードにおける電気容量を変更
   するようにした特許請求の範囲第１項に記載のＭＯＢ形
   半導体集積回路。 （４）　　前記電位発生手段の出力電位を変更する仁と
   によって、前記１＆）８　ｒ　−）の他方導電型半導体
   領域が接続される回路ノードにおける電気容量を変更す
   るようにし九特許請求の範曲第２項に記載のＭＯＢ形半
   導体集積回路。 （５）前記回路ノードが少なくともそれぞれ一つ以上の
   −１チャネルの）１１０８　）ランジスタおよび他方チ
   ャネルのＭＯ８’　）ランジスタによりて駆動される特
   許請求の範囲第１項に記載のＭＯ８形半導体集積回路。 （６）前記回路ノードが少なくともそれぞれ一つ以上の
   ディグレッジ、ンモードのＭＯＳ　ト−ｙ　ンジスタお
   よびエンハンスメントモードのＭＯＳ　トランジスタに
   よって駆動される特許請求の範囲第１項に記載のＭＯ８
   形半導体集積回路。 （７）前記回路ノードには二つ以上の一方チャネルのエ
   ンハンスメントモードのＭＯＳ　）ランジスタが接続さ
   れている特許請求の範囲第１項に記載のＭＯＳ形半導体
   集積回路。 （８）前記回路ノードが少なくともそれぞれ一つ以上の
   一方チャネルのＭ０８トランジスタおよび他方チャネル
   のＭＯＳ　）ランジスタによって駆動される特許請求の
   範囲第２項に記載のＭＯＳ形半導体集積回路。 （９）　　前記回路ノードが少なくともそれぞれ一つ以
   上のディプレッジ、ンモードのＭＯＳ　）　？ンジスタ
   およびエンハンスメントモードのＭＯＳ　）ランジスタ
   によって駆動される特許請求の範囲第２項に記載のＭＯ
   Ｓ形半導体集積回路。 αｑ　前記ノードには二つ以上の一方チャネルのエンハ
   ンスメントモードのＭＯＳ　）ランジスタが接続されて
   いる特許請求の範８第２項に記載のＭＯＳ形半導体集積
   回路。 ０１）前記一つ以上のＭＯ８＾ンジスタのウチの一つは
   一方チャネルのＭＯＳ　）ランジスタであり別の一つは
   他方チャネルのＭＯＳ　）ランジスタである特許請求の
   範囲第１項に記載のＭＯＳ形半導体集積回路。 （ロ）前記一つ以上のＭＯＳ　）ランジスタのうち少な
   くと４一つのＭＯＳ　）ランジスタのしきい値電圧が他
   のいずれかのＭＯＳ　）　？ンジスタのしきい値電圧と
   は異なっている特許請求の範囲第１項に記載のＭＯＳ形
   半導体集積回路。 （ロ）前記一つ以上のＭＯＳダートのうちの−っはＰｇ
   半導体領域およびこの領域の表面領域に設けられるａｌ
   ｌ半導体領域を備え別の一つはｎ型半導体領域およびこ
   の領域の表面領域に設けられるｐｍ半導体領域を備えて
   いる特許請求の範囲第２項に記載のＭＯＳ形半導体集積
   回路。 （１４）　　前記一つ以上のＭＯ８ｒ−）のうち少なく
   とも一つのＭＯＳダートの反転電圧が他のいずれかのＭ
   ＯＳダートの反転電圧とは異なっている特許請求の範囲
   第２項：：、、に記載のＭＯＢ形牛導体集体業１１１ 回路。 （１５）前記回路ノードには一つ以上のＭＯＳ　）ラン
   ジスタの、７−）が接続されている特許請求の範囲第１
   項に記載のＭＯＳ形半導体集積回路。 ０６）前記回路ノードには一つ以上のＭＯＳ　）ランジ
   スタのｒ−）が接続されている特許請求の範囲第２項に
   記載のＭＯＳ形半導体集積回路。 ０７）前記電位発生手段が不揮発性記憶素子を備えてい
   る特許請求の範囲第１項に記載のＭＯＳ形半導体集積回
   路。 （１８）前記不揮発性記憶素子は、半導体基体、この基
   体の表面領域に存在し基体とは反対導電型の互いに離間
   した少なくとも一対の高濃度不純物拡散領域ζこの一対
   の高濃度不純物拡散領域の間の基体表面上に二種以上の
   絶縁膜を積層して形成し九ｒ−）電極を備えた絶縁ｒ−
   ）形不揮発性記憶素子である特許請求の範囲第１７項に
   記載のＭＯＳ形半導体集積回路。 （１９）　　前記二種以上の絶縁膜のうちの一つが強酵
   電体からなる絶縁膜である特許請求の範囲第１８項に記
   載のＭＯＳ形半導体集積回路。 （２０）前記二種以上の絶縁膜のうち少なくとも一対の
   絶縁膜の界面に金属皮膜を形成した特許請求の範囲第１
   ８項に記載のＭＯＳ形半導体集積回路。 （２１）前記不揮発性記憶素子は、半導体基体、この基
   体の表面領域に存在し基体とは反対導電型の互いに離間
   した少なくとも一対の高濃度不純物拡散領域、この一対
   の高濃度不純物拡散領域の間の基体表面に絶縁膜を堆積
   して形成したいずれの電位にも接続されず浮遊状態にあ
   る第１のｆ−）電極を備え、かつ上記第１のダート電極
   上に絶縁膜を介して第２のｒ−）電極を一見この第２の
   ｆ−）電極祉不揮発性記憶素子書き込み用電圧印加点Ｋ
   ｉ［１１もしくは一つ以上のＭＯＳ　）ランジスタを介
   して接続された浮遊ダート形不揮発性記憶素子である特
   許請求の範囲第１７項に記載のＭＯＳ形半導体集積回路
   。 Ｑ２）前記浮遊ｒ−）形不揮発性記憶素子が浮遊ｆ−）
   なだれ注入ｆｉＭＯ８トランジスタである特許請求の範
   囲ＪＩＩ２１項に記載のＭＯＳ形半導体集積回路。 （２３）前記浮遊ダート形不揮発性記憶素子が積層ダー
   トなだれ注入型ＭＯ８）ランジスタである特許請求の範
   囲第２１項に記載のＭＯ８形半導体集積回路。 （２４）前記電位発生手段が不揮発性記憶素子を備えて
   いる特許請求の範ｌ！ｌ第２項に記載のＭＯ８形半導体
   集積回路。 Ｑ５）前記不揮発性記憶素子は、半導体基体、この基体
   の表面領域に存在し基体とは反対導電型の互いに離間し
   た少なくとも一対の高濃度不純物拡散領域、この一対の
   高濃度不純物拡散領域の間の基体表面上に二種以上の絶
   縁膜を積層して形成したｒ−）電極を備えた絶縁ダート
   形不揮発性記憶素子である特許請求の範囲第２４項に記
   載のＭＯ８形半導体集積回路。 Ｇｉ！６）前記二種以上の絶縁膜のうちの一つが強誘電
   体からなる絶縁膜である特許請求の範囲第２４項に記載
   のＭＯｇ形半導体集積回路。 （２７）前記二種以上の絶縁膜アラち少なくとも一対の
   絶縁膜の界面に金属皮膜を形成した特許請求の範囲第２
   ４項に記載のＭＯｇ形半導体集積回路。 （至）前記不揮発性記憶素子は、半導体基体、この基体
   の表面領域に存在し基体とは反対導電型の互いに離間し
   た少なくとも一対の高濃度不純物拡散領域、この一対の
   高濃度不純物拡散領域の間の基体表面に絶縁膜を堆積し
   て形成したいずれの電位にも接続されず浮遊状態にある
   ダート第１の電極を備え、かつ上記ｆ−）電極上に絶縁
   膜を介して第２のｆｆ−）電極を備えこの第２のｒ−）
   電極は不揮発性記憶素子用書き込み電圧印加点に直接も
   しくは一つ以上のＭＯＳ　トランジスタを介して接続さ
   れた浮遊ダート形不揮発性記憶素子である特許請求の範
   囲第２４項に記載のＭＯ８形半導体集積回路。 Ｇｌ！９）前記浮遊ダート形不揮発性記憶素子が浮遊ダ
   ートなだれ注入ｆｉＭＯ８）ランジスタである特許請求
   の範囲第２８項に記載のＭＯ８形半導体１：： 集積回路。 （３０）前記浮遊ｒ−）形不揮発性記憶素子が積層ダー
   トなだれ注入ｌｌｌＭｏ８トランジスタである特許請求
   の範囲第２８項に記載のＭＯ８形半導体集積回路。