JPS5859628A - Ｍｏｓ形論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＭＯＳ　）ランジスタによって構成されたＭ
Ｏ８形論理回路に係り、特に電位発生手段における出力
電位を非可逆的に変更することによって論理変更のない
範囲で回路の入出力特性を変更可能として冗長性を持九
せるようにしたＭＯ８形論理回路に関する。

従来のＭＯ８形論理回路では、入力信号電圧と出力信号
電圧との関係、入力信号電圧に対する出力信号電圧の時
間変化の割合あるいは入力信号に対する出力信号の伝搬
時間の関係は、その論理回路を構成するＭＯＳ　）ラン
ジスタの電気特性によって決まっていた。仁のために従
来ではいったん入出力特性を決めれば、ＭＯＳ　）ラン
ノスタの大きさを変えるかもしくはＭＯＳ　）ランノス
タの電気特性に関する！ロセス／ＩＦラメータを変えな
い限シ論理回路の入出力特性を変更することはできない
。そしてこのことが回路設計上過剰な電圧余裕や動作時
間余裕を必要とし、これが設計を複雑化している。また
回路が高集積化、大規模化、高速化するに伴ない、上記
のような余裕は回路の性能を大きく低下させる原因とな
るため、過剰余裕の少ない適正な回路を設計することは
増々困難となってきて、いる。

この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、電位発生手段を持ちこ
の手段からの出力電位を変更することによって論理変更
のない範囲で入力信号に対する出力信号の関係を変更す
るとい、う冗長機能を持たせることによって、過剰な電
圧余裕や動作余裕を持たせることなく適正な回路定数を
持つＭＯ８形論理回路を提供することにある。

以下図面を参照してこの発明の詳細な説明する。この発
明に係るＭＯ８形論理回路はＭＯＳトランジスタによっ
て構成された通常の論理回路と、このｗｌ烏回路に追加
されるＭＯＳ　）ランゾスタと、このＭＯＳ　）ランジ
スタのｆ−）に与えられその電位が一度変更されると再
び元に戻らない非可逆的な電位を発生する電位発生手段
とから構成されていて、このうち第１図および第２図は
それぞれこの電位発生手段の一例の回路構成図である−
０このうち第１図に示すものはＣ−ＭＯＳ（相補形ＭＯ
８）構造のものであり、一方電源電位ＶＤＩ）印加点と
他方電゛源電位Ｖ１．（アース電位）印加点との間にシ
チャネルＭＯ８）ランゾスタ１と４リシ・リコン配線層
や金属配線層等からなるフェーズ素子２とが直列接続さ
れ、上記ＭＯ８）ランジスタ１のｆ−）はｖｌ、印加点
に接続され、また上記ＭＯ８トランジスタ１とフェ−ズ
素子２との直列接続点にはｖＤＤ印加点とＶａａ印加点
との間に直列接続されたトチャネルＭＯＳトランジスタ
３およびロチャネルＭＯ８トランジスタ４のそれぞれの
ｆ−）が接続され、上−己両ＭＯ８トランジスタ３，４
の直列接続点から電位ｖｏが出力されるようになってい
る。そしてこの回路ではツーニーズ素子２が溶断されて
いない状態であれば、ＭＯＳトランジスタ３がオン、Ｍ
ＯＳ　トランジスタ４がオフとなるために出力電位Ｖ・
はＶＤＤ側の電位ｖＨとなる。一方、フェーズ素子２に
レーザ光を照射するかあるいは大電流を流して溶断した
状態にすれば、今度はＭＯＳトランジスタ３がオフ、Ｍ
ＯＳ　）　７ンジスタ４がオンとなって出力電位Ｖ・は
Ｖｌｌｌ側の電位ＶＬとなる。また上記゛フェーズ素子
２を一度溶断すると元に戻らなくなるので、出力電位Ｖ
・をＶＬに変更すると再びｖＨに変更することはできず
ｖＨからＶＬの変更は非可逆的な変更となる。

一方、第２図に示すものはＥ／Ｉｌｌ構造のものであり
、■ＤＤ印加点とＶｌｌ印加点との間にディ！し、シー
ンモードのＭＯＳ　）ランジスタ１１とフェーズ素子１
２とが直列接続され、この直列接続点に上記ＭＯ８）ラ
ンジスタ１１のデートが接続され、さらにこの直列接続
点にはｖＤＤ印加点とＶ、−印加点との間に直列接続さ
れた負荷トランジスタとしてのディ！し、シーンモード
のＭＯＳ　）う／ジス！１３および駆動ＭＯ８）ランジ
スタとしてのエンノ１ンスメントモードのＭＯ８トラン
ノスタ１４のうち一方のＭＯＳ　）ランジスタ１４のｒ
−）が接続され、上記間ＭＯ８）ランノスタ１３．１４
の直列接続点から電位Ｖ、が出力されるようになってい
る。そして°との回路でもフェーズ素子１２が溶断され
ていない状捜であれｉｌ’、ＭＯＳ　）ランジスタ１４
がオフとなって出力電位Ｖ・はｖＤＤ側の電位ＶＢとな
り、またフェーズ素子１２を溶断した状態にすればＭＯ
Ｓトランジスタ１４がオンしてｖ、ｏはＶｌｌ側の電位
ｖＬとなる。そしてこの場合にもフェーズ素子１２を一
度浴断すると元に戻ら彦くなるので、Ｖ・をｖＨからｖ
Ｌに変更すると、再びｖＩに変にすることはできずｖＨ
からＶＬへの変更は非可逆的な変更となる。

第３図ないし第１６図はそれぞれこの発明をＣ−ＭＯＢ
　（相補ＭＯ８）構造のＭＯ８形論理回路に実施した場
合のものである。

第３図（＆）ないしくｄ）はこの発明をｃ−ｕｏｓイン
バータに実施した場合の構成図、等価回路図および特性
図である。仁の回路は第３図（＆）に示すよ信号Ｖｏｕ
ｔ端との間にソース、ドレイン間が挿入されかつｒ−１
に入力信号Ｖｌｎが与えられるｐチャンネルＭＯ８）ラ
ンジスタＱｐｔ　および駆動トランジスタとなり出力信
号Ｖｏｕｔ端とｖＩ印加点との間にドレイン、ソース間
が挿入されかつデートに上記入力信号Ｖｉｎが与えられ
るｎチャネルＭＯＳ　）ランジスタＱｎ１からなる通常
のＣ−ＭＯＳイン／？−夕の、ＶＤＤ印加点とＶｏｕｔ
との間に２個のｐチャネルＭＯ８）ランジスタＱｐｘ　
＋　Ｑｐｓの各ソース、ドレイン間を直列挿入し、この
うちｖＤＤ側のＭＯＳ　）ランジスタＱｐ２のｙ−トに
は前記第１図回路の出力電位ｖｏを与えると共にＶ＋ｓ
ｕｔ側のＭＯＳ　トランジスタＱｐｓのｆ−）には入力
信号Ｖｉｎを与えるようにしたものである。

そして上記各ＭＯ８）ラン゛ジスタＱｐ１ｅ　Ｑｐｓ　
ｒ　Ｑｐｓ　＋Ｑｌのβ値をそれぞれβｐｌ＋βｐ意、
βｐ３＋βｎ１とする（ただしβは各ＭＯ８）ランジス
タにおける？−）絶縁膜の膜厚、ｒ−ト絶縁膜の誘電率
、チャネル長、チャネル幅によって決まる定数であり、
トランジスタの駆動能力を表わす）。

このような回路において、いｔ　Ｖ　ｅをｖｌにすると
、ＭＯＳ　）ランジスタＱｐｔがオフするためにこの場
合には２個のＭＯＢ　）ランゾ負夕。ｐｌ。

Ｑｐｓは動作とは無関係になる。この時の等１１ｉ１１
回路は第３図（ｂ）のようになり、ｐチャネル側の駆動
能力はＭＯＳ　）フンジスタＱｐｔ単独のβＰＩ、ｎチ
ャネル側の駆動能力はＭＯＳ　）ランジスタＱｎｔ単独
のβｎ１　となる。

一方、ｖｏをｖＬにすると、ＭＯＳ　）ランノスタＱＰ
ｓは常にオど状態となり、ｖｌｎがＬレベルの時Ｋ１１
Ｍ０８）ランゾスタＱｐｓ　もオン状態になるために、
この時のｖＤＤからＶｏｕｔへの電流経路はＭＯＳ　ト
ランジスタＱｐｔの経路および直列接続された２個のＭ
ＯＳ　）　：ｌ＞ンジスタＱＰ黛、Ｑｐｓの経路の二つ
となる。したがってこの場合の等価回路−Ｘ　ｆｉ　Ｑ
ｐａ　トβｎ１のβ値を持っｎチャネルＭＯＳ　）ラン
ジスタＱｎｔ　とからなるインバータになる。

したがってＶｏｔＶＬにすることによってｖＨの時にく
らべて、Ｃ−ＭＯＳインノ４−夕のｐチャネル側したも
のと等価なＣ−ＭＯＳインバータとな９、このために、
ｖｏをｖＬにした場合はｖＨにした場合にくらべてＶｏ
ｕｔの立上り遅延時間はほぼインバータを反転させる入
力電圧の値はよりｖＤＤに接近した値となる。また第３
図（ｄ）はこの実施例回路にお１いてＶ・をｖＨおよび
ＶＬにした時の入出力特性を示している。

第４図（１）ないしくｄ）もこの発明をＣ−ＭＯＳイン
・々−夕に実施した場合の構成図、等価回路図および特
性図である。第３図（ａ）に示す実施例回路では電位Ｖ
、をｆｆ−）入力とするＭＯＳ　）ランジスタをｐチャ
ネル側に設けたが、ここでは第４図（＆）に示すように
ｖｉｓ印加点とＶｏｕｔとの間に２個のｎチャネルＭＯ
Ｓ　）　９ンジスタＱｎｍ　＋　Ｑｎｓの各ソース、ド
レイン間を直列挿入し、このうちＶｌａ側のＭＯＳ　）
ランジスタＱｎｓのｆ−）には前記第１図回路の出力電
位Ｖ・を与えると共にＶｏｕｔ側のｖＯ８）ランジスタ
Ｑｎｌのｆｆ−）には入力信号Ｖｉｎを与えるようにし
たものであり、上記各ＭＯ８）ランジスタＱｎ＊　ｌ　
Ｑｎｓの゛ンｔｔを一’すれぞれβｎ１．βｎｌとする
。

このような回路では、いまＶ・をｖＬにするト、ＭＯＳ
トランジスタＱｎｓがオフするためにこの場合には２個
のｖＯ８）ランジスタＱｎ１、＋Ｑｎｓは動作とは無関
係になる。したがってこの時の等価回路は第４図（ｂ）
のようになり、ｐチャネル側の駆動能力はＭＯＳトラン
ジスタＱｐｓ単独のβｐｌｓｎチャネル側の駆動能力は
ｖＯ８）ランジスタＱｎ１単独のβｎｌ　となる。

一方、■、をｖＨにすると、ＭｏｓトランノスタＱｎｉ
は常にオン状態となり、Ｖｉｎが１（レベルの時にはｖ
Ｏ８）ランジスタＱｎｍ　もオン状態になるために、こ
の時のＶｏｕｔから、ｖｏへの電流経路はｖＯ８）ラン
ジスタＱｎｓの゛経路および直夕１接続された２個のｖ
Ｏ８）ランジスタＱｎ！＋　Ｑｎｓの経路の二？となる
。したがってこの場合の等価回路は１４図（ｃ）に示す
ように、 βｎ１十−の」二Ｉリーなる合成されたβ値を持つｎβ
ｎ意＋／ｎ３ チャネルＭＯ８）ランジスタＱｎａとβｐ１のβ値を持
つｐチャネルＭＯ８トランジスタＱｐＩ　とからなるイ
ンバータとなる。したがってｖＯをｖＨにすることによ
ってｖＬの時にくらべて、Ｃ−ＭＯＳインバータのｎチ
ャネル側のβ値を実効的に子Ｕ竹酊 ｌ＋β　　　　　　）倍大きくしたものと等価すＣ−Ｍ
ＯＳイン／１−夕となシ、このたメニ、ｖＯをｖＨにし
た場合はＶ、にした場合にくらぺてＶｏｕｔの立下シ遅
延時間はほぼ （１＋石！儒ｓ　）’−’　　倍短かくな机また第４図
（ｄ）はこの実施例回路においてＶｏ、をｖＨおよびｖ
Ｌにした時の入出力特性を示している。

第５図（ａ）ないしくＣ）もこの発明をＣ−ＭＯＳイン
／４−タに実施した場合の構成図、等価回路図である。

上記第３図（ａ）および第４図（ａ）に示す実施例回路
では電位Ｖ、をｒ−）入力とするＭＯＳトランジスタを
ｐチャネル側およびｎチャネル側のいずれか一方に設け
たが、ここでは第５図（、）に示すようにｐチャネルＭ
Ｏ８）ランジスタＱｐａ＋ＱｐｓおよびｎチャネルＭＯ
８）ランジスタＱｎｍ＋Ｑｎｓ　を両方とも設け、ＭＯ
ＳトランジスタＱｐ３のｒ−）には直接電位ｖＯを与え
、°漬たｖＯ８）ランジスタＱｎｓのデートにはＣ−Ｍ
ＯＳインノ臂−タ■１を介して電位ｖｏを与え、かつｖ
Ｏ８）ランジスタＱｐｓ　　ｌ　Ｑｎｔの？−）には入
力信号Ｖｌｎを与えるようにしたものである。

この上製な回路では、Ｖ・がＶ、の時にはＭＯＳトラン
ジスタＱｐｌ　＊　ＱｎｓがオフするのでｖＯ８トラン
ジスタＱ９鵞ｒ　Ｑｐｓ　＊　Ｑｎｓ　ｔ　Ｑｎｓは動
作とは一無関係になり、この時の等価回路は第５図（ｂ
）に示す−ようにｖＯ８トランジスタＱｐｔ　ｒ　Ｑｎ
ｓ力）らなル通常のＣ−ＭＯＳインノ々−夕となる。

一方、ｖｏをｖＬにするとｖＯ８トランジスタＱＰｓ　
ｒ　Ｑｎｓは常にオン状態となるので、この場合の等価
回路は第５図（ｅ）に示すように、なる合成されたβ値
を持つｎチャネルＭＯ８）ランジスタＱｎａとから表る
インバータとなる。

第６図（ａ）ないしくｅ）はこの発明をＣ−ＭＯＳイン
・々−夕に実施した場合の構成図および等価回路図であ
り、この実施例では前記第１図に示すような回路を二つ
用意してｖｏｔ　ｌ　ｖａｔの二種類の電位を使用する
ことによりｐチャネル側の実効的な駆動能力を４種−に
設定できるようにしたものである。すなわち、ｐチャネ
ルＭＯ８）ランゾスタＱｐｓおよびｎチャネルＭＯ８ト
ランジスタＱｎ監からなる通常のＣ−ＭＯＢインノ童−
夕の、ＶＤＤ印加点と出力信号Ｖｏｕｔ端との間に２個
のｐチャネルＭＯ８）ランジスタＱｐａ　＋　Ｑｐｓの
各ソース。

ドレイン間を挿入し、これと並列にもう２個のｐチャネ
ルＭＯ８トランジスタＱＰ＠　＊　Ｑｐｙの各ソース、
ドレイン間を直列挿入し、このうちｖＤＤ側の一方のｖ
Ｏ８）ランジスタＱＰ４のｙ−トには一上記一方の電位
Ｖ（１１を与えると共にｖＤＤ側の他方のｖＯ８トラン
ジスタＱｐ・の？−）には他方の電位ＶＯ２を与え、か
つＶｏｕｔ側の２個のｖＯ８）ランゾスタＱｐｉ　＋　
Ｑｐｙの？−）には入力信号Ｖｌｎを与えるようにした
ものである。そして上記各ＭＯ８）ランジスタＱｐ４〜
ＱＧｌ？ｌＺ）ｆｉをそれぞれβｐ４〜βｐ７とする。

このような回路において、いま電位ＶＯＩ　Ｉ　Ｖａｌ
が共にｖＨである時にはＭＯＢ）ランジスタ。ｆ’４＋
Ｑｐ−はオフするのでＭＯＢ　）ランジスタ。ｐ４〜Ｑ
ｐｔは動作とは無関係になって、この時の等何回路は第
６図（ｂ）に示すようにＭＯＢ　）ランジスタＱｐｔ　
ｌ　Ｑｎｌからなる通常のＣ−ＭＯＢ　イｙ　バー　ｆ
ｉとなる。

電位Ｖ６１がＶＬＮ　Ｖ　０１がｖＨの時の等何回路が
第６図（ｃ）であシ、この時のｐチャネル側のＭＯＢ　
トランジスタＱｐｂのβ値はβｐ１＋βｐ４°β１“２
ヶ、。　　　　　　　　□ 電位Ｖ６１がｖ、　ｓ　Ｖ　＠　冨がｖＬの時の等何回
路が第６図（ｄ）であり、この時のｐチャネル側のＭＯ
Ｂ　）ランジスタＱｐｅのβ値はβｐ１＋ｂＥｈＬβｐ
・　トβｐ１ となる。

電位Ｖ　（１１＊　Ｖ　０１が共にｖＬの時の等何回路
が第６図（、）であり、この時のｐチャネル側のＭＯｓ
トランジスタＱｐｄのβ値は 第７図（ａ）ないしくｅ）はこの発明を２段イン・量−
夕構造の遅延回路に実施した場合の構成図および等価回
路図である。この実施例回路は第７図（ａ）　Ｋ示すよ
うに、負荷トランジスタとなりＶＤＤ印加点とノードＮ
１との間にソース、ドレイン間が挿入されかつｆ−トが
Ｖａｌに接続されたｐチャネルＭＯ８）ランゾスタＱｐ
ｓおよび駆動トランジスタとなりノードＮ１とＶ。印加
点との間Ｋ）’Ｌ／イン、ソース間が挿入されかつ？−
）Ｋ入力信号Ｖｉｎが与えられるｎチャネルＭＯ８）ラ
ンジスタＱｆ１４からなる１段目のＣ−ＭＯＳインノ々
−タ■３と、負荷トランジスタとなりＶＤＤ印加点と出
力信号Ｖｏｕｔ端との間にソース、ドレイン間が挿入さ
れかつダートに上記ノードＮ１の信号が与えられるｐチ
ャネルＭＯ８）ランジスタＱｐ９および駆動トランジス
タとなり出カ信号Ｖｏｕｔ端とｖｓｓ印加点との間にド
レイン・ソース間が挿入されかつｆ−）に上記ノードＮ
！の信号が与えられるｈチャネルＭＯ８トランジスタＱ
ｎｇからなる２段目のＣ−ＭＱ３イン・量−月１とで構
成された遅延回路の、ＶＤＤ印加点とノードＮ１との間
に前記第１図回路の出方電位ｖｏをｒ−）入力とするｐ
チャネルＭｏｓトランジスタＱｐ１６のソース、ドレイ
ン間を挿入するようにしたものである。そして上記ＭＯ
８）ランジスタＱ”ａ　＊　ＱＰｓ　ｔ　Ｑｐｔｏそれ
ぞれのβ値をβｎ４．βｐａｔβｐＩＯとし、入力信号
Ｖ１ｎの立下り時におけるＣ−ＭＯＳイン−々−タ！１
ｕｌｌそれぞれの立上り遅延時間と立下シ遅延時間をτ
２　、τ３とする。

この回路において、いまＶ・がｖＢの時にはＭＯＢ　）
ランジスタＱＰＩ・がオフとなるため、この時の等何回
路は第７図（ｂ）のようＫなシ、全体的な立下夛遅延時
間ｒ／はＣ−ＭＯＳイン・譬−タ’！＋Ｉ３それぞれの
立上シ遅延時間τ３と立下す曝延時間τ３の和のτｘ＋
ｆｓとなる。

一方、ｖｏがＶＬテＭＯ８）ランジスタ。Ｉ）ｌｅがオ
ン状態になると、Ｃ−ＭＯＳインバータＸ！のｐチャネ
ル側は第７図（ｅ）に示す等何回路のようにＩｐｇ＋β
ｐｔｅなる合成されたβ値を持つＭＯＢ　）ランジスタ
Ｑｐ・となるために１段目のＣ−ＭＯＳインバータＩ、
の信号遅延時間はほぼ となる。ただしβｎ４＞βＰａ＋βＰｓｅでかつＱｐｔ
・がオン状態でもＱｎ４はインバータＩ３の出力Ｖｏｕ
ｔをｖＤＤ側へ反転させ得る程度の駆動能力を持ってい
るものとする。

第８図（凰）ないしく、）は同じくこの発明を２段イン
バータ構造の遅延回路に実施した場合の構成図および等
価回路図である。上記第７図（ａ）に示す実施例回路で
は電位ｖｏをｙ−ト入力とするＭＯＢ　）ランジスタを
ｐチャネル側に設けたが、ここでは第８図（ａ）に示す
ようにノードＮ１とＭａｌ印加点との間に電位Ｖ・をｆ
ｆ−）入力とするｎチャネルＭＯ８）ランジスタＱｎ−
のドレイン。

ソース間を挿入するようにしたものである。ただしこの
実施例の場合には立上り信号を遅延するために、１段目
のＣ−ＭＯＳインバータ１１冨を構成するｐチャネルＭ
Ｏ８）ランジスタＱｐｓのｒ−トに入力信号Ｖｉｎが与
えられ、またｎチャネルＭＯＳ　）ランジスタＱｎ４の
？−）はＶＤＤに接続されている。そして上記ＭＯ８）
ランジスタＱｐｓ＋Ｑｎｉ　＋　Ｑｎａそれぞれのβ値
をβｐ−２βｎ４＋βｎ。

とし、入力信号Ｖｉｍの立上９時におけるＣ−ＭＯＳイ
ンバータＩ’３．Ｉ、それぞれの立下）遅延時間と立ち
上シ遅延時間をτ意″、τ３′とする。

この回路において、いまＶ・がＶ、の時にはＭＯＳ　）
ランジスタＱｎｓがオフとなるため、この時の等価回路
は第８図（ｂ）のようになり、全体的な立上シ遅延時間
ｒｙはＣ−ＭＯＳインバータ！′、。

■１それヤれの立下９遅延時間τ３′と立上シ遅延時間
τ畠′の和ｒ　、？十τ３′となる。

一方、Ｖ・がＶ■でＭＯＳ　）ランジスタＱｎｓがオン
状態になると、Ｃ−ＭＯＳイン・々−タ１　！Ｉのｎチ
ャネル側は第８図（、）に示す等価回賎のようにβｎ４
＋βｎ・なる合成され九β値を持つＭＯＳ　）ランジス
タＱｎｂとなるために１段目のＣ−ＭＯＳインバータｒ
　、Ｉにおける信号遅延時間は立上り遅延時間τｒはｍ
）　・ｒ　ｘ　’＋　ｒ　ｓ　’となる。ただしβｐｓ
＞１口４＋βｎ−でかつＱｎ・がオン状態でもＱｐ−は
インノ々−タＩ３の出力ＶｏｕｔをＶＳＳ側へ反転させ
得る根音の駆動能力を持っているものとす条。

次に二つ以上の入力を持つ論理回路にこの発明を実施し
た例を説明する。第９図は上記第７図（−）に示す実施
例回路の１段目のイン・ぐ−夕を多入力化して多入力Ｏ
Ｒ型遅延回路を構成するようにしたものであｌ　、ｎチ
ャネルＭＯＳ　）ランゾスタＱｎａｘ　＊　Ｑｌｌａｓ
　＊　Ｑｎ４ｍそれぞれの、ｒ−トに各入力信号Ｖｌｎ
ｌ〜Ｖ　ｌ　ｎ　＠が与えられる。また第１０図は上記
第８図（ａ）に示す実施例回路の１段目のインバータを
多入力化して多入力ＯＲ型遅延回路を構成するようにし
たもので６’）、ｐチャネｋＭＯＢトランジスタＱｐｓ
ｔ　ｌ　Ｑｐｓｘ　ｌ　Ｑｌ）ａｓそれぞれのｒ−）に
各入力信号Ｖｉｎｌ〜Ｖｉｎｅが与えられる。

上記第９図あるいは第１０図のそれぞれの実施例回路で
は、ＭＯＳトランジスタＱｐｔｅあるいはＱｎｓがオン
している場合にはオンしていない場合よりもそれぞれ立
下り遅延時間あるいは立上９１！！延時間が短くなる。

第１１図ないし第１３図はそれぞれこの発明を２人力Ｃ
−ＭＯ８ＮＡＮＤ回路に実施した場合の構成図である。

第１１図の実施例回路は、ｖＤＤ印加点と出力信号Ｖｏ
ｕｔ端との間に入力信号Ｖｉｎ１．　Ｖｉｎｅを各ｒ−
ト入力とする２個のｐチャネルＭＯ８）ランジスタＱｌ
ｓ　Ｉ　Ｑｆｌｌｓそれぞれのソース、ドレイン間を並
列挿入し、かつＶｏｕｔとＶｌｌ印加点との間に上記信
号Ｖｉｎｌ　、　Ｖｌｎｌを各ｅ−）入力とする２個の
ｎチャネルＭＯＳ　）ランジスタＱｎｔｒＱｎａのドレ
イン、ソース間を直列挿入することによって構成された
通常の２人力Ｃ−ＭＯ８ＮＡＮＤ回路の、ｖＤＤ印加点
とＶｏｕｔとの間に２個のｐチャネルＭＯ８）ランジス
タＱｐｓｓ　ｅ　ＱＰ１４のソース、ドレイン間を直列
挿入すると共にこの一方のＭＯＳ　）ラノジスタＱｐｌ
のドレインとＶｏｕｔとの間にもう１個のｐチャネルＭ
Ｏ８）ランジスタＱｐ１ｇのソース、ドレイン間を挿入
し、上記λτＯ８）ランゾスタＱｐｓｓの？−）にはＶ
・を、ＭＯＳトランゾスタＱｐｔａ　＊　Ｑｐｔｓのｒ
−）には入力信号Ｖ１ｎ１　、　Ｖｉｎ３それぞれを与
えるようにしたものである。

また第１２図の実施例回路は、ＭＯＳトランジスタＱｐ
ｔ１１　Ｑｌ）ｔｘ　＊　Ｑｎｙ　ｔ　Ｑｎｓからなる
通常の２人力Ｃ−ＭＯ８ＮＡＮＤ回路の、Ｖｏｕｔとｖ
ｓ　ｓ　印加点との間に３個のｎチャネルＭＯＳ　）ラ
ンジスタＱｎｓ　Ｉ　Ｑｎｚｏ　＊　Ｑｎｓｓの各ドレ
イン、ソース間を直列挿入して、これらのＭＯＳ　）ラ
ンジスタＱｎ・。

Ｑｎｔｏ　ｌ　Ｑｎ目の各ダートに入力信号Ｖｉｎｌ＋
Ｖ　ｉ　ｎ　２および電位Ｖｏ　と反対電位関係にある
電位ｆ７をそれぞれ与えるようにしたものでｉる。

さらに第１３図の実施例回路は、通常の２人力Ｃ−ＭＯ
８ＮＡＮＤ回路に上記ＭＯ８）ランジスタＱｐｔｓ　ｌ
　Ｑｐ１４　＋　Ｑｐｔｓ　とＱｌｌｌｓ　＊　Ｑｎｔ
ｏ　＊　Ｑｎｘｔをすべて追加すると共に■７を得るた
めにＣ−ＭＯ８インパータＩ４を追加したものである。

上記第１１図ないし第１３図の実施例回路において、Ｍ
Ｏ８）ランゾスタＱｐｔｔ〜Ｑｐｔａ　＊　Ｑｎｙ〜Ｑ
ｎｓｓのβ値をβｐ１１〜βｐ１６．βｎｙ〜βｎ１１
とすると、入力信号Ｖｉｎ１．　ＶｌｎｌおよびＶ＠あ
るいは■７に対するＶｏｕｔのｐチャネル側の実効的な
β値βｐとｎチャネル側の実効的なβ値βｎは下記の表
１から表３のようになる。

表１（第１１図回路） 表２（第１２図回路） 表３（第１３図回路） 第１４図ないし第１６図はそれぞれこの発四を２人力Ｃ
−ＭＯ８ＮＯＲ回路に実施した場合の構成図である。

第１４図の実施例回路は、ｖＤＤ印加点と出力信号Ｖｏ
ｕｔ端との間に入力信号Ｖｉｎｌ　ＨＶｉｎｌを各ｒ−
）入力とする２個のｐチャネルＭＯ８）ランゾスタＱｐ
ｓ・＋Ｑｐ＊ｔのソース、ドレイン間ヲ直列挿入し、か
つＶｏｕｔとｖｌ、印加点との間に上記信号Ｖｌｎｌ　
、　Ｗｉｎｇをｒ−）入力とする２個のｎチャネルＭＯ
Ｓ　）ランジスタＱｎｔｓ　＊　Ｑｎｔｍのドレイン、
ソース間を並列挿入することによって構成された通常の
２人力’Ｃ−ＭＯ８ＮＯＲ回路の、出力信号Ｖｏｕｔ端
とＶＳＳ印加点との間に２個のｎチャネルＭＯＳ　）ラ
ンジスタＱｎ１４＊　Ｑｎｔｉのドレイン、ソース間を
直列挿入すると共にこの一方のＭＯＳ　ト＞ンジスタＱ
ｎ１ａのソースと出力信号Ｖｏｕｔ端との間にもう１個
のｎチャネルＭＯＳトランジスタロ１１１・のソース、
ドレイン間を挿入し、上記ＭＯＳトランジスタＱｎｔａ
　ｌ　Ｑｎｓａのｒ−トには入力信号Ｖｉｎ１＊　Ｖｉ
ｎｌを、ＭＯＳ　）ランるようにしたものである。

また第１５図の実施例回路は、ＭＯＳ　トランジスタＱ
ｐｘ＠＊　Ｑｌ）１７　＋　Ｑｎｔｓ　＋　Ｑｎｔｓか
らなる通常の２　人力Ｃ−ＭＯ８ＮＯＲＰ路の、ｖＤＤ
印加点と出力信号Ｖｏｕｔ端との間に３個のｐチャネル
ＭＯＳトランジスタＱｐｓ畠Ｔ　Ｑｐ’ｔ−Ｉ　Ｑｐ雪
Ｏの各ソース、ドレイン間を直列挿入し、これらＭＯＳ
　）ランジスタＱｐｌｓ　＋Ｑｐｔｓ　＃　ＱＰＩ＠　
（Ｄ各ダートに電位ｖＩと反対電位関係にある電位Ｃ入
力信号Ｖｌｎ＠　ＨＶｌｎｌをそれぞれ与えるようにし
たものである。

さらに第１６図の実施例回路は、通常の２人力Ｃ−ＭＯ
８ＮＯＲ回路に上記ＭＯＳトランジスタＱｎｓａ　＊　
Ｑｎｔｓ　ｌ　Ｑｎｔｓ　＋とＱｐｔｓ　＊　Ｑｐｔｅ
　＊　ＱＰｘｏをすべて追加すると共に石を得るために
Ｃ−ＭＯＳインバータＩ、を追加したものである。

上記第１４図ないし第１６図の実施例回路において、Ｍ
ＯＳ　トランジスタＱｐｔｓ〜Ｑｐｓ＊　ｔ　Ｑｎｔ＊
〜Ｑｎ１＠のβ値をβｐ１＠〜βＩ）！Ｏｌβｎ１１〜
βｎｔｓとすると、入力信号Ｖｉｎｌ　ｇ　Ｖｌｎｌお
よ・びＶ、あるいはＶ・に対するＶｏｗｓ　ｔのｐチャ
ネル側の実効的なβ値βｐとｎチャネル側の実効的なβ
値βｎは下記の表４から表６のようになる。

表４（第１４図回路） 表５（第１５図回路） 第１７図はこの発明を３人カＣ−ＭＯ８排他的−理和型
遅延回路に実施した場合の構成図である。

この実施例回路はｖＤＤ印加点のノー）’Ｎ、との間に
負荷トランジスタとなるｐチャネルＭＯ８）ランジスタ
Ｑｐａｓのソース、ドレイン間を挿入しこのＭＯＳ　）
ランジスタＱｐｓｔのｒ−）はｖｓｉに接続し、またノ
ードＮｌとｖａｓ印加点との間に入力信号Ｖｉｎｌ　ｒ
　Ｖｆｎｌ　＊　Ｖｌｍｌをｒ−）久方とする駆動トラ
ンジスタとなる３個のｎチャネルＭＯＳ　）ランジスタ
Ｑｎｓｔ　１Ｑｌｓ　ｅ　Ｑｎｔｓのドレイン、ソース
間を直列挿入し、さらにノードＮ。

とＶｌｌ印加点との間に駆動トランジスタとなる３個の
ｎチャネルＭＯＳ　）ランノスタ。１．。

Ｑｎ＊ｔ　＊　Ｑｎａｉのドレイン、ソース間を直列挿
入しこれら各ＭＯ８）ランジスタＱｎｌ。、Ｑｎ□。

Ｑｎａｉのｙ−トには３個の各Ｃ−ＭＯＳインノ々−タ
■・　、’ｔｒ１畠を介して上記各入力信号Ｖｉｎｌ　
＃　Ｖｉｎ！、　Ｖｉｎｓ　を与え、またノードＮｌの
信号をＣ−ＭＯＳインバータＩ、で反転することによっ
て出力Ｖｏｕｔを得るようにした通常の１！！！延型３
大型３−ＭＯ８排他昨論理和回路の、ｖＤＤ印加点とノ
ードＮ、との間に電位Ｖ、をｆ−ト入力とするｐチャネ
ルＭＯ８）　、９ンジスタＱｐ■のソース、ドレイン間
を挿入するようにしたものである。

この実施例回路ではＶ、の電位を変えることによってソ
ードＮ、における負荷トランジスタ側のβ値（駆動能力
）を変え、これによって遅延時間を変えることができる
。すなわち、Ｖ。

コｖＨＯ時にはＭＯＳ　）ランゾスタＱｐｚｓはオフ状
態となってｐチャネル側の負荷能力は相対的に小さなも
の・となり、このためＶｏｕｔの立下り遅延時間は大き
くなる。

一方、Ｖ、＝ＶＬＯ時にはＭＯＳ　）ランゾスタＱｐｓ
ｓはオン状態となりｐチャネル側の負荷能力は相対的に
大きくなってＶｏｕｔの立下り遅延時間は小さくなる。

勿論Ｑｐｌがオン状態でも直列するｎチャンネルＭＯＳ
　）ランジスタはイン・櫂−メ１−の出力Ｖｏｕｔ　ｔ
−ＶＤＤ側へ反転させ得る程度の駆動能力を持っている
。

以上説明した各実施例はいずれもＣ−ＭＯＳ　＠造のも
のであるが、次にこの発明をディ／レッジ曹ンモードの
ＭＯＳ　）ランジスタを負荷トランジスタに用いかつエ
ンノ１ンスメントモードのＭＯＳトランジスタを駆動ト
ランジスタに用いたいわゆるＥ／１）構造のＭＯ８形論
理回路に実施した場合の例を説明する。

第１８図ないし第２７図はそれぞれこの発明をＥＡ）構
造のＭＯ８形論理回路に実施した場合のものである。

第１８図（１）ないしくｄ）はこの発明をＥ／ｌ）形イ
ンバータに実施した場合の構成図、等価回路図および特
性図である。この実施例回路は第１８図（ａ）に示すよ
うに負荷トランジスタとなりＶｏｏ　Ｅｌ加点と出力信
号Ｖｏｕｔ端との間にソース、ドレイン間が挿入されか
つｆ−）がＷｏｎｔに接続されたｒイ！し、シ膚ンモー
ド（以下り形と略称する）のＭＯＳ　）ランジスタＱＤ
Ｉ−と、駆動トランジスタと表りＶｏｕｔとＶｌｌ印加
点との間にドレイン、ソース間が挿入されかつｒ−）に
入カイロ（以下Ｅ形と略称する）のＭＯＳ　）ランジス
タＱｚ１とからなる通常のＥ／ｂ形インバータの、出力
信号Ｖｏｕｔ端とＶ１ｍ印加点との間に２個のＥ形のＭ
ＯＳ　）　？ンジスタＱｇｚ　＋　Ｑｗｓの各ドレイン
。

ソース間を直列挿入し、このうちＶｏｕｔ側のＭＯＳ　
）ランジスタＱｇｚのｒ−トに入力信号Ｖ１ｎを与えま
たＶ。側のＭＯＳ　トランジスタＱｍｓのデートに前記
第２図回路の出力電位Ｖ、を与えるようにしたものであ
る。なお、ＭＯＳトランジスタＱｏ１ｒ　Ｑ＋ｃｔ〜Ｑ
ｍｓのβ値はβＤ１＋βＥ１〜βｌであるとする。

このような回路において、Ｖ　ｅ　ｔ−ＶＬにするとＭ
ＯＳ　）ランゾスタＱｇｓがオフするためにＭＯＳ）ラ
ンジスタＱｚ２＋　Ｑｇｓは動作とは無関係になる。

したがってこの時の等価回路は第１８図（ｂ）のように
なシ、負荷能力はＭＯＳ　トランジスタＱＤ１単独のβ
Ｄ１、駆動能力はＭＯＳ　）ランジスタＱｇｔ単独の１
ｇ１となる。

一方、Ｖ・をｖＨにするとＭＯＳ　）ランゾスタＱｇｓ
は常時オン状態となる。この時ＶｌｎがＨレベルとなる
ＭＯＳ　）ランジスタＱ１２もオンするため、Ｖｏｕｔ
からＶａＳへの電流経路はＭＯＳ　）ランジスタＱ１に
よるものと直列接続された２個ののＭＯＳ　）ランジス
タＱ鳶２＃Ｑ１５によるものとの和となる。そしていｌ
ｖ・＝ｖＨの時にＭＯＳ　）ランジスタＱＩ２のしきい
値の基板Ｉ童イアス効米を無視するなら、この時の等価
回路は第１８図（ｅ）に示すようにβ、＋ｍ〒なる合成
されたβ値を持つＥ形のＭＯＳ　）ランジスタＱｍｌと
βＤ１なるβ値を持つＤ形のＭＯＳ　）ランジスタＱＤ
１とから構成されたインバータとなる。しだがって、Ｖ
、＝Ｖ、とすることによって、Ｖｏ−＝ｖＬの時にくら
べてし小形インバータのエンＩ・ンスメントモード側の
ＭＯＳ　トランジスタのβ値等価になる。このためＶｏ
ｕｔの立下シ遅延時間はほぼ’　”　”７；”Ａメｄρ
＃　）−１倍値かくなる。

また第１８図（ｄ）はこの実施例回路において■・をｖ
ＨおよびｖＬにした時の入出力特性を示している。なお
第１８図（ｄ）中のＶＴＩＣはＥ形ＭＯ８ラン□ジスタ
のしきい値である。

第１９図（ａ）　、　（ｂ）は同様にこの発明をＥ／ｌ
）形インノ譬−夕に実施した場合の構成図およびその特
性図である。この実施例回路は第１９図（ａ）に示すよ
うにＭＯＳ　）ランジスタＱｎ１＋　Ｑｇｌからなる通
常のＥ／ｌ）形インバータの、ｖａｎ印加点と出力信号
Ｖｏｕｔ端との間にＥ形のＭＯＳ　）ランジスタＱ、４
１７）ソース、ドレイン間およびＤ形のＭＯＳ　）２ン
ジスタＱｏ２のソース、ドレイン間を直列挿入し、上記
ＭＯ８）ランゾスタＱ１４のｒ−）にはＶｏを、ＭＯＳ
　）ランゾスタＱｎ２のｒ−トにはＶｏｕｔをそれぞれ
与えるようにしたものである。

この回路では、Ｖｏｕｔの立下り特性については近似的
にはＭＯＳトランジスタＱＥ１によって決定されるが、
Ｖｏｕｔの立上りについてはＶｏ　＝ｖｉｔの時にはＭ
ＯＳ　トランジスタＱｏ１のみではなく、ＭＯＳ）ラン
ジスタＱｔａ、　ＱＤ２も加わって負荷動作能力が増加
し、それだけＶｏｕｔの立上り遅延時間は短かくなる。

この負荷動作能力はＥ形のｖＯ８）ランノスタＱＮ４と
・Ｄ形のｖＯ８）ランノスタＱＤ２の直列回路を含むた
めに簡単に求めることはできないが、次のような乗絆下
ではＶｏ＝ＶＭの時の合成された負荷トランジスタの実
効的なβＤは下記のように衣わすことができる。ただし
βｆｆ１４＋βＤ２はｖＯ８）ランジスタＱＮ４１　Ｑ
Ｄ２のβ値である。

■　β−４＞＞βＤ２でかつＶｏｕｔ　（ＶＤＤ−ＶＴ
Ｉ４　（１）時（ただしｖｒｓｕは一＆１０Ｓ　）ラン
ソスタＱＥ４のしきい値） βＤユβＤ１モβＤ２ ■　β１４妙βＤ２でかりＶｏｕｔ　２ＶａＤｖＴＩ４
ＣＤ時 βＤさβＤ１ ■　β起４くβＤ２かつＶｏｕｔ　（ＶＤＤ−Ｖｔｚ＜
　Ｆ）　ｕ８βＤ　：＝　βｏ　１　＋−％三≦；日−
ツテ÷ンラーーｖｔｏ２はｖＯ８トランジスタＱＤ２の
しきい値）βＤユβＤ１ また第１９図（ｂ）はこの実施例回路においてｖｏをｖ
ＨおよびｖＬにした時の入出力特性を示している。

第２０図（ａ）　ｌ　（ｂ）はこの発明をＥ／１）形イ
ンバータに実施した場合の構成図およびその特性図であ
る。前記電位Ｖ・としてｖＩ！８に近いＶＬではなく、
Ｄ形のｖＯ８）ランジスタのしきい値電圧ＶＴＤよりも
さらに負に大きな電位ｖＬ′を得ることができる場合に
は、第２０図（ａ）に示すように上記Ｅ形のｖＯ８）　
９ンジネタＱｔ４を省略しＤ形のｖＯ８トランジスタＱ
Ｄ２のダートにｖＬ′とＶ。

のいずれかを選択できる電位ｖｏ′を与えるようにして
もよい。またこの時の入出力特性は第２０図（ｂ）に示
す通りである。

第２１図（−）　、　（ｂ）はこの発明を同じ（Ｅ／ｌ
）形インバータに実施した場合の構成図であり、それぞ
れ負荷トランジスタ側と駆動トランジスタ側の両方のβ
値を変えるようにしたものである。

すなわち、第２１図（、）に示すものはｖＯ８）ランノ
スタＱｏｔ＋　Ｑｇｌからなる通常のＥ／ｌ）形イン・
データの負荷トランジスタ側に電位Ｖ・をｒ−）入力と
するＥ形のｖＯ８）ランジスタＱｍｓを挿入すると共に
駆動トランジスタ側に入力信号Ｖｉｎをダート入力とす
るＥ形のＭＯＳトランジスタＱ冨６とＶｏをｒ−ト入力
とするＥ形のｖＯ８）ランノスタＱｔ７を直列挿入する
ようにしたものである。

また第２１図（ｂ）に示すものは上記Ｅ形のｖＯ８）ラ
ンジスタＱｉ５の代りにＤ形のｖＯ８）ランジスタＱ０
５を用い、さらにＶ−の代りに前記Ｖ・′を用いるよう
にしたものである。

第２２図（亀）ないしく・）はこの発明を同じ＜　Ｅ／
１１形インバータに実施した場合の構成図であり、この
場合には前記電位Ｖ、としてそれぞれ独立して電位の選
択が可能な二種類の電位ｖｏ　ｌ　＊　ｖＯ＊あるいは
一方の電位としてｖＬではなくＤ形のｖＯ８）ランジス
タのしきい値電圧−ＶｔＯよりもさらに負に大きな電位
ｖＬＪを選択することができるｖｏ’ｔ　ｌ　ｖＯ二を
用いることによってβ値に二種類の冗長性を持たせるよ
うにしたものである。

すなわち、第２２図（ａ）に示す実施例回路では、ｖＯ
８）ランジスタＱＤ１．ＱＥ１からなる通常のＥ、４）
形インバータの駆動トランジスタ側に、Ｖｌｎおよび一
方の電位Ｖｌｌｌ　をｒ−）入力とする２個のＥ形のｖ
Ｏ８）ランジスタＱｌｌｌｌ　＋　ＱＩ９を直列挿入す
ると共にこれに並列的にＶｉｎおよび他方の電位ＶＯＩ
をｒ−）人力とする２個のＥ形のＭＯＳトランジスタＱ
＋１ｏ　＋　Ｑｇｌｌを直列挿入することによって、駆
動トランジスタ側のβ値に二種類の冗長性を持たせるよ
うにしたものである。

第２２図（ｂ）に示す実施例回路では、ｖＯ８）ランジ
スタＱｏ１ｒ　Ｑｇｌからなる通常のＥ力形イン・青−
夕の負荷トランジスタ側に、一方および他方の′磁位ｖ
ａｔ　　ｅ　ＶＯＲそれぞれを？−）入力とする２個の
Ｅ形のｖＯ８）ランジスタＱｇ１ｚｓＱｇ＋ｓを並列挿
入することによって、負荷トランジスタ側のβ値に二種
類の冗長性を持たせるようにし友ものである。

第２２図（ｃ）に示す実施例回路では、上記第２２図（
ｂ）の実施例回路中の、２個のＥ形のＭｏｓトランジス
タＱｇ１２＋　ＱｚｌｓをＤ形ノＭＯｓトランジスタＱ
Ｄ４　ｒ　Ｑｏｓに置き換え、この各ｒ−）にＶＯ２、
ｖｏ、の代りにｖｏ　ｌ　＋　Ｖ６　Ｂを４えるように
し喪ものである。

第２２図（ｄ）に示す実施例回路では、ＭＯＳ　）ラン
ゾスタＱｏ１＋　Ｑｍｔからなる通常のＥ力形インバー
タの駆動トランジスタ側ＫＶ１ｎおよび一方の電位Ｖ（
１１をｆ−ト入男とする２個のＥ形のＭＯＳ　）ランジ
スタＱｇ１ｉ　＊　Ｑｍｌｓを直列挿入すると共に、負
荷トランジスタ側に他方の電位Ｖ・。

をｙ−）入力とするＥ形のＭＯＳ　）ランジスタＱ１１
６を挿入して、負荷トランジスタ側および駆動トランジ
スタ側のβ値それぞれに一種類の冗長性を持九せるよう
にし友ものである。

第２２図（・）に示す一施例回路では、上記第２２図（
ｄ）の実施例回路中の、２個のＥ形のＭＯＳトランジス
タＱ鳶１５．Ｑ鵞１６をＤ形のＭＯＳトランジスタＱｏ
６＋　ＱＤ７に置き換え、この各ダートにＶＯ２ｒ　Ｙ
ｅｓ　ｆＪ代りＫ　Ｖ’ｅｔ　ｅ　Ｖ’＊＊　ｔ　与Ｌ
　ルヨ５にしたものである。

第２３図（ａ）　ｌ　（ｂ）はこの発明をＥ／ｌ）形の
２人力ＮＡＮＤ回路に実施した場合の構成図である。

すなわち、第２３図（ａ）に示す実施例回路は、ＶＤＤ
印加点と出力信号Ｖｏｕｔ端との間に負荷トランジスタ
となるＤ形のＭＯＳ　）ランジスタＱｏａのソース、ド
レイン間を挿入しかりｒ−トはＶｏｕｔに接続し、出力
信号Ｖｏｕｔ端とｖｌ、印加点との間には駆動トランジ
スタとなり入力信号Ｖ１ｎｌ　。

Ｖ　ｉ　ｎ　ｚをｒ−）入力とする２個のＥ形のＭＯＳ
　）ランジスタＱ１ｙ　＊　Ｑｍｌａのソース、ドレイ
ン間を直列挿入して構成された通常のＥ／ｌ）形の２人
力ＮＡＮＤ回路の、ｖＤＤ印加点と出カイｄ号Ｖｏｕｔ
端との間にＥ形のＭＯＳ　）ランジスタＱｇ１ｑとＤ形
のＭＯＳ　）ランノスタＱｏｔのソース、ドレイン間を
直列挿入し、ＭＯＳ　）ランジスタＱｚ１ｑのｒ−トに
は電位Ｖ、を与えると共にＭＯＳ　）ランジスタＱＤ９
のｒ−）にはＶｏｕｔを与えるようにしたものである。

また第２３図（ｂ）に示す実施例回路では上記Ｅ形の′
ＭＯＳトランジスタＱ１１？の代シにＤ形のＭＯＳ　）
う／ジスタＱＤ１ｏを用い、このＭＯＳトランジスタＱ
Ｄ１０のｒ−）に一位Ｖ・の代りに前記ｙ　、　Ｉを与
えるようにしたものである。

このような回路ではＶ・　、ｖ拳’の一位を変えること
によってＭＯＳ　）ランジスタＱｍｔｔ　ｈるいはＱｏ
ｌｏをオンオフさせ、これによって相対的に大きなある
いは小さな負荷能力を選択することができる。

第２４図はこの発明をＥ／ｉ）形の２人力ＮＡＮＤ回路
に実施した場合の構成図である。すなわち、この実施例
回路は、負荷トランジスタとなるＤ形のＭＯＳ　）ラン
ジスタＱＤ１１と、駆動トランジスタとなる２個のＥ形
のＭＯＳ　）ランジスタＱｇｚｏ　＋　Ｑｍ２ｚとから
なる通常の帥形の２人力ＮＡＮＤ回路の、出力信号Ｖｏ
ｕｔ端とＶ□印加点との間に入力信号Ｖｉｎ１　、　Ｖ
ｉｎｅおよび電位Ｖｏ　ｋ各ｒ−）入力とする３個のＥ
形のＭＯＳ　）ランノスタＱ冨２２．Ｑ配２５．Ｑ冨２
４のドレイン、ソース間を直列挿入するようにしたもの
である。そしてこの回路では、ｖｏを■ＨあるいはｖＬ
にすることによってＭＯＳ　）ランジスタＱｔ２ａをオ
ン。

オフさせて、相対的に大きなあるいは小さな駆動能力を
選択できるようにしたものである。

第２５図（ａ）　ｅ　（ｂ）ないし第２７図はそれぞれ
この発明をＥ／ｌ）形の２人力ＮＯＲ回路に実施した場
合の構成図である。す々′わち、第２５図（１）に示す
実施例回路は、負荷トランジスタとなるＤ形のＭＯＩ９
　）ランジスタＱｏ１２と、駆動トランジスタとなる２
個のＥ形のＭＯＳ　）ランジスタＱｇｚｓ＋ＱＩ２４と
からなる通常のり形の２人力ＮＡＮＤ回路の、ＶＤＤ印
加点と出力信号Ｖｏｕｔ端との間にＥ形のＭＯＳ　）ラ
ンジスタＱＩＣ２７およびＤ形のＭＯ８トランジスタＱ
Ｄ１５の各ソース、ドレイン間ヲ直列挿入し、ＭＯＳ　
）シンジスタＱｇ２７のｒ−）には電位Ｖ・を、ＭＯＳ
　）ランジスタＱＤ１５のｒ−トにはＶｏｕｔをそれぞ
れ与えるようにしたものである。また第２５図（ｂ）に
示す実施例回路では、上６己Ｅ形のＶＯ１９）ランジス
タＱｚ２７の代りにＤ形のＭＯＳ　）ランジスタＱｏ１
ａを挿入し、こＭＯＳトランジスタＱＤ１４のｙ−トに
前記電位■Ｏ′を与えるようにしたものである。

上記第２５図（ａ）　、　（ｂ）に示す実施例回路では
、ｖｏあるいはｖＪの電位を変化させることによってＭ
ＯＳ　）ランジスタＱＩ２７　＊　ＱＤ１４をオン、オ
フさせて、相対的に大きなあるいは小さな負荷能力を選
択することができる。

また＃Ｉ２６図に示す実施例回路は、ＭＯＳ　）ランジ
スタＱＤ１２＃　Ｑ１２５１　Ｑ１２４からなる通常の
馳形の２人力ＮＡＮＤ回路の、出カ信号Ｖｏｕｔ端とＶ
ｌｌ印加点との間に２個のＥ形のＭＯＢ　）ランジスタ
Ｑｍｚａ　＋　Ｑｇｚｔのドレイン、ソース間を直列挿
入しかっＶｏｕｔとＭＯＳ　）ランジスタ。ｍ２１１の
ソースとの間にもう１個のＥ形のＭＯＳ　）ランジスタ
Ｑｍｘｏのドレイン・ソース間を挿入し、ＭＯＳ　）　
？ンジスタＱ鳶２８．Ｑ鳶５ｏのｒ−）に各入力信号Ｖ
ｉｎｌ　、　Ｖｉｎｌを、ＭＯＳ　）　５　ンＪ　Ｘ　
／　ＱＩ２？のｒ−）に電位ｖｏをそれぞれ与えるよう
にしたものである。

この実施例回路では、Ｖ・の電位を変化させることによ
ってＭＯＳ　トフンジスタＱ１２９をオン。

能力を選択することができる。

第２７図に示す実施例回路では、第２５図（ａ）に示す
実施例回路におけるＭＯＳ　）ランジスタＱｔ２７＋　
ＱＤ１３と第２６図に示す実施例回路におけるＭＯＳ　
）ランゾスタＱｇｚａ　＊　Ｑ１２９　＋　Ｑｇｓｏと
をすべて挿入することによって、相対的に大きなあるい
は小さな負荷能力および駆動能力が選択できるようにし
たものである。

このように上記各実施例におけるＭＯ８形論理回路では
、ｖｏあるいはｖ５、さらにはｙｅｔ　１ｖ０１　　＊
　ｖ、鳳’　、　ｖｏ、’の電位に応じて、入力信号に
対する出力信号の関係を論理変更のない範囲で種々に変
更する□ことができる。したがって、まず電気特性上過
剰な余裕をつけることなく回路を構成し、もしこの回路
がうまく動作すれば過剰余裕のない適正な回路が構成さ
れたことになり、またこの回路では十分な回路動作が得
られない場合には前記フ為−ズ素子２あるいは１２を溶
断してＶ・の電位を変更し、この電位がｆ−）に与えら
れているＭＯＳ　）ランジスタをオンあるいはオフさせ
ることによって回路の電気特性を予め見込んだ別の特性
に変更して回路全体をうまく動作させるようにすること
ができる。すなわち、これを言い換えれば、回路動作に
二つもしくはそれ以上の選択枝を設けそのうちの適正な
動作状態となる回路の電気特性を非可逆的に選び出せる
ようにすることにより、過剰な動作余裕を排した適正な
回路構成を持つＭＯ８形論理回路を実現することができ
る。

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能である。たとえばＮＯＲ、ＮＡＮＤ
回路では入力が二つの場合について説明したが、これは
三つ以上であってもよい。

以上説明したように仁の発明によれば、電位発生手段か
らの出力電位を非可逆的に変更することによって論理変
更のない範囲で入力信号に対する出力信号の関係を変更
するという冗長性を持たせたので、過剰な電圧余裕や過
剰な動作余裕を回路に持たせることなく適正な回路定数
を持つＭＯＳ形−理回路を提供することができる。

【図面の簡単な説明】

第１図および第２図はそれぞれこの発明のＭＯ８形論理
回路に用いられる電位発生手段の一例を示す回路構成図
、第３図（ａ）ないしくｄ）はこの発明をＣ−ＭＯＳイ
ンバータに実施した場合の構成図、等価回路図および特
性図、第４図（ａ）ないしくｄ）はこの発明をＣ−ＭＯ
Ｓインバータに実施した場合の構成図、等価回路図およ
び特性図、第５図（ａ）ないしくＣ）はこの発明をＣ−
ＭＯＳインバータに実施した場合の構成図および等価回
路図、第６図（Ａ）ないしくｅ）はこの発明をＣ−ＭＯ
Ｓインバータに実施した場合の構成図および等価回路図
、第７図（鳳）ないしくｅ＞はこの発明を２段インバー
タ構成の遅延回路に実施した場合の構成図および等価回
路図、第８図（ａ）ないしく、）はこの発明を２段イン
ノクーメ構成の遅延回路に実施した場合の構成図および
等価回路図、第９図はこの発明を多入力ＯＲ型遅延回路
に実施した場合の構成図、第１０図はこの発明を多入力
ＡＮＤ型遅延回路に実施した場合の構成図、第１１図な
いし第１３図はそれぞれこの発明を２人力Ｃ−ＭＯ８Ｎ
ＡＮＤ回路に実施した場合の構成図、第１４図ないし第
１６図はそれぞれこの発明を２人力Ｃ−ＭＯ８ＮＯＲ回
路に実施した場合の構成図、第１７図はこの発明を３人
力Ｃ−ＭＯ８排他的論理和型遅延回路に実施した場合の
構成図、第１８図（ａ）ないしくｄ）はこの発明なＥ／
Ｉ）形インバータに実施した場合の構成図、等価回路図
および特性図、第１９図（ａ）。 （ｂ）はこの発明をＥ／ｌ）形インバータに実施した場
合の構成図および特性図、第２０図（ａ）　、　（ｂ）
はこの発明をＥ／ｌ）形イン・々−夕に実施した場合の
構成図および％注図、第２１図（＆）　、（ｂ）はこの
発明をＥ力形インバータに実施した場合の構成図、第２
２図（畠）ないしくｅ）はこの発明をＥ／’Ｄ形イン・
９−夕に実施した場合の構成図、第２３図（ａ）　＃　
（ｂ）はこの発明をＥｌＤ形の２人力ＮＡＮＤ回路に実
施した場合の構成図、第２４図はこの発明をＥ／Ｅｌ形
の２人力ＮＡＮＤ回路に実施した場合の構成図、第２５
図（ａ）　、　（ｂ）ないし第２７図はそれぞれこの発
明をＥ／ｌ）形の２人力ＮＯＲ回路に実施した場合の構
成図である。 １．３・・・ｐチャネルＭＯ８）　ｙンジスタ、２゜１
２・・・フ為−ズ素子、４・・・ｎチャネルＭＯＳ　）
ランジスタ、ＩＪ、１．３・・・ディグレッジ四ンモー
トノＭＯ８）：７ンジスタ、１４・・・エン／）ンスメ
ントモードのＭＯＳ　トランジスタＱｐｓ〜Ｑｐ＊ｓ　
＊　Ｑｐｓｔ　ｒＱｐｓｓ　＋　Ｑｐｓｓ・・・ｐチャ
ネルＭＯＳトランジスタ、Ｑｎｔ＝　Ｑｎｓｓ　＋　Ｑ
ｎａｓ　＊　Ｑｎ４鵞＋　Ｑｒｘｓｏ−’ｎチャネルＭ
ＯＳトランジスタ、Ｑｇ１〜Ｑｇ３ｏ°°°ディグレッ
ジ冒ンモードのＭＯＳ）ランモード、ＱＤ１〜ＱＤ１３
・・・エンハンスメントモードのＭＯＳ　）ランジスタ
、１１〜■−・・・Ｃ−ＭＯＳインバータ。 出願人代理人　　弁理士　鈴　江　武　彦ｉｌ１図　　
　第２図 第４図 第１１図 第１３図 第１２図 第１４図 第１５図　　　　第１６図 ｒｙＵｔ 第１７図 第１８図 （ａ）　　　　　　　（ｂ）　　　　　（ｃ）（ｄ） 昭和　年　月　日 特許庁長官　　島　１）春　樹　殿 １、事件の表示 特願昭５６−１３８８３５号 ２、発明の名称 ＭＯａ形論理回路 ３、補ＩＥをする音 事件との関係　特許出願人 （３０７）　　東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 （１）第８頁第１９行目ないし第２０行目にｒｙ−ト絶
縁膜の誘電率、チャネル長、１とあるをｒｙ−ト絶縁膜
の誘電率、キヤ、リア移動１ｕ、チャネル長、」と訂ｉ
Ｅ　”ｆる。 １２１！９負第２行目に［いま■ｏを４ＶＨに１とある
を［いまＶ。をＶＤＤ側の”＋１４１’ｌ　Ｖ　ｕに１
と訂正する。 （３１第９１’４第１０行目に［■ｏをＶＬにすると、
」とあルｆ　［ＶｏＶ　ＶＢａ側（７）　’Ｊｉｉ　ｊ
ｒｊ　Ｖ　Ｌ　ｉ：　−ｆると、」と訂正する。。 （４）第１４頁第５行に「”ｏ＋　＋　ＶｏｔＪとあイ
、を「■ｏ１．■ｏ！」と訂正する。 （５）　　第２３貴第３行目に「ＭＯ８）ラン、クメタ
Ｑ　ｐ、　１〜Ｑ　ＰＨａ　＋ｊとあるを［１０８）ラ
ンノスダＱＰ１．〜ＱＰ、、、Ｊと訂正する。 （６）　第２８日第１０行目に［電位り人力（、；号」
とあ°るを「電位１ｖ１．入力伯峙１と８１正−ｆる。 （７）第３１頁の表５を別紙の通り訂正する−３、（８
）第３８頁第２行目、第３９頁第９行目ないし第１．０
行目および固自第１８行目にそれぞれ１″シきい値−１
とあるを１しきい値電圧」と訂正する。 （９）ｉ＄３９０第１７行目に「（ただし・・・であり
、」とあるな［（ただし ０１ｍ　　第４５頁第６行目にｒＱＩＪｔｏをオンオフ
させ、」とあるを（−Ｑ　Ｄ＋　ｏをオンあるいはオフ
させ、」と訂正する。 口υ　第４６頁第１０行目ないし第１１行目に「２人力
ＨＡＮＤ回路の、」とあるを］−２人力ＮＯＲ回路の、
」と訂正する。 Ｑ４　　第４７貞第９行目に１２人力ＨＡＮＤ回路の」
とあるを［２人力ＮＯＲ回路の、」と訂正する。 Ｑ３１　　第５２員第１１行目ないし第１３行目に［Ｑ
ＩｃＩ′ＱＩＬｓＯ°１°ディプレッションモードの・
・・トランジスタ、」とあるをｒ　Ｑｇ＋−ＱＢｓ。・
・・エンハンスメントモードのＭＯＳ　）ランジスタ、
Ｑｐ１〜ＱＤＩｍ・・・デイゾレツションモードのλ１
０Ｓトラン′ジスタ、」と訂正する。 表５（第１５゛図回路） 特許庁長官　若　杉　和　夫　　　殿 １、事件の表示 特ｌｌ請昭５６−１３８８３５号 ２、発明の名称 ＭＯ８杉論理回路 ３、補正をする者 事件との関係　特許出願人 （３０７）　ｙＩＬ京芝浦１を気株式会社４、代理人 ５、自発補正 ７、補正の内容 ＋１）　　明細優全文を別紙の通りｆｆｔＥＴる、（２
）　　図面の第１５図、第１６図、第１７図及び第２２
図＋ｃｌをそれぞれ別紙図面の通りｆｆ正する１、に３
）　　別紙図面第２８図及び嬉２９図を追加する。 明　　　　　細　　　　　簀 １、発明の名称 ＭＯＢ形論理回路 ２、特許請求の４＠ｖ！Ｕ ＋１）　　一つ以上のＭＯＳ）ランジスタのｅ−）を信
号入力端とし二つ以上のＭＯＳ）ランジスタの各ドレイ
ンもしくはソースが共通接続されたノードな信号出力端
とし一始の電位間で動作する論理回路と、出方電位が非
可逆的に（更できる電位発生手段と、上記論理回路の信
号出力端に直接もしくは一つ以上のＭＯ８トランジスタ
を介してその一端が結合され他端が直接もしくは一つ以
上のＭＯＳ）ランジスタを介して上記一対のいずれか一
方の電位Ｃ；結合されかつ？−）に上記電位発生手段か
らの出力電位が与えられる−１以上のＭＯ８トランジス
タとを具備し、上記電位発生手段の出力電位を変更する
ことによって入力信号に対する出力信号の関係を論理変
更のない範囲で変更するようにしたことを特徴とするＭ
Ｏａ形論理回路。 （２）　　前記電位発生出段の出力電位を変更すること
によって入力信号電圧に対する出力信号電圧の時間変化
の割合を変更するよ゛うにした特許請求の範囲第１項に
記載のＭＯＢ形４ｉ理回路０ （３）前記電位発生手段の出力電位な凌（することによ
って所定の入力信号電圧ζ二対する出力信号電圧の電圧
の大きさを変更するようにした特許請求の範囲第１項鑑
；記載のＭＯＢ形舖理回路。 （４）　　前記論理回路は駆動トランジスタが一方チャ
ネルのＭＯＳ）ランジスタであり負萄トランジスタが他
方のチャネ・ルのＭＯＳ）う、ノスタによって構成され
た特許請求の範囲第１項に記載のＭＯａ形輸理回路。 （５）前記論理回路はｌＡｍ）う／ジスタがエンハンス
メントタイプのＭ０８トランジスタであり負゛荷トラン
ジスタがティデレッシ曹ンタイプのＭＯｌｌ）ランジス
タ鑑；よってｗ４成された特許請求の範ｍｌ第１項に記
載のＭＯａ形論理−路。 （６）　　前記論理回路の信号出力端が次段の一つ以上
のＭｏ２）ランジスタのダートに接続されている特許請
求の範囲第１項に記載のＭＯａ形論理回路。 ８、発明の詳細な説明 この発明はＭＯＳ）ランジスタによって構成されたＭＯ
Ｉ９形論理回路に係り、特に電位発生手段における出力
電位を非可逆的に変更することによって論理変更のない
範囲で回路の入出力特性を変ｆｆ０Ｔ能として冗長性を
持たせるようにしたＭＯｇ形論理回路に関する、 従来のＭＯｇ形論理回路では、入力信号電圧と出力信号
電圧との関係、入力信号電圧に対する出力信号電圧の時
間変化の割合゛あるいは入力信号に対する出力信号の伝
搬時間の関係は、その論理回路を構成するＭＯＳ）ラン
ジスタの電気特性シーよって決まっていた。このために
従来ではいったん入出力特性を決めれば、ＭＯＳ　）ラ
ンジスタの大きさを変えるかもしくはＭｏ８トランジス
タの電気特性Ｃ；関するプロセス／ナラメータを変えな
い限り論理（ロ）路の入出力特性を外部から変更するこ
とはできない。そしてこのことが回路設計上過刺な電圧
余裕や動作時１１余裕を必要とする原因となり、これが
設計を複雑化している。また回路が高集積化、大規模化
、高速化するに伴ない、上記のような余裕は回路の性能
を大きく低下させる原因となるため、過剃余裕め少ない
適正な回路を設計することは増々困４となってきている
。 この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、電位発生手段を持ちこ
の手段からの出力電位を変更することによって論理変更
のない範囲で入力信号に対する出力信号の関係を変更す
るという冗長機能を持たせることによって、過刺な電圧
余裕や動作余裕を持たせることな（適ポな回路定数を持
つＭＯａ形論理回路を提供することにある。 以下図面を参照してこの発明の詳細な説明する。この発
明に係るＭＯａ形論理回路はＭｏ８トランジスタによっ
て構成された通常の論理回路と、この論理回路に追加さ
れるＭＯ＆）ランジスタと、このＭｏ８）ランジスタの
ｒ−）に与えられその電位が一度変更されると再び元に
戻らない非可逆的な電位を姥生ずる電位発生手段とから
構成されていて、このうち第１図および第２図はそれぞ
れこの電位発生手段の一例の回路ｌＩ成図である。この
うち第１図に示すものはｃ−＝ｕｏｓ（相補形ＭＯ８）
ＩＩ造のものであり、一方電源電位ＶＤＤ印加点と他方
電源電位ｖ８８（アース電位）印加点との間に１チャネ
ルＭＯ８）ランジスタ１とＩリシリコン配線層や金嘱配
線層尋からなるフェーズ素子２とが直列接続され、上記
ＭＯ８）ランジスタ１のｒ−）はＶＳＳ印加点に接続さ
れ、また上記ＭＯ８）ランジスタ１とフェーズ素子２と
の直列接続点：二はＶＤＤ印加点とｖｉａ印加・点との
間に直列接続されたｐチャネルＭＯ８）ランジスタ３お
よびｎチャネルＭｏ８）ランジスタ４のそれぞれのダー
トが接続され、上記間ＭＯＩ９）ランジスタ３゜４の直
列接続点から電位Ｖ・が出力されるようになっている。 そしてこの回路では７エーズ素子２が溶断されていない
状態であれば、Ｍ０８トランジスタＪがオン、Ｍｏ１）
ランジスタ４がオフとなるために出力電位ｖｏはＶＤＤ
側の電位ｖＨとなる。一方、フェーズ素子２１ニレーザ
光を照射するかあるいは大電流を流してＩ！＃断した状
態にすれば、今度はＭｏ８　）ランジスタ３がオフ、Ｍ
ｏ８）ランジスタ４がオンとなって出力電位Ｖ、はＷａ
Ｓ側の電位ＶＬとなる。また′上記フユーズ索子２を一
度溶断すると元に戻ら表くなるので、出力電位Ｖ、をＶ
Ｌに変更すると再びＶＨに変更することはできずＶＨか
らＭＬの変更は非可逆的な変更となる。 一方、第２図に示すものはＢ／Ｄ形−造のものであり、
ｖＤＤ印加点とｖｉａ印加点との間にディプレッション
モードのＭｏ８）ランジスタ１１とフェーズ素子１２と
が直＋ＩＪ接続され、この直列接続点に上記Ｍ０８トラ
ンジスタ１１のｆ−）が接続され、さらにこの直列接続
点にはＶＤＤ印加点とｖ８ｓｌ：ｐ加点との間に直列接
続された負荷トランジスタとしてのディプレッションモ
ード（ディプレッジ冒ンタイプと同１］１）のＭｏ８）
ランジスタ１３および駆動ＭＯ８）ランジスタとしての
エン／１ンスメントモード（エンハンスメントタイプと
同１りのＭ０８トランジスタ１４のうち一方のＭｏ８）
ランジスタ１４のｆ−）が接続され、上記間ＭＯ８）ラ
ンジスタ１３．１４の直列接続点から電位■。が出力さ
れるようになっている。そしてこの回路でもフユーズ素
子１２が溶断されてい危い状態であれば、Ｍｏ８）ラン
ジスタ１４がオフとなって出力電位Ｖ、はＶＤＤ側の電
位ｖＨとなり、またフェーズ素子１２を溶断した状態に
すればＭ０８トランジスタ１４がオンしてｖｏはＶＳＳ
側の電位ＶＬとなる。そしてこの場合にもフユーズ索子
１２を一度溶断すると元に戻ら々くなるので、ｖｏをＶ
ＨからＶＬに変更すると、再びｖＨに変更することはで
きずＶＨからｖｂへの変更は非可逆的な変更となる。 第３図たいし第１６図はそれぞれこの発明をＣ−Ｍｏ５
１（相補ＭＯ＆）ｌＩ造のＭＯ８形論理回路に実施した
場合のものである。 第３図（Ｍ）ないしくｄ）はこの発明なＣ−ＭＯＩ９イ
ンバータ薯；実施した場合の構成図、等価回路図および
特性図である。この回路は第３図＋１）　Ｅ示すように
駆動トランジスタとなりｖＤＤ印加点と出力信号Ｖｏｕ
ｔ端との間にソース、ドレイン間が挿入されかつｒ−）
に入力信号Ｗｉｎが与えられるｐチャンネルＭＯ８）ラ
ンジスタＱ　ｐ　ｔ　および駆動トランジスタと々り出
力信号Ｖｏｕｔ端とＶｓｓ印加点との間にドレイン・ソ
ース間が挿入されかつｒ−）に上記入力信号ＶＩＪＩが
与えられるｎチャネルＭｏ８）ランジスタＱｎｔから１
６通常のＣ−Ｍｏ８インバータの、ｖＤＤ印加点とＶ６
ｕｔとの間に２個のｐチャネルＭＯ８）ランジスタＱｐ
、　、Ｑｐ、の各ソース・ドレインｒｔｔｌを直列挿入
し、このうちｖＤＤ＠のＭｏ８）ランジスタＱ１のｒ−
）には前記第１図回路の出力電位ｖ６を与えると共にＶ
　ｏｕｔ　１１０　Ｍ　Ｏ８）ランジスタＱＰｓのｒ−
）には入力信号ｖ１膳を与えるようにしたものである。 そして上記各Ｍｏ１ｌシランジスタＱＤ＠　ｐＱ９ｍ　
＃Ｑｌ’ｓ　ｅＱ”ｔＯ！値をそれぞれＩｅ＊　、／９
＊　ｓ／ｐｓ　Ｊ”ｘとする（ただしＩは各ＭＯ８）ラ
ンジスタにおけるゲージ絶縁１ＩＩＯ膜厚、ｒ−）絶縁
膜の誘電率、チャネル長、キャリア移動度、チャネル幅
搗二よっテ決まる定数であり、トランジスタの駆動能力
を表わす）。 このような回路において、いまｖ６をＶＤＤの電位ｖＨ
にすると、ＭＯＩＩ）ランジスタＱｐｔがオフするため
にこの場合６二は２個のＭ０８トランジスタＱ　ｐ　＠
　ｅ　Ｑ　ｔ　ｓは動作とは無関係にな！。 この時の等価圏路は第３図（ｂ）のようになり、ｐチャ
ネル側の駆動能力はＭＯＢ）ランジスタＱｐｌｔｌＡ独
の１９ｍ、”チャネル側の駆動能力はＭｏ８）ランジス
タＱａｌ単独の／烏、となる。 一方、■、をｖｓａ側の電位ＶＬにすると、Ｍｏ８）ラ
ンジスタＱｐｔは常にオン状態となり、ＶｉａがＬレベ
ルの時１：はＭｏ８　）ランジスタＱｐｓもオン状態に
なるために、この時のＶＤＤからＶｏｕｔへの電流経路
はＭｏ８）ランジスタＱ　ｐｔの経路および直列接続さ
れた２個のＭｏ８）ランジスタＱｐ電ｅＱｔｌ＠の経路
の二つとなる。したがってこの場合の等価回路は第３固
成されたβ値を持つｐチャネルＭＯ８）ランジスタＱｐ
ａとβｎ１のβ値を持つｎチャネルＭ０８トランジスタ
Ｑａ、とからなるインノｆ　−タになる。したがってＶ
・をＶＬにすることによってｖＨの時にくらべて、Ｃ−
ＭＯ８インｔ４等価ｆｚＣ−Ｍｏ８イン／膏−夕となり
、このために、■、をＶＬにした場合はＶ）１４：ｌ−
１，た場合迄＝＜さら−一インパータを反転させる入力
電田の値１よよりＶＤＤに接近した値となる。また第３
図（ｄ））まこの実施例回路においてＶ、をＶＨおよび
ＶＬにした時の入出力特性を示している。 第４図（ａ）ないしくｄ）もこの発明なＣ−Ｍｏ８イ／
パータに実施した場合のｌｉｔ成図、等価回路薗および
特性図である。第３図（帽＝示す実施例回路では電位ｖ
０を？−）入力とするＭｏ８　）ランジスタをｐチャネ
ル側に設けたが、ここで）ま第４図（ａ％に示すように
ｖｍｓ印加点とＶｏｕｔとの間に２個のｎチャネルＭ０
８トランジスタＱ”鵞＋Ｑｎｍの各ソース・ドレイン間
を直列挿入し、このうちＷａｓ側のＭ０８トランジスタ
Ｑ　ｎ　、　Ｏｌ”−Ｆには前記第１図回路の出力電位
Ｖ、を与えると共にＶｇｕｔ側のＭＯＩＬ）ランゾスタ
Ｑｎ、の？　−）　には入力信号Ｖｉａを与えるようシ
ーしたものであり、上記各ＭＯ８）ランジスタＱ”鵞＊
Ｑｎｌのβ値をそれぞれβｈ、βｎ、とする。 このような回路では、いまＶ、をＭｌ、ｌ二すると、Ｍ
ｏ８）ランジスタＱｆ１ｍカーオフするためＣ：この場
合には２個のＭｏ８）ランジスタＱ　ｎ　＠　ｅＱｆｌ
ｍは動作とは無関係になる。したがってこの時の等価回
路は第４図（ｂ）のよ′うになり、ｐチャネル側の駆動
能力はＭ０８トランジ゛スタＱｐ、ｍ独のβＰｓ、”チ
ャネル側の駆動能力はＭｏ８トランジスタＱｎ、単独の
Ｉｎ、となる。 一方、■、をＶＨにすると、Ｍｏｌ！！）ランノスタＱ
ｎｓは常にオン状態となり、ＷｉｎがＨレベルの時には
Ｍｏ８）ランジスタＱｎ、もオン状態になるために、こ
の時のＶｏｕｔからＹｅｓへの電流経路はＭ０８トラン
ジスタＱｍ、の経路および直列接続された２個のＭｏ８
）ランジスタＱ”ｌｌＱ”ｌの経路のにつとなる。した
がってチャネルＭＯ８）ランジスタＱｎａとβｐ１のβ
値を持っｐチャネルＭＯ８）ランジスタＱｐｌとからな
るインバータとなる。したがって■ＯをＶＨにすること
によってＶＬの時にくらべて、Ｃ−Ｍｏ８インバータの
ｎチャネル側のβ（直を夷と等価なＣ−Ｍｏ８インバー
タとなり、このために、ｖｏをＶＨにした場合はＶＬに
した場合シーくらべてＶｏｕｔの立下り遅延時間はほぼ
また第４図（ｄ）はこの実施例回路においてｖｏをＶＨ
およびＭＬにした時の入出力特性を示して（島る。 第５図（りないしくｃ）もこの発明なＣ’二ＭＯ８イン
ノ者−夕に実施した場合の＊＋ｉ図、等価回路図である
。−上記第３図（４）および第４図（Ｊｌ）に示す実施
例回路では電位ｖ０をｆ−）入力とするＭｏ８トランジ
スタなｐチャネル側およびｎチャネル側のいずれか一方
に設けたが、ここでは第５図（１）に示すようにｐチャ
ネルＭＯ８）ランジスタＱｐｍｓＱｌｉ’ｉおよびｎチ
ャネルＭｏ８）ランジスタＱ”ｌ＊Ｑ１１ｍを両方とも
設け、Ｍｏ８）ランジスタＱｐ、のｒ−）には直接電位
Ｖ、を与え、またＭｏ８　）ランゾスタＱｎ、のｒ−）
にはＣ−Ｍｏ８インパータエｉを介して電位Ｖ・を与え
〜かつＭｏ８）ランジスタＱｓ）ｍ、Ｑ”＊のｒ−）に
は入力信号Ｖｌｎを与えるようにしたものであう。 このような回路では、■・がＶＨの時１；はＭｏ８　）
ランジスタＱ９＊　ｅＱｆｌｍがオ・７するのでＭＯ＆
）ランジスタＱ　９＊　ｅ　Ｑ　Ｉ’ｍ　＊　Ｑ　”＠
　ｓ　Ｑ　”ａは動作とは無関係シーなり、この時の等
価回路は第５図（ｂ）１−示すようにＭ０８トランジス
タＱｐ１゜Ｑ　ｎ　＋からなる通・帛のＣ−Ｍｏ８イン
ノ々−夕となる。 一方、■。をＶＬにするとＭｏ８）ランジスタＱｐｔ　
＊Ｑ’ｌ”＠は常にオン状態となるので、この場チャネ
ルＭＯ８）ランジスタＱｐａと チャ１ネルＭＯ８）ランジスタＱ　ｎ　ａとからなるイ
ンバータとなる。 ８１６図体）ないしくｅｌはこの発明なＣ−Ｍｏ８イン
バータに実施した場合の１＊成図および等価回路図であ
り、この実施例では前記１１１図６＝示すような回路を
二つ用意してＶ・Ｉｓｖ＠ＩＯ二種類の電位を使用する
ことによりｐチャネル側の実効的な駆動能力を４種類に
設定できるようにしたものである。すなわち、ｐチャネ
ルＭＯｆ９）ランジスタＱｐ、ｑよびｎチャネルＭ０８
トランジスタＱｎ１からなる通常のＣ−Ｍｏ８イン−パ
ークの、ＶＤＤ印加点と出力信号Ｖｏｕｔ端との間に２
個のｐチャネルＭＯ８）ランジスタＱｌ）４１Ｑ　ｐ　
ｍの各ソース・ドレイン間を挿入し、これと並列にもう
２個のｐチャネルＭＯ８）ランジスタＱ　ｐ、　　ｓ　
Ｑ　ｐ、の各ソース・ドレイン間を直列挿入し、このう
ちＶＤＤ側の一方のＭｏ８）ランジスタＱｐ４のｒ−）
には上記一方の電位ｖ６１を与えると共にＶＤＤ側の他
方のＭｏ８　）ランジスタＱｐ６のｆ−）には他方の電
位ｖ、、を与え、かつＶ６ｕｔ［の２個のＭ０８トラン
ジス与えるようにしたものである。そして上記各−Ｍ０
８トランジスタＱｐ、〜Ｑｐ、のβ値をそれぞれβｐ４
〜βｐ管とする。 このような回路において、いま電位ｖ１１１ｓＶ６ｍが
共にＶＨである時にはＭＯＳ）う／ジスタＱｐ４＋Ｑｐ
・はオフするのでＭ０８トランジスタＱｐａ〜Ｑｐｖは
動作とは爾関係になうで゛、この時の等価回路は第６図
（ｂ）に示すようにＭＯＳ）ランジスタＱｐｌｓＱ’ｔ
からなる通常ｖ）Ｃ−ＭＯ８インバータとなる。 電位■・−”Ｌ１ｖ＠電がＶＨの時の等価回路が第６図
（ｃｌであり、この時のｐチャネル側のＭＯＳとなる。 電位ＶａｔがｖＨ１ｖ＠ｌがＶＬの時の等価回路が第６
図（ｄ）であり、この時のｐチャネル側のＭＯＳとなる
。 電位Ｖ・＠ｅｖ＠＠が共にＶＬの時の等価回路が第６図
（ｅ）であり、この時のｐチャネル側のＭＯ８トランジ
スタＱｐｄのβ値は 第７図（ａ）ないしくＣ）はこの発明を２一段イン１１
−ター造の遅延回路に実施した場合のＷ４成図および等
価回路図である。この実施例回路は第７図−葎）に示す
ように、負荷トランジスタとなりＶＤＤ印加点とノード
Ｎ１との間にソース・ドレイン間が挿入されかつ？−）
がＶｍａに接続されたｐチャネルＭ０８トランジスタＱ
ｐ＝および駆動トランジスタとなリノードＮ、とＶｓｓ
印加点との間にドレイン・ソース間が挿入されかつｒ　
−トに入力信号Ｖｉｎが与えられるｎチャネルＭＯ８ト
ランジスタＱｎ、からなる１段目のＣ−ＭＯ８インバー
タ■、と、負荷トランジスタとなりＶＤＤ印加点と出力
信号Ｖｏｕ　を端との間にソース・ドレイン間が挿入さ
れかつｒ−）に上記ノードＮ１の信号が与えられるｐチ
ャネルＭＯ８トランジスタＱｐｅおよび駆動トランジス
タとなり出力信号Ｖｏｕｔ熾とｖＳｌ印加点との間にド
レイン・ソース間が挿入されかつｒ−）に上記ノードＮ
、の信号が与えられるｎチャネルＭＯ８）ランゾスタＱ
ｎ１からなる２段目のＣ−ＭＯ８インバータＩ、とで構
成された遅延回路の、ＶＤＤ印加点とノードＮｌとの間
書二前配第１図回路の出力電位■、をｆ−）入力とする
ｐチャネルＭＯ８）ランジスタＱｐｌのソース９ドレイ
ン間を挿入するよう砿；シたものであ・・る。そして上
記ＭＯ８）ランジスタＱ　”４　＃　Ｑ　りｓ　＊　Ｑ
　Ｉ）Ｉａそれぞれの、β１【１をβ１１４．βｐ・、
βＩｔ＠とし、入力信号Ｗｉｎの立下り時（＝おけるＣ
−ＭＯ＆インバータ■１ｓＩｌそれぞれの立上り遅延時
間と立下り遅延時間をτ鵞　、τ、とする。 この回路において、いまｖ６がＶＨの峙にはＭＯＳ）ラ
ンジスタＱｐｔ。がオフとなるため、この時の等価回路
は第７図（ｂ）のようになり、全体的な立下り遅延時間
デｆはＣ−ＭＯ８インバータ”ｌ　＊　”ｍそれぞれの
立上り遅延時間Ｔ、と立下り遅延時間τ烏の和のτ、十
丁烏となる。 一方、ｖｏがＶＬでＭＯＳ）ランシスタＱｐｓ。 がオン状態になると、Ｃ−ＭＯ８イ／インバータのｐチ
ャネル側は第７図（ｃ）　叫示す等価回路のようにｄｐ
、＋βｐ、。なる合成されたβ値を持つＭ０８トランジ
スタＱｐｅとなるためにｌｄ目のＣ−ＭＯ８インパータ
エ、の信号遅延時間は〉βｐ畠＋βｐ、。で力為つＱｐ
ｓ・がオン状態でもＱｎ。 はインバータ１．の出力ＶｏｕｔをＶＤＤＩＩＩへ反転
させ得る程度の駆動能力を持っているものとする。 第８図（鳳）ないしくＣ）は同じくこの発明を２段イン
バーター造の遅延回路に実施した場合の構成図および等
価回路図である。上記第７図（１）に示す実施例回路で
は電位ｖ０をｒ−）入力とするＭＯＳ）ランジスタをｐ
チャネル側に設けたが、ここでは第８図（ｍｌに示すよ
うにノードＮ、とｖ５Ｂ印加点との間に電位Ｖ、をｆ−
）入力とするｎチャネルＭＯ８）ランジスタＱｎ、のド
レイ／・ソース間を挿入するようにしたものである。た
だしこの実施例の場合には立上り信号を遅延するために
、１段目のＣ−ＭＯ８インバータＩＩ、をＩＩ成するｐ
チャネルＭＯ８）ランジスタＱｐ、の？−）に入力信号
Ｖｉａが与えられ、またｎチャネルＭＯ８）ランジスタ
Ｑｎ４Ｏｒ−トはＶＤＤに接続されている。モして上記
ＭＯＩ９トランジスタＱｐ、　＋Ｑｎ４　ｔＱｎ＠それ
ぞれのβ１直をβｐ８　ｅβｎ４．βｎ６とし、入力信
号Ｔｉｎの立上り時におけるＣ−ＭＯ８インバータ”ｌ
＊１１それぞれの立下り遅延時間と立ち上り遅延時面を
１雪゛、τ易゛とする。 この回路において、いまＶ・がＶＬの時にはＭＯ８）ラ
ンジスタＱｎ＠がオフとなるため、この時の等価回路は
第８図（ｂ）のようになり、全体的な立上り遅延時間τ
ｒはＣ−ＭＯ８インバータ”ｌｓ”ｌそれぞれの立下り
遅延時間τ、°と立上り遅延時間τ、°の和ｒ　、　＋
＋τ、°となる。 一方、■、がＶＨでＭＯ８ト５ンジ、Ｘ夕Ｑｎ。 がオン状態になると、Ｃ−ＭＯ８インノｆ−夕１．＋の
ｎチャネル側は第８図（Ｃ）に示す等価回路のようにβ
ｆｉ、＋βｎ・なる合成されたβ値を持つＭＯ８トラン
ジスタＱｎｂとなるために１段目のＣ−ＭＯ８イン／ヤ
ータ！嘗１における信号遅延時間はとなる。ただしβｐ
、〉βｎ、＋βｎ６でかつＱｎａがオン状態でもＱｐａ
はインバータ１．の出力ＶｏｕｔをｖＩ側へ反転させ得
る程度の駆動能力を持っているものとする。□ 次に二つ以上の入力を持う倫理回路にこの発明を′＃施
した例を説明する。第９図は上記＠７図（Ｊｌ）に示す
実施例回路の１段目のインバータを多入力化して多入力
ＯＲ型遅延回路を構成するようにしたものであり、ｎチ
ャネルＭＯ８）ランンスタＱｎ＊ｔ　ｓ　ＱｆｌＢ　＃
　Ｑｎ４ｍそれぞれの？−）に各入力信号Ｖｉｍ１〜Ｖ
１ｎ、が与えられる。また第１０図は上記第８図（１）
に示す実施例回路の１段目のインバータを多入力化して
多入力ＡＮＤ型遅延回路なＩＩ成するようにしたもので
あり、−ｐチャネルＭ０８トランジスタＱｓ）ｓｔ　Ｉ
　ＱＰａｍ　ｔＱｐｌｍそれぞれのｒ−）に各入力信号
Ｖ　ｋ　ｎ　＠〜Ｖ　ｌ　ｆｉｇが与えられる。 上記第９図あるいは第１０図のそれぞれの実施例回路で
は、ＭＯ８）ランジスタＱｐｓ・あるいはＱｎ・がオン
している場合にはオンしていない場合よりもそれぞれ立
下り遅延時１訃あるいは立上り遅延時間が短くなる。 第１１図ないし第１３図はそれぞれこの発明を２人力Ｃ
−ＭＯ８ＮＡＮＤ回路に実施した場合の構成図である。 第１１図の実施例回路は、ｖＤＤ印加点と出方信号Ｖｏ
ｕｔ端との間に入力信号Ｖｉａ１．Ｖｉａ、を各ｒ−）
入力とする２個のｐチャネルＭＯ８）ランジスタＱｐＨ
Ｉ　Ｑｌ）ｔｍそれぞれのソース・ドレイン間を並列挿
入し、かつＶｏｕｔとＶｓａ印加点との間に上記信号Ｖ
　ｉ　ＩＩ、　ｔ　ｖ　ｉ　ｎ＊を各ｆ−）入力とする
２　４ｒｌＡのｎチャネルＭＯ８）ランジスタＱ”ｇ　
＊　Ｑｎ＠のドレイン・ソース間を直列挿入ることによ
ってｆａ成された通常の２人力Ｃ−ＭＯ８ＮＡＮＤ回路
の、ＶＤＤ印加点、！：　ｖ＠ｕｔ　トＯ間に２−のｐ
チャネルＭ０８トランジスタＱｐ、、。 Ｑｐ、、のソース・ドレイン間を直列挿入すると共にこ
の一方のＭＯ８）ランゾスタＱｐｔａのドレインとＶｏ
ｕｔとの間にもう１個のｐチャネルＭＯ８トランジスタ
Ｑｐ、、のソース・ドレイン間を挿入し、上記Ｍ０８ト
ランジスタＱｐ、、のｒ−）にはＶ、を、Ｍ０８）ラン
ジスタＱｐ１４＄Ｑ９１１のｒ−トには入力信号Ｖ　１
　ｎｌ　、　Ｖ　ｉ　ｎｌそれぞれを与えるようにした
ものである。 また第１２図の実施例回路は、ＭＯ８）ランジスタＱ９
■ｓ　ＱＰ＋ｇ　ｓ　Ｑｎｙ　ｅ　Ｑｎａからなるｌｌ
ｌ５′ｒ４ｃの２人力Ｃ−ＭＯ８Ｎ入ＮＤ回路の、Ｖｏ
ｕｔとｖａｓ印加点との間に３個のｎチャネルＭＯ８）
ランジスタＱｎ、　＃　Ｑｎ、。、Ｑ−１の各ドレイン
・ソース間を直列挿入して、これらのＭＯ８）ランジス
タＱ”＊　ｅ　Ｑ”ｔ。ｅＱ”ｌｌの各？−）に入力信
号Ｖｉ　ｎｌ　＃　Ｖ　ｉ　ｎｌおよび電位Ｖ。と反対
電位関係にある電位■。をそれぞれ与えるようにしたも
のである。 さら書；第１３図の実施例回路は、通常の２人力Ｃ−Ｍ
Ｏ８ＮＡＮＤ回路に上記ＭＯ８）ランジスタＱ９１　＠
　ｍ　Ｑｐ８ａ　ｐ　Ｑ’ｔｌとＱｎ＠　ｅ　Ｑｎｔｅ
　＃　Ｑ”＊ｔをすべて追加す名と共にＶ、を得るため
にＣ−ＭＯ８インノｆ−タＩ、を追加したものである、
上記第１１図ないし第１３図の実施例回路において、Ｍ
０８トランジスタＱｐ、、〜ＱＰｔ＊ｓＱｎ、〜Ｑ　”
　１　＊のβ値をβ９１１〜βｐ３１．Ｉｎ、〜β”１
１とすると、入力信号Ｖｉｍ、、Ｖ１ｎ、およびｖｏあ
るいはｖｏに対するＶｏｕｔのｐチャネル側の実効的な
β値ｒβｐとｎチャネル側の実効的なβ値βｎは下記の
表１から表３のようになる。 表１（第１１図回路） 表２（第１２図回路） 表３（第１３図回路） 第１４図ないし第１６図はそれぞれこの発明を２人力Ｃ
−ＭＯ８ＮＯＲ回路に実施した場合の構成図である。 第１４図の実施例回路は、■ＤＤ印加点と出力信号Ｖｏ
ｕｔ端との間に入力信号Ｖ　＆ｊ）１　、　Ｖ　ｉ　Ｉ
ｌｌを各ｒ−）入力とする２個のｐチャネルＭ０８トラ
ンジスタＱ９＊ａ　＊　Ｑｐｉｔのソース・ドレイン間
を直列挿入し、かつＶｏｕｔとＶｓｍ印加点との間に上
記信号Ｖｉｍ、　、Ｖｉａ、をｒ−）入力とする２個の
ｎチャネルＭＯ８）ランジスタＱｎｔｍ　＋　Ｑｎｔｍ
のドレイン・ソース間を並列挿入することによって構成
された通゛虜の２人力Ｃ−ＭＯ８ＮＯＲ回路の、出力信
号Ｖｏｕｔ端とｖｉ印加点との間に２個のロチャネルＭ
Ｏ８）ランジスタＱ”＠４ｅＱ　ｎ　ｔ　ｅのドレイン
・ソース間を直列挿入すると共ζ；この一方のＭＯＳ）
ランジスタＱｎ、４のソースと出力信号Ｖ　ｏｕｔ端と
の間にもう１個のｎチャネルＭ０８トランジスタＱｎ１
．のソース・ドレイン間を挿入し、上記Ｍ０８トランジ
スタＱｎ１４ｅＱ”ｔｓ　Ｏ’ｆ−Ｆニハ入力信号Ｖ　
Ｉ　ｍ＊　＃　Ｖ　ｌ　ｎｌを、ＭＯ１ｍ″・ランジス
タＱ”ＩｆのゲートにはＶ・をそれぞれ与えるようにし
たものである。 また第１５図の実施例回路は、ＭＯＳ）ランジスタＱｐ
ｔ。＊　Ｑｐｔｖ　＃　Ｑｌｌ’ｌｌｌ　ｔ　Ｑｆｌｔ
ｓからなる通常の２人力Ｃ−ＭＯ８ＮＯＲ回路の、ｖＤ
Ｄ印加点と出力信号Ｖｏｕｔ　１１４との間に３個のｐ
チャネルＭＯ＆トランジスタＱｌ）ｔａ　ｔ　ＱＰｔｓ
　ｓ　ＱＰｔｓの各ソース・ドレイン間を直列挿入し、
これらＭＯＳ）ランジスタＱｐ１．．　Ｑｐｌ。ｎＱｐ
＠。の各デートに電位■。と反対電位関係にある電位ｖ
ｏ　、入力信号Ｖ　Ｉ　ｎ、　、　Ｖ　ｉ　ｎｌをそれ
ぞれ与えるようにしたものである。 さらに第１６図の実施例回路は、通常の２人力Ｃ−ＭＯ
８ＮＯＲ回路に上記ＭＯ８）ランジスタＱ”１４　ｓ　
Ｑｌｌｌｌ　＊　Ｑｎｌ＠とＱｉ）１＠　ｅ　Ｑｐ＠＠
　ｓ　ＱＰｔｓをすべて追加すると共に■。を得るため
にＣ−ＭＯ８インバータ１１を追加したものである。 上記第１４図ないし第１６図の実施例回路において、Ｍ
ＯＳ）ランジスタＱｐ、。〜Ｑｐ、。、Ｑｎ□〜Ｑａ１
．のβ値をβＰｌ＠〜βｐ２０．βｎｌ＊〜β”ｔｓと
すると、入力信号Ｖｉａ、、ＶＩＥＩ、およびｖＯある
いは唇に対するＶｏｕｔのｐチャネル側の実効的なβ値
βｐとｎチャネル側の実効的表β値βｎは下記の表４か
ら表６のようになる。。 表４（第１４図回路） 表５（第１５図回路） 表６（第１６図回路） 第１７図はこの発明を３人力Ｃ−ＭＯ８排他的論理和型
遅延回路（二実施した場合のｌＩｌ成図である。この実
施例回路はＶＤＤ印加点φノードＮ、との間に負荷トラ
ンジスタとなるｐチ・ヤネルＭＯ８トランジスタＱｐ、
、のソース・ドレイン間を挿入しこのＭＯ８）ランジス
タＱｐ□のｒ−）はＶｓａに接続し、またノードＮ、と
Ｖｓｓ印加点との間シー入力信号Ｖｉａ、　、　ｖｉｎ
ｌ　、　Ｖｉｎｓヲｒ−Ｆ入力とする駆動トランジスタ
となる３個のｎチャネルＭＯ８）ランジスタＱｆｌｓｖ
　ｅ　Ｑｆｌｔａ　Ｉ　Ｑ＋ｓ・のドレイン・ソース間
を直列挿入し、さらにノードＮ。 とＶ＠ｓ印加点との間に駆動トランジスタとなる３個の
ｎチャネルＭ０８トランジスタＱ’ｌ＠５Ｑｎｔｌ　＃
　Ｑｆｌｔａのドレイン・ソース間を直列−入しこれら
各ＭＯ８）ランジスタＱａＢ＃　Ｑｎ雪１゜Ｑｎ□の？
−）には３個の各Ｃ−ＭＯ８インバータ”＠　　ｅＩ？
　　ａ”＠を介して上記各入力信号Ｗｉｎ、　、　Ｖｉ
ａ、　、　Ｖｉａ、を与え、またノードＮ。 の信号をＣ−ＭＯ８インバータＩ・で反転することによ
って出力Ｖｏｕｔを得るようにした１１１１虐の遅延Ｗ
３人力Ｃ−ＭＯ８排他的論理和回路の、ｖＤＤｉＩ］加
点とノードＮ、との間に電位Ｖ・と反対電位関係にある
ｖｏを？−）入力とするｐチャネルＭＯ８）ランゾスタ
Ｑｐｍｍのソース・ドレイン間を挿入するようにしたも
のである。 この莫施例回路ＣはＶ、の電位を変えることによってノ
ードＮ、における負荷トランジスタ側のβ値（駆動能力
）を変え、これによって遅延時間を変えることができる
。すなわち、■。 ＝ＶＨＯ時にはＭ０８トランジスタＱ９ｔｍはオフ状態
となってｐチャネル側の負荷能力は相対的に小さなもの
となり、このためＶｏｕｔの立下り遅延時間は大きくな
る。 一方、ｖｏ−ｖｔ、の時鑑二はＭｏｔｈ）ランジスタＱ
ｐ□はオン状態となりｐチャネル側の負荷能力は相対的
に大きくなってＶｏｕｔの立下り遅延時間は小さくなる
。勿論Ｑｐ−がオン状態でも直１’ＩＪ　’ｆるｎチャ
ネルＭＯ８）ランジスタはインノ苛−タ１．の出力Ｖｏ
ｕｔをＶＤＤ１４１ｊへ反転させ得る程度の駆！１ＥＩ
Ｊ能力を持っているつ以上説明した各実施例はいずれも
Ｃ−ＭＯＳ−造のものであるが、次１：この発明をディ
プレッションモードのＭＯＳ）ランジスタを貨萄ト　−
ランジスタに用いかつ工ンハンスメ°゛ントモードのＭ
０８トランジスタを駆動トランジスタに用いたいわゆる
ｌ／Ｄ　＠造のＭＯ８形論理回路に実施した場合の例を
説明する。 第１８図ないし第２７図はそれぞれこの発明なｇ／Ｄ構
造のＭＯａ形論理回路に実施した場合のものである。 第１８図（ａｔないしくｄ）はこの発明をＢ／Ｄ形イン
ーパータに実施した場合のＷ４成図、等価回路図および
特性図である。この実施例Ｉｏｉ路は第Ｘ８図１ａｌに
示すように負荷トランジスタとなりＶＤＤ印加点と出力
信号Ｖｏｕｔ端との間にソース・ドレイン間が呻入され
　　−一　　七１□眸妄もか−うｒ−）がＶｏｕｔに接
続されたディプレッションモード（以下り形と略称する
）のＭＯＳ　）ランジスタＱＤ、と、駆動トランジスタ
となりＶｏｕｔとＷａｓ印加点との間にドレイン・ソー
ス間が挿入されかつデートに入力信号Ｖｉａが与えられ
るエンハンスメントモード（以下Ｅ形と略称する）のＭ
ＯＳ）ランジスタＱｇｔとからなる通常のＦｔ／Ｄ形イ
ンバータの、出力信号Ｖｏｕｔ端とＶｓｓ印加点との間
に２個のＥ形のＭＯＳ　）ランジスＩＱＨ，，ＱＢ、の
各ドレイン・ソース間を６夕１＋４１人し、このうちＶ
ｏｕｔ側のＭＯＳ　）ランジスタＱ８！のｆ−）に入力
信号Ｖｌｎを与えまたＶｉａ側のＭ０８トランジスタＱ
ｌ！ｔ、のｒ−）に前記第２図回路の出力電位Ｖ、を与
えるようにしたものである。なお、ＭＯＳ）ランジスタ
ＱＤｔ　　＋　Ｑｍ、　〜ＱＩ、のβ値はβＤ１　、β
ｉａｌ〜βＥ、であるとする。 このような回路において、ｖｏ　をＭＬにするとＭＯＳ
　）ランジスタＱＢ、がオフするため１二ＭＯ８）ラン
ジスタＱ　Ｗ＠　　＋　Ｑ　”ｓは動作とは無関係にな
る。したがってこの時の等価回路は第１８図（ｂｌのよ
うになり、負荷能力はＭ０８トランジスタＱＤ１単独の
βＤ３、駆ｄＪｈ　ａ　カバＭＯ８）ランジスタＱ１！
、単独のβ８−１となる。 一方ｓｖｎをｖＨにするとＭＯＳ　）ランノスタＱ１ｉ
１．は常時オン状態となる、この時Ｖ　１　ｎがＨレベ
ルとなるＭＯＳ）ランジスタＱＴＩｌｌ　もオンするた
め、ＶｏｕｔからＶｉａへの電°護経路はＭＯＳ　）ラ
ンジスタＱＩ！、にょるものと直夕ｕｉ娃続された２個
のＭＯＳ）ランジスタＱ　”＊　＊　Ｑ　Ｊによるもの
との和となる。そしてぃまＶｏ”Ｖｌ（の時にＭＯＳ）
ランジスタＱｇ、のしさい値の基板５“９イアス効果を
無視するなら、この時の勢Ｅ形のＭＯＳ）ランジスタＱ
ｌａとβＤ、なるβ値を持つＤ形のＭＯＳ　）ランジス
タＱＤ、とからＩＩ成されたインバータとなる。したが
って、Ｖｎ＝ＶＨとすることによって、ＶＱ＝ＶＬの時
に＜うべてＥ／Ｄｉインノ量−夕のエンハンスメンくな
る。また第１８図（ｄ）はこの実施例回路においてｖ６
をｖＨおよびＶＬにした時の入出力特性を示している。 なお第１８図（ｄ）中のＶ’ｒｌはＥ形Ｍ０８トランジ
スタのしきい値ｗ田である。 第１９図（１）　、　（ｂ）は同様にこの発明をＲ／Ｄ
形インバータに実施した場合の構成図およびその特性図
である。この実施例回路は第１９図（ａ）に示すようシ
ー間０８トランジスタＱＤｓ　　＊　Ｑ　ｌ　１　から
なる通゛膚のＥ／Ｄ形インバータの、ＶＤＤ１４］加点
と出力信号ｖｏｕｔ　ｓとの間にＥ形のＭ０８トランジ
スタＱｇ４のソース・ドレイン間およびＤ形のＭＯＳ）
ランジスタＱＤ、のソース・ドレイン間を１６列挿入し
、上記ＭＯ８）ランジスタＱ　Ｂ　４　ＯＰ　　）　ニ
ハｖ（１ヲ、Ｍ　Ｏ８）　９　ン１　スタＱＤ、の？−
）にはＶｏｕｔをそれぞれ与えるようにしたものである
。 この回路では、Ｖｏｕｔの立下り特性１：ついては近似
的にはＭ０８トランジスタＱｇ１によって決定されるが
、ｖｏｕｔの立上りについてはＶ。 ＝ｖＨの時にはＭＯＳ）ランジスタＱＤ１のみではなく
ＭＯＢ）ランジスタＱ　”４　ｅ　Ｑ　Ｄｌも加わって
負荷動作能力が増加し、それだけＶｏｕｔの立上り遅延
時間は短かくなる。この負荷動作能力はＥ形のＭＯＢ）
ランジスタＱｉｉ、とＤｉのＭＯＢ）ランジスタＱＤ、
の＋１　＋１回路を含むために藺単に求めることはでき
ないが、次のような条件下ではｖｏ＝ｖＨの時の合成さ
れた負荷トランジスタ側実効的なβＤは下記のように表
わすことができる。ただしβ８４．βＤ、はＭＯ８トラ
ンジスタＱＢ４．ＱＤ、のβ値であＳ０■　βＲ４）β
Ｄ、でかっＶｏｕｔ　（ＶＤＤ　−ｖ’ｒ　Ｒ４７０時
（ただしｖ’ｒｇ、はＭＯＢ）ランジスタＱ　Ｒ４のし
きい値′＃１１８：） βＤよβＤ、＋βＤ。 ■　βＩｌｌ、　＝βＤ、でかっＹｏｕ　ｔ’）　ＶＤ
Ｄ　−ｖ’ｒ　ｉａ。 の時 βＤ二βＤ。 ■　βＢ、（βｎ、　カッＹｏｕ　ｔ　＜　ＶＤＤ　−
ＶＴ　ＦＡｍ　ＪＪ）時 また−ＶＴＤ、はＭＯＢ）ランジスタＱＤ、のしきい１
直電ＥＥ） ■　β１１４＜＜βＤ、かツＶｏｕｔ≧ＶＤＤ−Ｖ’ｌ
ｌ’１４（Ｄ時βＤ＝βＤ１ また第１９１ｇ１（ｂｌはこの実施例回路において！ｊ
ｖｏをＶＨおよびＶｔ、にした時の入出力特性を示して
いる。 第２０図（１１１＃　（ｂ）はこの発明をＥ／Ｄ形イン
バータに′＃旌した場合の構成図およびその特性図であ
る。前記電位Ｖ、としてＶｉａに近いＭＬではなく、Ｄ
形のＭ０８トランジスタのしきい値電圧−ＶＴＤよりも
さらに負に大きな電位ｖＬ°を得ることができる場合に
は、第２０図（ａ）！示゛「よう（；上記Ｅ形のＭ０８
トランジスタＱ１４を省略しＤ形のＭＯＢ）ランジスタ
ＱＤ、の？−）にＶＬ’とｖＨのいずれかを選択できる
電位Ｖ。＠を与えるようにしてもよい。またこの１１却
の人出力持性は第２０図（ｂ）に示す通りである。なお
、上６己璽位ｖｏｌを実現するには、第２図・に示す非
ｕｆ逆的電位発生回路のＶｓａ電位を他の回路の’ｌ／
５ａｌｉｌｔ位から分離し、これを上記Ｖ　Ｌ　＋より
も低い電位に設定すればよい。 第２１図（ａｔ　＊　ｔｂ）はこの発明を同じ（ｌｉｉ
／Ｄ形インバータに実施した場合の１１１成図であり、
それぞれ負荷トランジスタ側と駆動トランジスターの両
方のβ値を変えるようにしたものである。 すなわち、第２１図（１）に示すものはＭＯＢ　）ラン
ジスタＱ　Ｄｌ　ｅ　Ｑ　Ｊからなる１１！！富のｇ／
Ｄ形インパータノ負荷トランジスタ＠Ｃ；電位Ｖ、をｒ
−ト入力とするＥ形のＭ０８トランジスタＱｇ、を挿入
すると共に［励トランジスタ側に入力信号ＶＪｎをｒ−
）入力とするＥ形のＭＯＢ）ランジスタＱ１．とｖｏを
ｆ−）入力とするＥ形のｕｏｇトランジスタ（ＪＩＣ，
を直列挿入したものである、また第２１図（ｂ）に示す
ものは上記Ｅ形のＭＯ８トランジスタＱＢ、の代りにＤ
形のＭ０８トランジスタＱＤ、を用い、さらに■。の代
りに前記ｖ、′を用いるようにしたものである。 第２２図（１）ないしくｅ）はこの発明を同じ（ｌｉｔ
／Ｄ形インバータに実施した場合の構成図であＩＪ、こ
の場合には前記電位Ｖ、としてそれぞれ箋虫立して電位
の選択が可能な二種類の電位Ｖｌｌｌｌ■・電あるいは
一方の電位としてＶＬで１よなくＤ形のＭＯＢ）ランジ
スタのしきい値電圧−ｖｔＤよりもさらに負に大きな電
位ＶＬ’を選択すること力１できるＶ、ｓ＋　、Ｖ・１
°を用いること迄＝よってＩ（直に二種類の冗長性を呻
たせるよ月二したものである。すなわち、第２２図（ａ
）　Ｉ”−示す実施例回路では、Ｒ０８）ランジスタＱ
ｎ、ＩＱｌｔ力亀らなる通常のＢ／Ｄ形インノ肴−夕の
駆動トランジスタ側に、ｖＡＩＩおよび一方の電位ｖ、
、をｒ−）入力とする２個のＥ形のＭＯＢ）ランジスタ
Ｑｌｓ＋Ｑｌ・を直列挿入すると共ζ二これ鑑：並列的
にＶｉａおよび他方の電位ｖ拳、をｒ−）入力とする２
イ固の８形のＭＯＢ）ランジスタＱｇｔ。、ＱＩＪｓを
直列挿入すること１二よって、駆動トランジスタ個のβ
・１４に二ｔＩｊｉ類の冗長性を持たせるようにしたも
のである。 第２２図（ｂ）に示す実施例回路では、ＭＯＳ）ランジ
スタＱ　Ｄｓ　ｅ　Ｑ　１１からなる通常ＯＲ，／ＤＤ
形ンバータの負荷トランジスタ側に、“一方および他方
の電位Ｖ＠％＠Ｖ％％それぞれなｒ−Ｆ入力とする２個
のＥ形のＭ０８トランジスタＱ１１１＊Ｑｉ１ｍを並列
挿入することによって、負荷トランジスタ側のβ値に二
種類の冗長性を持たせるようにしたものである。 第２２図（ｃ）（’−示す実施例回路では、上記第２２
図（ｂ）の実施例回路中の、２個の８形のＭ０８トラン
ジスタＱ”　１　ｍ　ｅ　Ｑ　１１　＠をＤ形のＭ０８
トラン＜／　Ｘ　Ｉ　Ｑ　Ｄ４　＊　Ｑ　Ｄｓ　”置き
換え１．コノ各？−Ｈ：Ｖ、、、Ｖ・富の代りにＶ・鵞
“ｅｖｓｔ’を与えるようにしたものである。 第２２図（ｄ）に示す実施例回路では、ＭＯＳ　）ラン
ジスタＱ　Ｄｓ　ｅ　Ｑ　１１からなる通常のｌ／Ｄ形
インバータの駆動トランジスタ側にｖ遥ｎおよび一方の
電ｉｖ・、を？−）入力とする２個のＤ形のＭＯＳ）ラ
ンジスタＱｉｉ、、　ｊ　Ｑｍ、書を直夕Ｕ挿入すると
共に、負荷トランジスタ側に他方の電位ｖａｍをｒ−）
入力とするＥ形のＭＯＳ９）ランジスタＱｌｌを挿入し
て、負荷トランジスタ側および駆動トランジスタ側のβ
値それぞれに一種類の冗長性を持たせるようにしたもの
である。 第２２図（の）に示す実施例回路では、上記第２２図（
ｄ）の実施例回路中の、２個のＥ形のＭＯＳ）ランジス
タＱｉｉ１．　Ｉ　ＱｌｔｓをＤ形のＭＯＳ）ランジス
タＱＤ＠　ｓＱＪに置き換え、この各ｒ−）にｖ＠ｔ　
ｓｖ＠ｇの代りに■”・１＃ｖ°・黛を与えるようにし
たものである。 第２３図（１）　Ｉ　（ｂ）はこの発明をＲ／Ｄ形の２
人力ＮＡＮＤ回路に実施した場合の構成図である。 すなわち、第２３図（１）に示す実施例回路は、ｖＤＤ
印加点と出力信号Ｖｏｕｔ端との間に負荷トランジスタ
となるＤ形のＭＯＳ９）ランジスタＱＤ、のソース・ド
レイン間を挿入しかつｆ−）はＶｏｕｔに接続し、出力
信号Ｖ６ｕ　を端とＶａａｌｌ加点との間には駆動トラ
ンジスタとなり人力信：　号ｖｔ襲１．Ｖ１ｍｌを？−
）入力とする２個のＥ形のＭＯＳ）ランジスタＱｌ・１
９　＊　Ｑｌｌｇのソース・ドレイン間を直列挿入して
構成された通常の１１／Ｄ形０２人力ＮＡＮＤ回路の、
ＶＤＤｔｌｌ１点ト出力信号Ｖｏｕｔ端との間書二ｌｉ
形ＯＭ・０８トランジスタＱ１３．と・Ｄ形のＭ０８ト
ランジスタＱＤ、のソース・ドレイン間を直列挿入し、
ＭＯＳ）ランジスタＱｌｌのｒ−）には電位Ｖ・を与え
ると共にＭ０８トランジスタＱＤ、のｆ−）にはＶｏｕ
ｔを与えるようにしたものである。また第２３図（ｂ）
に示す実施例回路では上記層形のＭＯ８トランジスタＱ
１．、の代りにＤ形のＭＯＳ）う／ジスタＱＤｌを用い
、このＭＯＳ　）ランジスタ。 ＱＤ、、ノ？　−）　ニ電位ＶＩ　Ｏ代’）　Ｉニー前
１５　Ｍｅ”　’ｋ”与えるようにしたものである。 このような回路ではＶ、、Ｖ、＊の電位を変えることに
よってＭ０８トラン２スタＱＬ＊あるいはＱＤｔ＠をオ
ンあるいはオフさせ、これによって相対的に大きなある
いは小さな負＃能力を選択することができる。 第２４図はこの発明をＩＩ／Ｄ形の２人力ＮＡＮＤ回路
に実施した場合の構成図である。すなわち、この実施例
回路は、・負荷トランジスタとなルＤ形のＭＯＳ）ラン
ジスタＱＤｓｓと、駆動トランジスタとなる２個のＥ形
のＭ０８トランジスタＱ”ｌｌ　＊　Ｑｌｔｓとからな
る通常のＥＺＤ形の２人力ＮＡＮＤ回路の、出力信号Ｖ
・ｕｔ端とＶｓｓ印加点との間に入力信号ｖＩ　Ｊ　＃
　Ｖ　ｌ　−おヨヒ電位Ｖ　ａを各ｒ−）入力とする３
個のＥ形のＭＯＳ）ランジスタＱｌ□、ＱＩＢ＊　Ｑｌ
ｔ４のドレイン・ソース間を直列挿入するようにしたも
のである。そしてこの回路では、Ｖ・をＶ）（あるいは
ＶＬＩ：、することによってＭＯＳ）ランジスタＱｉ！
＊＊をオンあるいはオフさせて、相対的に大きなあるｖ
ｓｔｔ小さ表駆動能力を選択できるようにしたものであ
る。 ｌＩ２５図ｔｕ）、　ｌｂ）ないし第２８図はそれぞれ
この発明をｌ／Ｄ形の２人力ＮＯ１回路に実施した場合
のｌＩ構成図ある。すなわち、第ｒｓ　１ｍ）　ｌ二示
す実施例回路は、負荷トランジスタと表るＤ形のＭ０８
トランゾスタＱＤｌ、と、躯動トランジスタとなる２個
のＥ形のＭＯＢ）ランジスタＱＩＨｓＱ１１＊、とから
なる通常のｌｉｔ／Ｄ形の２人力ＮＯＲ回路の、ｖＤＤ
印加点と出力信号Ｔａｕｔ端との間にＥ形のＭ０８トラ
ンジスタＱ”９９・・およびＤ形のＭＯＢ）ランジスタ
ＱＪｍの各ソース・ドレイン間を直列挿入し、ＭＯＢ）
ランジスタＱｌｌｙのｆｆ−）には電位ｖ６を、ＭＯＢ
　）ランジスタＱＤ１＠の？−）にはＶｏｕｔをそれぞ
れ与えるよう＆ヨしたものである。また第２５図（ｂ）
に示す実施例回路では、上記Ｅ形のＭ０８トランジスタ
Ｑｌ□の代りにＤ形のＭＯＢ　）ランジスタＱＤ１４を
挿入し、このＭＯＢ）ランジスタＱＤ、、のｒ−トに前
記電位ｖ（１′を与えるようにしたものである。 上記縞２５図（ａ）　＊　（ｂ）に示す実施例回路では
、■、あるいはｖ６°の電位を変化させることによって
ＭＯＪ）ランジスタＱｌ＊ｎ　ａ　ＱＤｔａを”オンあ
るいはオフさせて、相対的に大きなあるいは小さなＩＬ
＃能力を選択することができる。 また第２６図に示す実施例回路は、ＭＯｌｉ）ランジス
タＱＤｔ＊　＄　Ｑｌｔ＊　＊　Ｑ　１１ｍ５からなる
通常のＩｔ／Ｄ形の２人力ＮＯＲ回路の、出力信号Ｔａ
ｕｔ端とＷａｓ印加点との間に２個のＥ形のＭ０８トラ
ンジスタＱ　１１．＊　Ｑ　Ｉｔｓのドレイン・ソース
間を直列挿入しかつＴａｕｔとＭＯＢ）ランジスタｑｉ
１ｍｓのソースとの間にもう１個の１１形のＭ０８トラ
ンジスタＱ１３．のドレイン・ソース間を挿入し、Ｍ０
８０８トランジスタＱ、　、、Ｑｍ、。のｒ−）に各入
力信号ｖ１町、Ｖ盈−を、ＭＯＢ）ランジスタＱｉ、、
のｆ−）に電位Ｖ、をそれぞれ与えるようにしたもので
ある。′ この実施例回路では、ｖｏの電位を変化させることによ
ってＭＯＢ）ランジスタＱｍ、、をオ。 あるいはオフさせて、゛相対的に大きなあるいは小さな
駆動能力を選択することができる。 ＃！２７図に示す実施漏回路では、第２５図（麿）に示
す実施例回路におけるＭＯＢ）ランジスタＱＩＩＷ　ａ
　ＱＤｌａと槁２６図に示す実施例回路におけるＭＯＢ
）ランジスタＱｌ口ｓＱｍ鵞、　＊　Ｑｉｉ、、とを丁
ぺて挿入することＣ；よって、相対的に太きなあるいは
小さな負荷能力および駆動能力が選択できるようにした
ものである。 第２８図に示す実施例回路では、前記第２５図（ｂｌの
ものと一同様に、ｔｌｇ　２　：ｆ、図中Ｏ・Ｅ形のＭ
Ｏ８トランジスタＱＩｎの代り（、Ｄ形のＭＯＢ）ラン
ジスタＱＤ１４を挿入し、このＭＯＢ）ランジスタＱＤ
１４のゲート及びＭＯＢ）ランジスタＱｌｌｌの？−）
に前記ｖｏ＠を与えるようにしたものである。 このように上記各実施例におけるＭＯ＆形論理回路では
、Ｖ・あるいはｖｏ′、さらにはｖ、１゜■＠１ｅｖｌ
ｌｌ°、ｖ６１’の電位に応じて、入力信号に対する出
力信号の関係を論理変更のない範囲で種々に変更するこ
とができる。したがって、まず電気特性上過剰な余裕を
つけることなく回路を１ｍ成し、もしこの回路がうまく
前作すれば過剰余裕のない適正な回路が１１１１ｉ１２
されたことになり、またこの回路では十分な回路動作が
得られない場合には前記フェーズ素子２あるいは１２を
溶断してＶ、の電位を変更し、この電位がＣ−トに与え
られているＭＯＢ　）う／ゾスタをオンをうまく動作さ
せるようにすることができる。 すなわち、これを言い換えれば、回路動作ａ；二つもし
くはそれ以上の選択枝を設けそのうちの適正な動作状態
となる回路の電気特性を非可逆的に−び出せるよう；二
することにより、過嘴な動作余裕を排した適正な回路構
成を持つＭＯａ形＊理回路を実現する。ことができる。 なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能である。たとえばＮＯＲ、ＮＡＮＤ
回路では入力が二つの場合について説明したが、これは
三つ以上であってもよい。 また、前記第３図−）の実施例回路：二おいては、二つ
のｐチャネルＭＯ８）ランジスタＱｐ＠＊Ｑ９ｍのうち
、ｖＯｕｔに近い方のＭＯＢ）ランジスタＱｐｓ（Ｄｒ
　　）Ｉ；入力信号ｖｉｆｉを、Ｖｏｕｔカら遠い方の
ＭＯＢ　）ラング１夕Ｑｐｍの？−）鑑；電位■、をそ
れぞれ与える場合について説明したが、これとは逆に、
第２９図に示すようにＴａｕｔに近い方のＭ０８トラン
ジスタＱｐａのｒ−）に電位Ｖ・を、Ｔａｕｔから遠い
方のＭＯ８・・トランジスタＱｐ、のｒ−）に入力信号
Ｖ１ｍをそれぞれ与えるようにしてもよい。そしてこの
ことは他の実施例回路についても同様の変形を施こすこ
とが可能であり、さらに、騰チャネル側のＭ０８トラン
ジスタについ【も同様である。 以上説明したようにこの発明によれば、電位゛発生手段
からの出力電位を非可逆的に変〆することによって論理
変更のない範囲で入力信号シ；対する出力信号の関係を
変更するという冗員性を持たせたので、過剰な電圧余裕
や過剰な動作余裕を回路に持たせることなく適正な回路
定数を持つＭＯ８形論理回路を提供することができる。 本図面の簡単な説明 第１−および第２図はそれぞれこの発明のＭＯａ形論理
回路に用いられる電位発生手段の一例を示す回路構成図
、第３図偵）ないしくｄ）はこの発明なＣ−ＭＯ８イン
バータに実施した場合の構成図、等価回路図および特性
図、第４図（蟲）ないしくｄ）はこの発明なｃ−ＭＯ８
インインタにインバータ屯：実施した場合の構成図およ
び等価回路図、第６図（鳳）ないしくｅ）はこの発明を
Ｃ−ＭＯ８インバータに実施した場合の構成図および等
価回路図、第７図−）ないしくＣ）はこの発明を２段イ
ンバー−構成の遅延回路に実施した場合の構成図および
等価回路図、第８図（暑）ないしｉｃ）はこの発明を２
段インバータＩＩＦｙ、の遅延回路に実施した場合の構
成図および等価回路図、第９図はこの発明を多入力ＯＲ
型遅延回路に実施した場合の構成図、第１０図はこの発
明を多入力ＡＮＤ型遅延回路に実施した場合の構成図、
第１１図ないし第１３図はそれぞれこの発明を２−人力
Ｃ−ＭＯ８ＮＡＮＤ回路に実施した場合の構成図、第１
４図ないし第１６図はそれぞれこの発明を２人力Ｃ−Ｍ
Ｏ８ＮＯ１回路に実施した場合の構成図、第１７図はこ
の発明を３人力Ｃ−ＭＯ８排他的論理和型遅延回路に実
施した場合のＩＩＩ成構成第１８図（ａ）ないしくｄｌ
はこ・の発明をＦｌ／Ｄ形インバータに実施した場合の
構成図、等価回路図および特性図、第１９図（荀、（ｂ
）はこの発明なｌｌ／Ｄ形インバータに実施した場合の
Ｉｌｌｌｌ成上び特性図、第２０図（ａ）　Ｉ　（ｂ）
はこの発明なり／Ｄ形インバータ書二実施した場合のＷ
Ｉ構成図よび特性図、第２１図（１）　ｅ　（ｂ）はこ
の発明を１ｌｌｆ／Ｄ形インバータに実施した場合のｌ
Ｉ構成図＠２２図（４）ないしく・）はこの発明なｌ／
Ｄ形インバータに実施した場合の構成図、第２３図（ａ
）　＃　（ｂｌはこの発明をＩａ／Ｄ形の２人力ＮＡＮ
Ｄ回路に実施した場合の構成図、第２！１図はこの発明
をｌ／Ｄ形の２人力ＮＡＮＤ回路に実施した場合の構成
図％＠２５図（ａ）　、　（ｂ）ないし第２８図はそれ
ぞれこ−の発明をＢ／Ｄ形の２人力ＮＯ１回路に実施し
た場合の構成図、第２９図は第３図（ａ）の回路のＲ形
例の構成図である。 Ｊ、Ｊ・・・ｐチャネルＭＯ８）ランジスタ、２゜１２
・・・フェーズ素子、４・・・ｎチャネルＭＯ８）う／
ジスタ、１１＋１８・→ディプレッジ目ンモードのＭＯ
８）う／ジスタ、１４・・・エン／′−ンスメントモー
ドのＭＯ８）ランジスタ、Ｑ　ｐｓ〜Ｑｐ！電！Ｑｌ）
ａｔ　ｔ　Ｑ９＠＊　＊　ＱＰａｍ・・・ｐチャネルＭ
Ｏ８）ラング、Ｘ　Ｉ　、　　Ｑｓ１′ＱｎＮｍ　ｓ　
Ｑ（１４１＊ＱＩＩ１４ｍ　ｓ　Ｑ”ａｈ°゛１ｎチャ
ネルＭ０８トランジスタ、Ｑｉｓ〜Ｑ１ｍ。 ・・・エンハンスメントモードのＭＯ８）ランジスタ、
ＱＤｔ〜ＱＤ１４・・・ディプレッションモート０のＭ
ＯＳ）う／ジスタ、１１〜１．・・・Ｃ−ＭＯ８イ／パ
ータ。 出軸人代理人　　弁理士　鈴　江　武　彦第１５図　　
　　　　１１１６図 第１７図

Claims (6)

【特許請求の範囲】
1. （１）　　一つ以上のＭＯＳ　）ランジスタのｒ−）を
   信号入力端とし二つ以上のＭＯＳ　）ランノスタの各ド
   レインが共通接続され九ノードを信号出力端とし一対の
   電位間で動作する論理回路と、出力電位が非可逆的に変
   更できる電位発生手段と、上記論理回路の信号出力端に
   直接もしくは−っ以上のＭＯＳ　）ランジスタを介して
   ドレインが結合されソースが直接もしくは一つ以上のＭ
   ＯＳ　）ランノスタを介して上記一対のいずれか一方ノ
   電位に結合されかつ？−）に上記電位発生手段からの出
   力電位が与えられる一つ以上のＭＯＳ　）２ンジスタと
   を具備し、上記電位発生手段の出力電位を変更する仁と
   によって入力信号に対°する出力信号の関係を論理変更
   のない範囲で変更するようにしたことを特徴とするＭＯ
   Ｓ形−理回路。
2. （２）前記電位発生手段の出力電位を変更することによ
   って人力信号電圧に対する出力信号′電圧の時間変化の
   割合を変更するようにした特許請求の範囲第１項に記載
   のＭＯ８形論理回路。
3. （３）　　前記電位発生手段の出力電位を変更すること
   によって所定の入力信号電圧に対する出力信号電圧の電
   圧の大きさを変更するようにした特許請求の範囲第１項
   に記載のＭＯ８形論理回路。
4. （４）前記論理回路は駆動トランジスタが一方チャネル
   のＭＯＳ　）ランジスタであ多負荷トランジスタが他方
   チャネルのＭＯＳ　）ランジスタによって構成された特
   許請求の範囲第１項に記載のＭＯ８形論理回路。
5. （５）前記論理回路は駆動トランジスタがエンハンスメ
   ントモードのＭＯＳ　）ランソスタであ多負荷トランジ
   スタがディグレッジ１ンモードのＭＯＳ　）ランジスタ
   によって構成された特許請求の範囲第１項に記載のＭＯ
   ８形論理回路。
6. （６）　　前記論理回路の信号出力端が次段の一つ以上
   のＭＯＳ　）ランジスタのｒ−）に接続されている特許
   請求の範囲第１項に記載のＭＯＳ形−理回路。