JPH0887893A

JPH0887893A - 半導体記憶装置

Info

Publication number: JPH0887893A
Application number: JP22378694A
Authority: JP
Inventors: Masanobu Oikawa; 真庸及川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-09-19
Filing date: 1994-09-19
Publication date: 1996-04-02

Abstract

(57)【要約】【目的】半導体記憶装置に関し、情報消去時の不揮発
性メモリセルのフローティングゲート電位を監視し、過
消去状態に陥る前に消去電圧の供給を止め、各メモリセ
ルの消去特性に合わせて情報消去をする。【構成】フローティングゲートＦＧに電荷を注入する
ことにより情報を記憶する不揮発メモリセル１０を有す
る半導体記憶装置において、情報の消去時にフローティ
ングゲートＦＧの電位を監視しながら不揮発性メモリセ
ル１０のソースに消去電圧ＶSSを供給する消去制御回路
100 を備える。消去制御回路100 は、不揮発性メモリセ
ル１０のフローティングゲートＦＧの電位を監視する電
位監視部１１と、電位監視部１１からの電位監視信号Ｓ
fgに基づいて不揮発性メモリセル１０のソースに消去電
圧ＶSSを供給する電圧供給部１２とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、更に詳しく言えば、情報を電気的に書込
み又は消去することが可能な読出し専用メモリの消去動
作の改善に関するものである。近年、音声，画像処理分
野において、高機能，高性能のマイクロプロセッサや中
央処理装置等が使用され、その制御プログラムを格納す
るメモリとして不揮発性半導体メモリが用いられる。代
表的なデバイスとしては、フラッシュメモリが広く知ら
れている。このフラッシュメモリは、コントロールゲー
ト及びフローティングゲートを有するメモリセルを複数
備え、情報を電気的にプログラムすることができ、しか
も、情報を電気的に一括消去することが可能な読出し専
用メモリである。

【０００２】ところで、従来例のフラッシュメモリによ
れば、情報消去時に、メモリセルに消去電圧が印加さ
れ、その後、当該メモリセルを読出し状態にし、全ての
メモリセルが初期の状態になったか否かを確認しなが
ら、全メモリセルの情報を一括消去をしている。しか
し、製造バラツキ等によって全メモリセルの中で過消去
状態のメモリセルを生じることがあり、消去特性の良い
メモリセルが過消去状態に陥る場合がある。

【０００３】そこで、情報消去時の不揮発性メモリセル
のフローティングゲート電位を監視し、過消去状態に陥
る前に消去電圧の供給を止め、各メモリセルの消去特性
に合わせて情報消去をすることができる装置が望まれて
いる。

【０００４】

【従来の技術】図９は、従来例に係る説明図である。図
９（Ａ）は、従来例に係る不揮発性メモリの構成図であ
り、図９（Ｂ）は、その消去特性図をそれぞれ示してい
る。例えば、フラッシュメモリで１ビットの情報を書込
み又は消去するメモリ回路は、図９（Ａ）に示すよう
に、不揮発性メモリセル（以下メモリセルという）１及
びソース電位制御部２を備える。メモリセル１は，例え
ば、ｎ型の電界効果トランジスタから成り、情報の書込
み又は読出し時に選択するコントロールゲートＣＧの他
に、電荷を注入することにより情報を保持するフローテ
ィングゲートＦＧを有する。

【０００５】当該メモリ回路の情報書込み時の動作を説
明する。例えば、メモリセル１の最初の状態として、フ
ローティングゲートＦＧの電荷が零で、この状態が情報
「１」と定義される場合であって、当該セル１に情報
「０」を書き込む場合、まず、消去制御信号Ｗ／Ｅに基
づいてソース電位制御部２により、メモリセル１のソー
スや基板電位が０Ｖにされる。この状態で、コントロー
ルゲートＣＧを５Ｖ，ドレインを１Ｖ程度にすると、容
量結合によって、ゲートＦＧが３Ｖ程度に上昇し、メモ
リセル（トランジスタ）１は導通状態となる。

【０００６】次に、基板やソースの電位を０Ｖにしたま
まで、ゲートＣＧに１２Ｖ，ドレインに６Ｖ程度の電圧
を印加すると、いわゆるアンバランシェブレークダウン
（電子雪崩降服）現象を生じ、ドレイン近傍の高エネル
ギーの電子が多量に捕らわれる。この状態で、ゲートＣ
Ｇを５Ｖ，ドレインを１Ｖにすると、フローティングゲ
ートＦＧが−２Ｖのような低い値になる。このため、当
該メモリセル１は非導通状態となる。これにより、フロ
ーティングゲートＦＧに情報「０」が書き込まれる。

【０００７】次に、当該メモリ回路から情報「０」を消
去して情報「１」の状態にする情報消去時の動作を説明
する。例えば、基板とゲートＣＧを０Ｖとし、ドレイン
をオープンにした状態で、消去制御信号Ｗ／Ｅに基づい
てソース電位制御部２により、メモリセル１のソースに
消去電圧としてＶPP＝１２Ｖ程度の電圧が印加される
と、いわゆるトンネル現象が起き、フローティングゲー
トＦＧからソースに電子がトンネルし、当該ゲートＦＧ
の電荷が減少する。このトンネル時間を制御すること
で、フローティングゲートＦＧの電荷をほぼ零にするこ
とができる。これにより、情報「０」が消去され、情報
「１」の状態になる。

【０００８】このフラッシュメモリでは消去により全メ
モリセルの情報が「１」にされ、所定のメモリセル１に
書込みを行い、「０」の情報を導入することで必要な情
報が記憶される。例えば、ドレインＤに１Ｖ、ゲートＣ
Ｇに５Ｖの電圧をそれぞれ印加すると、情報「１」のメ
モリセル１にはドレイン電流が流れるが、情報「０」の
メモリセル１にはドレイン電流が流れない。これが情報
の読出しである。

【０００９】

【発明が解決しようとする課題】ところで、従来例のフ
ラッシュメモリによれば、消去制御信号Ｗ／Ｅに基づい
てメモリセル１のソース電位を制御するソース電位制御
部２が設けられ、情報消去時には、当該制御部２からメ
モリセル１に消去電圧が印加され、その後、当該メモリ
セル１を読出し状態にし、全てのメモリセル１が情報
「１」の状態になったか否かを確認し、以後、情報消去
及び情報読出しを繰り返しながら、全メモリセルの情報
を一括消去をしている。

【００１０】このため、全メモリセルの中で過消去状態
のメモリセルを生じることがある。過消去状態のメモリ
セルは、図９（Ｂ）の消去特性に示すように、フローテ
ィングゲート電位ＶFGが零から過消去領域Ｘに進行し正
電位になるものである。これは、当該メモリセルの最適
消去時間Ｔｒを越えて消去動作を継続していると生ずる
ものと考えられる。しかし、最適消去時間Ｔｒは製造バ
ラツキ等によって個々のメモリセルが全て必ずしも一致
していない。

【００１１】このような過消去状態のメモリセルでは正
常に情報の読出し（リード）及び書込み（ライト）をす
ることが困難となる。なお、図９（Ｂ）において、縦軸
はフローティングゲート電位ＶFGであり、横軸は消去時
間Ｔｅである。この結果、フラッシュメモリ内で、各メ
モリセルにバラツキがあった場合に、情報消去及び情報
読出しを繰り返して消去特性の悪いメモリセルを適正な
消去状態にした場合でも、もともと消去特性の良いメモ
リセルまでが、過消去状態になる確率が高くなる。

【００１２】これにより、各メモリセルにバラツキがあ
ると、消去特性の悪いメモリセルの消去時間に合わせた
消去動作をしなくてはならなくなる。また、消去特性の
良いメモリセルに対して消去時間を短くすることができ
ずに、消去特性の良いメモリセルが過消去状態に陥る恐
れがある。なお、消去特性の悪いメモリセルを抽出して
ローカル的に情報消去をする方法が考えられるが、高速
消去動作の妨げとなるという問題がある。

【００１３】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、情報消去時の不揮発性メモリセル
のフローティングゲート電位を監視し、過消去状態に陥
る前に消去電圧の供給を止め、各メモリセルの消去特性
に合わせて情報消去をすることが可能となる半導体記憶
装置の提供を目的とする。

【００１４】

【課題を解決するための手段】図１（Ａ），（Ｂ）は、
本発明に係る半導体記憶装置の原理図であり、図２〜８
はその実施例をそれぞれ示している。本発明の第１の半
導体記憶装置は、図１（Ａ）に示すように、フローティ
ングゲートＦＧに電荷を注入することにより情報を記憶
する不揮発メモリセル１０を有する半導体記憶装置にお
いて、情報の消去時に前記フローティングゲートＦＧの
電位を監視しながら前記不揮発性メモリセル１０のソー
スに消去電圧ＶSSを供給する消去制御回路100 を備える
ことを特徴とする。

【００１５】本発明の第１の半導体記憶装置において、
前記消去制御回路100 は、図１（Ａ）に示すように、前
記不揮発性メモリセル１０のフローティングゲートＦＧ
の電位を監視する電位監視部１１と、前記電位監視部１
１からの電位監視信号Ｓfgに基づいて前記不揮発性メモ
リセル１０のソースに消去電圧ＶSSを供給する電圧供給
部１２とを有することを特徴とする。

【００１６】本発明の第１の半導体記憶装置において、
前記消去制御回路100 の電位監視部１１は、その実施例
を図２に示すようにゲートが前記不揮発性メモリセル１
０のフローティングゲートＦＧに接続されたｎ型の電界
効果トランジスタＴＮ11を有することを特徴とする。本
発明の第２の半導体記憶装置は、その実施例を図５に示
すように前記消去制御回路200 の電位監視部２１は、ゲ
ートが前記不揮発性メモリセル１０のフローティングゲ
ートＦＧに接続されたｐ型の電界効果トランジスタＴＰ
21を有することを特徴とする。

【００１７】本発明の第３の半導体記憶装置は、図８
（Ｂ）に示すように前記消去制御回路100 及び200 の電
位監視部１１，２１のｎ型の電界効果トランジスタＴＮ
11及びｐ型の電界効果トランジスタＴＰ21のゲートは、
前記不揮発性のメモリセル１０のフローティングゲート
ＦＧを共用することを特徴とする。本発明の第４の半導
体記憶装置は、図１（Ｂ）に示すように前記消去制御回
路100 及び200 の電位監視部１１，２１に供給する第１
の電源ＶCCと、前記電圧供給部１２，２２に供給する第
２の電源ＶPPとを消去制御信号Ｗ／Ｅに基づいて電源制
御をする電源制御部１３が設けられることを特徴とし、
上記目的を達成する。

【００１８】

【作用】次に、図１（Ａ）を参照しながら、本発明に
係る第１の半導体記憶装置の動作を説明する。例えば、
図１（Ａ）において、情報が記憶された不揮発メモリセ
ル１０のフローティングゲートＦＧから電荷を引き抜き
情報を消去する場合（情報消去時）に、消去制御回路10
0 によりフローティングゲートＦＧの電位が監視されな
がら、不揮発性メモリセル１０のソースに消去電圧ＶSS
が供給される。

【００１９】このため、各メモリセルのトランジスタ特
性によって、消去時間が長くなるような場合でも、過消
去状態に陥る前に消去電圧ＶSSの供給を止めることがで
き、各メモリセルの消去特性に合わせた情報消去をする
ことが可能となる。すなわち、消去制御回路100 の電位
監視部１１により、不揮発性メモリセル１０のフローテ
ィングゲートＦＧの電位が監視され、その電位の上昇に
伴って、電位監視部１１のｎ型の電界効果トランジスタ
ＴＮ11がＯFFからＯＮ動作することにより、該トランジ
スタのドレインから電圧供給部１２に「Ｈ」（ハイ）レ
ベルから「Ｌ」（ロー）レベルに変化する電位監視信号
Ｓfgが出力され、電圧供給部１２では、不揮発性メモリ
セル１０のソースに、高いレベルから徐々に低いレベル
に移行する消去電圧ＶSSが供給される。

【００２０】このため、フローティングゲートＦＧの電
位が零に到達したときには、電位監視部１１から電圧供
給部１２に「Ｌ」レベルの電位監視信号Ｓfgが出力され
ることで、電圧供給部１２では、不揮発性メモリセル１
０のソースに消去電圧ＶSS＝０が供給され、この時点
で、消去動作を停止させることができる。これにより、
各メモリセルにバラツキがあっても、各メモリセルの最
適消去時間に合わせた消去動作が確保され、全てのメモ
リセルを過消去状態に陥らせることなく、均一に情報消
去を実行することができる。

【００２１】本発明の第２の半導体記憶装置の動作を説
明する。例えば、その実施例を図５に示すように電位監
視部２１のｐ型の電界効果トランジスタＴＰ21が、不揮
発性メモリセル１０のフローティングゲートＦＧの電位
上昇に伴って、ＯＮ→ＯFF動作することにより、該トラ
ンジスタＴＰ21のドレインから電圧供給部２２に「Ｈ」
レベルから「Ｌ」レベルに変化する電位監視信号Ｓfgが
出力され、電圧供給部２２では、不揮発性メモリセル１
０のソースに、高いレベルから徐々に低いレベルに移行
する消去電圧ＶSSが供給される。

【００２２】このため、第１の半導体記憶装置と同様に
フローティングゲートＦＧの電位が零に到達したときに
は、電位監視部２１から電圧供給部２２に「Ｌ」レベル
の電位監視信号Ｓfgが出力されることで、電圧供給部２
２では、不揮発性メモリセル１０のソースに消去電圧Ｖ
SS＝０が供給され、この時点で、消去動作を停止させる
ことができる。

【００２３】これにより、第１の半導体記憶装置と同様
にメモリセル１０にバラツキがあっても、各メモリセル
１０の最適消去時間に合わせた消去動作が確保され、全
てのメモリセルを過消去状態に陥らせることなく、均一
に情報消去を実行することができる。本発明の第３の半
導体記憶装置によれば、ｎ型の電界効果トランジスタＴ
Ｎ11及びｐ型の電界効果トランジスタＴＰ21のゲートを
不揮発性のメモリセル１０のフローティングゲートＦＧ
と共用することで、メモリセル１０と電位監視部１１や
２１の間を最短距離で接続することができ、メモリ回路
の高集積化及び高密度化を図ることができる。

【００２４】本発明の第４の半導体記憶装置の動作を説
明する。例えば、情報消去時には、消去制御信号Ｗ／Ｅ
に基づいて電源制御部１３がＯＮ動作をし、電源制御部
１３から消去制御回路100 や200 の電位監視部１１，２
１に第１の電源ＶCCを供給し、かつ、電圧供給部１２，
２２に第２の電源ＶPPを供給する。情報書込み時や情報
読出し時には、消去制御信号Ｗ／Ｅに基づいて電源制御
部１３がＯFF動作をし、電源制御部１３から消去制御回
路100 や200 の電位監視部１１，２１への第１の電源Ｖ
CCが断たれ、かつ、電圧供給部１２，２２への第２の電
源ＶPPが断たれる。

【００２５】このため、情報消去時のみ消去制御回路10
0 や200 を動作させ、情報書込み時や情報読出し時に
は、それを非動作させることで電力消費を最小限に止め
ることができる。これにより、低電力消費化を考慮しつ
つ情報消去機能の向上を図ること、及び、高信頼度のフ
ラッシュメモリ等の半導体記憶装置の提供に寄与すると
ころが大きい。

【００２６】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜８は、本発明の各実施例に係る
半導体記憶装置の説明図である。（１）第１の実施例の説明図２は、本発明の第１の実施例に係る不揮発性メモリの
構成図であり、図２，３は、その消去動作を説明する等
価回路図（その１，２）である。図８（Ａ）は、本発明
の各実施例に係る不揮発性メモリの消去特性と従来例と
の比較図をそれぞれ示している。

【００２７】例えば、フローティングゲートＦＧに電荷
を注入することにより情報を記憶するフラッシュメモリ
であって、１ビットを構成するメモリ回路は、図２に示
すように、不揮発性メモリセル( 以下単にメモリセルと
いう）１０，消去制御回路100 及び電源制御部１３を備
える。不揮発性メモリセル１０は、例えば、ｎ型の電界
効果トランジスタから成る。ＣＧはコントロールゲート
であり、情報の書込み又は読出し時にゲート選択信号を
供給する電極である。ＦＧは、フローティングゲートで
あり、電荷を取り込んで情報「０」を保持する電極であ
る。当該メモリセル１０については図８（Ｂ）におい
て、詳述する。

【００２８】消去制御回路100 は、電位監視部１１及び
電圧供給部１２を有し、情報の消去時にフローティング
ゲートＦＧの電位ＶFGを監視しながらメモリセル１０の
ソースに消去電圧ＶSSを供給する。電位監視部１１は、
例えば、ｎ型の電界トランジスタＴＮ11及び抵抗Ｒ１か
ら成り、メモリセル１０のフローティングゲートＦＧの
電位ＶFGを検出し、電圧供給部１２に電位監視信号Ｓfg
を出力する。

【００２９】トランジスタＴＮ11はディプレッション型
のトランジスタであり、ゲート電圧０ＶでＯＮ動作を
し、負電圧によりＯFF動作をするノーマリオン型であ
る。トランジスタＴＮ11のゲートはメモリセル１０のフ
ローティングゲートＦＧに接続され、そのドレインが抵
抗Ｒ１の一端に接続され、ソースが接地線ＧNDにそれぞ
れ接続される。抵抗Ｒ１の他端は電源線ＶCCに接続され
る。

【００３０】電圧供給部１２は、インバータ INV１，ト
ランジスタＴＰ11及びＴＮ12から成り、電位監視部１１
からの電位監視信号Ｓfgに基づいてメモリセル１０のソ
ースに消去電圧ＶSSを供給する。インバータ INV１の一
端はトランジスタＴＮ11のドレインに接続され、その他
端はトランジスタＴＰ11及びＴＮ12の各ゲートにそれぞ
れ接続される。トランジスタＴＰ11のソースは高電圧源
ＶPPに接続され、そのドレインはトランジスタＴＮ12の
ドレインに接続される。トランジスタＴＮ12のソースは
接地線ＧNDに接続される。

【００３１】電源制御部１３は電位監視部１１に供給す
る駆動電圧（第１の電源）ＶCCと、電圧供給部１２に供
給する高電圧（第２の電源）ＶPPとを消去制御信号Ｗ／
Ｅに基づいて出力制御をするものである。制御部１３は
例えば、スイッチング素子から構成しても良く、また、
駆動電圧ＶCC及び高電圧ＶPPを可変して供給するもので
も良い。

【００３２】次に本発明の第１の実施例に係る不揮発性
メモリの動作を説明する。例えば、図３（Ａ）に示すよ
うな情報「０」が記憶されたメモリセル１０のフローテ
ィングゲートＦＧから電荷を引き抜き、情報「０」を消
去して情報「１」の状態にする情報消去時の動作を説明
する。情報「０」が記憶されたメモリセル１０は、図３
（Ａ）に示すように、フローティングゲートＦＧの電位
ＶFGは、図９（Ａ）で説明したように，例えば、−２Ｖ
程度である。また、情報「０」が記憶されたメモリセル
１０ではトランジスタＴＮ11がＯFF状態であり、消去制
御信号Ｗ／Ｅが「Ｌ」レベルとなっていることから、電
源制御部１３から消去制御回路100 への駆動電圧ＶCC及
び高電圧ＶPPの供給は無い。

【００３３】次に、情報消去（イレーズ）命令によっ
て、消去制御信号Ｗ／Ｅが「Ｈ」レベルとなり、電源制
御部１３がＯＮ動作をする。また、情報「０」の消去開
始当初では、図３（Ｂ）に示すように、電源制御部１３
から消去制御回路100 に，例えば、駆動電圧ＶCC＝５Ｖ
及び高電圧ＶPP＝１２Ｖ程度が供給される。これによ
り、電位監視信号Ｓfg＝「Ｈ」レベルがインバータ INV
１に出力され、インバータINV１の出力は「Ｌ」レベル
となり、トランジスタＴＰ11がＯＮし、トランジスタＴ
Ｎ12がＯFFすることで、メモリセル１０のソースに消去
電圧ＶSS＝ＶPP＝１２Ｖの高電圧が供給される。

【００３４】また、フローティングゲートＦＧの電位Ｖ
FGは電位監視部１１により監視され、図４（Ａ）に示す
ように、その電位ＶFG＝−２Ｖ→０の上昇に伴って、ト
ランジスタＴＮ11がＯFFからＯＮ動作に移行することに
より、電位監視信号Ｓfgが変化し、インバータ INV１の
出力は「Ｌ」から「Ｈ」レベルに変化する。これによ
り、電圧供給部１２では、メモリセル１０のソースに、
高いレベル（１２Ｖ）から徐々に低いレベルに移行する
消去電圧ＶSSが供給される。

【００３５】さらに、消去動作の終了時には、図４
（Ｂ）に示すように、フローティングゲートＦＧの電位
ＶFG＝０が電位監視部１１により検出され、トランジス
タＴＮ11がＯＮ動作することにより、電位監視信号Ｓfg
＝「Ｌ」レベルがインバータ INV１に出力され、インバ
ータ INV１の出力は「Ｈ」レベルに変化する。電圧供給
部１２のトランジスタＴＰ11はＯFFし、トランジスタＴ
Ｎ12がＯＮすることで、メモリセル１０のソースへの消
去電圧は、ＶSS＝０となり、高電圧ＶPPの供給が断たれ
る。これにより、情報「０」が記憶されたメモリセル１
０は、フローティングゲートＦＧからの電荷が引き抜か
れ、情報「０」が消去されて、情報「１」の状態にな
る。

【００３６】このようにして、本発明の第１の実施例に
係る不揮発性メモリによれば、図２に示すように、情報
「０」の消去時にフローティングゲートＦＧの電位を監
視しながらメモリセル１０のソースに消去電圧ＶSSを供
給する消去制御回路100 が備えられる。このため、各メ
モリセル１０のトランジスタ特性によって、消去時間が
長くなるような場合でも、従来例のような過消去領域Ｘ
に進行する前（過消去状態に陥る前）に消去電圧ＶSSの
供給を止めることができ、各メモリセル１０の消去特性
に合わせた情報消去をすることが可能となる。すなわ
ち、図８（Ａ）に示すような消去特性において、フロー
ティングゲートＦＧの電位ＶFG＝−２Ｖが零に到達した
ときには、電位監視部１１から電圧供給部１２に「Ｌ」
レベルの電位監視信号Ｓfgが出力されることで、電圧供
給部１２では、メモリセル１０のソースに消去電圧ＶSS
＝０が供給され、この時点で、消去動作を停止させるこ
とができる。

【００３７】これにより、各メモリセル１０にバラツキ
があっても、各メモリセル１０の最適消去時間に合わせ
た消去動作が確保され、全てのメモリセル１０を過消去
状態に陥らせることなく、均一に情報消去を実行するこ
とができる。また、本発明の第１の実施例によれば、電
源制御部１３が情報書込み時や情報読出し時には、消去
制御信号Ｗ／Ｅが，例えば、「Ｌ」レベルになること
で、電源制御部１３がＯFF動作をし、電源制御部１３か
ら電位監視部１１への駆動電圧ＶCCが断たれ、かつ、電
圧供給部１２への高電圧ＶPPが断たれる。

【００３８】このため、情報消去時のみ消去制御回路10
0 を動作させ、情報書込み時や情報読出し時には、それ
を非動作させることで電力消費を最小限に止めることが
できる。これにより、低電力消費化を考慮しつつ情報消
去機能の向上を図ることが可能となり、高信頼度のフラ
ッシュメモリが提供される。なお、情報消去時に、電源
制御部１３から電圧供給部１２に供給する高電圧ＶPPを
可変することにより、過剰消去に陥る前に情報消去をす
ることもできる。

【００３９】（２）第２の実施例の説明図５は、本発明の第２の実施例に係る不揮発性メモリの
構成図であり、図６，７は、その消去動作を説明する等
価回路図（その１，２）をそれぞれ示している。第２の
実施例では第１の実施例と異なり、電位監視部２１がｐ
型の電界効果トランジスタＴＰ11から成るものである。

【００４０】すなわち、第２の実施例に係る不揮発性メ
モリの１ビットを構成するメモリ回路は、図５に示すよ
うに、メモリセル１０，消去制御回路200 及び電源制御
部１３を備える。消去制御回路200 は、電位監視部２１
及び電圧供給部２２を有し、情報の消去時にフローティ
ングゲートＦＧの電位ＶFGを監視しながらメモリセル１
０のソースに消去電圧ＶSSを供給する。電位監視部２１
は、ｐ型の電界トランジスタＴＰ21及び抵抗Ｒ２から成
り、メモリセル１０のフローティングゲートＦＧの電位
ＶFGを検出し、電圧供給部２２に電位監視信号Ｓfgを出
力する。

【００４１】トランジスタＴＰ21はエンハンスメント型
のトランジスタであり、ゲート電圧０ＶでＯFF動作を
し、負電圧によりＯＮ動作をするノーマリオフ型であ
る。トランジスタＴＰ21のゲートはメモリセル１０のフ
ローティングゲートＦＧに接続され、そのドレインが抵
抗Ｒ２の一端に接続され、ソースが電源線ＶCCにそれぞ
れ接続される。抵抗Ｒ２の他端は接地線ＧNDに接続され
る。

【００４２】電圧供給部２２は、インバータ INV２，ト
ランジスタＴＰ22及びＴＮ21から成り、電位監視部２１
からの電位監視信号Ｓfgに基づいてメモリセル１０のソ
ースに消去電圧ＶSSを供給する。なお、その他の同じ名
称及び同じ記号のものは、第１の実施例と同様であるた
め、その説明を省略する。次に本発明の第２の実施例に
係る不揮発性メモリの動作を説明する。例えば、図６
（Ａ）に示すような情報「０」が記憶されたメモリセル
１０のフローティングゲートＦＧから電荷を引き抜き、
情報「０」を消去して情報「１」の状態にする情報消去
時の動作を説明する。

【００４３】情報「０」が記憶されたメモリセル１０
は、図６（Ａ）に示すように、フローティングゲートＦ
Ｇの電位ＶFGが，例えば、−２Ｖ程度である。また、情
報「０」が記憶されたメモリセル１０ではトランジスタ
ＴＰ21がＯＮ状態であるが、消去制御信号Ｗ／Ｅが
「Ｌ」レベルであることから、電源制御部１３から消去
制御回路200 への駆動電圧ＶCC及び高電圧ＶPPの供給は
無い。

【００４４】次に、イレーズ命令によって消去制御信号
Ｗ／Ｅが「Ｈ」レベルとなり、電源制御部１３がＯＮ動
作をする。また、消去開始当初では、図６（Ｂ）に示す
ように、消去制御回路200 に駆動電圧ＶCC＝５Ｖ及び高
電圧ＶPP＝１２Ｖ程度が供給される。これにより、電位
監視信号Ｓfg＝「Ｈ」レベルがインバータ INV２に出力
され、インバータ INV２の出力は「Ｌ」レベルとなり、
トランジスタＴＰ21がＯＮし、トランジスタＴＮ22がＯ
FFすることで、メモリセル１０のソースに消去電圧ＶSS
＝ＶPP＝１２Ｖの高電圧が供給される。

【００４５】また、フローティングゲートＦＧの電位Ｖ
FGは電位監視部２１により監視され、図７（Ａ）に示す
ように、その電位ＶFG＝−２Ｖ→０の上昇に伴って、ト
ランジスタＴＰ21がＯＮからＯFF動作に移行することに
より、電位監視信号Ｓfgが変化し、インバータ INV２の
出力は「Ｌ」から「Ｈ」レベルに変化する。これによ
り、電圧供給部２２では、メモリセル１０のソースに、
高いレベル（１２Ｖ）から徐々に低いレベルに移行する
消去電圧ＶSSが供給される。

【００４６】さらに、消去動作の終了時には、図７
（Ｂ）に示すように、フローティングゲートＦＧの電位
ＶFG＝０が電位監視部２１により検出され、トランジス
タＴＰ21がＯFF動作することにより、電位監視信号Ｓfg
＝「Ｌ」レベルがインバータ INV２に出力され、インバ
ータ INV２の出力は「Ｈ」レベルに変化する。電圧供給
部２２のトランジスタＴＰ22はＯFFし、トランジスタＴ
Ｎ21がＯＮすることで、メモリセル１０のソースへの消
去電圧は、ＶSS＝０となり、高電圧ＶPPの供給が断たれ
る。これにより、情報「０」が記憶されたメモリセル１
０は、フローティングゲートＦＧからの電荷が引き抜か
れ、情報「０」が消去されて、情報「１」の状態にな
る。

【００４７】このようにして、本発明の第２の実施例に
係る不揮発性メモリによれば、図５に示すように、情報
「０」の消去時にフローティングゲートＦＧの電位を監
視しながらメモリセル１０のソースに消去電圧ＶSSを供
給する消去制御回路200 が備えられる。このため、第１
の実施例と同様に、各メモリセル１０のトランジスタ特
性によって、消去時間が長くなるような場合でも、過消
去状態に陥る前に消去電圧ＶSSの供給を止めることがで
き、各メモリセル１０の消去特性に合わせた情報消去を
することが可能となる。

【００４８】これにより、各メモリセル１０にバラツキ
があっても、各メモリセル１０の最適消去時間に合わせ
た消去動作が確保され、全てのメモリセル１０を過消去
状態に陥らせることなく、均一に情報消去を実行するこ
とができる。また、高信頼度のフラッシュメモリ等が提
供される。（３）第３の実施例の説明図８（Ｂ）は、本発明の第３の実施例に係る不揮発性メ
モリの断面図を示している。第３の実施例では第１，第
２の実施例と異なり、メモリセル１０のフローティング
ゲートＦＧと、トランジスタＴＮ11やＴＰ21のゲートと
を共用するものである。

【００４９】例えば、メモリセル１０は、図８（Ｂ）に
示すように、ｐ型のＳｉ基板３１のフィールド酸化膜３
２により画定された領域に、ソース領域（以下単にソー
スという）及びドレイン領域（以下単にドレインとい
う）が形成され、これら領域がｎ⁺型の不純物拡散層３
３から成る。また、両ゲートＣＧ，ＦＧはソース，ドレ
インを跨ぐ領域上に厚さ１００〔Å〕程度のＳｉＯ₂膜
３５を介して順次設けられる。なお、両ゲートＣＧ，Ｆ
Ｇ間のＳｉＯ₂膜３５はトンネル酸化膜と呼ばれ、容量
結合をする。このように、メモリセル１０はｎチャネル
のＭＯＳトランジスタのゲートＣＧの下に、ＳｉＯ₂膜
３５を介してフローティングゲートＦＧを設けた構造に
なっている。

【００５０】また、電位監視部１１のｎ型の電界効果ト
ランジスタＴＮ11は、例えば、図８（Ｂ）に示すよう
に、フィールド酸化膜３２により画定された領域に、ソ
ース・ドレインを形成するｎ⁺型の不純物拡散層３４が
設けられる。トランジスタＴＮ11のゲートは、酸化膜３
２上を延在したメモリセル１０のフローティングゲート
ＦＧを使用する。電位監視部２１のｐ型の電界効果トラ
ンジスタＴＰ21も同様にゲートＦＧを共用する。

【００５１】このようにして、本発明の第３の実施例に
係る不揮発性メモリによれば、電位監視部１１や２１の
トランジスタＴＮ11及びＴＰ21のゲートをメモリセル１
０のフローティングゲートＦＧと共用することで、メモ
リセル１０と電位監視部１１や２１の間を最短距離で接
続することができ、メモリ回路の高集積化及び高密度化
を図ることができる。

【００５２】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によれば、情報の消去時にフローティングゲ
ートの電位を監視しながら不揮発性メモリセルのソース
に消去電圧を供給する消去制御回路を備える。このた
め、各メモリセルのトランジスタ特性によって、消去時
間が長くなるような場合でも、過消去状態に陥る前に消
去電圧の供給を止めることができ、各メモリセル毎の消
去特性に合わせた情報消去をすることができる。このこ
とで、各メモリセルにバラツキがあっても、全てのメモ
リセルを過消去状態に陥らせることなく、均一に情報消
去を実行することができる。

【００５３】本発明の他の半導体記憶装置によれば、電
位監視部のｎ型の電界効果トランジスタ及びｐ型の電界
効果トランジスタのゲートが、不揮発性のメモリセルの
フローティングゲートと共用しているので、メモリセル
と電位監視部との間を最短距離で接続することができ、
高集積化及び高密度化を図ることができる。本発明の他
の半導体記憶装置の電源制御部によれば、情報消去時の
み消去制御回路を動作させ、情報書込み時や情報読出し
時には、それを非動作させることで電力消費を最小限に
止めることができる。

【００５４】これにより、情報消去機能の向上が図ら
れ、高信頼度のフラッシュメモリ等の半導体記憶装置の
提供に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の原理図である。

【図２】本発明の第１の実施例に係る不揮発性メモリの
構成図である。

【図３】本発明の第１の実施例に係る不揮発性メモリの
消去動作を説明する等価回路図（その１）である。

【図４】本発明の第１の実施例に係る不揮発性メモリの
消去動作を説明する等価回路図（その２）である。

【図５】本発明の第２の実施例に係る不揮発性メモリの
構成図である。

【図６】本発明の第２の実施例に係る不揮発性メモリの
消去動作を説明する等価回路図（その１）である。

【図７】本発明の第２の実施例に係る不揮発性メモリの
消去動作を説明する等価回路図（その２）である。

【図８】本発明の各実施例に係る不揮発性メモリを補足
する消去特性図及び各ゲート電極の断面図である。

【図９】従来例に係る不揮発性メモリの構成図及び消去
特性図である。

【符号の説明】

100, 200…消去制御回路、１０…不揮発性メモリセル、１１，１２…電位監視回路、１２，２２…電圧供給回路、１３…電源制御回路、ＴＮ11, ＴＮ12, ＴＮ21…ｎ型の電界効果トランジス
タ、ＴＰ11, ＴＰ21, ＴＰ22…ｐ型の電界効果トランジス
タ、Ｗ／Ｅ…消去制御信号、Ｓfg…電位監視信号、ＶSS…消去電圧、ＶPP…高電圧、ＶCC…駆動電圧。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】フローティングゲートに電荷を注入する
ことにより情報を記憶する不揮発メモリセルを有する半
導体記憶装置において、情報の消去時に前記フローティングゲートの電位を監視
しながら前記不揮発性メモリセルのソースに消去電圧を
供給する消去制御回路を備えることを特徴とする半導体
記憶装置。
【請求項２】前記消去制御回路は、前記不揮発性メモ
リセルのフローティングゲートの電位を監視する電位監
視部と、前記電位監視部からの電位監視信号に基づいて
前記不揮発性メモリセルのソースに消去電圧を供給する
電圧供給部とを有することを特徴とする請求項１記載の
半導体記憶装置。
【請求項３】前記消去制御回路の電位監視部は、ゲー
トが前記不揮発性メモリセルのフローティングゲートに
接続されたｎ型の電界効果トランジスタ又はｐ型の電界
効果トランジスタを有することを特徴とする請求項２記
載の半導体記憶装置。
【請求項４】前記消去制御回路の電位監視部のｎ型の
電界効果トランジスタ又はｐ型の電界効果トランジスタ
のゲートは、前記不揮発性のメモリセルのフローティン
グゲートを共用することを特徴とする請求項３記載の半
導体記憶装置。
【請求項５】前記消去制御回路の電位監視部に供給す
る第１の電源と、前記電圧供給部に供給する第２の電源
とを消去制御信号に基づいて電源制御をする電源制御部
が設けられることを特徴とする請求項１，２，３又は４
記載のいずれかの半導体記憶装置。