JPH09106700A - 不揮発性メモリの検査方法 - Google Patents
不揮発性メモリの検査方法Info
- Publication number
- JPH09106700A JPH09106700A JP7265809A JP26580995A JPH09106700A JP H09106700 A JPH09106700 A JP H09106700A JP 7265809 A JP7265809 A JP 7265809A JP 26580995 A JP26580995 A JP 26580995A JP H09106700 A JPH09106700 A JP H09106700A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cell
- voltage
- drain
- electrons
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】 検査時間を短縮でき、ひいてはメモリチップ
のコストを低減できる不揮発性メモリの検査方法を実現
する。 【解決手段】 ＥＥＰＲＯＭのすべてのメモリセルに対
して、フローティングゲート２に電子を注入してから、
読み出しを行い、セレクトトランジスタＴＲS のドレイ
ン８の電圧を検査する。ドレイン８の電圧がプルアップ
レベルに保持されている場合は、メモリセルが正常であ
ると判断し、一方、ドレイン８の電圧がプルアップ電圧
より低い場合は、メモリトランジスタＴＲM のトンネル
酸化膜３が不良と判断する。これにより、一回の電子注
入と一回の読み出しによりトンネル酸化膜破壊による不
良メモリセルを検出でき、メモリセルの検査時間を短縮
できる。
のコストを低減できる不揮発性メモリの検査方法を実現
する。 【解決手段】 ＥＥＰＲＯＭのすべてのメモリセルに対
して、フローティングゲート２に電子を注入してから、
読み出しを行い、セレクトトランジスタＴＲS のドレイ
ン８の電圧を検査する。ドレイン８の電圧がプルアップ
レベルに保持されている場合は、メモリセルが正常であ
ると判断し、一方、ドレイン８の電圧がプルアップ電圧
より低い場合は、メモリトランジスタＴＲM のトンネル
酸化膜３が不良と判断する。これにより、一回の電子注
入と一回の読み出しによりトンネル酸化膜破壊による不
良メモリセルを検出でき、メモリセルの検査時間を短縮
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートを有する不揮発性メモリ、たとえば、ＥＰＲＯＭ、
ＥＥＰＲＯＭなどの検査方法に関するものである。
ートを有する不揮発性メモリ、たとえば、ＥＰＲＯＭ、
ＥＥＰＲＯＭなどの検査方法に関するものである。
【０００２】
【従来の技術】近年、半導体素子、たとえば、ＭＯＳト
ランジスタの微細化が達成されるとともに、メモリは大
容量化の一途を辿っている。たとえば最近、１Ｇビット
のＤＲＡＭが試作されたとの報告があった。
ランジスタの微細化が達成されるとともに、メモリは大
容量化の一途を辿っている。たとえば最近、１Ｇビット
のＤＲＡＭが試作されたとの報告があった。
【０００３】大容量メモリに関する問題点の一つはメモ
リの良否を判定するメモリチップの検査である。消費電
力などの試験はメモリチップ全体に対して一回で検査で
きる項目もあるが、各メモリセルが正しくデータの読み
書きができるかについては、１ビットごとに検査するの
が普通である。
リの良否を判定するメモリチップの検査である。消費電
力などの試験はメモリチップ全体に対して一回で検査で
きる項目もあるが、各メモリセルが正しくデータの読み
書きができるかについては、１ビットごとに検査するの
が普通である。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来の検査方法では、メモリの大容量化に伴い、検査に要
する時間が膨大になり、メモリチップのコスト増の原因
となる。さらに、通常のメモリでは、論理状態が“０”
また“１”の二つであるが、最近の不揮発性メモリにお
いては、メモリの効率を向上させるため、三つ以上の多
値論理も考えられており、いわゆる多値メモリの実用化
が進められている。多値メモリの場合、メモリチップの
検査が複雑になり、それに伴うメモリチップのコスト増
が心配されている。
来の検査方法では、メモリの大容量化に伴い、検査に要
する時間が膨大になり、メモリチップのコスト増の原因
となる。さらに、通常のメモリでは、論理状態が“０”
また“１”の二つであるが、最近の不揮発性メモリにお
いては、メモリの効率を向上させるため、三つ以上の多
値論理も考えられており、いわゆる多値メモリの実用化
が進められている。多値メモリの場合、メモリチップの
検査が複雑になり、それに伴うメモリチップのコスト増
が心配されている。
【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、検査時間を短縮でき、ひいては
メモリチップのコスト低減を図れる不揮発性メモリの検
査方法を提供することにある。
のであり、その目的は、検査時間を短縮でき、ひいては
メモリチップのコスト低減を図れる不揮発性メモリの検
査方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電荷蓄積層に対する電荷の注入または上
記電荷蓄積層からの電荷の放出によりしきい値電圧を遷
移させて、データの書き込みを行う不揮発性メモリの検
査方法であって、各メモリセルに対して、実質的な書き
込みを行った後、上記メモリセルのしきい値電圧が所定
のレベルになっているか否かを検査する。
め、本発明は、電荷蓄積層に対する電荷の注入または上
記電荷蓄積層からの電荷の放出によりしきい値電圧を遷
移させて、データの書き込みを行う不揮発性メモリの検
査方法であって、各メモリセルに対して、実質的な書き
込みを行った後、上記メモリセルのしきい値電圧が所定
のレベルになっているか否かを検査する。
【０００７】また、本発明では、電荷蓄積層に対する電
荷の注入または上記電荷蓄積層からの電荷の放出により
しきい値電圧を遷移させて、データの書き込みを行い、
かつ、トンネル酸化膜が上記電荷蓄積層とドレイン拡散
層との間に形成されている不揮発性メモリの検査方法で
あって、各メモリセルに対して、上記電荷蓄積層に電子
を注入した後、上記メモリセルのしきい値電圧が所定の
レベルになっているか否かを検査する。
荷の注入または上記電荷蓄積層からの電荷の放出により
しきい値電圧を遷移させて、データの書き込みを行い、
かつ、トンネル酸化膜が上記電荷蓄積層とドレイン拡散
層との間に形成されている不揮発性メモリの検査方法で
あって、各メモリセルに対して、上記電荷蓄積層に電子
を注入した後、上記メモリセルのしきい値電圧が所定の
レベルになっているか否かを検査する。
【０００８】また、本発明では、電荷蓄積層に対する電
荷の注入または上記電荷蓄積層からの電荷の放出により
しきい値電圧を遷移させて、データの書き込みを行い、
かつ、トンネル酸化膜が上記電荷蓄積層と電流経路領域
との間に形成されている不揮発性メモリの検査方法であ
って、各メモリセルに対して、上記電荷蓄積層から電子
を放出させた後、上記メモリセルのしきい値電圧が所定
のレベルになっているか否かを検査する。
荷の注入または上記電荷蓄積層からの電荷の放出により
しきい値電圧を遷移させて、データの書き込みを行い、
かつ、トンネル酸化膜が上記電荷蓄積層と電流経路領域
との間に形成されている不揮発性メモリの検査方法であ
って、各メモリセルに対して、上記電荷蓄積層から電子
を放出させた後、上記メモリセルのしきい値電圧が所定
のレベルになっているか否かを検査する。
【０００９】本発明によれば、各メモリセルに対して、
電荷蓄積層に電荷を注入し、または電荷蓄積層から電荷
を放出させた後、メモリセルのしきい値電圧を検査し、
所定のしきい値電圧になっているか否かによって、メモ
リセルの良否を判定する。
電荷蓄積層に電荷を注入し、または電荷蓄積層から電荷
を放出させた後、メモリセルのしきい値電圧を検査し、
所定のしきい値電圧になっているか否かによって、メモ
リセルの良否を判定する。
【００１０】たとえば、トンネル酸化膜が電荷蓄積層と
ドレイン拡散層との間に形成されているＦＬＯＴＯＸ型
不揮発性メモリにおいては、各メモリセルの電荷蓄積層
に電子を注入した後、読み出しを行う。電子の注入によ
り、トンネル酸化膜が正常なメモリセルのしきい値電圧
はハイレベルになり、読み出し時、メモリセルのコント
ロールゲートに所定の読み出し電圧が印加されても、メ
モリセルがオフ状態のままになる。一方、トンネル酸化
膜に欠陥があるメモリセルは電荷蓄積層とドレイン拡散
層とが導通されるため、読み出し時、メモリセルのコン
トロールゲートに所定の読み出し電圧が印加された場
合、電荷蓄積層（フローティングゲート）の電位は電荷
量がゼロのときのメモリトランジスタのしきい値より高
いため、メモリセルがオン状態となる。これによって、
読み出し時メモリセルのオン・オフ状態を検出すること
により、不良メモリセルを発見できる。
ドレイン拡散層との間に形成されているＦＬＯＴＯＸ型
不揮発性メモリにおいては、各メモリセルの電荷蓄積層
に電子を注入した後、読み出しを行う。電子の注入によ
り、トンネル酸化膜が正常なメモリセルのしきい値電圧
はハイレベルになり、読み出し時、メモリセルのコント
ロールゲートに所定の読み出し電圧が印加されても、メ
モリセルがオフ状態のままになる。一方、トンネル酸化
膜に欠陥があるメモリセルは電荷蓄積層とドレイン拡散
層とが導通されるため、読み出し時、メモリセルのコン
トロールゲートに所定の読み出し電圧が印加された場
合、電荷蓄積層（フローティングゲート）の電位は電荷
量がゼロのときのメモリトランジスタのしきい値より高
いため、メモリセルがオン状態となる。これによって、
読み出し時メモリセルのオン・オフ状態を検出すること
により、不良メモリセルを発見できる。
【００１１】また、トンネル酸化膜の大部分がチャネル
領域の上に形成されている、たとえばフラッシュメモリ
においては、各メモリセルに対して、たとえば、紫外線
照射などにより電荷蓄積層から電子を放出させた後、読
み出しを行う。電子の放出により、正常なメモリセルに
おいて、しきい値電圧がローレベルになり、読み出し
時、メモリセルのコントロールゲートに所定の読み出し
電圧が印加されると、メモリセルがオン状態になる。一
方、トンネル酸化膜に欠陥があるメモリセルにおいて
は、電荷蓄積層とチャネル領域、すなわち基板とが導通
され、欠陥を通してチャネル領域からフローティングゲ
ートに電子が注入され、メモリセルのしきい値電圧が高
くなり、読み出し時にメモリセルがオフ状態のままとな
る。これにより、読み出し時メモリセルのオン・オフ状
態を検出することにより不良メモリセルを発見できる。
領域の上に形成されている、たとえばフラッシュメモリ
においては、各メモリセルに対して、たとえば、紫外線
照射などにより電荷蓄積層から電子を放出させた後、読
み出しを行う。電子の放出により、正常なメモリセルに
おいて、しきい値電圧がローレベルになり、読み出し
時、メモリセルのコントロールゲートに所定の読み出し
電圧が印加されると、メモリセルがオン状態になる。一
方、トンネル酸化膜に欠陥があるメモリセルにおいて
は、電荷蓄積層とチャネル領域、すなわち基板とが導通
され、欠陥を通してチャネル領域からフローティングゲ
ートに電子が注入され、メモリセルのしきい値電圧が高
くなり、読み出し時にメモリセルがオフ状態のままとな
る。これにより、読み出し時メモリセルのオン・オフ状
態を検出することにより不良メモリセルを発見できる。
【００１２】本発明の検査方法により、メモリセルの検
査はメモリチップ上に不良ビットを検出した場合、ただ
ちに検査を中止し、次のチップの検査を行うことになる
ので、検査時間の短縮を図れる。
査はメモリチップ上に不良ビットを検出した場合、ただ
ちに検査を中止し、次のチップの検査を行うことになる
ので、検査時間の短縮を図れる。
【００１３】
【発明の実施の形態】第一実施形態 図１は、本発明に係る不揮発性メモリの検査方法に関す
る第一の実施形態を説明するための図であって、たとえ
ば、ＦＬＯＴＯＸ（Floating Gate Tunnel Oxide）型の
ＥＥＰＲＯＭのメモリセルの簡略断面図である。図１に
示すように、ＦＬＯＴＯＸ型ＥＥＰＲＯＭのメモリセル
は、メモリトランジスタＴＲM およびセレクトトランジ
スタＴＲS の２個のトランジスタから構成されている。
図１において、１はコントロールゲート、２は電荷蓄積
層としてのフローティングゲート、３はトンネル酸化
膜、４はシリコン基板、５はメモリトランジスタＴＲM
のソース、６はメモリトランジスタＴＲM のドレイン、
７はセレクトトランジスタＴＲS のソース、８はセレク
トトランジスタＴＲS のドレイン、１０はセレクトゲー
トをそれぞれ示している。
る第一の実施形態を説明するための図であって、たとえ
ば、ＦＬＯＴＯＸ（Floating Gate Tunnel Oxide）型の
ＥＥＰＲＯＭのメモリセルの簡略断面図である。図１に
示すように、ＦＬＯＴＯＸ型ＥＥＰＲＯＭのメモリセル
は、メモリトランジスタＴＲM およびセレクトトランジ
スタＴＲS の２個のトランジスタから構成されている。
図１において、１はコントロールゲート、２は電荷蓄積
層としてのフローティングゲート、３はトンネル酸化
膜、４はシリコン基板、５はメモリトランジスタＴＲM
のソース、６はメモリトランジスタＴＲM のドレイン、
７はセレクトトランジスタＴＲS のソース、８はセレク
トトランジスタＴＲS のドレイン、１０はセレクトゲー
トをそれぞれ示している。
【００１４】さらに、図１においては、ＣＧはメモリト
ランジスタＴＲM のコントロールゲート電極、Ｓはメモ
リトランジスタＴＲM のソース電極、Ｇはセレクトトラ
ンジスタＴＲS のゲート電極、Ｄはセレクトトランジス
タＴＲS のドレイン電極をそれぞれ示している。
ランジスタＴＲM のコントロールゲート電極、Ｓはメモ
リトランジスタＴＲM のソース電極、Ｇはセレクトトラ
ンジスタＴＲS のゲート電極、Ｄはセレクトトランジス
タＴＲS のドレイン電極をそれぞれ示している。
【００１５】また、図示していないが、コントロールゲ
ート１とフローティングゲート２との間に酸化シリコン
（ＳｉＯ2 ）膜および窒化シリコン（ＳｉＮ）膜などか
らなる層間絶縁膜が形成されている。さらに、フローテ
ィングゲート２とシリコン基板４との間に、またセレク
トゲート１０とシリコン基板４との間に酸化シリコンか
らなるゲート絶縁膜が形成されている。
ート１とフローティングゲート２との間に酸化シリコン
（ＳｉＯ2 ）膜および窒化シリコン（ＳｉＮ）膜などか
らなる層間絶縁膜が形成されている。さらに、フローテ
ィングゲート２とシリコン基板４との間に、またセレク
トゲート１０とシリコン基板４との間に酸化シリコンか
らなるゲート絶縁膜が形成されている。
【００１６】シリコン酸化膜（ＳｉＯ2 ）からなるトン
ネル酸化膜３は絶縁膜であり、このトンネル酸化膜３の
両端に、たとえば１０ＭＶ／ｃｍの高電界を印加する
と、１０-4Ａ／ｃｍ2 程度のトンネル電流が流れる。こ
の電流をＦＮ（Fowler-Nordheim ）電流と呼ぶ。ＦＬＯ
ＴＯＸ型ＥＥＰＲＯＭはこのＦＮ電流を用いて、フロー
ティングゲート２に対して電子の注入および放出を行
う。
ネル酸化膜３は絶縁膜であり、このトンネル酸化膜３の
両端に、たとえば１０ＭＶ／ｃｍの高電界を印加する
と、１０-4Ａ／ｃｍ2 程度のトンネル電流が流れる。こ
の電流をＦＮ（Fowler-Nordheim ）電流と呼ぶ。ＦＬＯ
ＴＯＸ型ＥＥＰＲＯＭはこのＦＮ電流を用いて、フロー
ティングゲート２に対して電子の注入および放出を行
う。
【００１７】図１に示すように、ＦＬＯＴＯＸ型ＥＥＰ
ＲＯＭのメモリトランジスタＴＲMにおいては、トンネ
ル酸化膜３はフローティングゲート２とメモリトランジ
スタＴＲM のドレイン６との間に形成されている。
ＲＯＭのメモリトランジスタＴＲMにおいては、トンネ
ル酸化膜３はフローティングゲート２とメモリトランジ
スタＴＲM のドレイン６との間に形成されている。
【００１８】このような構成を有するＦＬＯＴＯＸ型Ｅ
ＥＰＲＯＭのメモリセルの検査にあたっては、まず、各
メモリトランジスタＴＲM のフローティングゲート２に
電子を注入し、そして読み出しを行う。トンネル酸化膜
３が正常なメモリセルにおいては、電子の注入により、
メモリセルのしきい値電圧がハイレベルＶth1 となり、
読み出し時メモリトランジスタＴＲM がオフ状態のまま
となり、セレクトトランジスタＴＲS のドレイン電圧が
プルアップ電圧に保持される。一方、トンネル酸化膜３
に欠陥がある場合は、フローティングゲート２とメモリ
トランジスタＴＲM のドレイン６とが導通され、読み出
し時メモリトランジスタＴＲM がオン状態となり、セレ
クトトランジスタＴＲS のドレイン電圧がプルアップ電
圧より低くなる。このため、メモリセルに対して電子注
入を行った後、読み出しを行い、読み出し時セレクトト
ランジスタＴＲS のドレイン電圧を検査することによ
り、メモリセルの良否を判定する。
ＥＰＲＯＭのメモリセルの検査にあたっては、まず、各
メモリトランジスタＴＲM のフローティングゲート２に
電子を注入し、そして読み出しを行う。トンネル酸化膜
３が正常なメモリセルにおいては、電子の注入により、
メモリセルのしきい値電圧がハイレベルＶth1 となり、
読み出し時メモリトランジスタＴＲM がオフ状態のまま
となり、セレクトトランジスタＴＲS のドレイン電圧が
プルアップ電圧に保持される。一方、トンネル酸化膜３
に欠陥がある場合は、フローティングゲート２とメモリ
トランジスタＴＲM のドレイン６とが導通され、読み出
し時メモリトランジスタＴＲM がオン状態となり、セレ
クトトランジスタＴＲS のドレイン電圧がプルアップ電
圧より低くなる。このため、メモリセルに対して電子注
入を行った後、読み出しを行い、読み出し時セレクトト
ランジスタＴＲS のドレイン電圧を検査することによ
り、メモリセルの良否を判定する。
【００１９】以下、この検査方法について、図面を参照
しつつ、さらに詳細に説明する。まず、図１および図２
を参照しつつ、ＦＬＯＴＯＸ型ＥＥＰＲＯＭの電子注入
の動作について説明する。なお、ここでは、たとえば、
シリコン基板４はｐ型であり、メモリトランジスタＴＲ
M およびセレクトトランジスタＴＲS のソースおよびド
レイン領域はｎ型として、説明を行う。ＦＬＯＴＯＸ型
ＥＥＰＲＯＭのフローティングゲート２は周囲と電気的
に絶縁され、そこに電子を注入したり、そこから電子を
放出させたりすることにより、メモリトランジスタのし
きい値電圧Ｖthを遷移させ、“１”または“０”レベル
のデータに対応させる。なお、フローティングゲート２
への電子の注入および放出はトンネル酸化膜３を流れる
ＦＮ電流により行われる。
しつつ、さらに詳細に説明する。まず、図１および図２
を参照しつつ、ＦＬＯＴＯＸ型ＥＥＰＲＯＭの電子注入
の動作について説明する。なお、ここでは、たとえば、
シリコン基板４はｐ型であり、メモリトランジスタＴＲ
M およびセレクトトランジスタＴＲS のソースおよびド
レイン領域はｎ型として、説明を行う。ＦＬＯＴＯＸ型
ＥＥＰＲＯＭのフローティングゲート２は周囲と電気的
に絶縁され、そこに電子を注入したり、そこから電子を
放出させたりすることにより、メモリトランジスタのし
きい値電圧Ｖthを遷移させ、“１”または“０”レベル
のデータに対応させる。なお、フローティングゲート２
への電子の注入および放出はトンネル酸化膜３を流れる
ＦＮ電流により行われる。
【００２０】図２は電子注入時にＥＥＰＲＯＭの各電極
のバイアス状態を示す回路図である。図２に示すよう
に、フローティングゲート２に対する電子の注入は、た
とえば、コントロールゲート１に高電圧、たとえば、２
０Ｖの電圧ＶCGを印加し、メモリトランジスタＴＲM の
ソース５およびセレクトトランジスタＴＲS のドレイン
８に０Ｖの電圧を印加し、さらに、セレクトトランジス
タＴＲS のセレクトゲート１０に、たとえば、２０Ｖの
高電圧ＶG を印加して行う。すなわち、ＶCG＝２０Ｖ，
ＶG ＝２０Ｖ，ＶTD＝０Ｖ、ＶS ＝０Ｖである。なお、
フローティングゲートに電子を注入するとき、メモリト
ランジスタＴＲ M のドレインおよびセレクトトランジス
タＴＲS のソースがフローティング状態に設定される。
のバイアス状態を示す回路図である。図２に示すよう
に、フローティングゲート２に対する電子の注入は、た
とえば、コントロールゲート１に高電圧、たとえば、２
０Ｖの電圧ＶCGを印加し、メモリトランジスタＴＲM の
ソース５およびセレクトトランジスタＴＲS のドレイン
８に０Ｖの電圧を印加し、さらに、セレクトトランジス
タＴＲS のセレクトゲート１０に、たとえば、２０Ｖの
高電圧ＶG を印加して行う。すなわち、ＶCG＝２０Ｖ，
ＶG ＝２０Ｖ，ＶTD＝０Ｖ、ＶS ＝０Ｖである。なお、
フローティングゲートに電子を注入するとき、メモリト
ランジスタＴＲ M のドレインおよびセレクトトランジス
タＴＲS のソースがフローティング状態に設定される。
【００２１】上記のバイアス状態において、トンネル酸
化膜３に高電界がかかり、フローティングゲート２から
セレクトトランジスタＴＲS のドレイン８へ向かってＦ
Ｎ電流が流れ、電子は電流と逆の方向に動くため、フロ
ーティングゲート２に電子が注入される。
化膜３に高電界がかかり、フローティングゲート２から
セレクトトランジスタＴＲS のドレイン８へ向かってＦ
Ｎ電流が流れ、電子は電流と逆の方向に動くため、フロ
ーティングゲート２に電子が注入される。
【００２２】以上、ＦＬＯＴＯＸ型ＥＥＰＲＯＭの電子
注入について説明した。フローティングゲート２に電子
が注入されると、メモリトランジスタＴＲM のしきい値
電圧Ｖthが上昇する。フローティングゲート２から電子
が放出されると、メモリトランジスタＴＲM のしきい値
電圧Ｖthが降下する。ＥＥＰＲＯＭはこの二つのしきい
値電圧Ｖthの差ΔＶthを利用してデータの“１”また
“０”レベルに対応させる。
注入について説明した。フローティングゲート２に電子
が注入されると、メモリトランジスタＴＲM のしきい値
電圧Ｖthが上昇する。フローティングゲート２から電子
が放出されると、メモリトランジスタＴＲM のしきい値
電圧Ｖthが降下する。ＥＥＰＲＯＭはこの二つのしきい
値電圧Ｖthの差ΔＶthを利用してデータの“１”また
“０”レベルに対応させる。
【００２３】図３はフローティングゲート２に電子が注
入されたメモリセルおよびフローティングゲート２から
電子が放出されたメモリセルのしきい値電圧Ｖthおよび
その差ΔＶthを示す図である。図３において、Ａはフロ
ーティングゲート２から電子が放出されたメモリセルの
ソース・ドレイン電流ＩDSとコントロールゲート電圧Ｖ
CGの関係、Ｂはフローティングゲート２に電子が注入さ
れたメモリセルのソース・ドレイン電流ＩDSとコントロ
ールゲート電圧ＶCGの関係をそれぞれ示し、Ｖth0 はフ
ローティングゲートから電子が放出されたメモリセルの
しきい値電圧、Ｖth1 はフローティングゲートに電子が
注入されたメモリセルのしきい値電圧をそれぞれ示して
いる。図示のように、フローティングゲートに電子の注
入およびフローティングゲートからの電子の放出によ
り、メモリセルのしきい値電圧Ｖth1 とＶth0 との間
に、差ΔＶthが生じる。
入されたメモリセルおよびフローティングゲート２から
電子が放出されたメモリセルのしきい値電圧Ｖthおよび
その差ΔＶthを示す図である。図３において、Ａはフロ
ーティングゲート２から電子が放出されたメモリセルの
ソース・ドレイン電流ＩDSとコントロールゲート電圧Ｖ
CGの関係、Ｂはフローティングゲート２に電子が注入さ
れたメモリセルのソース・ドレイン電流ＩDSとコントロ
ールゲート電圧ＶCGの関係をそれぞれ示し、Ｖth0 はフ
ローティングゲートから電子が放出されたメモリセルの
しきい値電圧、Ｖth1 はフローティングゲートに電子が
注入されたメモリセルのしきい値電圧をそれぞれ示して
いる。図示のように、フローティングゲートに電子の注
入およびフローティングゲートからの電子の放出によ
り、メモリセルのしきい値電圧Ｖth1 とＶth0 との間
に、差ΔＶthが生じる。
【００２４】以下、図４の回路図を参照しながら、ＦＬ
ＯＴＯＸ型ＥＥＰＲＯＭの読み出しについて説明する。
図４はＥＥＰＲＯＭの読み出し時に各電極のバイアス状
態を示す回路図である。図示のように、ＦＬＯＴＯＸ型
ＥＥＰＲＯＭの読み出しは、たとえば、メモリトランジ
スタＴＲM のコントロールゲート１に３Ｖ、メモリトラ
ンジスタＴＲMのソース５に０Ｖの電圧を印加し、選択
されたメモリセルのセレクトゲート１０に５Ｖの電圧を
印加し、さらに、セレクトトランジスタＴＲS のドレイ
ン８にプルアップ素子によって低い電圧、たとえば１Ｖ
の電圧を印加することにより行う。すなわち、ＶCG＝３
Ｖ，ＶS ＝０Ｖ，ＶG ＝５Ｖ，ＶTD＝１Ｖである。
ＯＴＯＸ型ＥＥＰＲＯＭの読み出しについて説明する。
図４はＥＥＰＲＯＭの読み出し時に各電極のバイアス状
態を示す回路図である。図示のように、ＦＬＯＴＯＸ型
ＥＥＰＲＯＭの読み出しは、たとえば、メモリトランジ
スタＴＲM のコントロールゲート１に３Ｖ、メモリトラ
ンジスタＴＲMのソース５に０Ｖの電圧を印加し、選択
されたメモリセルのセレクトゲート１０に５Ｖの電圧を
印加し、さらに、セレクトトランジスタＴＲS のドレイ
ン８にプルアップ素子によって低い電圧、たとえば１Ｖ
の電圧を印加することにより行う。すなわち、ＶCG＝３
Ｖ，ＶS ＝０Ｖ，ＶG ＝５Ｖ，ＶTD＝１Ｖである。
【００２５】上記のようなバイアス状態においては、フ
ローティングゲート２に電子が注入されたメモリセルに
おいて、コントロールゲート１に印加された３Ｖの電圧
ＶCGがメモリセルのしきい値電圧Ｖthより低いため、メ
モリトランジスタＴＲM がオフ状態となる。したがっ
て、選択されたメモリセルのセレクトトランジスタＴＲ
S のドレイン８に印加された１Ｖの電圧は、セレクトト
ランジスタＴＲS のソース７に到達するだけで、メモリ
トランジスタＴＲM に電流は流れない。このため、セレ
クトトランジスタＴＲS のドレインの電圧ＶTDはプルア
ップレベルの約１Ｖが保持される。これを、たとえば、
データの“１”レベルと対応させる。
ローティングゲート２に電子が注入されたメモリセルに
おいて、コントロールゲート１に印加された３Ｖの電圧
ＶCGがメモリセルのしきい値電圧Ｖthより低いため、メ
モリトランジスタＴＲM がオフ状態となる。したがっ
て、選択されたメモリセルのセレクトトランジスタＴＲ
S のドレイン８に印加された１Ｖの電圧は、セレクトト
ランジスタＴＲS のソース７に到達するだけで、メモリ
トランジスタＴＲM に電流は流れない。このため、セレ
クトトランジスタＴＲS のドレインの電圧ＶTDはプルア
ップレベルの約１Ｖが保持される。これを、たとえば、
データの“１”レベルと対応させる。
【００２６】一方、フローティングゲート２から電子が
放出されたメモリセルにおいて、コントロールゲート１
に印加された電圧ＶCGが３Ｖであっても、メモリトラン
ジスタＴＲM がオン状態となり、選択されたメモリセル
では、セレクトトランジスタＴＲS およびメモリトラン
ジスタＴＲM を介して、セレクトトランジスタＴＲSの
ドレイン８からメモリトランジスタＴＲM のソース５に
向かって電流が流れ、セレクトトランジスタＴＲS のド
レイン電圧ＶTDはたとえば、０．２Ｖと低くなる。この
ローレベルの電圧を、たとえば、データの“０”レベル
と対応させる。
放出されたメモリセルにおいて、コントロールゲート１
に印加された電圧ＶCGが３Ｖであっても、メモリトラン
ジスタＴＲM がオン状態となり、選択されたメモリセル
では、セレクトトランジスタＴＲS およびメモリトラン
ジスタＴＲM を介して、セレクトトランジスタＴＲSの
ドレイン８からメモリトランジスタＴＲM のソース５に
向かって電流が流れ、セレクトトランジスタＴＲS のド
レイン電圧ＶTDはたとえば、０．２Ｖと低くなる。この
ローレベルの電圧を、たとえば、データの“０”レベル
と対応させる。
【００２７】このように、フローティングゲート２への
電子の注入およびフローティングゲート２からの電子の
放出により、読み出し時メモリセルのセレクトトランジ
スタＴＲS のドレイン電圧は１Ｖまたは０．２Ｖと異な
るようになり、このドレイン電圧の差を検出すること
で、メモリセルに記憶されているデータは“１”また
“０”と判断できる。
電子の注入およびフローティングゲート２からの電子の
放出により、読み出し時メモリセルのセレクトトランジ
スタＴＲS のドレイン電圧は１Ｖまたは０．２Ｖと異な
るようになり、このドレイン電圧の差を検出すること
で、メモリセルに記憶されているデータは“１”また
“０”と判断できる。
【００２８】しかし、トンネル酸化膜３が不良であった
場合、トンネル酸化膜３の欠陥によってフローティング
ゲート２とメモリトランジスタＴＲM のドレイン６とが
導通され、すなわち、フローティングゲート２は常にメ
モリトランジスタＴＲM のドレインと同電位になる。
場合、トンネル酸化膜３の欠陥によってフローティング
ゲート２とメモリトランジスタＴＲM のドレイン６とが
導通され、すなわち、フローティングゲート２は常にメ
モリトランジスタＴＲM のドレインと同電位になる。
【００２９】トンネル酸化膜３が不良であるメモリセル
が選択され、読み出しを行うとき、メモリトランジスタ
ＴＲM のドレイン６の電圧ＶD がセレクトトランジスタ
ＴＲ S のドレイン８の電圧ＶTDと同じく、たとえば１Ｖ
になっている。すなわち、Ｖ FG＝ＶD ＝ＶTD＝１Ｖとな
る。通常、Ｖth0 ＜０Ｖであるから、ＶFG＞Ｖth0 とな
る。したがって、読み出し時、メモリトランジスタＴＲ
M が常にオン状態となり、読み出し時常にメモリトラン
ジスタＴＲM にドレイン電流ＩDSが流れる。すなわち、
読み出し時トンネル酸化膜３に欠陥のあるメモリセル
は、フローティングゲート２から電子が放出されたメモ
リセルと同様な状態になる。
が選択され、読み出しを行うとき、メモリトランジスタ
ＴＲM のドレイン６の電圧ＶD がセレクトトランジスタ
ＴＲ S のドレイン８の電圧ＶTDと同じく、たとえば１Ｖ
になっている。すなわち、Ｖ FG＝ＶD ＝ＶTD＝１Ｖとな
る。通常、Ｖth0 ＜０Ｖであるから、ＶFG＞Ｖth0 とな
る。したがって、読み出し時、メモリトランジスタＴＲ
M が常にオン状態となり、読み出し時常にメモリトラン
ジスタＴＲM にドレイン電流ＩDSが流れる。すなわち、
読み出し時トンネル酸化膜３に欠陥のあるメモリセル
は、フローティングゲート２から電子が放出されたメモ
リセルと同様な状態になる。
【００３０】このため、メモリセルの初期不良を検査す
るとき、上述したように、まず、すべてのメモリセルに
対して電子の注入を行い、そして読み出しを行う。トン
ネル酸化膜３が正常なメモリセルにおいては、メモリセ
ルが高いしきい値電圧Ｖth1となり、読み出し時セレク
トトランジスタＴＲS のドレイン電圧ＶTDが前記のよう
に、プルアップ電圧のレベル、すなわち約１Ｖの電圧が
保持される。
るとき、上述したように、まず、すべてのメモリセルに
対して電子の注入を行い、そして読み出しを行う。トン
ネル酸化膜３が正常なメモリセルにおいては、メモリセ
ルが高いしきい値電圧Ｖth1となり、読み出し時セレク
トトランジスタＴＲS のドレイン電圧ＶTDが前記のよう
に、プルアップ電圧のレベル、すなわち約１Ｖの電圧が
保持される。
【００３１】一方、トンネル酸化膜３に欠陥がある場合
は、読み出し時メモリトランジスタＴＲM がオン状態と
なり、セレクトトランジスタＴＲS およびメモリトラン
ジスタＴＲM を介して、セレクトトランジスタＴＲS の
ドレイン８からメモリトランジスタＴＲM のソース５に
向かってドレイン電流ＩDSが流れ、セレクトトランジス
タＴＲS のドレイン８の電圧ＶTDが下がり、たとえば
０．２Ｖとなる。
は、読み出し時メモリトランジスタＴＲM がオン状態と
なり、セレクトトランジスタＴＲS およびメモリトラン
ジスタＴＲM を介して、セレクトトランジスタＴＲS の
ドレイン８からメモリトランジスタＴＲM のソース５に
向かってドレイン電流ＩDSが流れ、セレクトトランジス
タＴＲS のドレイン８の電圧ＶTDが下がり、たとえば
０．２Ｖとなる。
【００３２】したがって、フローティングゲートに電子
の注入が行われた各メモリセルに対して読み出しを行
い、セレクトトランジスタＴＲS のドレイン電圧ＶTDが
低くなっているメモリセルのトンネル酸化膜３に欠陥が
あると判断でき、これによって、不良メモリセルの検出
ができる。
の注入が行われた各メモリセルに対して読み出しを行
い、セレクトトランジスタＴＲS のドレイン電圧ＶTDが
低くなっているメモリセルのトンネル酸化膜３に欠陥が
あると判断でき、これによって、不良メモリセルの検出
ができる。
【００３３】以上、ＥＥＰＲＯＭの不良メモリセルの検
査方法に関して説明した。本第一の実施形態によれば、
ＥＥＰＲＯＭのすべてのメモリセルに対して、フローテ
ィングゲートに電子の注入を行ってから、読み出しを行
い、読み出し時、セレクトトランジスタＴＲS のドレイ
ン８の電圧ＶTDがプルアップレベルに保持されている場
合は、メモリセルが正常であると判断し、ドレイン８の
電圧ＶTDがプルアップ電圧より低い場合は、メモリセル
のトンネル酸化膜３が不良であると判断する。これによ
り、すべてのメモリセルに対して、一回の電子注入と一
回の読み出しによりトンネル酸化膜破壊による不良メモ
リセルを検出でき、メモリセルの検査時間を短縮できる
利点がある。
査方法に関して説明した。本第一の実施形態によれば、
ＥＥＰＲＯＭのすべてのメモリセルに対して、フローテ
ィングゲートに電子の注入を行ってから、読み出しを行
い、読み出し時、セレクトトランジスタＴＲS のドレイ
ン８の電圧ＶTDがプルアップレベルに保持されている場
合は、メモリセルが正常であると判断し、ドレイン８の
電圧ＶTDがプルアップ電圧より低い場合は、メモリセル
のトンネル酸化膜３が不良であると判断する。これによ
り、すべてのメモリセルに対して、一回の電子注入と一
回の読み出しによりトンネル酸化膜破壊による不良メモ
リセルを検出でき、メモリセルの検査時間を短縮できる
利点がある。
【００３４】第二実施形態 図５は本発明に係る不揮発性メモリの検査方法に関する
第二の実施形態を説明するための図であり、たとえば、
フラッシュメモリの断面を示す簡略断面図である。図５
に示すように、フラッシュメモリは一つのメモリトラン
ジスタＴＲF によって構成されている。
第二の実施形態を説明するための図であり、たとえば、
フラッシュメモリの断面を示す簡略断面図である。図５
に示すように、フラッシュメモリは一つのメモリトラン
ジスタＴＲF によって構成されている。
【００３５】図５において、１ａはコントロールゲー
ト、２ａはフローティングゲート、３ａはトンネル酸化
膜、４はシリコン基板、５ａはソース、６ａはドレイン
をそれぞれ示している。さらに、ＣＧはコントロールゲ
ート電極、Ｓはソース電極、Ｄはドレイン電極をそれぞ
れ示している。また、図示していないが、コントロール
ゲート１ａとフローティングゲート２ａとの間に酸化シ
リコン膜および窒化シリコン膜などからなる層間絶縁膜
が形成されている。
ト、２ａはフローティングゲート、３ａはトンネル酸化
膜、４はシリコン基板、５ａはソース、６ａはドレイン
をそれぞれ示している。さらに、ＣＧはコントロールゲ
ート電極、Ｓはソース電極、Ｄはドレイン電極をそれぞ
れ示している。また、図示していないが、コントロール
ゲート１ａとフローティングゲート２ａとの間に酸化シ
リコン膜および窒化シリコン膜などからなる層間絶縁膜
が形成されている。
【００３６】前述のＦＬＯＴＯＸ型ＥＥＰＲＯＭと同様
に、フローティングゲート２ａは周囲と電気的に絶縁さ
れ、このフローティングゲート２ａに電子を注入した
り、そこから電子を放出させたりすることにより、メモ
リトランジスタＴＲF のしきい値電圧Ｖthを遷移させ、
“１”または“０”レベルのデータに対応させる。ま
た、フラッシュメモリにおいても、通常、前述したＦＮ
電流あるいはチャネルホットエレクトロンによって、フ
ローティングゲート２ａに電子を注入し、ＦＮ電流によ
って、フローティングゲート２ａから電子を放出させ
る。
に、フローティングゲート２ａは周囲と電気的に絶縁さ
れ、このフローティングゲート２ａに電子を注入した
り、そこから電子を放出させたりすることにより、メモ
リトランジスタＴＲF のしきい値電圧Ｖthを遷移させ、
“１”または“０”レベルのデータに対応させる。ま
た、フラッシュメモリにおいても、通常、前述したＦＮ
電流あるいはチャネルホットエレクトロンによって、フ
ローティングゲート２ａに電子を注入し、ＦＮ電流によ
って、フローティングゲート２ａから電子を放出させ
る。
【００３７】フラッシュメモリにおいて、トンネル酸化
膜３ａの一部分はソース５ａ、ドレイン６ａの領域上に
存在するが、通常チャネル領域上に最も面積が大きい。
膜３ａの一部分はソース５ａ、ドレイン６ａの領域上に
存在するが、通常チャネル領域上に最も面積が大きい。
【００３８】このような構成を有するフラッシュメモリ
の検査にあたっては、まず、各メモリセルに対して、フ
ローティングゲート２ａから電子を放出させ、そして読
み出しを行う。トンネル酸化膜３ａが正常なメモリセル
においては、電子の放出によりメモリセルのしきい値電
圧がローレベルＶthf0となり、読み出し時メモリトラン
ジスタＴＲF がオン状態となり、メモリトランジスタＴ
ＲF のドレイン電圧がプルアップ電圧より低くなる。一
方、トンネル酸化膜３ａに欠陥がある場合は、フローテ
ィングゲート２ａとシリコン基板４とが導通され、読み
出し時に、欠陥を通してチャネル領域からフローティン
グゲートに電子が注入され、メモリセルのしきい値電圧
が高くなり、読み出し時にメモリセルがオフ状態のまま
となり、メモリセルのドレイン電圧がプルアップ電圧に
保持される。このため、メモリセルに対して、フローテ
ィングゲート２ａから電子を放出させた後、読み出しを
行い、読み出し時メモリセルのドレイン電圧を検査する
ことにより、メモリセルの良否を判定する。
の検査にあたっては、まず、各メモリセルに対して、フ
ローティングゲート２ａから電子を放出させ、そして読
み出しを行う。トンネル酸化膜３ａが正常なメモリセル
においては、電子の放出によりメモリセルのしきい値電
圧がローレベルＶthf0となり、読み出し時メモリトラン
ジスタＴＲF がオン状態となり、メモリトランジスタＴ
ＲF のドレイン電圧がプルアップ電圧より低くなる。一
方、トンネル酸化膜３ａに欠陥がある場合は、フローテ
ィングゲート２ａとシリコン基板４とが導通され、読み
出し時に、欠陥を通してチャネル領域からフローティン
グゲートに電子が注入され、メモリセルのしきい値電圧
が高くなり、読み出し時にメモリセルがオフ状態のまま
となり、メモリセルのドレイン電圧がプルアップ電圧に
保持される。このため、メモリセルに対して、フローテ
ィングゲート２ａから電子を放出させた後、読み出しを
行い、読み出し時メモリセルのドレイン電圧を検査する
ことにより、メモリセルの良否を判定する。
【００３９】以下、この検査方法について、図面を参照
しつつ、さらに詳細に説明する。まず、図５および図６
を参照しつつ、フラッシュメモリのフローティングゲー
ト２ａから電子を放出させる動作について説明する。な
お、ここでは、たとえば、シリコン基板４はｐ型であ
り、メモリトランジスタのソース５ａおよびドレイン６
ａ領域はｎ型として、説明を行う。
しつつ、さらに詳細に説明する。まず、図５および図６
を参照しつつ、フラッシュメモリのフローティングゲー
ト２ａから電子を放出させる動作について説明する。な
お、ここでは、たとえば、シリコン基板４はｐ型であ
り、メモリトランジスタのソース５ａおよびドレイン６
ａ領域はｎ型として、説明を行う。
【００４０】図６はフラッシュメモリに対して、フロー
ティングゲート２ａから電子を放出させるとき、メモリ
トランジスタＴＲF の各電極のバイアス状態を示す回路
図である。図６に示すように、フローティングゲート２
ａからの電子の放出は、コントロールゲート１ａに負の
電圧、たとえば、−１２Ｖの負電圧を印加し、シリコン
基板４およびソース５ａに０Ｖの電圧ＶSUB 、ＶS を印
加し、ドレイン６ａに正の電圧、たとえば、６Ｖの電圧
ＶD を印加して行う。すなわち、ＶCG＝−１２Ｖ，ＶD
＝６Ｖ，ＶS ＝ＶSUB ＝０Ｖである。
ティングゲート２ａから電子を放出させるとき、メモリ
トランジスタＴＲF の各電極のバイアス状態を示す回路
図である。図６に示すように、フローティングゲート２
ａからの電子の放出は、コントロールゲート１ａに負の
電圧、たとえば、−１２Ｖの負電圧を印加し、シリコン
基板４およびソース５ａに０Ｖの電圧ＶSUB 、ＶS を印
加し、ドレイン６ａに正の電圧、たとえば、６Ｖの電圧
ＶD を印加して行う。すなわち、ＶCG＝−１２Ｖ，ＶD
＝６Ｖ，ＶS ＝ＶSUB ＝０Ｖである。
【００４１】このようなバイアス状態において、メモリ
トランジスタＴＲF において、ドレイン６ａからフロー
ティングゲート２ａに向かって電流が流れ、電子の流れ
が電流と逆の方向であるため、フローティングゲート２
ａから電子が放出される。
トランジスタＴＲF において、ドレイン６ａからフロー
ティングゲート２ａに向かって電流が流れ、電子の流れ
が電流と逆の方向であるため、フローティングゲート２
ａから電子が放出される。
【００４２】フローティングゲート２ａに電子が注入さ
れると、メモリトランジスタＴＲFのしきい値電圧Ｖth
が上昇し、フローティングゲート２ａから電子が放出さ
れると、メモリトランジスタＴＲF のしきい値電圧Ｖth
が降下する。図７はフローティングゲート２ａに電子が
注入されたメモリセルとフローティングゲート２ａから
電子が放出されたメモリセルのしきい値電圧Ｖthf1，Ｖ
thf0およびその差ΔＶthf を示している。また、図７に
おいて、ＡF はフローティングゲート２ａから電子が放
出されたメモリセルのソース・ドレイン電流ＩDSとコン
トロールゲート電圧ＶCGの関係、ＢF はフローティング
ゲート２ａに電子が注入されたメモリセルのソース・ド
レイン電流ＩDSとコントロールゲート電圧ＶCGの関係を
それぞれ示している。前述のＦＬＯＴＯＸ型ＥＥＰＲＯ
Ｍと同様に、電子の注入および放出によって生じたしき
い値電圧の差ΔＶthf を利用して、データの“１”また
“０”レベルに対応させる。
れると、メモリトランジスタＴＲFのしきい値電圧Ｖth
が上昇し、フローティングゲート２ａから電子が放出さ
れると、メモリトランジスタＴＲF のしきい値電圧Ｖth
が降下する。図７はフローティングゲート２ａに電子が
注入されたメモリセルとフローティングゲート２ａから
電子が放出されたメモリセルのしきい値電圧Ｖthf1，Ｖ
thf0およびその差ΔＶthf を示している。また、図７に
おいて、ＡF はフローティングゲート２ａから電子が放
出されたメモリセルのソース・ドレイン電流ＩDSとコン
トロールゲート電圧ＶCGの関係、ＢF はフローティング
ゲート２ａに電子が注入されたメモリセルのソース・ド
レイン電流ＩDSとコントロールゲート電圧ＶCGの関係を
それぞれ示している。前述のＦＬＯＴＯＸ型ＥＥＰＲＯ
Ｍと同様に、電子の注入および放出によって生じたしき
い値電圧の差ΔＶthf を利用して、データの“１”また
“０”レベルに対応させる。
【００４３】フラッシュメモリのデータの読み出しは、
図８に示すように、選択されたメモリセルに対して、た
とえば、コントロールゲート１ａに、たとえば、５Ｖの
電圧ＶCGを印加し、ソース５ａおよびシリコン基板４に
０Ｖの電圧ＶS 、ＶSUB を印加し、ドレイン６ａにプル
アップ素子によって、たとえば、１Ｖの電圧ＶD を印加
することによって行う。
図８に示すように、選択されたメモリセルに対して、た
とえば、コントロールゲート１ａに、たとえば、５Ｖの
電圧ＶCGを印加し、ソース５ａおよびシリコン基板４に
０Ｖの電圧ＶS 、ＶSUB を印加し、ドレイン６ａにプル
アップ素子によって、たとえば、１Ｖの電圧ＶD を印加
することによって行う。
【００４４】図８に示すバイアス状態において、フロー
ティングゲート２ａに電子が注入されたメモリトランジ
スタＴＲF はオフ状態となり、メモリトランジスタＴＲ
F に電流が流れない。このため、ドレイン６ａの電圧Ｖ
D はプルアップレベルに保持され、すなわち、約１Ｖに
なる。
ティングゲート２ａに電子が注入されたメモリトランジ
スタＴＲF はオフ状態となり、メモリトランジスタＴＲ
F に電流が流れない。このため、ドレイン６ａの電圧Ｖ
D はプルアップレベルに保持され、すなわち、約１Ｖに
なる。
【００４５】一方、フローティングゲート２ａから電子
が放出されたメモリトランジスタＴＲF はオン状態とな
り、ドレイン６ａからソース５ａに向かってドレイン電
流Ｉ DSが流れ、これによってドレイン６ａの電圧が約０
Ｖまでに降下する。このドレイン電圧の差を検出するこ
とで、メモリセルに記憶されているデータは“１”また
“０”と判断できる。
が放出されたメモリトランジスタＴＲF はオン状態とな
り、ドレイン６ａからソース５ａに向かってドレイン電
流Ｉ DSが流れ、これによってドレイン６ａの電圧が約０
Ｖまでに降下する。このドレイン電圧の差を検出するこ
とで、メモリセルに記憶されているデータは“１”また
“０”と判断できる。
【００４６】上記のフラッシュメモリにおいて、トンネ
ル酸化膜３ａはチャネル領域およびソース５ａ、ドレイ
ン６ａの領域上に存在するが、通常チャネル領域上に最
も面積が大きい。トンネル酸化膜３ａの初期不良の確率
は酸化膜の面積に比例するので、チャネル領域上におけ
るトンネル酸化膜の不良を先に検出できることが好まし
い。
ル酸化膜３ａはチャネル領域およびソース５ａ、ドレイ
ン６ａの領域上に存在するが、通常チャネル領域上に最
も面積が大きい。トンネル酸化膜３ａの初期不良の確率
は酸化膜の面積に比例するので、チャネル領域上におけ
るトンネル酸化膜の不良を先に検出できることが好まし
い。
【００４７】図９に示すように、チャネル領域上のトン
ネル酸化膜３ａに欠陥があると、フローティングゲート
２ａとシリコン基板４とが導通される。読み出し時シリ
コン基板４の表面にチャネル領域が形成されるが、電子
が欠陥を通してフローティングゲートに注入され、Ｖth
が上昇するので、チャネル領域が消失する。
ネル酸化膜３ａに欠陥があると、フローティングゲート
２ａとシリコン基板４とが導通される。読み出し時シリ
コン基板４の表面にチャネル領域が形成されるが、電子
が欠陥を通してフローティングゲートに注入され、Ｖth
が上昇するので、チャネル領域が消失する。
【００４８】このようなプロセスは、読み出し時瞬時に
起こるため、メモリトランジスタＴＲF がオン状態にな
らず、メモリトランジスタＴＲF にドレイン６ａからソ
ース５ａに向って流れる電流ＩDSはほとんどなく、この
ため、ドレイン６ａの電圧Ｖ D はプルアップレベルに保
持される。すなわち、不良メモリセルが読み出し時、常
にオフ状態となり、フローティングゲート２ａに電子が
注入されたメモリセルと同様な状態になる。
起こるため、メモリトランジスタＴＲF がオン状態にな
らず、メモリトランジスタＴＲF にドレイン６ａからソ
ース５ａに向って流れる電流ＩDSはほとんどなく、この
ため、ドレイン６ａの電圧Ｖ D はプルアップレベルに保
持される。すなわち、不良メモリセルが読み出し時、常
にオフ状態となり、フローティングゲート２ａに電子が
注入されたメモリセルと同様な状態になる。
【００４９】このため、フラッシュメモリを検査すると
き、まずすべてのメモリセルに対してフローティングゲ
ート２ａから電子を放出させる処理、たとえば、紫外線
照射を行い、すべてのメモリセルのしきい値電圧Ｖthを
低い方に設定する。その後、個々のメモリセルに対して
読み出しを行う。正常なメモリセルにおいては、読み出
し時、メモリセルがオン状態となり、ドレイン６ａの電
圧ＶD が０Ｖに近い値となる。
き、まずすべてのメモリセルに対してフローティングゲ
ート２ａから電子を放出させる処理、たとえば、紫外線
照射を行い、すべてのメモリセルのしきい値電圧Ｖthを
低い方に設定する。その後、個々のメモリセルに対して
読み出しを行う。正常なメモリセルにおいては、読み出
し時、メモリセルがオン状態となり、ドレイン６ａの電
圧ＶD が０Ｖに近い値となる。
【００５０】一方、トンネル酸化膜不良のメモリセルに
おいては、前述のように、読み出し時、メモリセルがオ
フのままとなり、ドレイン６ａの電圧ＶD はプルアップ
レベルに保持される。このように、フローティングゲー
ト２ａから電子を放出させた後、読み出しが行われ、読
み出し時、オン状態にならないメモリセル、すなわち、
読み出し時にドレイン電流ＩDSが流れず、ドレイン６ａ
の電圧ＶD がプルアップレベルに保持されたメモリセル
はトンネル酸化膜３ａに欠陥があると判断される。
おいては、前述のように、読み出し時、メモリセルがオ
フのままとなり、ドレイン６ａの電圧ＶD はプルアップ
レベルに保持される。このように、フローティングゲー
ト２ａから電子を放出させた後、読み出しが行われ、読
み出し時、オン状態にならないメモリセル、すなわち、
読み出し時にドレイン電流ＩDSが流れず、ドレイン６ａ
の電圧ＶD がプルアップレベルに保持されたメモリセル
はトンネル酸化膜３ａに欠陥があると判断される。
【００５１】以上説明したように、本第二の実施形態に
よれば、フラッシュメモリに対して、まずフローティン
グゲート２ａから電子を放出させ、しきい値電圧Ｖthを
ローレベルに遷移させた後、個々のメモリセルに対して
読み出しを行い、読み出し時、ドレイン６ａの電圧がロ
ーレベルとなる場合、メモリセルが正常であると判断
し、ドレイン６ａの電圧がプルアップレベルに保持され
た場合、メモリセルのトンネル酸化膜３ａに欠陥がある
と判断するため、メモリセルのフローティングゲートか
ら電子を放出させる動作と一回の読み出し動作によっ
て、トンネル酸化膜３ａの初期不良を検出することがで
き、メモリの検査時間を短縮できる。
よれば、フラッシュメモリに対して、まずフローティン
グゲート２ａから電子を放出させ、しきい値電圧Ｖthを
ローレベルに遷移させた後、個々のメモリセルに対して
読み出しを行い、読み出し時、ドレイン６ａの電圧がロ
ーレベルとなる場合、メモリセルが正常であると判断
し、ドレイン６ａの電圧がプルアップレベルに保持され
た場合、メモリセルのトンネル酸化膜３ａに欠陥がある
と判断するため、メモリセルのフローティングゲートか
ら電子を放出させる動作と一回の読み出し動作によっ
て、トンネル酸化膜３ａの初期不良を検出することがで
き、メモリの検査時間を短縮できる。
【００５２】さらに、以上の説明では、一つのメモリセ
ルに二値の情報、すなわち“０”と“１”の二つのデー
タの内一つを記憶することを前提としている。一つのメ
モリセルに三値以上のデータの内一つを記憶できるいわ
ゆる多値メモリの場合についても、上記第一および第二
の実施形態の検査方法が有効であることがいうまでもな
い。すなわち、多値メモリの場合は、検査項目が多くな
り、検査時間が長くなるので、メモリチップのコスト増
の大きな原因となるが、本発明の検査方法により、多値
メモリの場合、検査時間を短縮させる効果が大きく、ひ
いては、多値メモリのコストの低減に大きく寄与するこ
とができる。
ルに二値の情報、すなわち“０”と“１”の二つのデー
タの内一つを記憶することを前提としている。一つのメ
モリセルに三値以上のデータの内一つを記憶できるいわ
ゆる多値メモリの場合についても、上記第一および第二
の実施形態の検査方法が有効であることがいうまでもな
い。すなわち、多値メモリの場合は、検査項目が多くな
り、検査時間が長くなるので、メモリチップのコスト増
の大きな原因となるが、本発明の検査方法により、多値
メモリの場合、検査時間を短縮させる効果が大きく、ひ
いては、多値メモリのコストの低減に大きく寄与するこ
とができる。
【００５３】また、以上の説明では、第一の実施形態に
おいて、ＦＬＯＴＯＸ型のＥＥＰＲＯＭを例として、第
二の実施形態において、フラッシュメモリを例として説
明を行ったが、本発明の不揮発性メモリの検査方法はこ
の二種類のメモリに限られることなく、トンネル酸化膜
を有するすべての不揮発性メモリに対して有効であるこ
とはいうまでもなく、広範囲にわたって適用できる利点
がある。
おいて、ＦＬＯＴＯＸ型のＥＥＰＲＯＭを例として、第
二の実施形態において、フラッシュメモリを例として説
明を行ったが、本発明の不揮発性メモリの検査方法はこ
の二種類のメモリに限られることなく、トンネル酸化膜
を有するすべての不揮発性メモリに対して有効であるこ
とはいうまでもなく、広範囲にわたって適用できる利点
がある。
【００５４】本発明の検査方法によってメモリチップの
良否を検査するとき、メモリチップ上に不良ビットが検
出された場合、当該チップの検査をただちに中止し、次
のメモリチップの検査を行うことにするので、検査時間
の短縮に効果的である。
良否を検査するとき、メモリチップ上に不良ビットが検
出された場合、当該チップの検査をただちに中止し、次
のメモリチップの検査を行うことにするので、検査時間
の短縮に効果的である。
【００５５】
【発明の効果】以上説明したように、本発明の不揮発性
メモリの検査方法によれば、トンネル酸化膜の不良に起
因する不良メモリチップを早期に発見でき、メモリチッ
プの検査時間を短縮でき、ひいてはメモリチップのコス
トを低減できる。さらに、多値メモリの場合に、不良メ
モリチップの早期発見により、メモリチップの検査時間
を大幅に短縮できる利点がある。
メモリの検査方法によれば、トンネル酸化膜の不良に起
因する不良メモリチップを早期に発見でき、メモリチッ
プの検査時間を短縮でき、ひいてはメモリチップのコス
トを低減できる。さらに、多値メモリの場合に、不良メ
モリチップの早期発見により、メモリチップの検査時間
を大幅に短縮できる利点がある。
【図１】ＦＬＯＴＯＸ型ＥＥＰＲＯＭの簡略断面図であ
る。
る。
【図２】ＥＥＰＲＯＭの電子注入時のバイアス状態を示
す回路図である。
す回路図である。
【図３】ＥＥＰＲＯＭのしきい値電圧Ｖthを示す図であ
る。
る。
【図４】ＥＥＰＲＯＭの読み出し時のバイアス状態を示
す回路図である。
す回路図である。
【図５】フラッシュメモリの簡略断面図である。
【図６】フラッシュメモリの電子放出時のバイアス状態
を示す回路図である。
を示す回路図である。
【図７】フラッシュメモリのしきい値電圧Ｖthf を示す
図である。
図である。
【図８】フラッシュメモリの読み出し時のバイアス状態
を示す回路図である。
を示す回路図である。
【図９】トンネル酸化膜に欠陥があるフラッシュメモリ
の簡略断面図である。
の簡略断面図である。
１，１ａ…コントロールゲート ２，２ａ…フローティングゲート ３，３ａ…トンネル酸化膜 ４…シリコン基板 ５，５ａ，…ソース ６，６ａ…ドレイン ７…ソース ８…ドレイン ９…トンネル酸化膜欠陥 １０…ゲート ＴＲM …メモリトランジスタ ＴＲS …セレクトトランジスタ ＴＲF …フラッシュメモリトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (3)
- 【請求項１】 電荷蓄積層に対する電荷の注入または上
記電荷蓄積層からの電荷の放出によりしきい値電圧を遷
移させて、データの書き込みを行う不揮発性メモリの検
査方法であって、 各メモリセルに対して、実質的な書き込みを行った後、 上記メモリセルのしきい値電圧が所定のレベルになって
いるか否かを検査する不揮発性メモリの検査方法。 - 【請求項２】 電荷蓄積層に対する電荷の注入または上
記電荷蓄積層からの電荷の放出によりしきい値電圧を遷
移させて、データの書き込みを行い、かつ、トンネル酸
化膜が上記電荷蓄積層とドレイン拡散層との間に形成さ
れている不揮発性メモリの検査方法であって、 各メモリセルに対して、上記電荷蓄積層に電子を注入し
た後、 上記メモリセルのしきい値電圧が所定のレベルになって
いるか否かを検査する不揮発性メモリの検査方法。 - 【請求項３】 電荷蓄積層に対する電荷の注入または上
記電荷蓄積層からの電荷の放出によりしきい値電圧を遷
移させて、データの書き込みを行い、かつ、トンネル酸
化膜が上記電荷蓄積層と電流経路領域との間に形成され
ている不揮発性メモリの検査方法であって、 各メモリセルに対して、上記電荷蓄積層から電子を放出
させた後、 上記メモリセルのしきい値電圧が所定のレベルになって
いるか否かを検査する不揮発性メモリの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265809A JPH09106700A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性メモリの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265809A JPH09106700A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性メモリの検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106700A true JPH09106700A (ja) | 1997-04-22 |
Family
ID=17422357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265809A Pending JPH09106700A (ja) | 1995-10-13 | 1995-10-13 | 不揮発性メモリの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09106700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548355B2 (en) * | 1998-06-30 | 2003-04-15 | Stmicroelectronics S.R.L. | EEPROM memory cell and corresponding manufacturing method |
| JP2020187459A (ja) * | 2019-05-13 | 2020-11-19 | ローム株式会社 | 定電圧回路及びその動作方法、及び半導体装置 |
-
1995
- 1995-10-13 JP JP7265809A patent/JPH09106700A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548355B2 (en) * | 1998-06-30 | 2003-04-15 | Stmicroelectronics S.R.L. | EEPROM memory cell and corresponding manufacturing method |
| JP2020187459A (ja) * | 2019-05-13 | 2020-11-19 | ローム株式会社 | 定電圧回路及びその動作方法、及び半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6711064B2 (en) | Single-poly EEPROM | |
| US6670669B1 (en) | Multiple-bit non-volatile memory utilizing non-conductive charge trapping gate | |
| KR960000616B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| JP4966472B2 (ja) | 小ページサイズの書込みと消去を有する電気的消去可能プログラマブル読出し専用メモリ | |
| US6191980B1 (en) | Single-poly non-volatile memory cell having low-capacitance erase gate | |
| US5136541A (en) | Programmable read only memory using stacked-gate cell erasable by hole injection | |
| JP2006156925A (ja) | 不揮発性半導体記憶装置およびその書込方法 | |
| JP3683915B2 (ja) | 半導体記憶装置 | |
| JPH02177100A (ja) | 半導体記憶装置のテスト回路 | |
| JPH11233653A (ja) | 不揮発性半導体記憶装置の消去方法 | |
| EP0387889A2 (en) | Nonvolatile semiconductor memory | |
| KR100506978B1 (ko) | 휘발성 반도체 메모리의 제조공정에서 제조된 불휘발성메모리 셀 트랜지스터를 퓨즈소자로서 갖는 반도체 집적회로장치 | |
| US20110075489A1 (en) | Non-volatile semiconductor memory device | |
| US20080106948A1 (en) | Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device | |
| US7512004B2 (en) | Semiconductor memory device having stacked gate including charge accumulation layer and control gate and test method thereof | |
| US8213238B2 (en) | Non-volatile memory device having separate transistors for program and erase operations and reading operation and driving method thereof | |
| JPS6237477B2 (ja) | ||
| KR100294311B1 (ko) | 비휘발성반도체메모리의데이터기입회로 | |
| JP2007142448A (ja) | 不揮発性半導体記憶装置およびその書込方法 | |
| US5903497A (en) | Integrated program verify page buffer | |
| JPH07120716B2 (ja) | 半導体記憶装置 | |
| JPH09106700A (ja) | 不揮発性メモリの検査方法 | |
| JP3692664B2 (ja) | 不揮発性半導体記憶装置 | |
| US20080031070A1 (en) | Power on sequence for a flash memory device | |
| US6349061B1 (en) | Non-volatile semiconductor memory |