KR950004863B1

KR950004863B1 - Eprom 래치회로

Info

Publication number: KR950004863B1
Application number: KR1019880000359A
Authority: KR
Inventors: 에스. 할렌벡 커비
Original assignee: 인텔 코오퍼레이션; 에프 토마스 던랩 쥬니어
Priority date: 1987-01-22
Filing date: 1988-01-19
Publication date: 1995-05-15
Also published as: GB8800148D0; GB2200264B; US4803659A; KR880009378A; JPS63271797A; GB2200264A

Abstract

내용 없음.

Description

EPROM 래치회로

제1도는 EPROM 셀의 개략도.

제2도는 본 발명의 래칭회로를 나타내는 개략도.

제3도는 제2도의 리세트 및 바이어싱 신호를 나타내는 타이밍도.

제4도는 NOR 게이트 및 반전기의 CMOS 설비를 나타내는 제2도의 개략도.

본 발명은 전원 업(UP) 및 리세트(reset) 상태동안 메모리의 상태를 래칭하기 위한 개선된 회로에 관한 것이다.

전기적 프로그래머블 판독전용메모리(EPROM)의 제조 및 사용은 종래기술에 있어 공지된 기술이다.

EPROM은 프로그래머블 메모리 및 프로그래머블 논리장치를 제공하는 어레이 구조와 같은 여러장치에 사용된다.

EPROM은 그 셀안에 전하를 기억하는 능력을 가지며 연장된 기간동안 전하를 유지한다. EPROM이 그 셀에 기억된 전하를 가짐에 의해 프로그램되었을 때, 프로그램되었다고 말한다. 기억된 전하가 없을 때, EPROM은 프로그램되지 않았거나 소거된 상태이다. EPROM은 전원이 회로로부터 제거된 경우에도 전하를 유지할 수 있기 때문에, 회로 또는 장치가 비여자된 경우에도 메모리 상태를 유지할 수 있다. 그러나 장치가 다시 여자될 때, EPROM의 상태는 장치가 동작적이기 전에 결정되어야 한다.

전원이 주어진 장치에 가해질 때 초기화 위상동안, 리세트 시퀀스가 초기화 되어 장치의 EPROM의 여러가지 상태를 결정한다.

종래 기술에 있어서, 콘덴서 및 다른 회로들이 초기화 시퀀스에 활성화 되어 EPROM의 상태를 결정한다. 전형적으로 이들 종래기술의 회로는 처리용 각 비트선의 상태를 EPROM 및 래치의 상태를 판독한다. 그러나, 대부분의 경우에, EPROM이 계속 판독되어 비트선에 정보를 제공한다. 전형적으로, 회로를 래칭하는 이들 전원은 EPROM 상태가 비트선위에 래치된 후에도 전력을 소비하는 판독회로를 필요로 한다.

EPROM의 판독이 일단 성취되면 전력소비가 최소치로 제한 되도록 EPROM 판독회로를 오프시키는 주어진 EPROM의 상태를 래치하는 개선된 회로가 필요하다는 것이 인정된다.

본 발명은 비트선위에 EPROM 셀의 상태를 래치하는 개선된 회로를 기술한다. NOR 게이트의 제1입력은 바이어싱 트랜지스터를 통해 EPROM 셀에 결합된다. 바이어싱 트랜지스터가 인에이블될 때, 메모리셀의 상태가 NOR 게이트의 제1입력에 결합된다. NOR 게이트의 제2입력은 리세트신호에 결합된다.

리세트신호는 전원 업 상태와 같은 리세트 상태동안 활성화 된다. 리세트 신호가 로우로 될때, 현재 제1입력인 메모리 상태의 반전이 NOR 게이트의 출력에 표시된다. 반전기는 제1입력선에 피드백으로서 출력상태를 결합한다.

바이어싱 트랜지스터가 비활성화 되어, 메모리상태의 판독을 종료할 때, NOR 게이트는 래치되어 출력에 일정한 상태를 제공한다. 래칭은 메모리셀과 바이어싱 트랜지스터가 오프되는 것을 허용하며, 이때 회로에 의해 보다 적은 전력이 소비된다.

전력소비가 래칭후에 제한되는 전원 업 및 리세트 상태 동안 EPROM 셀의 상태를 래칭하는 EPROM 래칭회로가 서술된다. 다음 서술에서, 본 발명의 철처한 이해를 돕기 위하여 여러가지 특정 상세가 특정 트랜지스터, EPROM 셀등과 같이 서술된다.

그러나 본 발명이 이들 특정 상세없이도 실시될 수 있음은 당업자에게 있어 명백할 것이다. 다른 경우에, 본 발명을 불필요하게 불명료하지 않도록 공지회로는 상세히 서술하지 않는다. 게다가, 비록 바람직한 실시예가 특정 EPROM 셀과 관련하여 서술되었더라도, 본 발명은 상이한 EPROM 구조가 같은 다른 EPROM 셀을 사용한 다른 장치로 실시될 수 있음은 당업자에게 있어 명백하다.

제1도를 참고로 하면, MOS 플로우팅게이트 EPROM 셀이 도시된다. EPROM 셀(10)은 드레인(13), 소스(14), 제어게이트(11) 및 플로우팅게이트(12)로 된 장치로 구성된다. 전형적인 플로우팅게이트 EPROM 셀(10)의 제조는 종래기술에 있어 공지되어 있다. EPROM 셀(10)의 동작 또한 공지되어 있다. EPROM 셀(10)의 동작 또는 공지되어 있다. 플로우팅게이트(12)는 셀(10)이 비프로그램될 때 비충전상태이다. 셀(10)을 프로그램하기 위하여, 드레인(13)과 소스(14)상의 드레인-소스 전위보다 높은 전압이 제어게이트(11)상에 놓이며, 이때 충전전위가 제어게이트(11)와 드레인(13) 사이에 놓인다. 전자는 채널(15)로부터 플로우팅게이트(12)로 끌린다. 플로우팅게이트(12)상의 전자는 트랩되며, 제어게이트(11)로부터 충전전압이 제거된후에도 플로우팅게이트(12)상의 트랩된 전자는 보다 높은 충전전위를 제공하여 셀(10)이 프로그램상태에 있는 동안 플로우팅게이트(12)상에 잔류한다.

제어게이트(11)에 인가된 충전전압 및 플로우팅게이트상에 잔류한 전위는 정상동작동안 발생한 전형적인 분배 전압보다 크기에 있어 전형적으로 훨씬 높다.

동작에 있어, 디지탈제어 신호가 제어게이트(11)에 가해져 셀(10)을 활성화 또는 비활성화 시킨다. 대개 제어게이트(11)에 가해진 이들 전압은 0 및 5볼트이다. 비프로그램된 상태에서, 플로우팅게이트(12)가 비충전될 때, 제어게이트(11)상의 0 및 5볼트 디지탈 제어신호는 장치(10)의 채널(15)의 전도 또는 비전도를 결정한다. 플로우팅게이트(12)가 프로그램된 상태에서 충전될 때, 채널(15)은 셀(10)에 있는 임의의 전류를 전도시키지 않는다. 프로우팅게이트(12)가 비충전(소거)될 때, 셀(10)은 제거게이트(11)의 제어신호 입력에 응답한다.

제2도에서, 본 발명의 래칭회로(20)가 도시된다. 제1도에 기술한 EPROM 셀(10)과 동일한 기능을 하는 EPROM 셀(20)은 VSS에 결합된 소스 및 바이어싱 트랜지스터(22)의 소스에 드레인을 갖는다. 바이어싱 트랜지스터(22)의 드레인은 노드(25)에 결합된다. NOR 게이트(26)는 노드(25)에 결합된 제1입력선(27)과 도입 POR(power on reset)신호에 결합된 제2입력선(28)을 가진다. NOR 게이트(26)의 출력선은 비트선(30)에 출력을 제어하도록 결합된다. 출력선(29)은 또한 반전기(32)의 입력에 결합된다. 반전기(32)는 그 출력이 노드(25)에 결합된다. 바이어싱 트랜지스터(22)의 게이트는 제2도에서 V바이어스로 표시되는 바이어싱 신호에 결합된다.

동작에 있어, V 바이어스가 트랜지스터(22)를 활성화 시킬때 EPROM 셀(21)의 상태가 판독된다. 트랜지스터(22)의 게이트상의 하이 V 바이어스 신호는 트랜지스터(22)를 온되게 하여 EPROM 셀(21)의 판독을 활성화 시킨다. 전원 업 또는 리세트 상태동안, 5볼트가 EPROM 셀(21)의 게이트상에 놓인다. 만일 EPROM 셀(21)이 프로그램된 상태에서 충전될 경우, 게이트상의 5볼트의 존재는 아무 영향을 끼치지 않는다. 그러나 만일 EPROM 셀(21)이 소거된 상태에 있을 경우, 게이트상의 5볼트는 EPROM 셀(21)이 전도되게 한다.

따라서, V 바이어스가 바이어싱 트랜지스터(22)를 활성화 시키고 5볼트가 EPROM 셀(21)의 제어게이트상에 놓일 때, 바이어싱 트랜지스터(22)와 EPROM 셀(21)은 모두 전도되어 만일 EPROM 셀(21)이 비프로그램된 경우 VSS 근처로 노드(25)의 전위를 저하시킨다.

또한 제3도의 타이밍도에 있어서, 회로(20)의 동작이 신호(POR 및 V바이어스)를 나타내는 타이밍도와 함께 더 잘 설명될 것이다. 초기화 위상동안 신호(POR)는 활성화 되어 입력선(28)이 시간(t1)에서 하이로 되게 한다.

시간(t1) 또는 그 다음것에 선행하여, V 바이어스는 하이로 강제되어, 그 시간(t2)에 POR 및 V 바이어스는 하이이다.

그다음 시간(t3) POR는 로우상태로 전이된다. 평가할 수 있는 시간의 양은 유한 시간의 양이 주여져 EPROM 셀(21)의 상태를 판독하도록 시간(t2)과 시간(t3)사이에 존재하여야 한다. 시간(t3)에, 선(28)상의 POR가 로우로 될때, 선(27)의 상태는 노드(25)의 상태에 의해 결정된다. 만일 셀(21)이 프로그램된 경우, 셀(21)은 전도되지 않으며, 노드(25)는 하이상태로 머무른다.

시간(t3)에 노드(25)상의 하이상태조건은 NOR 게이트(26)의 출력에 로우신호와 비트선(30)상에 로우출력을 중계한다. 반전기(32)에 결합된 선(29)상의 로우상태 출력은 노드(25)에 결합된 반전기(32)의 출력에 하이신호를 제공한다. 시간(t4)에, V 바이어스가 로우로 되어 바이어싱 트랜지스터(22)를 비활성화 시킬 때, 노드(25)와 NOR 게이트(26)의 입력선(27)은 반전기(32)의 피드백을 통해 출력선(29)에 래치된다. 유한시간량은 반전기(32)를 통해 전이하는 선(29)의 상태가 노드(25)를 래치하는 것을 허용하는 시간(t3 및 t4)사이의 전이이어야 한다. 시간(t4)에, 트랜지스터(22)는 비활성화 되어 EPROM(21)의 판독순서를 비활성화 한다. 시간(t4)의 이점에서, 비트선(30)은 또다른 처리용의 반전된 EPROM(21)의 상태를 가진다.

게다가, 반전기(32)를 통한 피드백은 노드(25)를 래치하여 NOR 게이트(26) 및 반전기(32)는 일정한 상태의 래칭회로를 제공한다. 따라서, 이점에서, EPROM(21)과 바이어싱 트랜지스터(22)는 오프될 수 있으며, 이때 그 장치는 보다 적은 전력을 소비한다.

양자택일적으로, 만일 EPROM(21)이 시간(t3)에서 소거된 상태일 경우, 노드(25)는 로우상태로 강하되어 선(27) 또한 로우상태로 된다.

시간(t3)에서 신호(POR)가 로우로 될 때 NOR 게이트(26)의 입력선(27,28)은 모두 로우상태이고 그 출력은 하이가 될 것이다. 출력선(29)의 하이상태는 반전기(32)를 통해 궤환되어 노드(25)에 로우상태를 제공한다.

따라서, 만일 EPROM(21)의 상태가 비프로그램된 경우, 노드(25)는 선(29)의 하이 신호의 반전에 따라 로우상태로 래치된다. 시간(t4)에서, EPROM(21)과 바이어싱 트랜지스터(22)가 오프될 때, 노드(25)는 선(29)의 신호의 반전으로 다시 래치된다. 요약하면, 노드(25)는 초기에 EPROM(21)의 상태로 래치되고 반전기(32)에 의한 피드백 때문에 EPROM에 오프된 후에도 그 상태를 유지한다.

제4도에 NOR 게이트(26)와 반전기(32)가 확장된 제3도의 회로가 도시된다. 바람직한 실시예에서 NOR 게이트(26) 및 반전기(32)는 CMOS 장치이다. NOR 게이트(26)는 4트랜지스터(41 내지 44)로 구성된다. POR 신호를 포함하는 입력선(28)은 트랜지스터(41,42)의 게이트에 결합된다. 입력선(27)은 트랜지스터(43,44)의 게이트에 결합된다.

트랜지스터(42)의 드레인은 VCC에 결합되며, 트랜지스터(42)의 소스는 트랜지스터(43)의 드레인에 결합된다. 트랜지스터(41,44)의 소스는 VSS에 결합되며, 이 경우에 VSS는 접지이다. 트랜지스터(41,4)는 그 각각의 게이트가 하이일때 활성화 되며, 반면에 트랜지스터(42,43)는 그 각각의 게이트가 로우일 때 활성화된다.

만일 입력선(27)이 로우인 경우, 트랜지스터(44)는 활성화 되고 로우전위가 선(29)에 놓인다. POR가 하이일 때 선(29)에 로우상태가 존재하여 트랜지스터(41)를 활성화 시킨다. 두선(27,28)이 모두 로우일 때, 트랜지스터(42,43)는 활성화 되며, 선(29)에 하이상태를 만든다.

반전기(32)는 트랜지스터(50,51)로 구성된다. 트랜지스터(50)의 드레인 VCC에 결합되고, 트랜지스터(51)의 드레인과 같이 트랜지스터(50)의 소스는 노드(25)에 결합된다. 트랜지스터(51)의 소스는 VSS에 결합된다.

반전기(32)의 입력선은 트랜지스터(50,51)의 게이트에 결합된다. 트랜지스터(50)는 그 게이트가 로우일 때 활성화 되고 트랜지스터(51)는 그 게이트가 하이일 때 활성화 된다. 따라서 선(29)이 로우일 때 트랜지스터(50)는 활성화 되고 하이상태가 노드(25)에 놓인다. 선(29)이 하이일 때 트랜지스터(51)는 전도되며 로우상태가 노드(25)에 놓인다.

비록 특정 구성이 제4도에서 도시되었더라도, 동일한 기능을 얻기 위하여 다른 회로가 구현될 수 있음은 명백하다. 게다가 NOR 게이트와 반전기가 바람직한 실시예의 래칭회로(20)에 사용되었더라도 다른 게이트가 본 발명에서 얻어진 동일한 논리진리표를 얻도록 성취될 수 있다.

또한 단지 1EPROM 셀(21)이 도시되었더라도, EPROM 어레이 구조장치가 사용될 때의 경우처럼 다수의 EPROM 셀이 노드(25)와 병렬 또는 직렬로 결합될 수 있음도 본 발명의 정신과 범위를 벗어나지 않고 명백하다.

Claims

메모리의 상태를 래칭하기 위한 회로에 있어서, 상기 메모리의 상기 상태를 판독하기 위해 상기 메모리에 결합된 제1게이팅수단; 상기 제1게이팅수단은 또한 상기 메모리의 상기 판독을 활성화하는 인에이블신호를 수신하도록 결합되며; 상기 제1게이팅수단이 활성화될 때 상기 메모리의 상기 상태를 수신하기 위하여 상기 제1게이팅수단에 결합되는 입력을 구비하는 제2게이팅수단; 상기 제2게이트수단은 상기 메모리의 상기 상태에 의해 결정되는 출력을 구비하며; 상기 제1게이트수단이 비활성화될 때 상기 입력이 상기 메모리 상태와 래치하도록 상기 메모리 상태에 상기 입력을 래치시키는 상기 제2게이팅수단의 상기 입력과 상기 출력에 결합된 피드백수단으로 구성되어 래칭이 이루어지는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 메모리는 전기적으로 프로그램 가능한 판독-전용-메모리로 구성되는 것을 특징으로 하는 회로.
제2항에 있어서, 상기 제2게이팅수단은 NOR 게이트로 구성되는 것을 특징으로 하는 회로.
제3항에 있어서, 상기 피드백 수단은 반전기인 것을 특징으로 하는 회로.
제4항에 있어서, 상기 제1게이팅수단은 트랜지스터로 구성되는 것을 특징으로 하는 회로.
비트선상에 메모리셀의 비트상태를 래칭하기 위한 회로에 있어서, 상기 메모리셀의 상기 상태를 판독하기 위해 상기 메모리셀에 결합된 제1게이팅수단; 상기 게이팅수단은 또한 상기 메모리셀의 상기 판독을 활성화하는 인에이블신호를 수신하도록 결합되며; 제1입력, 제2입력 및 출력을 구비한 제2게이팅 수단; 상기 제1입력은 상기 제1게이팅수단이 활성화 될 때 상기 메모리셀의 상기 상태를 수신하기 위해 상기 제1게이팅수단에 결합되며; 상기 제2입력은 리세트신호를 수신하도록 결합되며; 상기 출력은 상기 비트선에 결합되고, 상기 출력은 상기 리세트 신호가 초기화 될 때 상기 제1입력상의 상기 메모리의 상시 상태에 의해 결정되며; 상기 제1게이팅수단이 비활성화 될 때, 상기 제1입력이 상기 메모리셀의 상기 상태와 일치하여 상기 출력에 래치되고 상기 메모리는 전력을 보존하도록 비활성화 되도록, 상기 메모리 상태에 상기 제1입력을 래치하기 위해, 상기 제1입력과 출력에 결합된 피드백 루프로 구성되어 전력소비가 감소되는 것을 특징으로 하는 회로.
제6항에 있어서, 상기 메모리셀은 전기적으로 프로그램 가능한 판독-전용-메로리(EPROM)으로 구성되는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 제2게이팅수단은 NOR 게이트로 구성되는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 피드백 루프는 반전기를 포함하는 것을 특징으로 하는 회로.
제9항에 있어서, 상기 제1게이팅수단은 트랜지스터로 구성되는 것을 특징으로 하는 회로.
제10항에 있어서, 다수의 EPROM 셀이 상기 셀에 결합되는 것을 특징으로 하는 회로.